JPH04162296A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は書込み情報の電気的な消去を行い得る半導体記
憶装置、さらにはメモリセルアレイ部を構成する各メモ
リセルのしきい値電圧を読みとるのに好適な技術に関し
、例えばフラッシュ型のＥＥＰＲＯＭに適用して有効な
技術に関する。

〔従来の技術〕

半導体不揮発性記憶装置としては、紫外線により情報の
消去が可能なＥＰＲＯＭ　（Ｅ　ｒ　ａ　ｓ　ａ　ｂｌ
ｅ　　ａｎｄ　　Ｐｒｏｇｒａｍａｂｌｅ　　Ｒｅａｄ
　　０ｎｌｙ　　Ｍｅｍｏｒｙ）が従来から使われてい
る。ＥＰＲＯＭはメモリセル面積が小さく大容量化に適
しているが、紫外線照射で消去するため窓付パッケージ
を必要とすること、プログラマと称される装置で書込み
を行うため書換え時にシステムから取り外す必要がある
こと、等の不便がある。一方、電気的消去が可能なＥＥ
ＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　　　Ｅｒａｓａ
ｂｌｅａｎｄ　　　Ｐｒｏｇｒａｍａｂｌｅ　　　Ｒｅ
ａｄ　　　０ｎｌｙ　　Ｍｅｍｏｒｙ）はシステム内で
書換えが可能であるが、メモリセルの大きさがＥＰＲＯ
Ｍの１．５倍から２倍となり大容量化に適していない。

そこで最近は両者の中間的な記憶装置としてフラッシュ
型のＥＥＰＲＯＭと呼ばれるものが開発されている。こ
のフラッシュ型のＥＥＰＲＯＭはチダ゛ブー括、又はあ
るひとまとまりのメモリセルを一括して電気的に消去す
る機能を有する不揮発性半導体記憶装置である。メモリ
セルの大きさはＥＰＲＯＭ並みの大きさである。

第５図に示されるのは、１９８７年国際電子デバイス会
議（Ｉｎｔｅｒｎａｔｉｏｎａｌ　　Ｅｌｅｃｔｒｏｎ
　　Ｄｅｖｉｃｅ　　Ｍｅｅｔｉｎｇ）において発表さ
れたフラッシュ型のＥＥＰＲＯＭのメモリセルである。

書込みはＥＰＲＯＭと同様にドレイン３接合近傍で発生
されたホットキャリアを浮遊ゲート４に注入させること
で行われる。

書込みによって、メモリセルの制御ゲート６から見たし
きい値が高くなる。消去は、制御ゲート６を接地し、ソ
ース５に高電圧を印加することにより浮遊ゲート４とソ
ース５の間に高電界を発生させ、薄い酸化膜７を通した
トンネル現象を利用して浮遊ゲート４に蓄積された電子
をソース５に引き抜くことによって行われる。この消去
により制御ゲート６から見たしきい値は低くなる。読出
しにおいてドレイン３に弱い書込みがおこり難いように
当該ドレインに１ｖ程度の低電圧を印加し、制御ゲート
６に５ｖ電圧を印加し、これによって流れるチャンネル
電流の大小を情報の０′と１′に対応させる。尚、図中
８はＰ型シリコン基板、９はＮ型拡散層、１０は低濃度
のＮ型拡散層、１１はＰ型拡散層である。

一般に電気的消去において消去を長時間続けたときのし
きい値は、熱平衡状態のしきい値と異なり負値となりう
る。ＥＰＲＯＭのように紫外線で消去した場合には、そ
のメモリセルを形成したときのしきい値におちつき、そ
の形成法によって制御を行うのとは対照的である。上記
メモリセルではしきい値が負になると読出しに影響があ
る。この影響について第２図を用いて説明する。令書込
まれた状態のメモリセル１の情報を読出す場合を考える
。ＳＡはセンスアンプを示す。メモリセル１に対応する
ワード線Ｗ１には電源電圧Ｖｃｃが印加され、他のメモ
リセルＭ２は非選択状態、すなわちワード線Ｗ２がＯＶ
になっている。仮に読出しを行うメモリセルに対応する
データ線Ｄ１につながる非選択のメモリセルのしきい値
が負になっているものとすると、ワード線Ｗ２の電圧す
なわちゲート電圧がＯｖであってもデータ線Ｄ１に電流
（非選択リーク）が流れ、読出し時間の遅れ、誤読出し
がおきる。よって電気的消去を行う場合には記憶用トラ
ンジスタと非選択リーク電流を阻止するための選択トラ
ンジスタを直列に接続し、これを一つのメモリセルとす
るのが一般的である。

（１９８０年国際固体回路会議（ＩＳＳＣＣ８０）。

第１５２頁参照）。

またフラッシュ型のＥＥＦＲＯＭにおいて、電気的に消
去された後のメモリアレイのしきい値電圧は、装置内で
ある分布をもっている。このしきい値電圧はばらつきの
大きさは約１Ｖ〜３ｖである。したがって消去された後
において、メモリアレイ内の全てのメモリセルのしきい
値電圧が負の電圧にならないように、精度良く制御する
必要があり、また負のしきい値電圧のマージン及びプロ
セスの安定特性などを知るうえで、メモリアレイのしき
い値分布を調べる必要がある。

〔発明が解決しようとする課題〕

しかしながら、本発明者が検討したところによれば、以
下の理由により、しきい値分布を知るのが困難になる場
合のあることが見い出された。

第７図には半導体記憶装置の読出し系が示される。１３
は複数のメモリセルＭを含むメモリセルアレイ部、１４
はデータ線Ｄ１あるいはＤ２を高速にプリチャージする
プリチャージ回路、１５はセンスアンプ部、１６はイン
バータ回路である。

この回路はＥＰＲＯＭ用であるがフラッシュＥＰＲＯＭ
用としても使うことができる。メモリセルＭのしきい値
が高ければ電流は流れず、ＰチャンネルＭＯ８ＦＥＴＱ
６０での電位降下はほとんど生じないのに対して、メモ
リセルＭのしきい値電圧が低い状態では、電流が流れＭ
Ｏ８ＦＥＴＱ６０で電位降下を生じる。これをインバー
タ回路１６で判定する。センスアンプ部１５はメモリの
トレイン電圧を約１ｖにする回路であり、同時にデータ
線Ｄｉ、Ｄ２、共通データ線ＣＤの信号振幅を小さくし
、高速読出しを可能とする。

第８図には′ｏ′の書込まれた状態、′１′の消去され
た状態のメモリセルＭを読出した時の静特性が示される
。縦軸はセンスアンプ部１５のノード１７の電圧ＶＢ、
横軸は電源電圧ｖｃｃである。図中にインバータ回路１
６の論理しきい値を示した。この論理しきい値と、′１
′の場合の実線の交わる点が動作可能電源電圧下限Ｖｃ
ｃｍｉｎである。すなわちこの方式ではメモリセルしき
い値電圧と電源電圧Ｖ　ｃ　ｃ　ｍ　ｉ　ｎとは１対１
に対応している。この関係を利用して、動作可能電源電
圧下限Ｖｃｃｍｉｎを測定することにより、メモリセル
のしきい値電圧を知ることができる。

しかしながら、１１１　Ｉ＋のメモリセルのしきい値電
圧ｖｔｈとＶｃｃｍｉｎの関係が第９図に示されるよう
に、１”のしきい値電圧Ｖｔｈが低すぎると、センスア
ンプの動作限界を越えてしまう。

つまり、あるしきい値電圧１ｖ〜２ｖ以下については、
ＶｃｃｍｉｎからＶｔｈを知ることができない。このた
めにフラッシュ型のＥ　Ｅ　Ｐ　ＲＯＭの消去後のメモ
リアレイの低いしきい値電圧の分布を知ることは困難と
される。

このように従来の半導体記憶装置においては、メモリセ
ルのしきい値電圧ｖｔｈが低すぎた場合に、センスアン
プ部１５の動作限界を越えてしまうために、メモリセル
アレイの低いしきい値分布を知ることができず、負のし
きい値までのマージン及びプロセスの安定性の把握が困
難とされるのが、本発明者によって明らかにされた。

本発明の目的はメモリセルのしきい値電圧が低い場合で
もそのしきい値分布を容易に検知し得る技術を提供する
ことにある。

本発明の前記ならびにそのほかの目的と新規な特徴は１
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、メモリセルのデータを読出すためにメモリセ
ルの制御ゲートに印加される電圧を、電源電圧とは独立
してａｌｌ可能とするテストモードを実現する制御手段
を含んで半導体集積回路を構成するものである。このテ
ストモードにおいて外部からメモリセルの制御ゲートに
対して専用電圧を供給し、この電圧を外部において調整
するように構成することができる。また、上記メモリセ
ルは、浮遊ゲートと制御ゲートとの２層ゲート構造のＭ
ＯＳＦＥＴとすることができる。

〔作　用〕

上記した手段によれば、上記制御手段によって実現され
るテストモードにおいて、メモリセルの制御ゲートに印
加される電圧が電源電圧とは独立して調整可能とされ、
このことが、メモリセルのしきい値が低い場合でもその
しきい値分布を容易に測定し得るように作用する。

〔実　施　例〕

第１図には本発明の一実施例である半導体記憶装置が示
される。同図に示される半導体記憶装置は、特に制限さ
れないが、フラッシュ型のＥＥＰＲＯＭとして、公知の
半導体集積技術によりシリコンなどの一つの半導体基板
に形成される。

第１図においてメモリセルアレイ部２０は、複数のメモ
リセルアレイＭｌ、Ｍ２．Ｍ３・・・（Ｍで代表される
）をマトリクス状に配列して成る。各メモリセルＭｌ、
Ｍ２．Ｍ３．・・・は、制御ゲルトＧ１と浮遊ゲートＧ
２とを有し、特に制限されないが、ＥＰＲＯＭ　（Ｅｒ
ａｓａｂｌｅ　　ａｎｄＰｒｏｇｒａｍａｂｌｅ　　Ｒ
ｅａｄ　　ＯｎｌｙＭｅｍｏｒｙ）のメモリセルと類似
の構成とされる。ただし、その消去動作が、浮遊ゲート
とソース線に結合されるソース間のトンネル現象を利用
して電気的に行われる点が、従来の紫外線を用いたＥＰ
ＲＯＭとは異なる。

書込み時には１行１列アドレスデコーダ回路ＸＤＣＲ，
ＹＤＣＲおよびデータ線入力回路ＤＩＢには、その動作
電圧として高電圧ＶＰＰが供給される。書込みが行われ
る場合のワード線Ｗは、その電圧が上記高電圧Ｖｌ）Ｐ
・とされる。浮遊ゲートに電子を注入すべきメモリセル
Ｍが接続されたデータ線りは、上記と同様に高電圧ＶＰ
Ｐに接続される。これにより対応するメモリセルＭに書
込みが行われる。書込まれた（′０′状態）メモリセル
Ｍでは、その浮遊ゲートＧ２に電子が蓄積される。

消去時には、高電圧ＶＰＰが供給される。これにより制
御ゲートからソースに向かう高電界が作用し、メモリセ
ルＭの浮遊ゲートＧ２に蓄積された電子がトンネル現象
によって引き抜かれ、これによって消去が行われる。こ
のとき全ワード線Ｗは接地電位のような非選択レベルと
される。上記の動作によってメモリセルは消去された状
態（“１”）になる。

通常の読出し時には、行、列アドレスデコーダ回路ＸＤ
ＣＲ，ＹＤＣＲおよびデータ入力回路ＤＩＢには電源電
圧Ｖｃｃが供給される。読出しが行われるメモリセルＭ
に接続されたワードｍＷは。

その電圧が電源電圧ｖｃｃになる。データ線りには、弱
い書込みが生じ難いよう１ｖ程度の低電圧が、ＭＯ８Ｆ
ＥＴＱ４〜Ｑ７及びＱ３１によって構成されるセンスア
ンプ３０から供給される。書込まれた′０′状態のメモ
リセルＭは、その浮遊ゲートＧ２に電子が蓄積され、し
きい電圧が高くなり、読出し時にワード線Ｗを選択して
もドレイン電流は流れない。一方、電子の注入が行われ
ていない′１”状態のメモリセルのしきい電圧は低く、
ワード線Ｗを選択すると電流が流れる。この電流をセン
スアンプ回路３０で受け、更にＭＯ８ＦＥＴＱ８．Ｑ９
より成るバッファ回路３１及びデータ出力回路ＤＯＢを
通り外部端子Ｉ１０に出力される。これによりメモリア
レイＭの通常のデータ読出しがなされる。

メモリセルＭからのデータ読出し時にはコモンデータ線
ＣＤに結合されたＭｏ８ＦＥＴＱ１７がオンされ、また
メモリセルＭへのデータ書込み時にはコモンデータ線Ｃ
Ｄに結合されたＭｏ５ＦＥＴＱ１９６がオンされる。ま
た、ＭＯ５ＦＥＴＱＩ〜Ｑ３及びＱ３０からプリチャー
ジ回路２９が形成され、このプリチャージ回路２９によ
って１選択スイッチＱ１８．Ｑ２１で選択されたデータ
線のプリチャージが高速に行われる。尚、このプリチャ
ージ回路２９及びセンスアンプ部３０は、書込み消去制
御回路２７から出力される制御信号ＳＣが７サートされ
ることによって動作される。

テストモード制御回路２６は、外部から供給されるチッ
プイネーブル信号ＧＥ、アウトプットイネーブル信号Ｏ
Ｅ、書込みモード設定信号ＰＧＭ、消去設定信号ＥＥが
全てイネーブル状態とされた場合に、テストイネーブル
信号ＴＥをアサートすることにより、メモリセルＭの制
御ゲートに印加される電圧を、電源電圧Ｖｃｃとは独立
して調整可能とするテストモードを実現する。このテス
トモードは、テストイネーブル信号ＴＥがロウレベルに
７サートされてＰチャンネルＭＯＳＦＥＴＱ２７がオン
されることによって実現される。すなワチ、Ｍｏ８ＦＥ
ＴＱ２７はＶＰＰ端子２５に結合されており、このＶＰ
Ｐ端子に外部からメモリセルＭの制御ゲート印加用電圧
Ｖｇｒが供給された場合にそれを行アドレスデコーダＸ
ＤＣＲ経出でメモリセルＭの制御ゲートＧ１に読出し用
電圧として印加する。この制御ゲート印加用電圧Ｖｇｒ
は、電源電圧Ｖｃｃとは別個のものとされ、本実施例に
従えば、外部装置において独立して電圧調整が可能とさ
れる。

また書込み消去制御回路２７は、上記各信号（ＣＥ、Ｏ
Ｅ、ＰＧＭ、ＥＥ）　に基づいてＭｏ５ＦＥＴＱ１９．
Ｑ２０Ｑ２５．Ｑ２６の動作を制御することにより、通
常動作における書込み制御及び消去制御を行う。

第１図においてメモリセルＭの制御ゲートＧ１は、ワー
ド線Ｗに結合されており、さらに行アドレスデコーダＸ
ＤＣＨに結合されている。第２図にはこの行アドレスデ
コーダＸＤＣＲの構成が示される。同図においてａｘ、
ａｘｐは、外部がら供給される行アドレス信号ＡＸをう
けるアドレスバッファＸＡＤＢを通して入力されるデコ
ーディング用信号である。デコーディング用信号ａｘを
入力とするＰチャンネルＭＯ５ＦＥＴＱ４１とＮチャン
ネルＭＯ８ＦＥＴＱ４２とからインバータ回路が形成さ
れ、この回路の後段には、ＮチャンネルＭＯＳＦＥＴＱ
４９が配置され、更にＰチャンネルＭＯ８ＦＥＴＱ５２
とＮチャンネルＭＯ５ＦＥＴＱ５３とから成るインバー
タ回路が配置さレル、また：（７）ＭＯ８ＦＥＴＱ５２
．Ｑ５３から成るインバータ回路の入出力端子間にはＰ
チャンネルＭＯ８ＦＥＴＱ５１が結合される。更にデコ
ーディング用信号ａｘｐを入力とするＰチャンネルＭＯ
８ＦＥＴＱ４３．Ｎチャンネ）Ｉ／ＭＯ８ＦＥＴＱ４４
によりインバータ回路が構成され、この回路の出力端子
は上記ＭＯ８ＦＥＴＱ４９に結合される。そしてＰチャ
ンネルＭＯ８ＦＥＴＱ４５゜ＮチャンネルＭＯ８ＦＥＴ
Ｑ４６により、また、ＰチャンネルＭＯＳＦＥＴＱ４７
．ＮチャンネルＭＯＳＦＥＴＱ４８によりそれぞれイン
バータ回路が構成され、後段のインバータ回路がＮチャ
ンネルＭＯ８ＦＥＴＱ５０に結合される。デコーディン
グ用信号ａｘ、ａｘｐがハイレベルのとき、ワード線Ｗ
には、ＭＯ８ＦＥＴＱ５２．ＱＥ）３のインバータ回路
の電源電圧が供給される。このインバータ回路の電源電
圧入力端子はＶ　Ｐ　Ｐ　ｘで示される。ＶＰＰユ端子
は、通常読出し時には電源電圧Ｖｃｃに接続され、書込
み時には高電圧Ｖｐｐに接続される。またＭＯＳＦＥＴ
Ｑ４３とＱ４４、Ｑ４５とＱ４６、Ｑ４７とＱ４８でそ
れぞれ構成されるインバータ回路の電源電圧入力端子は
ＶＰＰ２で示される。このＶＰＰ２端子は１通常の読出
し時、及び書込み時は電源電圧Ｖｃｃに接続される。

上記の構成において、書込み消去制御回路２７の制御に
より電気的消去が行われた後のメモリセルＭの低いしき
い値電圧ｖｔｈの分布は、次のように求められる。

すなわち上記メモリセルＭの低いしきい値電圧ｖｔｈの
分布を求める場合、チップイネーブル信号ＣＥ、アウト
プットイネーブル信号ＯＥ、書込みモード設定信号ＰＧ
Ｍ、消去設定信号ＥＥの全てをロウレベルにアサートし
、そしてＶＰｐ端子２５には、メモリセルＭの制御ゲー
ト印加用電圧（読出し専用電圧）Ｖｇｒを印加する。上
記全ての信号がアサートされることにより、テストモー
ド制御回路２６はＭＯ８ＦＥＴＱ２７をオンさせる。こ
れにより上記電圧Ｖｇｒは行アドレスデコーダＸＤＣＲ
を介してメモリセルＭの制御ゲートＧ１に印加される。

メモリセルＭに流れる電流は、制御ゲートＧ１に印加さ
れている読出し専用電圧ＶｇｒとメモリセルＭのしきい
値電圧ｖｔｈの差によってほぼ決定される。読出し専用
電源電圧Ｖｇｒを変化させることによってメモリセルＭ
に流れる電流を変化させることができる。

ここで、電源電圧Ｖｃｃを一定にしておいて、上記読出
し専用電圧Ｖｇｒを変化させた場合、このＶｇｒと、メ
モリセルＭのしきい値Ｖｔｈとは。

第３図に示す関係で表わされる。縦軸はメモリセルのｖ
ｔ　ｈ、横軸はＶｇｒである。また第４図には読出し専
用電圧Ｖｇｒとセンスアンプ回路３゜のノード２４の電
位ｖｂとの静特性が示される。

尚、第４図中にＭＯ５ＦＥＴＱ８．Ｑ９で構成されるバ
ッファ回路３１の論理しきい値を示した。

この論理しきい値電圧Ｖ　ｇ　ｒとの交わる点をＶｇｒ
ｍｉｎ（読出し専用電圧動作下限）とすれば。

このＶｇ　ｒｍｉ　ｎがメモリセルＭのしきい値電圧ｖ
ｔｈに相当することが解る。センスアンプ回路３０の電
源電圧ｖｃｃは一定であるので、読出し専用電圧Ｖｇｒ
を高い値から徐々に下げていくと、ある低い電位（この
電位はメモリセルＭのしきい値電圧ｖｔｈに相当する）
で、メモリセルＭに流れなくなり、センスアンプ回路３
ｏのノード２４の電位が上がる。この電位が後段のバッ
ファ回路３１の論理しきい値を越えるため、読出し専用
動作下限電圧Ｖｇｒｍｉｎとして測定できる。故に。

読出し電源電圧Ｖｇｒを変化させることによって、メモ
リアレイＴＭの低いしきい値電圧ｖｔｈの分布を測定す
ることができる。

上記実施例によれば以下のような作用効果を得ることが
できる。

（１）テストモード制御回路２６によりテストモードと
された場合、装置の電源電圧Ｖｃｃとは別個の読出し専
用電圧（ゲート印加用電圧）　Ｖ　ｇ　ｒがメモリセル
Ｍの制御ゲートＧｌに印加され、この電圧Ｖｇｒを調整
することによって、センスアンプ回路３０のノード２４
の電位を上げることができるので、読出し専用動作下限
電圧Ｖｇｒｍｉｎの測定が可能となり、これによりメモ
リセルアレイＭの低いしきい値電圧ｖｔｈの分布を容易
に測定することができる。

（２）上記（１）の作用効果により、メモリセルＭのし
きい値電圧ｖｔｈが負となるまでのマージン及びプロセ
スの安定性等の把握が可能となる。

（３）また、上記読出し専用電圧Ｖｇｒの外部からの供
給を既存のＶＰｐ端子により行うようにしているので、
Ｖｇｒ専用の外部端子を設ける必要（４）制御信号ＧＥ
、ＯＥ、ＰＧＭ、ＥＥ（７）全てをアサートすることに
より、テストモードに切換えられるようにしているので
、このテストモードへの切換えを容易に行うことができ
る。

以上本発明を実施例に基づいて具体的に説明したが、本
発明はそれに限定されるものではなく、その要旨を逸脱
しない範囲において種々変更することができる。

例えば昇圧電源や定電圧電源等を内蔵し、この電源を制
御することにより、読出し専用電圧Ｖｇｒを変化させる
ようにしてもよい。また、メモリセルアレイ部２０の全
ワード線に一括して上記読出し専用電圧Ｖｇｒを印加す
るモードを設けるようにすれば、メモリセルＭのしきい
値電圧ｖｔｈがほぼｏｖとされるビットの特定を容易に
行い得る。更に、テストモードにおいてセンスアンプ回
路３０の負荷を切換えるように構成してもよく、このよ
うにすると、より広い範囲でメモリセルＭのしきい値電
圧ｖｔｈの測定が可能となる。

以上本発明者によってなされた発明を主としてその背景
となったフラッシュ型のＥＥＰＲＯＭとして構成された
ものについて説明したが、それに限定されるものではな
く、ＦＡＭＯＳを用いたメモリ更にはそのようなメモリ
を内蔵するマイクロコンピュータやＮＰＵ　（ネットワ
ーク・プロセッシング・ユニット）などの各種データ処
理装置に適用することができる１本発明は少なくともメ
モリセルを含む条件のものに適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なも′　　の
によって得られる効果を簡単に説明すれば下記の通りで
ある。

すなわち、制御手段によって実現されるテストモードに
おいて、メモリセルの制御ゲートに印加される電圧が電
源電圧とは独立して調整可能とされ、これによって、メ
モリセルのしきい値が低い場合でもそのしきい値分布を
容易に得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例装置の回路図、第２図は第１
図に示される装置の主要部の詳細な回路図、 第３図及び第４図は第１図に示される装置の作用説明の
ための特性図、 第５図及び第６図、第７図は従来例装置の主要部断面図
及び回路図、 第８図はメモリセル読出しにおける静特性図、第９図は
メモリセルのしきい値Ｖｔｈと電源電圧下限Ｖｃ　ｃｍ
ｉ　ｎとの関係を示す特性図である。 ２０・・・メモリセルアレイ部、２４・・・ノード、２
５・・・ＶＰＰ端子、２６・・・テストモード制御回路
。 ２７・・・書込み消去制御回路、２９・・・プリチャー
ジ回路、３０・・・センスアンプ回路、ＸＤＣＲ・・・
行アドレスデコーダ、ＹＤＣＲ・・・列アドレスデコー
ダ、Ｍ・・・メモリセル、Ｇ１・・・制御ゲート、Ｇ２
・・・浮遊ゲート、Ｗ・・・ワード線、Ｄ・・・データ
線、ＣＤ・・・コモンデータ線。 第　　２　図 第　　３　図　　　　　　　　　　　第　　４　図■「
ｍｌｎ 第　　７ＷＡ

Claims (1)

1. 【特許請求の範囲】 １、複数のメモリセルをアレイ状に配列して成り、情報
   の読出し／書込みを可能とするメモリセルアレイ部を備
   えた半導体記憶装置において、メモリセルのデータを読
   出すために上記メモリセルの制御ゲートに印加される電
   位を、当該装置の電源電圧とは独立して調整可能とする
   テストモードを実現する制御手段を含むことを特徴とす
   る半導体記憶装置。 ２、上記メモリセルアレイ部のワード線選択信号を生成
   するアドレスデコーダを有し、上記テストモードにおい
   て外部から供給される制御ゲート印加用電圧が、このア
   ドレスデコーダを介して上記制御ゲートに供給され得る
   請求項１記載の半導体記憶装置。 ３、上記メモリセルアレイ部を構成する複数のメモリセ
   ルは、浮遊ゲートと制御ゲートとの２層ゲート構造を有
   するＭＯＳＦＥＴとされる請求項１又は２記載の半導体
   記憶装置。