JP2007058973A

JP2007058973A - 半導体集積回路

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Publication number: JP2007058973A
Application number: JP2005242235A
Authority: JP
Inventors: Hitoshi Kobayashi; 等小林
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2005-08-24
Filing date: 2005-08-24
Publication date: 2007-03-08

Abstract

【課題】データの消去を電気的に行う不揮発性メモリを内蔵した半導体集積回路において、メモリセルに印加される書き込み電圧の低下を防止して書き込み速度を改善する。
【解決手段】この半導体集積回路は、２次元アレイ状に配置された複数のメモリセルと、行選択信号をワードラインに出力する行選択信号出力回路５０と、列選択信号をカラムラインに出力する列選択信号出力回路３０と、行選択信号出力回路から出力される行選択信号と列選択信号出力回路から出力される列選択信号とに基づいて、複数のメモリセルの内から少なくとも１つのメモリセルを選択する選択回路と、選択回路によって選択された少なくとも１つのメモリセルに対して、少なくとも１つのビットラインを介してデータを書き込み、又は、データを読み出す書き込み／読み出し回路７０とを具備する。
【選択図】図１

Description

本発明は、データの消去を電気的に行う不揮発性メモリを内蔵した半導体集積回路に関する。

消去及び書き込みを何度でも行うことのできる不揮発性メモリとして、ＥＰＲＯＭが広く用いられている。ＥＰＲＯＭには、記憶内容の消去に紫外線を用いるＵＶ−ＥＰＲＯＭと、電気的に記憶内容を消去できるＥＥＰＲＯＭとが存在する。ＥＥＰＲＯＭ（エレクトロニカリー・イレーサブル・プログラマブル・リードオンリーメモリ）は、電気的に記憶内容を消去できるので便利である反面、大容量のデータを記憶するためにはメモリのサイズが大きくなってしまうという問題がある。また、近年、ＥＥＰＲＯＭにおいてデータの書き込み及び読み出しに要する時間を、ＳＲＡＭ（スタティック・ランダムアクセスメモリ）並みに高速化するための開発が進められている。

図７は、従来のＥＥＰＲＯＭにおけるメモリセルとカラム選択スイッチの配置を示すブロック図である。図７に示すように、複数組のワードライン（ＷＬ０／ＷＬ０バー、・・・、ＷＬｎ／ＷＬｎバー）及び複数のビットライン（ＢＬ０、・・・、ＢＬｋ）に接続された複数のメモリセル２０１が、２次元アレイ状に設置されている。各列のメモリセルに接続されているビットラインは、１組のカラムラインＣＬ及びＣＬバーを介して供給される列選択信号によって制御されるカラム選択スイッチ２０２を介して、書き込み／読み出し回路に選択的に接続される。カラム選択スイッチ２０２としては、一般的に、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとによって構成されるアナログスイッチ（トランスミッションゲート）が用いられる。

例えば、データのビット数が８ビットであるとして、所望の８個のメモリセル２０１にデータの書き込みを行う際には、書き込みが行われる８個のメモリセル２０１を選択するために、１組のワードラインに行選択信号が供給されると共に、１組のカラムラインに列選択信号が供給される。１組のカラムラインを介して列選択信号が供給された８個のカラム選択スイッチ２０２がオンすることにより、所望の８個のメモリセル２０１が選択されて、８本のビットラインを介して書き込み／読み出し回路に接続される。

選択された８個のメモリセル２０１に対し、８本のビットラインを介して書き込み電圧をそれぞれ印加することにより、８個のメモリセル２０１にデータが書き込まれる。データの書き込みにおいては、チャネルホットエレクトロンを利用する手法が用いられ、各メモリセルにおいてデータを記憶するトランジスタのドレイン・ソース間に高電圧を供給して大電流を流すことにより、衝突電離で生じた高エネルギー電子をフローティングゲートに注入する。これにより、該トランジスタのしきい電圧が高い方に移動するので、書き込まれたデータを読み出すことができる。

しかしながら、このように書き込み／読み出し回路とメモリセル２０１とを接続するビットラインの経路にカラム選択スイッチが設けられていると、メモリセル２０１の書き込み電圧を供給する際に、カラム選択スイッチ２０２を構成するトランジスタのオン抵抗によって電圧降下が生じ、メモリセル２０１に所望の書き込み電圧が印加されなくなって、書き込み時間が長くなるという問題があった。

関連する技術として、下記の特許文献１には、書き込み特性の改善を図った不揮発性の半導体記憶装置が開示されている。この半導体記憶装置においては、フローティングゲートに情報電荷を注入することにより書き込み動作が行われる記憶素子が、ワード線とデータ線の交点にマトリックス配線を備えており、データ線の選択動作を行うＹゲートを介して設けられる書き込み負荷回路の出力電圧が、上記データ線に含まれる抵抗成分による電圧効果分を補うように調整可能とされる。

特許文献１によれば、データ線の抵抗成分による電圧降下分を書き込み負荷回路側で補償することにより記憶素子の書き込み特性を改善することができるが、データ線の抵抗成分やカラム選択スイッチを構成するトランジスタのオン抵抗による電圧降下は避けられず、回路の複雑化や消費電流の増加という問題が存在する。
特開平６−１５０６７０号公報（第２頁、図１）

そこで、上記の点に鑑み、本発明は、データの消去を電気的に行う不揮発性メモリを内蔵した半導体集積回路において、メモリセルに印加される書き込み電圧の低下を防止して書き込み速度を改善することを目的とする。

上記課題を解決するため、本発明の１つの観点に係る半導体集積回路は、データの消去を電気的に行う不揮発性メモリを内蔵した半導体集積回路であって、２次元アレイ状に配置された複数のメモリセルと、複数のメモリセルにおける行の選択を制御する行選択信号をワードラインに出力する行選択信号出力回路と、複数のメモリセルにおける列の選択を制御する列選択信号をカラムラインに出力する列選択信号出力回路と、行選択信号出力回路から出力される行選択信号と列選択信号出力回路から出力される列選択信号とに基づいて、複数のメモリセルの内から少なくとも１つのメモリセルを選択する選択回路と、選択回路によって選択された少なくとも１つのメモリセルに対して、少なくとも１つのビットラインを介してデータを書き込み、又は、データを読み出す書き込み／読み出し回路とを具備する。

ここで、選択回路が、少なくとも１つのメモリセルを選択するためのセル選択信号を伝送する第１のサブワードラインと、反転されたセル選択信号を伝送する第２のサブワードラインとによって、少なくとも１つのメモリセルに接続されていても良い。また、半導体集積回路が、複数のメモリセルに各々が接続された複数の選択回路を具備するようにしても良い。

本発明によれば、行選択信号出力部から出力される行選択信号と列選択信号出力部から出力される列選択信号とに基づいて少なくとも１つのメモリセルを選択する選択回路を用いる構成としたことにより、従来用いられていたカラム選択スイッチを排除して、メモリセルに印加される書き込み電圧の低下を防止すると共に、書き込み速度を改善することが可能である。

以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路に内蔵されている不揮発性メモリの構成を示すブロック図である。不揮発性メモリとしては、電気的に記憶内容を消去できるＥＥＰＲＯＭが用いられる。

図１に示すように、半導体集積回路１は、コントロール回路１０と、Ｙプリデコーダ２０と、カラムドライバ３０と、Ｘプリデコーダ４０と、ＷＬデコーダ５０と、メモリセルアレイ６０と、センスアンプ／プログラムドライバ７０と、データ入力回路８１と、データ出力回路８２と、電源切換回路９０とを有している。メモリセルアレイ６０には、複数のメインワードラインＭＷＬ、複数のビットラインＢＬ、複数のカラムラインＣＬが接続されており、メモリセルアレイ６０において、データの消去、書き込み、読み出しが行われる複数のメモリセルが、２次元アレイ状に配置されている。

コントロール回路１０は、メモリセルアレイ６０におけるデータの消去、書き込み、読み出しを制御するための各種のコントロール信号を受信して、不揮発性メモリの各部を制御する。Ｙプリデコーダ２０は、コントロール回路１０の制御の下で、指定されたメモリセルの列を表す信号を生成してカラムドライバ３０に出力する。カラムドライバ３０は、この信号に基づいて列選択信号を生成し、カラムラインＣＬを介してメモリセルアレイ６０に供給する。

同様に、Ｘプリデコーダ４０は、コントロール回路１０の制御の下で、指定されたメモリセルの行を表す信号を生成してＷＬデコーダ５０に出力する。ＷＬデコーダ５０は、この信号に基づいて行選択信号を生成し、メインワードラインＭＷＬを介してメモリセルアレイ６０に供給する。

センスアンプ／プログラムドライバ７０は、複数のビットラインを介してメモリセルアレイ６０に接続され、選択されたメモリセルに対してデータの書き込み又は読み出しを行う。データ入力回路８１は、選択されたメモリセルに書き込まれるデータを外部から入力し、データ出力回路８２は、選択されたメモリセルから読み出されたデータを外部に出力する。

電源切換回路９０は、コントロール回路１０の制御の下で、供給される複数種類の電源電圧を、カラムドライバ３０、ＷＬデコーダ５０、メモリセルアレイ６０、センスアンプ／プログラムドライバ７０、及び、その他の回路に選択的に供給する。特に、電源切換回路９０は、Ｖ_ＥＲスイッチ９１と、Ｖ_ＰＳスイッチ９２とを含んでいる。

Ｖ_ＥＲスイッチ９１は、メモリセルアレイ６０におけるデータ消去のために用いられる消去電圧Ｖ_ＥＲ（本実施形態においては、２０Ｖとする）を外部から供給され、消去動作において２０Ｖを選択的に出力し、それ以外の動作において０Ｖを選択的に出力する。

また、Ｖ_ＰＳスイッチ９２は、メモリセルアレイ６０におけるデータ書き込みのために用いられる書き込み用電源電圧Ｖ_ＰＰ（本実施形態においては、８Ｖとする）と通常の電源電圧Ｖ_ＤＤ（本実施形態においては、３Ｖとする）とを外部から供給され、内部電源電圧Ｖ_ＰＳとして、書き込み動作において８Ｖを選択的に出力し、それ以外の動作において３Ｖを選択的に出力する。

図２は、本発明の一実施形態において用いられるメモリセルアレイの内部構造を示すブロック図である。メモリセルアレイ６０は、複数組のサブワードライン（ＳＷＬ００／ＳＷＬ００バー、・・・、ＳＷＬｎｍ／ＳＷＬｎｍバー）と、複数のビットライン（ＢＬ０、・・・、ＢＬｋ）と、それらのサブワードライン及びビットラインに接続された複数のメモリセル６１と、行選択信号が供給される複数のメインワードライン（ＭＷＬ０、・・・、ＭＷＬｎ）と、列選択信号が供給される複数のカラムライン（ＣＬ０、・・・、ＣＬｍ）と、それらのワードラインとカラムラインとが交差する位置に配置され、少なくとも１つのメモリセル６１を選択するセル選択信号をサブワードラインに出力するＳＷＬ選択回路６２とを有している。以下においては、データのビット数が８ビットであるとし、その場合には、１つのＳＷＬ選択回路６２に８個のメモリセル６１が接続され、これら８個のメモリセル６１が一度に選択される。

次に、図１及び図２を参照しながら、半導体集積回路１に内蔵されている不揮発性メモリの動作について説明する。
データの消去、書き込み、読み出しを行う際には、コントロール回路１０が、コントロール信号に従って、不揮発性メモリの各部を制御する。コントロール回路１０は、コントロール信号によって指定されたメモリセルの列を指定する列アドレス信号をＹプリデコーダ２０に出力し、該メモリセルの行を指定する行アドレス信号をＸプリデコーダ４０に出力する。

コントロール回路１０から列アドレス信号を受信したＹプリデコーダ２０は、列アドレス信号をデコードすることにより、指定されたメモリセルの列を表す信号を生成し、この信号をカラムドライバ３０に出力する。カラムドライバ３０は、この信号に基づいて列選択信号を生成し、図２に示すカラムラインＣＬ０、・・・、ＣＬｍの内の少なくとも１つに列選択信号を出力する。

同様に、コントロール回路１０から行アドレス信号を受信したＸプリデコーダ４０は、行アドレス信号をデコードすることにより、指定されたメモリセルの行を表す信号を生成してＷＬデコーダ５０に出力する。ＷＬデコーダ５０は、この信号に基づいて行選択信号を生成し、図２に示すメインワードラインＭＷＬ０、・・・、ＭＷＬｎの内の少なくとも１つに行選択信号を出力する。

図２に示すＳＷＬ選択回路６２は、カラムドライバ３０からカラムラインを介して列選択信号が入力されＷＬデコーダ５０からメインワードラインを介して行選択信号が入力されると、当該ＳＷＬ選択回路６２に接続されているサブワードラインにセル選択信号を出力し、当該サブワードラインに接続されている８個のメモリセルを選択状態とする。

データの消去を行う場合には、コントロール回路１０の制御の下で、電源切換回路９０が２０Ｖの消去電圧Ｖ_ＥＲを出力することにより、メモリセルアレイ６０に２０Ｖの消去電圧Ｖ_ＥＲが印加され、メモリセルアレイ６０に含まれている複数のメモリセルにおいてデータの消去が行われる。

また、データの書き込みを行う場合には、コントロール回路１０の制御の下で、電源切換回路９０が８Ｖの内部電源電圧Ｖ_ＰＳを出力することにより、メモリセルアレイ６０に８Ｖのコントロールゲート電圧Ｖ_ＣＧが印加される。データ入力回路８１は、入力された８ビットのデータをセンスアンプ／プログラムドライバ７０に出力する。センスアンプ／プログラムドライバ７０が、入力された８ビットのデータに応じた書き込み電圧をビットラインに印加すると、選択された８個のメモリセルに８ビットのデータが書き込まれる。

一方、データの読み出しを行う場合には、コントロール回路１０の制御の下で、電源切換回路９０が３Ｖの内部電源電圧Ｖ_ＰＳを出力する。これに基づいて、センスアンプ／プログラムドライバ７０が、例えば１Ｖの電圧をビットラインに印加して、流れる電流を検出することにより、選択された８個のメモリセルから８ビットのデータを読み出す。また、センスアンプ／プログラムドライバ７０は、読み出された８ビットのデータをデータ出力回路８２に出力し、データ出力回路８２は、入力された８ビットのデータを外部に出力する。

図３は、図２に示すＳＷＬ選択回路の構成を示す回路図である。図３に示すように、ＳＷＬ選択回路６２は、ＰチャネルＭＯＳトランジスタＱＰ２１及びＱＰ２２とＮチャネルＭＯＳトランジスタＱＮ２１及びＱＮ２２とによって構成されるＮＡＮＤ回路と、ＰチャネルＭＯＳトランジスタＱＰ２３とＮチャネルＭＯＳトランジスタＱＮ２３とによって構成されるインバータとを含んでいる。

ＳＷＬ選択回路６２は、電源切換回路９０から内部電源電圧Ｖ_ＰＳを供給されて動作し、メインワードラインＭＷＬを介して入力される行選択信号とカラムラインＣＬを介して入力される列選択信号との論理積を求めて、その結果を表す差動信号をサブワードラインＳＷＬ及びＳＷＬバーに出力する。このように、本実施形態においては、従来のＥＥＰＲＯＭにおいてビットライン上に設けられていたカラム選択スイッチ（図７の２０２）を削除することができるので、メモリセル６１とセンスアンプ／プログラムドライバ７０（図１）とが直結されて、カラム選択スイッチを構成するトランジスタのオン抵抗による書き込み電圧の降下を防止することができる。

図４は、図２に示すメモリセルの構成を示す回路図である。情報を記憶するためのＮチャネルＭＯＳトランジスタＱＮ１０と、消去動作において用いられるＰチャネルＭＯＳトランジスタＱＰ１１と、コントロールゲートとして用いられるＮチャネルＭＯＳトランジスタＱＮ１１とは、共通のゲート（フローティングゲート）を有している。トランジスタＱＮ１０のソースは接地されており、ドレインは、ＰチャネルＭＯＳトランジスタＱＰ１２とＮチャネルＭＯＳトランジスタＱＮ１２とによって構成されるアナログスイッチ（トランスミッションゲート）を介して、ビットラインＢＬに接続されている。

トランジスタＱＰ１１のソースとドレインとは互いに接続されており、消去動作において、消去電圧Ｖ_ＥＲ（２０Ｖ）が印加される。これにより、トランジスタＱＰ１１は、フローティングゲートとチャネルとの間にＦＮトンネル電流を流すための消去素子として機能する。また、トランジスタＱＮ１１のソースとドレインとは互いに接続されてコントロールゲートとして機能し、書き込み動作において、コントロールゲート電圧Ｖ_ＣＧとして８Ｖがコントロールゲートに印加される。

アナログスイッチを構成するトランジスタＱＰ１２及びＱＮ１２のゲートには、サブワードラインＳＷＬバー及びＳＷＬがそれぞれ接続されている。このメモリセル６１に対してデータの書き込み又は読み出しを行う際には、サブワードラインＳＷＬバーにローレベルのセル選択信号が供給されると共に、サブワードラインＳＷＬにハイレベルのセル選択信号が供給されて、アナログスイッチがオンすることにより、トランジスタＱＮ１０のドレインがビットラインに接続される。これにより、このメモリセル６１は選択状態となり、それ以外の場合には、アナログスイッチがオフして、メモリセルは非選択状態となる。

図５は、図４に示すメモリセルの構造を示す平面図である。また、図６は、図４に示すメモリセルの構造を示す断面図であって、（ａ）はＡ−Ａ’面における断面図であり、（ｂ）はＢ−Ｂ’面における断面図である。

図５及び図６に示すように、Ｐ型半導体基板１００内には、トランジスタＱＮ１１のソース・ドレインとなるｎ^＋不純物拡散領域１０１及び１０２と、トランジスタＱＮ１０のソース・ドレインとなるｎ^＋不純物拡散領域１０３及び１０４と、Ｎウエル１０５が形成されており、Ｎウエル１０５内には、トランジスタＱＰ１１のソース・ドレインとなるｐ^＋不純物拡散領域１０６及び１０７が形成されている。

また、Ｐ型半導体基板１００の電位を固定するために、ｐ^＋不純物拡散領域１２０が形成されており、Ｎウエル１０５の電位を固定するために、ｎ^＋不純物拡散領域１２１が形成されている。これらの不純物拡散領域は、スルーホールを介してそれぞれの配線に接続されている。

Ｐ型半導体基板１００上には、ゲート絶縁膜１１９を介してフローティングゲート１１８が形成されている。また、トランジスタＱＮ１１のソース・ドレイン１０１及び１０２によってコントロールゲートが構成される。図６においては、フローティングゲート１１８とコントロールゲートとの間に形成される容量を、コンデンサとして表している。

データの消去を行う際には、例えば、メモリセルアレイに含まれている全てのメモリセルが選択され、情報を記憶するためのトランジスタＱＮ１０のドレイン１０４がビットラインＢＬに接続される。また、ビットラインＢＬは、０Ｖに固定される。さらに、コントロールゲート電圧Ｖ_ＣＧが０Ｖとなり、消去電圧Ｖ_ＥＲ（２０Ｖ）が印加される。

図６の（ｂ）に示すように、消去素子として機能するトランジスタＱＰ１１のソース１０６とドレイン１０７に、正の高電圧２０Ｖが印加される。これにより、フローティングゲート１１８とＮウエル１０５のチャネルとの間に高電界が発生するので、トンネル効果によってＦＮ（Fowler-Nordheim）トンネル電流が流れる。即ち、フローティングゲート１１８からゲート絶縁膜１１９を介してＮウエル１０５のチャネルに向けて電子が移動して、フローティングゲートが正に帯電する。その結果、情報を記憶するためのトランジスタＱＮ１０のしきい電圧が低下し、これによって記憶内容の消去が行われる。

データの書き込みを行う際には、選択されるメモリセルに接続されているＳＷＬ選択回路６２（図３）に、メインワードラインＭＷＬを介して行選択信号として８Ｖが印加され、カラムラインＣＬを介して列選択信号として８Ｖが印加されるので、ＳＷＬ選択回路６２は、サブワードラインＳＷＬを８Ｖとし、サブワードラインＳＷＬバーを０Ｖとする。

サブワードラインＳＷＬ及びＳＷＬバーの電圧は、選択されるメモリセルに供給される。選択されるメモリセル６１（図４）において、トランジスタＱＰ１２及びＱＮ１２によって構成されるアナログスイッチがオンする。これによって、情報を記憶するためのトランジスタＱＮ１０のドレイン１０４がビットラインＢＬに接続される。ビットラインＢＬには、記憶すべきデータ「０」又は「１」に従って、０Ｖ又は８Ｖが供給される。

ビットラインＢＬに８Ｖが供給される場合には、選択されたメモリセルのトランジスタＱＮ１０のドレイン１０４に８Ｖが印加され、一方、ソース１０３は０Ｖとなっている。また、コントロールゲート電圧Ｖ_ＣＧは、８Ｖとなっている。図６の（ａ）において、トランジスタＱＮ１０のソース１０３からチャネルを介してドレイン１０４に向けて電子が移動することにより大電流が流れ、衝突電離で生じた高エネルギー電子（ホットエレクトロン）がフローティングゲート１１８に注入される。

その結果、フローティングゲート１１８が負に帯電するので、情報を記憶するためのトランジスタＱＮ１０のしきい電圧が上昇し、これによって情報が記憶される。一方、ビットラインＢＬに０Ｖが供給される場合には、選択されたメモリセルのトランジスタＱＮ１０にドレイン電流が流れないので、ＱＮ１０のしきい電圧は消去状態のまま変化しない。

ここで、データの書き込みのためにビットラインＢＬには大きい電圧を印加する必要がある。本実施形態においては、ビットラインがカラム選択スイッチ（図７の２０２）を介さずにメモリセルに接続されているので、カラム選択スイッチを構成するトランジスタのオン抵抗による電圧降下が発生しない。これによって、メモリセルに印加される書き込み電圧を従来よりも高くでき、書き込み速度（プログラム速度）を短縮することも可能となる。

データの読み出しを行う際には、選択されるメモリセルに接続されているＳＷＬ選択回路６２（図３）に、メインワードラインＭＷＬを介して行選択信号として３Ｖが印加され、カラムラインＣＬを介して列選択信号として３Ｖが印加されるので、ＳＷＬ選択回路６２は、サブワードラインＳＷＬを３Ｖとし、サブワードラインＳＷＬバーを０Ｖとする。

サブワードラインＳＷＬ及びＳＷＬバーの電圧は、選択されるメモリセルに供給される。選択されるメモリセル６１（図４）において、トランジスタＱＰ１２及びＱＮ１２によって構成されるアナログスイッチがオンする。これによって、情報を記憶するためのトランジスタＱＮ１０のドレイン１０４がビットラインＢＬに接続される。ビットラインＢＬには、書き込み動作におけるよりも低い電圧（本実施形態においては、１Ｖ）が供給される。

ビットラインＢＬに供給された１Ｖは、情報を記憶するためのトランジスタＱＮ１０のドレイン１０４に印加され、一方、ソース１０３は０Ｖとなっている。また、コントロールゲート電圧Ｖ_ＣＧは、０Ｖとなっている。消去後においては、フローティングゲートが正に帯電しているので、図６の（ａ）において、トランジスタＱＮ１０のソース１０３からドレイン１０４に電子が移動して、ドレイン電流が流れる。

一方、書き込み後においては、フローティングゲートが負に帯電しているので、トランジスタＱＮ１０のソース１０３からドレイン１０４に電子が移動せず、ドレイン電流は流れない。このように、ドレイン電流が流れるか流れないかによって、記憶されている情報の読み出しを行うことができる。この情報は、ビットラインＢＬを通して、図１に示すセンスアンプ／プログラムドライバ７０によって読み取られ、データ出力部８２から外部に出力される。

本発明の一実施形態における不揮発性メモリの構成を示すブロック図。本発明の一実施形態におけるメモリセルアレイの内部構造を示すブロック図。図２に示すＳＷＬ選択回路の構成を示す回路図。図２に示すメモリセルの構成を示す回路図。図４に示すメモリセルの構造を示す平面図。図４に示すメモリセルの構造を示す断面図。従来のＥＥＰＲＯＭにおけるメモリセルの配置を示すブロック図。

符号の説明

１半導体集積回路、１０コントロール回路、２０Ｙプリデコーダ、３０カラムドライバ、４０Ｘプリデコーダ、５０ＷＬデコーダ、６０メモリセルアレイ、６１メモリセル、６２ＳＷＬ選択回路、７０センスアンプ／プログラムドライバ、８１データ入力回路、８２データ出力回路、９０電源切換回路、９１Ｖ_ＥＲスイッチ、９２Ｖ_ＰＳスイッチ、１００Ｐ型半導体基板、１０１〜１０４、１０６、１０７、１２０、１２１不純物拡散領域、１０５Ｎウエル、１１８フローティングゲート、１１９ゲート絶縁膜、ＱＰ１１〜ＱＰ２３ＰチャネルＭＯＳトランジスタ、ＱＮ１０〜ＱＮ２３ＮチャネルＭＯＳトランジスタ

Claims

データの消去を電気的に行う不揮発性メモリを内蔵した半導体集積回路であって、
２次元アレイ状に配置された複数のメモリセルと、
前記複数のメモリセルにおける行の選択を制御する行選択信号をワードラインに出力する行選択信号出力回路と、
前記複数のメモリセルにおける列の選択を制御する列選択信号をカラムラインに出力する列選択信号出力回路と、
前記行選択信号出力回路から出力される行選択信号と前記列選択信号出力回路から出力される列選択信号とに基づいて、前記複数のメモリセルの内から少なくとも１つのメモリセルを選択する選択回路と、
前記選択回路によって選択された少なくとも１つのメモリセルに対して、少なくとも１つのビットラインを介してデータを書き込み、又は、データを読み出す書き込み／読み出し回路と、
を具備する半導体集積回路。
前記選択回路が、少なくとも１つのメモリセルを選択するためのセル選択信号を伝送する第１のサブワードラインと、反転されたセル選択信号を伝送する第２のサブワードラインとによって、少なくとも１つのメモリセルに接続されている、請求項１記載の半導体集積回路。
複数のメモリセルに各々が接続された複数の選択回路を具備する、請求項１又は２記載の半導体集積回路。