JP2008270708A - メモリーセルのアレイ - Google Patents
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Abstract
本発明は、プログラム障害を低減し、チップ領域が小さくなるアレイ構造および改良されたMTPメモリーを提供する。
【解決手段】複数のカラムと複数の列が配置されたメモリーセルのアレイを提供する。アレイは、第1の方向中に、第1のプログラム線と、第1の消去線と、第1のワード線とを備える。第1のプログラム線は、アレイの第1の列中のメモリーセルのプログラムゲートに接続され、第1の消去線は、アレイの第1の列中のメモリーセルの消去ゲートに接続され、第1のワード線は、アレイの第1の列中のメモリーセルのワード線ノードと接続されている。
【選択図】図2
Description
前記第4の列内のメモリーセルのワード線ノード部に接続された、前記第1の方向に向いた第4のワード線と、前記1の列内のメモリーセルと前記3の列内のメモリーセルのビット線ノード部に接続された、前記第1の方向と垂直方向の第2の方向に向いた第1のビット線と、前記2の列内のメモリーセルと前記4の列内のメモリーセルのビット線ノード部に接続された、前記第2の方向に向いた第2のビット線とを有し、前記第1のビット線と前記第2のビット線が絶縁されていることを特徴とする。
22 トランジスタ
24 第1のキャパシタ
26 第2のキャパシタ
28 第3のキャパシタ
FG フローティングゲート
WL ワード線
BL ビット線
SL ソース線
PG プログラムゲート
EG 消去ゲート
30 基板
VPG プログラムゲートの電圧
VEG 消去ゲートの電圧
VWL ワード線の電圧
VBL ビット線の電圧
VSL ソース線の電圧
VB 基板の電圧
36 プログラムゲートウエル領域
37 消去ゲートウエル領域
100 MTPメモリーセル
102 トランジスタ
104 第1のキャパシタ
106 第2のキャパシタ
108 第3のキャパシタ
110 フローティングゲート
112 プログラムゲート
114 消去ゲート
116 ウエル領域
118 消去ゲートウエル領域
120 ワード線
122 ビット線
124 ソース線
Claims (10)
- 複数の列と複数のカラムに配置したメモリーセルのアレイであって、
第1の列中の前記メモリーセルのプログラムゲートに接続する第1の方向に向いた第1のプログラム線と、
前記第1の列中の前記メモリーセルの消去ゲートに接続する前記第1の方向に向いた第1の消去線と、
前記第1の列中の前記メモリーセルのワード線ノード部に接続する前記第1の方向に向いた第1のワード線とからなることを特徴とするメモリーセルのアレイ。 - 前記メモリーセルの各々が、
半導体基板と、
前記半導体基板の上のフローティングゲートと、
第1のプレートと前記フローティングゲートと、前記第1のプレートと前記フローティングゲート間の絶縁膜からなる第1のキャパシタと、
第2のプレートと前記フローティングゲートと、前記第2のプレートと前記フローティングゲート間の絶縁膜からなる第2のキャパシタと、
第3のプレートと前記フローティングゲートと、前記第3のプレートと前記フローティングゲート間の絶縁膜からなる第3のキャパシタと、
トランジスタとを有し、
前記第1のプレートが前記半導体基板中の第1のドープ領域と第2のドープ領域とからなり、
前記トランジスタは、前記半導体基板の上のゲート電極と、前記ゲート電極の各々反対側に配置された第1のソース/ドレイン領域と第2のソース/ドレイン領域とを有し、前記ゲート電極がワード線に接続されており、前記第2のソース/ドレイン領域が前記第1のキャパシタの前記第1のドープ領域に接続されており、前記第1のソース/ドレイン領域がソース線に接続されており、前記第1のキャパシタの前記第2のドープ領域がビット線に接続されていることを特徴とする請求項1記載のメモリーセルのアレイ。 - 前記第1の方向に垂直な第2の方向に向いたビット線を有し、前記ビット線が、少なくとも同一カラム内のメモリーセルの1部であるビット線ノードに接続されていることを特徴とする請求項1記載のメモリーセルのアレイ。
- 前記第1の列に隣接する第2の列と、
前記第2の列内のメモリーセルのワード線ノード部に接続する第2のワード線を有し、
前記第2のワード線が、前記第1のワード線と平行に形成され、前記第2の列内のメモリーセルのプログラムゲートが前記第1のプログラム線に接続され、前記第2の列内のメモリーセルの消去ゲートが前記第1の消去線に接続されていることを特徴とする請求項1記載のメモリーセルのアレイ。 - メモリーセルの第3の列と、
前記第3の列に隣接するメモリーセルの第4の列と、
前記第3の列と前記第4の列内のメモリーセルのプログラムゲートに接続された、前記第1の方向に向いた第2のプログラム線と、
前記第3の列と前記第4の列内のメモリーセルの消去ゲートに接続された、前記第1の方向に向いた第2の消去線と、
前記第3の列内のメモリーセルのワード線ノード部に接続された、前記第1の方向に向いた第3のワード線と、
前記第4の列内のメモリーセルのワード線ノード部に接続された、前記第1の方向に向いた第4のワード線と、
前記1の列内のメモリーセルと前記3の列内のメモリーセルのビット線ノード部に接続された、前記第1の方向と垂直方向の第2の方向に向いた第1のビット線と、
前記2の列内のメモリーセルと前記4の列内のメモリーセルのビット線ノード部に接続された、前記第2の方向に向いた第2のビット線とを有し、
前記第1のビット線と前記第2のビット線が絶縁されていることを特徴とする請求項4記載のメモリーセルのアレイ。 - 前記第1のビット線と前記第2のビット線が異なる電圧であり、前記第1のプログラム線と前記第2のプログラム線が異なる電圧であり、前記第1の消去線と前記第2の消去線が異なる電圧であることを特徴とする請求項5記載のメモリーセルのアレイ。
- 同一のカラム内のメモリーセルのソース線ノード部に接続される複数のソース線を有することを特徴とする請求項1記載のメモリーセルのアレイ。
- 複数の列と複数のカラムに配置したメモリーセルのアレイであって、
複数のページと、カラム方向に向いた複数のビット線を有し、
前記ページが、メモリーセルの第1の列と、
前記第1の列に隣接するメモリーセルの第2の列と、
前記第1の列と前記第2の列内のメモリーセルのプログラムゲートに接続され、他のページのプログラム線と絶縁されている列方向に向いたプログラム線と、
前記第1の列と前記第2の列内のメモリーセルの消去ゲートに接続され、他のページのプログラム線と絶縁されている前記列方向に向いた消去線と、
前記第1の列のメモリーセルのワード線ノード部に接続され、前記列方向に向いた第1のワード線と、
前記第2の列のメモリーセルのワード線ノード部に接続され、前記列方向に向いた第2のワード線とを有し、
カラム方向に向いた複数のビット線が、各々同一のカラム内のメモリーセルのビット線ノード部に接続され、各々のページ内で同一の列番号を有し、複数の前記ビット線が互いに絶縁されていることを特徴とするメモリーセルのアレイ。 - 複数のページの各々内の付加的列と、複数のソース線を有し、
前記複数のページの各々内の前記付加的列の全ての列が、1つの共通のプログラム線と1つの共通の消去線を共有し、前記複数のソース線の各々が同一カラム内のメモリーセルのソース線ノード部に接続され、前記複数のソース線の各々が、2つの隣接するカラム内のメモリーセルのソース線のノード部のみの接続されていることを特徴とする請求項8記載のメモリーセルのアレイ。 - 各々の2つの列あるいは4つの列からなることを特徴とする請求項9記載のメモリーセルのアレイ。
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