CN101290801B - 存储器单元阵列 - Google Patents

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Abstract

本发明公开了存储器单元阵列，以多行与多列排列。该阵列包括第一方向的第一编程线，其中，该第一编程线连接于该阵列第一行的存储器单元的编程栅；该第一方向的第一擦除线，其中，该第一擦除线连接于该阵列第一行的该存储器单元的擦除栅；以及，该第一方向的第一字线，其中，该第一字线连接于该阵列第一行的该存储器单元的字线节点。本发明的优点在于减少存储器单元的大小、减低编程扰动、以及按页擦除的能力。

Description

存储器单元阵列
技术领域
本发明涉及半导体装置，特别是存储器单元与阵列，更特别地涉及多次编程(MTP)存储器单元与阵列的架构与制造方法。
背景技术
一种多次编程(multiple-times programming，MTP)存储器单元与阵列，用以保持储存于存储器单元的资讯，即使于电力关闭时。设计多次编程(MTP)存储器单元与阵列时，开始通常根据标准互补金属氧化物半导体(CMOS)为基础的逻辑程序。然后，于逻辑程序流程中，加上额外的程序步骤，以设计该多次编程存储器单元。举例而言，此额外程序步骤包含：第二多晶硅沉积(polysilicon deposition)、结杂质最佳化(junction dopantoptimization)等。将多次编程特有的程序步骤，整合于标准互补式金属氧化物半导体为基础的逻辑程序，将导致复杂化。因此，嵌入式整合多次编程存储器的技术，通常比先进逻辑制造程序落后几个世代。对于需要嵌入多次编程存储器的芯片系统方法(system-on-chip，SOC)，设计团队通常没有选择而需接受逻辑流程程序，落后于当前先进逻辑制造程序二到三世代，除此之外，还需增加额外的七到八层光刻掩模(lithographic masks)。此已知技术不仅增加晶圆成本，且亦未达到大多数先进逻辑制造程序所能实现的性能高峰。
因此，为解决上述问题，已探究许多架构与制造方法。图1显示已知多次编程存储器单元100的透视图，其中，包含：晶体管102、第一电容104、第二电容106及第三电容108。第一电容104、第二电容106及第三电容108，共同使用共用浮接栅110。晶体管102，由字线120控制，并判断是否可将位线122的电压提供至存储器单元100。源极线124连接晶体管102。
于一个实施例中，通过穿隧电子进入或流出浮接栅110，而执行该多次编程存储器单元100的编程与擦除操作。例如：为了编程该多次编程存储器单元100，将一高电平电压提供至该编程栅112，而该擦除栅114系接地。因为耦合电容106与108的电容性耦合，横跨穿隧电容108的两金属板将产生巨大电压压降，而于两金属板之间产生高电平电场。当该电场足够高到发生Fowler Nordheim穿隧效应时，浮接栅110的电子穿隧通过绝缘物质，其介于浮接栅110及连接阱区(well)116之间。
相反地，通过将高电平电压提供至擦除栅114与编程栅112，电子将由源极线124穿隧至浮接栅110，因而增加该浮动栅的负电荷。
然而，如图1所示的该多次编程存储器单元100仍有缺点。因为于同一列中，所有存储器单元的擦除栅为相互连接，而于同一行中，所有存储器单元的编程栅为相互连接，为了擦除选择的存储器，需要将高电平电压各自提供至该选择存储器单元的行与列。于是，需要擦除该选择的存储器单元所在的所有阵列。除此外，高电平电压相反地会引起编程的扰动，而影响其他的行与列。再者，擦除栅由大阱区形成。于同一行中，存储器单元的擦除栅阱区118，需要为电性断开，因此需连接至不同的电压。于一行中，该邻近阱区118亦需有适当的阱间隔。这样将使得该存储器单元的面积增加。
有鉴于此，需要一种改进的多次编程存储器单元与阵列架构，用以减少编程扰动，并具有较少的芯片面积。
发明内容
根据本发明的观点，一种存储器单元阵列，以多行及多列排列，包括：第一方向的第一编程线，其中，该第一编程线连接该阵列的第一行的存储器单元的编程栅；该第一方向的第一擦除线，其中，该第一擦除线连接该阵列第一行存储器单元的擦除栅；以及，该第一方向的第一字线，其中，该第一字线连接该阵列第一行存储器单元的字线节点。
根据本发明的另一观点，一种存储器单元阵列，以多行及多列排列，包括：多页。每一页包括：存储器单元的第一行；存储器单元的第二行，其中，该第一行与该第二行相邻；编程线，沿一行方向，其中，该编程线连接该第一与第二行存储器单元的编程栅，而该编程线与其他页的编程线断开；擦除线，沿该列方向，其中，该擦除线连接该第一与第二行存储器单元的擦除栅，而该编程线与其他页的擦除线断开；第一字线，沿该列方向，其中，该第一字线连接第一行的存储器单元的字线节点；以及第二字线，沿该列方向，其中，该第二字线连接该第二行存储器单元的字线节点。该阵列还包括多位线，沿行方向，其中，每一位线连接同一列存储器单元的位线节点，且每页具有相同列号码，且其中所述多条位线彼此断开。
进一步，根据本发明的另一观点，一种存储器单元阵列，以多行及多列排列，包括：多页，其中，每页仅包含存储器单元的列；编程线，沿列方向，其中，该编程线连接至该列的存储器单元的编程栅，以及该编程线与其他页的编程线断开；擦除线，沿该列方向，其中，该擦除线连接至该列的存储器单元的擦除栅，以及该擦除线与其他页的擦除线断开；字线，沿该列方向，其中，该字线连接该列的存储器单元的字线节点。该阵列还包括多位线，沿行方向，其中，每一位线连接同一列存储器单元的位线节点，且所述多条位线彼此断开。
还根据本发明的另一观点，形成及操作存储器单元阵列的方法，其步骤包括：以多行与多列形成的存储器单元阵列；沿第一方向，形成第一编程线，且将该第一编程线连接至一第一行的存储器单元的编程线；沿该第一方向，形成第一擦除线，且将该第一擦除线连接至该第一行的存储器单元擦除线；以及沿该第一方向，形成第一字线，以及将该第一字线连接至该第一行存储器单元的字线节点。
再根据本发明的另一观点，形成与操作存储器单元阵列的方法，其步骤包括：以多行与多列形成的存储器单元阵列，将多行聚集成为多页。形成存储器单元与聚集的步骤，包括：形成存储器单元的第一行；形成存储器单元的第二行，其中，该第二行与该第一行相邻；形成一行方向的一编程线，及将该编程线连接该第一与第二行存储器单元的编程栅；形成该行方向的擦除线，以及将该擦除线连接该第一与第二行存储器单元的擦除栅；形成该行方向的第一字线，其中，该第一字线连接该第一行存储器单元的字线节点；以及形成该行方向的第二字线，其中，该第二字线连接该第二行存储器单元的字线节点。该方法的步骤还包括：沿列方向，连接多位线，其中，每一位线连接同一列存储器单元的位线节点，而每页具有相同行号码，且其中，所述多条位线彼此断开。
更进一步，根据本发明的另一观点，操作存储器单元阵列的方法，其步骤包括：将第一擦除电压提供至存储器单元第一行的擦除栅；将第二擦除电压提供至存储器单元第二行的擦除栅，其中，第一与第二擦除电压，相异且同时提供；将第一编程电压提供至以编程存储器单元第一行的编程栅；以及将第二编程电压提供至存储器单元第二行的编程栅，其中，该第一与第二编程电压，为相异且同时提供。
本发明的优点在于减少存储器单元的大小、减低编程扰动、以及按页擦除的能力。为使本发明的上述目的、特征和优点能更明显易懂，下文特举实施例，并配合附图，详细说明如下。
附图说明
图1显示已知的多次编程(MTP)存储器单元，其中，位线节点与字线相邻；
图2显示根据本发明实施例的多次编程(MTP)存储器单元，其中，源极线节点与字线相邻；
图3显示图2的多次编程(MTP)存储器单元的符号；
图4显示每页两行存储器阵列的部分方块图，其中，一页包含存储器单元的两行；
图5显示每页四行存储器阵列的部分方块图，其中，一页包含存储器单元的四行；以及
图6显示每页一行存储器阵列的部分方块图，其中，一页包含存储器单元的一行。
其中，附图标记说明如下：
FG、110～共用浮接栅；
10、100～多次编程(MTP)存储器单元；
102、22～晶体管；
104、24～第一电容；
106、26～第二电容；
108、28～第三电容；
112～编程栅；
114～擦除栅；
116～连接阱区；
118、37～擦除栅阱区；
120、WL、WL[0]-WL[3]～字线；
122、BL、BL[0]-BL[3]～位线；
124、SL及SL[0]～源极线；
30～基底；
36～编程栅阱区；
PG、PG[0]及PG[1]～编程线；及
EG、EG[0]及EG[1]～擦除线。
具体实施方式
本发明目前较佳实施例的形成与使用将仔细讨论如下。然而，值得注意的是，本发明所提供的许多可实施有创造力的概念，可以以各种不同具体方式实施。所叙述特定的实施例仅为说明本发明的形成与使用，并非用以限定本发明的范畴。
图2显示多次编程(MTP)存储器单元10的透视图，其中，包括：晶体管22、第一电容24、第二电容(亦可视为耦合电容)26、以及第三电容28。第一电容24、第二电容26与第三电容28共同使用共用浮接栅FG。晶体管22由字线WL控制，控制目前存储器单元10的选取。位线BL连接晶体管22。应注意到，相较于已知的连接方式，源极线SL与位线B1互相交换。浮接栅FG与擦除栅阱区37形成该耦合电容26，作为电容金属板。擦除栅阱区37，相较于其他阱区，例如：编程栅阱区36，通常具有相当大的面积。
表1显示执行存储器单元10的读取、编程与擦除操作时，所需的示范电压，其中，VPG、VEG、VWL、VBL、VSL与VB系各自为编程栅PG、除栅EG、字线WL、位线BL、源极线SL与基底30的较佳电压。需注意，表1所提供的电压仅为示范例，亦可提供不同的电压、甚至不同的编程与擦除结构。
 电压(V)   VPG   VEG   VWL   VBL   VSL   VB
 读取   0/0   0/0   1.2/0   0.8/0   0/0   0
  擦除   10/0   0   0   0   0   0
  编程   10/2   10/2   0   0/4   0   0
                       表1
表1的每一格显示一个或两个电压。若显示两个电压，当存储器单元被选取以执行某一操作，将提供该第一电压，而将该第二电压提供至未被选取的存储器单元。若仅显示一个电压，则不管存储器单元有无被选取，都将提供该相同电压。通过该说明，当存储器单元被选取时，该选取的存储器单元所在的对应行，即所谓的该选取行，而该选取的存储器单元所在的对应列，即所谓的该选取列。因此，不同于该选取行与选取列的列与行，分别为称为未选取行与未选取列。
表1所提供的实施例，当执行编程操作于选取存储器单元时，将高压，例如：10伏特，提供至该选取存储器单元的编程栅PG与擦除栅EG，此时，将低电平电压，0伏特，提供至位线BL。于是，高电平电压耦接浮接栅FG，因而，电子被编程进入浮接栅FG，如图2所标示的箭号40。
于较佳实施例中，同一行存储器单元的擦除栅相互连接，且同一行存储器单元的编程栅亦为相互连接。因此，于该选取行中，将同样的高电平擦除栅电压与高电平编程栅电压提供至该未选取存储器单元与该选取存储器单元。接着，将禁止电压，例如：约4伏特，提供至该未选取存储器单元的位线。该禁止电压用以各自减低该未选取存储器单元的位线BL与浮接栅FG间的电压差，因此编程作用不会发生于该选取行的未选取存储器单元。交换位线BL与源极线SL有助于可将该禁止电压直接提供至第一耦合电容24的金属板。值得注意地，若位线BL位于该源极线SL的位置，则该对应的字线WL需要高于该禁止电压的电压，用以打开晶体管22的通道。该禁止电压尽可能地介于0伏特与提供给编程栅PG的电压。于该选取行中，该禁止电压更尽可能地接近未选取存储器单元的浮接栅FG电压的一半。
于该选取存储器单元编程操作期间，将低电平电压提供至未选取行的擦除栅与编程栅，例如：2伏特。于未选取行中，此具备减低存储器单元位线BL与浮接栅FG之间电压差的优点，因将禁止电压提供至某些存储器单元的位线。
于选取存储器单元中，当执行擦除操作时，将10伏特的高电平电压提供至该编程栅PG，此时，将0伏特的低电平电压提供至擦除栅EG与位线BL。因此，低电平电压耦接浮接栅FG，于浮接栅FG与编程栅PG之间产生高电压差，因而电子将自浮接栅FG擦除，如图2的箭号42所示。该擦除操作尽可能以按行或按页方式执行，因此，可同时选取一行或一页的所有存储器单元。按行或按页擦除的详细说明将于随后的段落加以讨论。所以，对于未选取行或页的存储器单元，将低电平电压提供至擦除栅与编程栅，例如：0伏特。
当执行读取操作于选取存储器单元时，其编程栅PG与擦除栅EG将同时使用0伏特的低电平电压。其字线WL使用1.2伏特的电压，用以分别打开晶体管22。该选取存储器单元的位线BL使用0.8伏特的低电平电压。所以，浮接栅FG的状态将分别决定晶体管24的操作状态，且因此判断浮接栅FG的状态。
图3显示图2存储器单元的符号，其中，于图3中，以图2的参考符号标记。
图4显示依据本发明实施例的阵列，由存储器单元连接而成，包括以列与行排列的多存储器单元。为简化说明，仅利用四列与四行的部分加以说明。该说明的列与行分别被称为第0列至第3列、与第0行至第3行。于此较佳实施例中，编程线PG[0]与PG[1]、擦除线EG[0]与EG[1]、与字线WL[0]与WL[1]，为相同方向，且各自连接一行的存储器单元。于同一列中，存储器单元的源极线，连接源极线SL[0]与SL[1]其中之一。
行尽可能地聚集为页，其中，每一页包含选取数目行，例如：2、4或8等。同一页的行，共同使用共用编程线PG与共用擦除线EG。于图4所示的实施例中，每一页包含两行。第0行与第1行位于第一页，且因此共同使用擦除线EG[0]与编程线PG[0]。第2行与第3行位于第二页，且因此共同使用擦除线EG[1]与编程线PG[1]。每一页的存储器单元，尽可能地与其他页具有相同行号码与列号码的存储器单元共同使用一共用位线，然而，同一列同一页但不同行的存储器单元，连接不同位线。所以，该存储器单元的每一列连接至两位线。例如：位线BL[0]与BL[1]连接至第0列，以及位线BL[2]与BL[3]连接至第1列。因此，每一列的位线号码尽量与每一页行的号码相同。该位线尽量彼此断开。
于一行中，因为该存储器单元的擦除栅与编程栅为相互连接，因此按页擦除是可行的，仅存储器单元的一页可同时擦除。按页擦除较已知的按阵列擦除具有优势，其中，阵列的所有存储器单元可同时擦除。
于擦除操作中，假定擦除该第一页，包含第0行与第1行，将0伏特提供至擦除线EG[0]，将高电平电压提供至编程线PG[0]。因此，第0行与第1行将同时擦除。此时，该第二页，包含第2行与第3行，并没有被擦除。因此，将0伏特的低电平电压提供至擦除线EG[1]与编程线PG[1]。应注意到，所提供的电压亦为范例，而可具有不同数值。
于该编程操作中，假定对位于第0行与第0列的存储器单元进行编程，因此即为选取的存储器单元。将高电平电压，例如：10伏特，提供至连接第一页的擦除线EG[0]与编程线PG[0]，此时，将0伏特的低电平电压提供至位线BL[0]。以此方式对该选取的存储器进行编程。于该选取页(该第一页)中，该未选取存储器应尽可能不进行编程。因此，将禁止电压，例如：4伏特，提供至位线BL[1]、BL[2]、BL[3]、BL[4]、BL[5]、BL[6]、及BL[7]。于是，于该选取页中，未选取的存储器单元为禁止进行编程。此时，对于该未选取页，将低电平电压，例如：0伏特，提供给连接至该第二页的擦除线EG[1]与编程线PG[1]。
本发明的优点特征，为阵列的行方向，与字线(例如：图4的WL[0])同方向，且具有适当空间，用以容纳更多位线。因此，可用以变化本发明的较佳实施例。图5显示依据本发明实施例的行方向上空间的优势。如图5所示，存储器阵列中，同一页包含4行，其中，所有4行共同使用一共用擦除线EG[0]与一共用编程线PG[0]。如先前段落所讨论，每一页的存储器单元，与其他页具有相同行号码与列号码的存储器单元，尽量同使用共用位线。因此，位线BL[0]连接至第0行与第0列的存储器单元，以及，其他页的第0行与第0列的其他存储器单元。同一页同一列，但不同列的存储器单元，连接不同位线。例如：于四行与四位线的每一页中，每一列需要位线BL[0]至BL[3]。于该页的擦除操作中，通过将高电平电压提供至擦除线EG[0]与低电平电压提供至编程线PG[0]，可擦除整页。于选取单元的编程操作中，连接该选取存储器单元的位线使用0伏特，此时，连接于该未选取存储器单元的其他位线使用该禁止电压。
若一页中需要包含更多行，例如：8行、16行等，则将形成更多位线，以连接同一页同一列的不同行。依据本发明的其他实施例，每页可仅包含一行，因而一行的存储器单元仅使用擦除线与编程线。图6显示每页一行的阵列实施例，其中，标示位线BL、源极线SL、编程线PG[0]与PG[1]、擦除线EG[0]与EG[1]、以及字线WL[0]与WL[1]。
本发明的实施例具备多种优势特征。由于擦除线与编程线排列于同一方向，擦除线与编程线使用的高电平电压将局限于一页，至少因此减少或消除影响其他页的编程扰动。该擦除操作按页执行，相对于已知的按阵列擦除，效率因而改善。进一步，更具大幅度减小存储器单元的大小的优势特征。于已知的设计中，擦除线与编程线垂直，同一行相邻的存储器单元需要具备电性分离的擦除栅阱区，因而产生大存储器单元。举例而言，已知单一单元需要约23微米平方的芯片面积，而已知双单元需要约46微米平方。依据本发明的实施例，由于相同行的存储器单元共同使用一共用擦除线，该邻近存储器单元可共同使用共用阱区作为其擦除栅。因此，单一单元可小至约9.2微米平方，而双单元可小至18.4微米平方，两者较已知的存储器单元减小60％。
虽然已详细说明本发明与其优点，应注意的是，在不脱离本发明的精神与范畴下，如同权利要求所界定，能够进行各种改变、替代与修改。除此外，包括：程序、机器及制造，以及说明书所述事件、工具、方法与步骤组合的特定实施例，并非用以限定本发明。本领域技术人员可了解，依据本发明所述的实施例，利用程序、机器、制造、以及事件、工具、方法与步骤的组合，可执行相同功能与达到相同结果。所以后附的权利要求意指包含于本发明的范畴，例如：程序、机器、制造、以及事件、工具、方法与步骤的组合。因此，本发明的保护范围当视后附的权利要求所界定者为准。

Claims (12)

1.一种存储器单元阵列，以多行及多列排列，所述存储器单元阵列包括：
第一方向的第一编程线，其中，所述第一编程线连接于所述阵列的第一行的存储器单元的编程栅；
所述第一方向的第一擦除线，其中，所述第一擦除线连接于所述阵列的所述第一行的存储器单元的擦除线；以及
所述第一方向的第一字线，其中，所述第一字线连接于所述阵列的所述第一行的存储器单元的字线节点；
存储器单元的第二行，其中，所述第二行与所述第一行相邻；以及
第二字线，连接所述第二行的存储器单元的字线节点，其中，所述第二字线平行于所述第一字线，且其中所述第二行存储器单元的编程栅连接所述第一编程线，而所述第二行存储器单元的擦除线连接所述第一擦除线。
2.如权利要求1所述的存储器单元阵列，其中，所述阵列的每个存储器单元包括：
半导体基底；
浮接栅，位于所述半导体基底的上方；
第一电容，包括第一金属板、所述浮接栅及电介质；
第二电容，包括第二金属板、所述浮接栅及电介质，其中，所述第一金属板包括第一掺杂区及第二掺杂区，于所述半导体基底中；
第三电容，包括第三金属板、所述浮接栅及电介质；以及
晶体管，包括：
栅电极，位于所述半导体基底上方，其中，所述栅电极连接所述阵列的字线；
第一及第二源极/漏极区，对齐于所述栅电极的相反边壁，其中，所述第二源极/漏极区连接所述第一电容的第一掺杂区，且其中所述第一源极/漏极区连接所述阵列的源极线，且其中所述第二掺杂区连接所述阵列的位线。
3.如权利要求1所述的存储器单元阵列，还包括：
第二方向的位线，所述第二方向垂直于所述第一方向，其中，所述位线，与同列的存储器单元中，至少一部分的位线节点相连接。
4.如权利要求1所述的存储器单元阵列，还包括：
存储器单元的第三行；
存储器单元的第四行；
所述第一方向的第二编程线，其中，所述第二编程线连接所述第三及所述第四行的存储器单元编程栅；
所述第一方向的第二擦除线，其中，所述第二擦除线连接所述第三及所述第四行的存储器单元擦除栅；
所述第一方向的第三字线，其中，所述第三字线连接所述第三行存储器单元的字线节点；
所述第一方向的第四字线，其中，所述第四字线连接所述第四行存储器单元的字线节点；
第二方向的第一位线，所述第二方向垂直于所述第一方向，其中，所述第一位线连接所述第一行的存储器单元的位线节点、及所述第三行的存储器单元的位线节点；以及
所述第二方向的第二位线，其中，所述第二位线连接所述第二方向的存储器单元的位线节点、及所述第四行的存储器单元的位线节点，且其中，所述第一及所述第二位线彼此为断开。
5.如权利要求1所述的存储器单元阵列，进一步包括：
多条源极线，各自连接同一列存储器单元的源极线节点。
6.如权利要求5所述的存储器单元阵列，其中，所述多条源极线各自连接相邻两列存储器单元的源极线节点。
7.一种存储器单元阵列，以多行及多列排列，所述存储器单元阵列包括：
多页，每一页包括：
存储器单元的第一行；
存储器单元的第二行，其中，所述第一行与所述第二行相邻；
编程线，沿一行方向，其中，所述编程线连接所述第一及所述第二行存储器单元的编程栅，且其中，所述编程线与其他页的编程线断开；
擦除线，沿所述行方向，其中，所述擦除线连接所述第一及所述第二行存储器单元的擦除栅，且其中，所述擦除线与其他页的擦除线断开；
第一字线，沿所述行方向，其中，所述第一字线连接所述第一行存储器单元的字线节点；
第二字线，沿所述行方向，其中，所述第二字线连接所述第二行存储器单元的字线节点；以及
多条位线，沿一列方向，其中，每一位线连接同一列存储器单元的位线节点，且其中，所述多条位线彼此断开。
8.如权利要求7所述的存储器单元阵列，还包括：
同一页的行共用一共用编程线及一共用擦除线。
9.如权利要求7所述的存储器单元阵列，其中，每页仅包括两行。
10.如权利要求7所述的存储器单元阵列，其中，每页包括四行。
11.如权利要求7所述的存储器单元阵列，还包括：
多条源极线，各自连接同一列存储器单元的源极线节点。
12.如权利要求11所述的存储器单元阵列，其中，每一源极线仅连接于相邻两列存储器单元的源极线节点。
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