CN106169304A - 擦除和刷新非易失性存储器件的方法 - Google Patents

擦除和刷新非易失性存储器件的方法 Download PDF

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Abstract

提供一种擦除非易失性存储器件的至少一个被选子块的方法，该方法包括：允许至少一个串选择线中的每一个浮置，所述非易失性存储器件包括所述至少一个串选择线，所述非易失性存储器件包括存储单元阵列，该存储单元阵列包括衬底和多个存储块，所述多个存储块中的每一个包括沿着与所述衬底垂直的方向堆叠的多个存储单元，所述多个存储单元中的每一个连接至至少一个字线，所述多个存储块中的每一个还包括连接至所述至少一个串选择线的至少一个串选择晶体管、连接至至少一个地选择线的至少一个地选择晶体管、以及连接至至少一个伪字线并将所述存储单元分隔成多个子块的至少一个分隔物；将第一电压施加到所述至少一个被选子块的至少一个字线。

Description

擦除和刷新非易失性存储器件的方法
本申请是下列申请的分案申请：申请号：201110039569.5；申请日：2011年2月17日；发明名称：非易失性存储器件、其操作方法以及包括其的存储系统。
技术领域
本公开内容涉及半导体存储器，更具体地，涉及具有三维结构的非易失性存储器件的擦除和刷新方法。
背景技术
半导体存储器件是利用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)的半导体材料实现的存储器件。半导体存储器件大致分为易失性存储器件和非易失性存储器件。
易失性存储器件是其中存储的数据在电源切断时被擦除的存储器件。作为易失性存储器件，有静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)。易失性存储器件是即使电源切断也保持存储的数据的存储器件。作为非易失性存储器件，有只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、闪速存储器件、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、电阻性随机存取存储器(RRAM)和铁电随机存取存储器(FRAM)。闪速存储器件大致分类为NOR(或非)型和NAND(与非)型。
最近，为了提高半导体存储器件中的集成程度，对具有三维阵列结构的半导体存储器件展开了研究。
发明内容
本公开内容提供具有提高的操作速度和可靠性的非易失性存储器件、其操作方法以及包括所述非易失性存储器件的存储系统。
本发明构思的实施例提供操作非易失性存储器件的方法，该非易失性存储器件包括衬底和存储块，所述存储块具有沿与衬底相交的方向堆叠的多个存储单元，所述方法包括：从被选存储块的子块当中的被选子块读取数据；以及响应于对被选子块的读取，选择性地刷新被选存储块的每个子块，其中，被选存储块的每个子块独立擦除。
在一些实施例中，响应于被选子块的读取、选择性地刷新被选存储块的每个子块可以包括：当在将数据写入所述被选存储块的子块当中的特定子块之后、在被选存储块中执行的读操作的数目达到参考值时，刷新所述特定子块。
在其他实施例中，响应于被选子块的读取、选择性地刷新所述被选存储块的每个子块可以包括：备份所述被选存储块的子块当中的特定子块的数据；以及擦除该特定子块。
在其他实施例中，备份被选存储块的子块当中的特定子块的数据可以包括：读取该特定子块的数据；以及将读取的数据写入存储块的子块当中的子块。
在其它实施例中，备份被选存储块的子块当中的特定子块的数据可以包括：读取该特定子块的数据；以及将读取的数据写入被选存储块的子块当中的子块。
在其他实施例中，擦除所述特定子块可以包括：向被选存储块的字线当中的与所述特定子块相对应的字线施加字线擦除电压；浮置被选存储块的剩余字线；以及向衬底施加擦除电压。
在其他实施例中，所述字线擦除电压可以是地电压。
在其他实施例中，所述擦除电压可以是高电压。
在其他实施例中，擦除所述特定子块还可以包括向所述特定子块与邻近该特定子块的至少一个子块之间的至少一条伪字线施加中间电压。
在其他实施例中，所述中间电压可以具有所述字线擦除电压与所述擦除电压之间的电平。
在其他实施例中，擦除所述特定子块可以包括：向被选存储块的字线当中的与所述特定子块相对应的字线施加字线擦除电压；向被选存储块的剩余字线施加字线擦除禁止电压；以及向衬底施加擦除电压。
在本发明构思的其他实施例中，非易失性存储器件包括：存储单元陈列，其包括衬底和存储块，该存储块包括沿与衬底相交的方向堆叠的多个存储单元；译码器，其通过字线连接到所述存储块；以及读写电路，其通过位线连接到所述存储块，其中，每个存储块沿与衬底相交的方向被分成多个子块，并且每个子块被单独擦除。
在一些实施例中，沿与衬底相交的方向，每个子块中的存储单元可以相互间隔第一距离；并且在沿与衬底相交的方向相邻的子块的接口(interface)处的存储单元可以相互间隔第二距离，该第二距离比第一距离长。
在其他实施例中，在每个子块中，第一存储单元和最后的存储单元中的每一个沿与衬底相交方向可以具有第一大小，并且剩余的存储单元中的每一个具有小于该第一大小的第二大小。
在其他实施例中，衬底上的特定存储单元和沿与衬底相交的方向在所述特定存储单元上堆叠的存储单元可以构成一个串；并且，该串的存储单元的沟道可以沿与衬底相交的方向公共连接。
在本发明构思的其他实施例中，存储系统包括：非易失性存储器件，其包括衬底和存储块，所述存储块具有沿与衬底相交的方向堆叠的多个存储单元；以及控制器，用于控制该非易失性存储器件，其中，每个存储块沿与衬底相交的方向被分成多个子块；每个子块被单独擦除；并且基于对存储块当中的被选存储块执行的读操作的数目，所述控制器选择性地刷新被选存储块的每个子块。
在一些实施例中，当在数据被写入被选存储块的被选子块之后、对被选存储块执行的读操作的数目达到参考值时，所述控制器可以选择性地刷新被选存储块的每个子块。
在其他实施例中，当刷新被选存储块的子块当中的特定子块时，所述控制器可以读取所述特定子块的数据，并且可以将读取的数据写入存储块的子块之一。
在其他实施例中，每个存储块中，可以在沿与衬底相交的方向相邻的子块之间提供至少一个伪存储单元。
在其他实施例中，所述非易失性存储器件和所述控制器可以构成固态驱动器(SSD)。
根据本发明的一个方面，提供一种擦除非易失性存储器件的至少一个被选子块的方法，该方法包括：允许至少一个串选择线中的每一个浮置，所述非易失性存储器件包括所述至少一个串选择线，所述非易失性存储器件包括存储单元阵列，该存储单元阵列包括衬底和多个存储块，所述多个存储块中的每一个包括沿着与所述衬底垂直的方向堆叠的多个存储单元，所述多个存储单元中的每一个连接至至少一个字线，所述多个存储块中的每一个还包括连接至所述至少一个串选择线的至少一个串选择晶体管、连接至至少一个地选择线的至少一个地选择晶体管、以及连接至至少一个伪字线并将所述存储单元分隔成多个子块的至少一个分隔物；将第一电压施加到所述至少一个被选子块的至少一个字线；允许第二电压施加到所述至少一个伪字线；允许所述至少一个地选择线中的每一个浮置；并且将擦除电压施加到所述衬底以擦除所述至少一个被选子块。
根据本发明的一个方面，提供一种刷新非易失性存储器件的方法，所述非易失性存储器件包括衬底和存储单元阵列，所述存储单元阵列包括多个存储块，所述方法包括：对所述多个存储块中的存储块执行编程操作；在对所述存储块的多个子块中的每一个的编程操作之后对读周期的数目进行计数，所述多个存储块中的每一个包括多个存储单元以及共用充当用于所述多个存储单元的沟道的公共有源柱的至少一个分隔物，所述至少一个分隔物将所述存储单元分隔成所述多个子块；并且当所述多个子块中的一个子块的读周期的数目达到阈值时，选择性地刷新所述多个子块中的所述一个子块。
附图说明
包括附图是为了提供对本发明构思的进一步理解，并且附图合并到本说明书中构成本说明书的一部分。附图示出了本发明构思的示范性实施例，并且附图与以下描述一起，用来解释本发明构思的原理。附图中：
图1是根据本发明构思的实施例的存储系统1000的框图；
图2是图1的非易失性存储器件100的框图；
图3是图2的存储单元阵列110的框图；
图4是示出图3中的存储块BLK1到BLKz的一个存储块BLKi的第一实施例的透视图；
图5是图4的存储块BLKi的沿线I-I’截取的横截面图；
图6是示出图5的晶体管结构TS的横截面图；
图7是图示根据参照图4到图6描述的存储块BLKi的第一实施例的等效电路BLKi_1的电路图；
图8是示出存储块BLKi_1的存储单元MC形成子块的示范性实施例的电路图；
图9是示出在擦除操作期间向图8的存储块BLKi_1施加的电压的条件的第一实施例的表；
图10是示出根据图9的电压条件的存储块BLKi_1的电压变化的时序图；
图11是存储块BLKi_1的NAND串之一的横截面图；
图12是示出在改变第一伪字线电压Vdwl1的同时测量的存储单元MC的阈值电压的曲线图；
图13是示出在擦除操作期间向图8的存储块BLKi_1施加的电压的条件的第二实施例的表；
图14是示出根据图13的电压条件的存储块BLKi_1的电压变化的时序图；
图15是存储块BLKi_1的NAND串之一的横截面图(cross-sectional view)；
图16是示出图8中的存储块BLKi_1的存储单元MC的阈值电压分布的第一实施例的示图；
图17是示出图8中的存储块BLKi_1的存储单元MC的阈值电压分布的第一实施例的示图；
图18是根据本发明构思的示范性实施例的刷新方法的流程图；
图19是示出在图1的控制器中驱动的闪存转换层(flash translation layer)600的框图；
图20是示出操作图19的刷新单元630的方法的流程图；
图21是示出根据本发明构思的第二实施例的图3的存储块BLK1到BLKz之一的透视图；
图22是图21的存储块BLKj的沿线II-II’截取的截面图(sectional view)；
图23是示出参照图21和图22描述的存储块BLKj的等效电路的电路图；
图24是示出在擦除操作期间施加到图23的存储块BLKj_1的电压条件的表；
图25是示出根据图24的电压条件的图23的存储块BLKj_1的电压改变的时序图；
图26是示出存储块BLKj_1的一个NAND串的截面图；
图27是示出根据本发明构思的第三实施例的图3的存储块BLK1到BLKz当中的一个存储块的透视图；
图28是图27的存储块BLKm的沿线III-III’截取的截面图；
图29是示出存储块BLKm的一个NAND串NS的截面图；以下，参照图24、25和29描述存储块BLKm的擦除操作；
图30是示出根据本发明构思的第四实施例的图3的存储块BLK1到BLKz当中的一个存储块的透视图；
图31是图30的存储块BLKn的沿线IV-IV’截取的截面图；
图32是根据本发明构思的第二实施例的、参照图4和图6描述的存储块BLKi的等效电路BLKi_2的电路图；
图33是根据本发明构思的第三实施例的、参照图4和图6描述的存储块BLKi的等效电路BLKi_3的电路图；
图34是根据本发明构思的第四实施例的、参照图4和图6描述的存储块BLKi的等效电路BLKi_4的电路图；
图35是根据本发明构思的第五实施例的、参照图4和图6描述的存储块BLKi的等效电路BLKi_5的电路图；
图36是根据本发明构思的第六实施例的、参照图4和图6描述的存储块BLKi的等效电路BLKi_6的电路图；
图37是根据本发明构思的第七实施例的、参照图4和图6描述的存储块BLKi的等效电路BLKi_7的电路图；
图38是根据本发明构思的第八实施例的、参照图4和图6描述的存储块BLKi的等效电路BLKi_8的电路图；
图39是示出根据本发明构思的第五实施例的存储块BLK1-BLKz当中的一个存储块的透视图；
图40是图39的存储块BLKo的沿线V-V’截取的横截面图；
图41是示出根据本发明构思的第六实施例的存储块BLK1-BLKz当中的一个存储块BLKi’的透视图；
图42是示出根据本发明构思的第七实施例的存储块BLK1-BLKz当中的一个存储块的透视图；
图43是示出根据本发明构思的第八实施例的存储块BLK1-BLKz当中的一个存储块BLKp的透视图；
图44是图43的存储块BLKp的沿线VI-VI’截取的截面图；
图45是示出图44的存储块BLKp在擦除操作期间的电压条件的第一实施例的表；
图46是示出根据图45的电压条件图43和图44的存储块BLKp的电压改变的时序图；
图47是示出在图43和图44的存储块BLKp的子块之间未提供伪存储单元DMC时的电压条件的表；
图48是示出根据图47的电压条件的电压改变的时序图；
图49是示出根据本发明构思的第九实施例的存储块BLK1-BLKz当中的一个存储块的透视图；
图50是图43的存储块BLKq的沿线VII-VII’截取的截面图；
图51是示出根据本发明构思的第十实施例的存储块BLK1-BLKz中的一个存储块的透视图；
图52是图51的存储块BLKr的沿线VIII-VIII’截取的截面图；
图53是示出根据本发明构思的第十一实施例的存储块BLK1-BLKz中的一个存储块的透视图；
图54是图53的存储块BLKs的沿线IX-IX’截取的截面图；
图55是示出根据本发明构思的第十二实施例的存储块BLK1-BLKz中的一个存储块的透视图；
图56是图55的存储块BLKt的沿线X-X’截取的截面图；
图57是图1的存储系统1000的应用示例的框图；以及
图58是示出具有参照图57描述的存储系统2000的计算系统3000的框图。
具体实施方式
以下，将参考附图详细描述本发明构思的实施例，以下描述将以使得本发明所属技术领域的普通技术人员能够容易地实施本发明的技术思想的方式进行。相同的元件将使用相同的参考标记来表示。类似的元件将使用类似的参考标记来表示。
图1是根据本发明构思的实施例的存储系统1000的框图。参照图1，存储系统1000包括非易失性存储器件100和控制器500。
非易失性存储器件100具有允许数据存储于其中的结构。将参照图2更详细地描述非易失性存储器件。
控制器500连接到主机和非易失性存储器件100。响应于来自主机的请求，控制器500被配置为存取非易失性存储器件100。例如，控制器500被配置为控制非易失性存储器件100的读操作、写操作、擦除操作和后台操作。控制器500被配置为在非易失性存储器件100与主机之间提供接口。控制器500被配置为驱动控制非易失性存储器件100的固件。
控制器500包括内部总线510、处理器520、随机存取存储器(RAM)530、主机接口540、纠错块550和存储器接口560。
内部总线510提供控制器500的元件之间的通道。
处理器520被配置为控制控制器500的总体操作。处理器520被配置为驱动在控制器500中驱动的固件、代码等等。例如，处理器520被配置为驱动控制非易失性存储器件100的固件、代码等等。
RAM 530用作操作存储器、非易失性存储器件100与主机之间的高速缓冲存储器、以及非易失性存储器件100与主机之间的缓冲存储器中的至少一个。
主机接口540包括用于在主机与控制器500之间执行数据交换的协议。举例来说，主机接口540被配置为通过多种接口协议中的至少一个与外部(主机)通信，所述多种接口协议诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组间互联(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小盘接口(ESDI)协议和集成驱动电子器件(IDE)协议。
纠错块550包括纠错码(ECC)。纠错块550利用ECC检测从非易失性存储器件100读出的数据中的错误并纠正该错误。
存储接口560与非易失性存储器件100接口。例如，存储接口包括NAND(与非)或NOR(或非)接口。
控制器500和非易失性存储器件100可以集成到单个半导体器件中。举例来说，控制器500和非易失性存储器件100被集成到单个半导体器件中并形成存储卡。例如，控制器500和非易失性存储器件100可以集成到单个半导体器件中，从而形成存储卡，诸如PC卡(个人计算机存储卡国际协会(Personal Computer Memory Card InternationalAssociation，PCMCIA))、紧凑闪速卡(CF)，智能媒体卡(SM和SMC)、记忆棒、多媒体卡(MMC、RS-MMC和MMCmicro)、SD卡(SD、miniSD、microSD和SDHC)和通用闪速存储器(UniversalFlash Storage，UFS)。
控制器500和非易失性存储器件100被集成到单个半导体器件中，从而形成半导体驱动器，如固态驱动器(SSD)。SSD包括被配置为在半导体存储器中存储数据的存储单元。在存储系统1000被用作SSD的情况中，连接到存储系统1000的主机的操作速度被显著提高。
再例如，可以提供存储系统1000以作为各种电子设备的组件之一，所述电子设备诸如计算机、超移动个人计算机(Ultra Mobile Personal Computer，UMPC)、工作站、上网本(net-book)、个人数字辅助(PDA)、便携式计算机(PC)、上网平板机(web tablet)、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏控制台、导航设备、黑匣子、数码相机、数字多媒体广播(DMB)播放器、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、用于在无线环境下发送和接收信息的设备、构成家庭网络的各种电子设备之一、构成计算机网络的各种电子设备之一、构成车载信息服务网(telematics network)的各种电子设备之一、射频识别(RFID)器件以及构成计算系统的各种组件之一。
举例来说，非易失性存储器件100或存储系统1000可以使用各种封装来装配。例如，非易失性存储器件100或存储系统1000可以使用多种封装来装配，所述多种封装诸如层叠封装(Package on Package，PoP)、球栅阵列(Ball grid array,BGA)、芯片尺寸封装(Chip scale package,CSP)、塑料带引线芯片载体(Plastic Leaded Chip Carrier,PLCC)、塑料双列直插封装(Plastic Dual In-Line Package,PDIP)、叠片内裸片封装(Diein Waffle Pack)、晶圆内裸片形式(Die in Wafer Form)、板上芯片(Chip On Board,COB)、陶瓷双列直插封装(Ceramic Dual In-Line Package,CERDIP)、塑料标准四边扁平封装(Metric Quad Flat Pack,MQFP)、薄型四边扁平封装(Thin Quad Flatpack,TQFP)、小外型集成电路(Small Outline Integrated Circuit,SOIC)、缩小外型封装(Shrink SmallOutline Package,SSOP)、薄型小外形封装(Thin Small Outline Package,TSOP)、系统级封装(System In Package,SIP)、多芯片封装(Multi Chip Package,MCP)、晶圆级结构封装(Wafer-level Fabricated Package，WFP)和晶圆级处理堆叠封装(Wafer-LevelProcessed Stack Package,WSP).
图2是示出图1的非易失性存储器件100的框图。参照图1，非易失性存储器件100包括存储单元阵列110、地址译码器120、读写电路130、数据输入/输出(I/O)电路140和控制逻辑150。
存储单元阵列110通过字线WL和选择线SL连接到地址译码器120，并且通过位线BL连接到读写电路130。存储单元阵列110包括多个存储单元(memory cell)。例如，存储单元阵列100包括在与衬底交叉的方向上堆叠的多个存储单元。例如，存储单元阵列110包括多个存储单元，每个存储单元中能够存储一个或多个比特。
地址译码器120通过字线WL和选择线SL连接到存储单元阵列110。地址译码器120被配置为响应于控制逻辑150的控制而操作。地址译码器120从外部接收地址ADDR。
地址译码器120被配置为译码接收到的地址ADDR的行地址。地址译码器120选择字线WL当中与译码的行地址相对应的字线。地址译码器120选择选择线WL当中与译码的行地址相对应的选择线。
举例来说，当地址译码器120附加地通过伪字线DWL(未示出)连接到存储单元阵列110时，地址译码器120还可以选择伪字线DWL(未示出)当中与译码的行地址相对应的伪字线。
地址译码器120被配置为译码接收到的地址ADDR的列地址。地址译码器120将译码的列地址传送到读写电路130。
例如，地址译码器120可以包括用于译码行地址的行译码器、用于译码列地址的列译码器和用于存储接收到的地址ADDR的地址缓冲器。
读写电路130通过位线BL连接到存储单元阵列110，并且通过数据线DL连接到数据I/O电路140。读写电路130响应于控制逻辑150的控制而操作。读写电路130从地址译码器120接收译码的列地址。读写电路130使用译码的列地址选择位线BL。
例如，读写电路130从数据I/O电路140接收数据，并且将接收的数据写入存储单元阵列。读写电路130从存储单元阵列读取数据，并且将读取的数据传送到数据I/O电路140。读写电路130从存储单元阵列110的第一存储区读取数据，并且将读取的数据写入存储单元阵列110的第二存储区。例如，读写电路执行回写(copy-back)操作。
举例来说，读写电路130可以包括诸如页缓冲器(或页寄存器)以及列选择电路的元件。再例如，读写电路130可以包括诸如感测放大器、写驱动器以及列选择电路的元件。
数据I/O电路140通过数据线DL连接到读写电路。数据I/O电路140响应于控制逻辑140的控制而操作。数据I/O电路140被配置为与外部交换数据DATA。数据I/O电路140被配置为通过数据线DL将从外部传送的数据DATA传送到读写电路130。数据I/O电路140被配置为将通过数据线DL从读写电路130传送的数据DATA输出到外部。举例来说，数据I/O电路140可以包括诸如数据缓冲器的元件。
控制逻辑150连接到地址译码器120、读写电路130和数据I/O电路140。控制逻辑150被配置为控制非易失性存储器件100的总体操作。控制逻辑150响应于从外部传送的控制信号CTRL而操作。
控制逻辑150包括电压生成器151。例如，电压生成器151可以被配置为产生高电压。举例来说，由电压生成器151生成的电压可以通过地址译码器120施加到字线WL。当在地址译码器120和存储单元阵列110之间附加地提供伪字线DWL(未示出)时，由电压生成器151产生的电压还可以被传送到伪字线DWL(未示出)。
由电压生成器151产生的电压可以被传送到存储单元阵列110。例如，由电压生成器151产生的电压可以被传送到存储单元阵列110的衬底。
图3是示出图2的存储单元阵列110的框图。参照图3，存储单元阵列110可以包括多个存储块BLK1到BLKz。每一个所述存储块BLK具有三维结构(或垂直结构)。例如，每个存储块BLK包括在第一方向到第三方向上延伸的结构。例如，每个存储块BLK包括在第二方向上延伸的多个NAND串NS。例如，可以在第一方向和第三方向上提供多个NAND串NS。
每个NAND串NS连接到位线BL、串选择线SSL、地选择线GSL、字线WL和共源线CSL。每一个存储块连接到多条位线BL、多条串选择线SSL、多条地选择线GSL、多条字线WL和共源线CSL。将参照图4更充分地描述存储块BLK1到BLKz。
举例来说，由图2中示出的地址译码器120选择存储块BLK1到BLKz。例如，地址译码器120被配置为选择存储块BLK1到BLKz当中与译码的行地址相对应的存储块BLK。
图4是示出图3中的存储块BLK1到BLKz中的一个存储块BLKi的第一实施例的透视图。图5是图4的存储块BLKi的沿着线I-I’截取的横截面图。参照图4和图5，存储块BLKi包括在第一方向到第三方向上延伸的结构。
首先，提供衬底111。举例来说，衬底111可以是具有第一类型(例如，第一导电类型)的阱(well)。例如，衬底111可以是通过注入第三主族元素(例如硼，B)形成的P型阱。例如，衬底111是提供在N型阱中的P型袋型阱。在下文中，假定衬底111是P型阱(或P型袋型阱)。然而，衬底111的导电类型不局限于P型。
在衬底111上提供在第一方向延伸上的多个掺杂区311到314。例如，多个掺杂区311到314可以具有不同于衬底111的导电类型的第二类型(例如，第二导电类型)。在下文中，假定第一到第四掺杂区311到314为N型。然而，第一到第四掺杂区311到314的导电类型不局限于N型。
在第一掺杂区311与第二掺杂区312之间的衬底111的区域上、在第二方向上顺序地提供在第一方向上延伸的多个绝缘材料112。例如，可以在第二方向上提供多个绝缘材料112，使它们间隔预定距离。举例来说，绝缘材料112可以包括诸如硅氧化物的绝缘体。
提供多个柱113，在第一掺杂区311与第二掺杂区312之间的衬底111的区域上、在第一方向上顺序地设置所述多个柱113，并且所述多个柱113在第二方向上贯穿所述绝缘材料112。举例来说，多个柱113贯穿绝缘材料112以接触衬底111。
举例来说，每个柱113可以由多种材料构成。例如，每个柱113的表层114可以包括第一类型的硅材料。例如，每个柱113的表层114可以包括类型与衬底111相同的硅材料。在下文中，假定每个柱113的表层114包括P型硅。然而，每个柱113的表层114不局限于包括P型硅。
每个柱113的内层115由绝缘材料构成。例如，每个柱113的内层115可以包括诸如硅氧化物的绝缘材料。例如，每个柱113的内层115可以包括空气隙(air gap)。
在第一掺杂区311与第二掺杂区312之间的区域中，沿着绝缘材料112、柱113和衬底111的暴露表面提供绝缘层116。举例来说，可以沿第二方向去除在第二方向上设置的最后一个绝缘材料112的暴露侧上提供的绝缘层116。
例如，绝缘材料116的厚度可以小于绝缘材料112之间的距离的一半。也就是说,可以在提供在第一绝缘材料底面上的绝缘层116与提供在低于该第一绝缘材料的、绝缘材料112中的第二绝缘材料的顶面上的绝缘层116之间，提供一区域，在该区域中可以设置除了所述绝缘材料112和所述绝缘层116之外的任何材料。
在所述第一掺杂区311与第二掺杂区312之间的区域中，在绝缘层116的暴露表面上提供第一导电材料211到291。例如，在衬底111与邻近衬底111的绝缘层之间提供在第一方向上延伸的第一导电材料211。更具体地说，在衬底111与设置在邻近衬底111的绝缘材料112之下的绝缘层116之间提供在第一方向上延伸的第一导电材料211。在特定绝缘材料的顶面上的绝缘层116、与绝缘材料112当中紧接着该特定绝缘材料的顶部提供的绝缘层的底面上设置的绝缘层之间，提供在第一方向上延伸的第一导电材料。举例来说，在绝缘材料112之间提供在第一方向上延伸的多个第一导电材料221到281。举例来说，第一导电材料211到291可以是金属材料。举例来说，第一导电材料211到291可以是导电材料，如多晶硅。
在第二掺杂区312与第三掺杂区313之间的区域中提供与设置在第一掺杂区311与第二掺杂区312上的结构相同的结构。举例来说，在第二掺杂区312与第三掺杂区313之间的区域中提供在第一方向上延伸的多个绝缘材料112、在第一方向上顺序地排列并且在第三方向上贯穿多个绝缘材料112的多个柱113、在多个绝缘材料112和多个柱113的暴露表面上提供的绝缘层116、以及在第一方向上延伸的多个第一导电材料212到292。
在第三掺杂区313与第四掺杂区314之间的区域中提供与设置在第一掺杂区311与第二掺杂区312上的结构相同的结构。举例来说，在第三掺杂区313与第四掺杂区314之间的区域中提供在第一方向上延伸的多个绝缘材料112、在第一方向上顺序地排列并且在第三方向上贯穿多个绝缘材料112的多个柱113、在多个绝缘材料112和多个柱113的暴露表面上提供的绝缘层116、以及在第一方向上延伸的多个第一导电材料213到293。
在多个柱113上分别提供漏极320。举例来说，漏极320可以包括掺杂有第二类型材料的硅材料。例如，漏极320可以包括掺杂有N型材料的硅材料。在下文中，假定漏极320包括掺杂有N型材料的硅材料。然而，漏极320不局限于包括N型硅材料。
举例来说，每个漏极320的宽度可以大于与其相对应的柱113的宽度。例如，可以在相应柱113的顶面上以垫(pad)的形状提供每个漏极320。举例来说，每个漏极320可以延伸到相应柱113的表层114的部分。
在漏极320上提供在第三方向上延伸的第二导电材料331到333。在第一方向上安排第二导电材料331到333，使得它们相互间隔预定的距离。第二导电材料331到333分别连接到相应区域中的漏极320。举例来说，漏极320以及在第三方向上延伸的第二导电材料333可以通过相应的接触插塞(contact plug)相互连接。举例来说，第二导电材料331到333可以是金属材料。举例来说，第二导电材料331到333可以是导电材料，诸如多晶硅。
在下文中，将定义第一导电材料211到291、212到292和213到293的高度。第一导电材料211到291、212到292和213到293被定义为从衬底111顺序地具有第一到第九高度。也就是说，邻近衬底111的第一导电材料211到213具有第一高度。邻近第二导电材料331到333的第一导电材料291到293具有第九高度。当从衬底111起第一导电材料211到291、212到292和213到293中的特定导电材料的次序增大时，第一导电材料的高度也随之增大。
在图4和图5中，每个柱113与绝缘层116以及多个第一导电材料211到291、212到292和213到293一起形成串。例如，每个柱113与邻近绝缘层116的区域以及第一导电材料211到291、212到292与213到293的相邻区域一起形成NAND串NS。NAND串NS包括多个晶体管结构TS。将参照图6更充分地描述晶体管结构TS。
图6是示出图5的晶体管结构TS的横截面图。参照图4到图6，绝缘层116包括第一到第三子绝缘层117、118和119。包含P型硅的柱113的表层114可以用作主体。邻近柱113的第一子绝缘层117可以用作隧穿(tunneling)绝缘层。例如，邻近柱113的第一子绝缘层117可以包括热氧化物层。
第二子绝缘层118可以用作电荷存储层。例如，第二子绝缘层118可以用作电荷陷阱层。例如，第二子绝缘层118可以包括氮化物层或金属氧化物层(例如，铝氧化物层、铪氧化物层等等)。
邻近第一导电材料233的第三子绝缘层119可以用作阻挡绝缘层。举例来说，邻近在第一方向上延伸的第一导电材料233的第三子绝缘层119可以具有单层或多层结构。第三子绝缘层119可以是介电常数高于第一子绝缘层117和第二子绝缘层118的高电介质层(例如，铝氧化物层、铪氧化物层等等)。
第一导电材料233可以用作栅极(或控制栅极)。也就是说，用作栅极(或控制栅极)的第一导电材料233、用作阻挡绝缘层的第三子绝缘层119、用作电荷陷阱层的第二子绝缘层118、用作隧穿绝缘层的第一子绝缘层117以及包含P型硅并且用作主体的表层114可以形成晶体管(或存储单元晶体管结构)。举例来说，第一到第三子绝缘层117到119可以形成ONO结构(氧化物-氮化物-氧化物)。在下文中，包含P型硅的柱113的表层114被定义为用作在第二方向上的主体。
在存储块BLKi中，一个柱113对应于一个NAND串NS。存储块BLKi包括多个柱113。也就是说，存储块BLKi包括多个NAND串NS。更具体地说，存储块BLKi包括在第二方向(垂直于衬底的方向)上延伸的多个NAND串NS。
每个NAND串NS包括在第二方向上堆叠的多个晶体管结构TS。每个NAND串NS的多个晶体管结构TS中的至少一个用作串选择晶体管SST。每个NAND串的多个晶体管结构TS中的至少一个用作地选择晶体管GST。
栅极(或控制栅极)对应于在第一方向上延伸的第一导电材料211到291、212到292和213到293。也就是说，栅极(或控制栅极)形成在第一方向上延伸的字线WL和至少两个选择线SL(例如，至少一条串选择线SSL和至少一条地选择线GSL)。
在第三方向上延伸的第二导电材料331到333连接到NAND串NS的一端。例如，在第三方向上延伸的第二导电材料331到333用作位线BL。也就是说，在一个存储块BLKi中，一条位线BL连接到多个NAND串。
在NAND串NS的另一端提供在第一方向上延伸的第二类型掺杂区311到314。在第一方向上延伸的第二类型掺杂区311到314用作共源线CSL。
概括来说，存储块BLKi包括在垂直于衬底111的方向(第二方向)上延伸的多个NAND串NS，并且用作NAND闪速存储块(例如，电荷陷阱类型)，在该NAND闪速存储块中多个NAND串NS连接到一条位线BL。
在图4到图6中，描述了在9层上提供第一导电材料211到291、212到292以及213到293。然而，第一导电材料211到291、212到292和213到293不局限于在9层上提供。例如，可以在形成存储单元的至少8层以及形成选择晶体管的至少两层上提供第一导电材料。并且，可以在形成存储单元的多层以及形成选择晶体管的至少两层上提供第一导电材料。例如，也可以在形成伪存储单元的层上提供第一导电材料。
在图4到图6中，描述了三个NAND串NS连接到一条位线BL。然而，不局限于三个NAND串NS连接到一条位线BL。举例来说，在存储块BLKi中m个NAND串NS可以连接到一条位线BL。这里，在第一方向上延伸的第一导电材料211到291、212到292以及213到293的数目、以及用作共源线CSL的掺杂区311到314的数目也可以被调整为对应于连接到一条位线BL的NAND串NS的数目。
在图4到图6中，描述了三个NAND串NS连接到在第一方向上延伸的第一导电材料之一。然而，不局限于三个NAND串NS连接到第一导电材料之一。例如，n个NAND串NS可以连接到第一导电材料之一。这里，在第三方向上延伸的第二导电材料331到333的数目也可以被调整为对应于连接到第一导电材料之一的NAND串NS的数目。
如图4到6中所示，柱113越靠近衬底111，柱113在第一方向和第三方向上的横截面积可以越小。例如，柱113在第一方向和第三方向上的横截面积可能由于工艺特点(processcharacteristic)或误差而改变。
举例来说，柱113是通过向通过蚀刻形成的洞内填入诸如硅和绝缘材料的材料而形成的。随着刻蚀深度增大，通过蚀刻形成的洞在第一和第三方向上的面积可能变小。也就是说，柱113在第一方向和第三方向上的横截面积可能随着柱113逐渐靠近衬底111而变小。
图7是示出根据参照图4到图6描述的存储块BLKi的第一实施例的等效电路BLKi_1的电路图。参照图4到图7，在第一位线BL1与共源线CSL之间提供NAND串NS11到NS31。在第二位线BL2与共源线CSL之间提供NAND串NS12、NS22和NS32。在第三位线BL3与共源线CSL之间提供NAND串NS13、NS23和NS33。第一到第三位线BL1到BL3分别对应于在第三方向上延伸的第二导电材料331到333。
每个NAND串NS的串选择晶体管SST连接到相应的位线BL。每个NAND串NS的地选择晶体管GST连接到共源线CSL。在每个NAND串NS的串选择晶体管SST和地选择晶体管GST之间提供存储单元MC。
在下文中，以行和列为单位来定义NAND串NS。共同连接到一条位线的NAND串NS形成一列。例如，连接到第一位线BL1的NAND串NS11到NS31对应于第一列。连接到第二位线BL2的NAND串NS12到NS32对应于第二列。连接到第三位线BL3的NAND串NS13到NS33对应于第三列。
连接到一条串选择线SSL的NAND串NS形成一行。例如，连接到第一串选择线SSL1的NAND串NS11到NS31形成第一行。连接到第二串选择线SSL2的NAND串NS21到NS23形成第二行。连接到第三串选择线SSL3的NAND串NS31到NS33形成第三行。
在每个NAND串NS中定义高度。举例来说，在每个NAND串NS中地选择晶体管GST的高度被定义为1。邻近地选择晶体管GST的存储单元MC1的高度被定义为2。串选择晶体管SST的高度被定义为9。邻近串选择晶体管SST的存储单元MC6的高度被定义为8。
随着从地选择晶体管GST起存储单元MC的次序的增大，存储单元MC的高度也随之增大。也就是说，第一到第三存储单元MC1到MC3分别被定义为具有第二到第四高度。伪存储单元被定义为具有第五高度。第四到第六存储单元MC4到MC6分别被定义为具有第六到第八高度。
同一行的NAND串NS共用地选择线GSL。排列在不同行中的NAND串NS共用地选择线GSL。具有第一高度的第一导电材料211到213相互连接从而形成地选择线GSL。
在同一行的NAND串NS中具有相同高度的存储单元MC共用字线WL。具有相同高度并且对应于不同行的NAND串NS的字线WL公共连接(commonly connected)。也就是说，具有相同高度的存储单元MC共用字线WL。
具有第二高度的第一导电材料221到223公共连接以形成第一字线WL1。具有第三高度的第一导电材料231到233公共连接以形成第二字线WL2。具有第四高度的第一导电材料241到243公共连接以形成第三字线WL3。具有第五高度的第一导电材料251到253公共连接以形成伪字线DWL。具有第六高度的第一导电材料261到263公共连接以形成第四字线WL4。具有第七高度的第一导电材料271到273公共连接以形成第五字线WL5。具有第八高度的第一导电材料281到283公共连接以形成第六字线WL6。
同一行的NAND串NS共用串选择线SSL。不同行的NAND串NS分别连接到不同的串选择线SSL1、SSL2和SSL3。第一到第三串选择线SSL1到SSL3分别对应于具有第九高度的第一导电材料291到293。
在下文中，第一串选择晶体管SST1被定义为连接到第一串选择线SSL1的串选择晶体管SST。第二串选择晶体管SST2被定义为连接到第二串选择线SSL2的串选择晶体管SST。第三串选择晶体管SST3被定义为连接到第三串选择线SSL3的串选择晶体管SST。
共源线CSL公共连接到NAND串NS。例如，第一到第四掺杂区311到314相互连接从而形成共源线CSL。
如图7所示，具有相同高度的字线WL公共连接。因此，当选择了具有特定高度的字线WL时，连接到被选字线WL的所有NAND串NS都被选择。
不同行的NAND串连接到不同的串选择线SSL。因此，在连接到相同字线WL的NAND串NS当中，通过选择和不选择串选择线SSL1到SSL3，未选行的NAND串NS可以与相应的位线电隔离，并且被选行的NAND串NS可以电连接到相应的位线。
也就是说，通过选择和不选择串选择线SSL1到SSL3，可以选择NAND串NS的行。可以选择被选行中的一列NAND串NS。
举例来说，在编程操作和读操作期间选择串选择线SSL1到SSL3之一。也就是说，以NAND串NS11到NS13、NS21到NS23以及NS31到NS33的行为单位执行编程操作和读操作。
举例来说，在编程操作和读操作期间向被选行的被选字线施加选择电压，并且向未选字线和伪字线DWL施加未选择电压。例如，选择电压是编程电压Vpgm或选择读取电压Vrd。例如，未选择电压是通过电压Vpass或未选择读取电压Vread。也就是说，以NAND串NS11到NS13、NS21到NS23和NS31到NS33的被选择的行的字线为单位执行编程操作和读操作。
举例来说，在第一导电材料211到291、212到292和213到293当中，在用作选择线的第一导电材料与用作字线的第一导电材料在之间提供的绝缘材料112的厚度可以大于其他绝缘材料112的厚度。
在图4到图7中，具有第一高度的第一导电材料211、212和213用作地选择线GSL，并且具有第九高度的第一导电材料291、292和293用作串选择线SSL1、SSL2和SSL3。
这里，提供在具有第一高度的第一导电材料211、212和213与具有第二高度的第一导电材料221、222和223之间的绝缘材料112的厚度可以大于提供在具有第二高度的第一导电材料221、222和223与具有第八高度的导电材料281、282和283之间的绝缘材料112。
同样地，提供在具有第八高度的第一导电材料281、282和283与具有第九高度的第一导电材料291、292和293之间的绝缘材料112的厚度可以大于提供在具有第二高度的第一导电材料221、222和223与具有第八高度的导电材料281、282和283之间的绝缘材料112。
图8是示出存储块BLKi_1的存储单元MC形成子块的示范性实施例的电路图。参照图8，在存储块BLKi_1中，在伪存储单元DMC与地选择晶体管GST之间提供的第一到第三存储单元MC1到MC3构成第一子块。在伪存储单元DMC与串选择晶体管SST之间提供的第四到第六存储单元MC4到MC6构成第二子块。
举例来说，以子块为单位执行擦除操作。例如，独立地擦除每个子块。例如，在第一子块正在被擦除时，第二子块可以被禁止擦除。在第二子块正在被擦除时，第一子块可以被禁止擦除。也就是说，在每一个NAND串NS中，在存储单元MC1到MC6中的一些(例如MC1到MC3)正被擦除时，其他存储单元(例如，MC4到MC6)可以被禁止擦除。
图9是示出在擦除操作期间施加到图8的存储块BLKi_1的电压的条件(condition)的第一实施例的表。参照图8和图9，串选择线SSL1到SSL3被浮置。未选子块的字线WL被浮置。字线擦除电压Vwe被施加到被选子块的字线WL。第一伪字线电压Vdwl1被施加到伪字线DWL。地选择线GSL被浮置。然后，擦除电压Vers被施加到衬底111。
例如，假定第一子块被选择。在擦除操作期间，字线擦除电压Vwe被施加到被选择的第一子块的字线WL1到WL3。在擦除操作期间，未被选择的第二子块的字线WL4到WL6被浮置。
图10是示出根据图9的电压条件的存储块BLKi_1的电压变化的时序图。图11是存储块BLKi_1的NAND串之一的横截面图。在下文中，将参照图11描述存储块BLKi_1的擦除操作。举例来说，假定擦除第一子块，并且禁止擦除第二子块。
参照图8到图11，在第一时间t1，擦除电压Vers被施加到衬底111。例如，擦除电压Vers可以是高电压。
衬底111被掺杂有与用作第二方向上的主体的表层114相同类型的物质。因此，擦除电压Vers被传送到NAND串NS的表层114。
具有第一高度的第一导电材料211用作地选择线GSL，并且用作地选择晶体管GST的栅极(或控制栅极)。在第一时间t1地选择线GSL被浮置。第一导电材料211受到来自表层114的耦合的影响。因此，由于表层114的电压增大到擦除电压Vers，用作地选择线GSL的第一导电材料211的电压也增大。例如，地选择线GSL的电压上升到地选择线电压Vgsl。
用作第二方向上的主体的表层114的电压是擦除电压Vers，并且用作地选择晶体管GST的栅极(或控制栅极)的第一导电材料的电压是地选择线电压Vgsl。举例来说，擦除电压Vers与地选择线电压Vgsl之间的差并未大到足以导致Fowler-Nordheim隧穿。因此，地选择晶体管GST被禁止擦除。
具有第二到第四高度的第一导电材料221到241分别用作第一到第三字线WL1到WL3，并且用作第一到第三存储单元MC1到MC3的栅极(或控制栅极)。在第一时间t1，字线擦除电压Vwe被施加到被选字线。因此，字线擦除电压Vwe被施加到第一到第三字线WL1到WL3。例如，字线电压Vwe是低电压。例如，字线擦除电压Vwe是地电压。
用作第二方向上的主体的表层114的电压是擦除电压Vers，并且用作第一到第三存储单元MC1到MC3的栅极(或控制栅极)的第一导电材料221到241的电压是字线擦除电压Vwe。例如，擦除电压Vers与字线擦除电压Vwe之间的差导致Fowler-Nordheim隧穿。例如，擦除电压Vers和字线擦除电压Vwe的电压电平可以被设置为产生Fowler-Nordheim隧穿。因此，被选择的第一子块的第一到第三存储单元MC1到MC3被擦除。
具有第六到第八高度的第一导电材料261到281用作第四到第六字线WL4到WL6，并且用作第四到第六存储单元MC4到MC6的栅极(或控制栅极)。在第一时间t1未选字线被浮置。第一导电材料261到281受到来自表层114的耦合的影响。因此，由于表层114的电压增大到擦除电压Vers，用作第四到第六字线WL4到WL6的第一导电材料261到281的电压增大。例如，第四到第六字线WL4到WL6的电压上升到未选字线电压Vuwl。
用作第二方向上的主体的表层114的电压是擦除电压Vers，并且用作第四到第六存储单元MC4到MC6的栅极(或控制栅极)的第一导电材料261到281的电压是未选字线电压Vuwl。举例来说，擦除电压Vers与未选字线电压Vuwl之间的差并未大到足以导致Fowler-Nordheim隧穿。因此，未被选择的第二子块的第四到第六存储单元MC4到MC6被禁止擦除。
具有第九高度的第一导电材料291用作串选择线SSL，并且用作串选择晶体管SST的栅极(或控制栅极)。在第一时间t1串选择线SSL被浮置。第一导电材料291受到来自表层114的耦合的影响。因此，由于表层114的电压增大到擦除电压Vers，用作串选择线SSL的第一导电材料291的电压也增大。例如，串选择线SSL的电压上升到串选择线电压Vssl。
用作第二方向上的主体的表层114的电压是擦除电压Vers，并且用作串选择晶体管SST的栅极(或控制栅极)的第一导电材料291的电压是串选择线电压Vssl。举例来说，擦除电压Vers与串选择线电压Vssl之间的差并未大到足以导致Fowler-Nordheim隧穿。因此，串选择晶体管SST被禁止擦除。
具有第五高度的第一导电材料251用作伪字线DWL，并且用作伪存储单元DMC的栅极(或控制栅极)。在第一时间t1，第一伪字线电压Vdwl1被施加到伪字线DWL。举例来说，第一伪字线电压Vdwl1的电压电平被设置为不会由于表层141与伪存储单元DMC的栅极(或控制栅极)之间的电压差而产生Fowler-Nordheim隧穿。也就是说，伪存储单元DMC被禁止擦除。
当字线擦除电压Vwe被施加到被选子块的字线(例如，WL1到WL3)时，未选子块的字线(例如，WL4到WL6)的电压由于耦合而上升到未选字线电压Vuwl。此时，未选子块的字线WL4到WL6可以受到来自施加到被选子块的字线WL1到WL3的字线擦除电压Vwe的耦合的影响。也就是说，由于来自被选子块的字线WL1到WL3的耦合作用，未选子块的字线WL4到WL6的电压增量可以减小。
同样地，被选子块的字线WL1到WL3可以受到来自未选子块的字线WL4到WL6的耦合的影响。也就是说，由于来自未选子块的字线WL4到WL6的耦合作用，被选子块的字线WL1到WL3的电压可以增大。
在第一子块与第二子块之间提供伪字线DWL。举例来说，第一伪字线电压Vdwl1被设置为具有字线擦除电压Vwe与擦除电压Vers之间的电压电平。更具体地说，第一伪字线电压Vdwl1被设置为具有字线擦除电压Vwe与未选字线电压Vuwl之间的电压电平。由于伪字线DWL的第一伪字线电压Vdwl1，被选子块的字线WL1到WL3与未选子块的字线WL4到WL6之间的电场被减弱(relieved)。
因此，借助于来自被选子块的字线WL1到WL3的耦合，避免了未选子块的字线WL4到WL6的电压增量的降低。此外，借助于来自未选子块的字线WL4到WL6的耦合，避免了被选子块的字线WL1到WL3的电压增大。并且，被选子块的字线WL1到WL3与未选子块的字线WL4到WL6之间的电场避免了热载流子的产生。
在上述的示范性实施例中，描述了在第一时间施加字线擦除电压Vwe和第一伪字线电压Vdwl1。然而，可以根据预设次序顺序地施加擦除电压Vers、字线擦除电压Vwe和第一伪字线电压Vdwl1。
图12被示出在改变第一伪字线电压Vdwl1时测量的存储单元MC的阈值电压的曲线图。在图12中，横轴表示擦除周期(erase cycle)数，纵轴表示存储单元MC1的阈值电压。
举例来说，假定对第一子块执行擦除操作。图12中示出的阈值电压表示被选择的第一子块的存储单元的阈值电压变化。
第一阈值电压线Vth1和第二阈值电压线Vth2表示当第一伪字线电压Vdwl1被设置为8V时、存储单元MC的阈值电压随着擦除周期数的变化。例如，第一阈值电压线Vth1表示伪存储单元DMC和邻近伪存储单元DMC的存储单元MC3的阈值电压变化。第二阈值电压线Vth2表示第一子块中的存储单元MC1和MC2。
第三阈值电压线Vth3和第四阈值电压线Vth4表示当第一伪字线电压Vdwl1被设置为12V时、存储单元MC的阈值电压随着擦除周期数的变化。例如，第三阈值电压线Vth3表示伪存储单元DMC和邻近伪存储单元DMC的存储单元MC3的阈值电压变化。第四阈值电压线Vth4表示第一子块中的存储单元MC1和MC2。
当第一伪字线电压Vdwl1被设置为12V时，邻近伪字线DWL的存储单元MC3的阈值电压与第一子块中的存储单元MC1和MC2的阈值电压之间的差随着第一子块的擦除周期数的增大而增大。也就是说，随着第一子块的擦除周期数增大，在擦除状态中存储单元MC1到MC3的阈值电压分布也随之增大。
当第一伪字线电压Vdwl1被设置为8V时，即使第一子块的擦除周期数增大，邻近伪字线DWL的存储单元MC3的阈值电压与子块中的存储单元MC1和MC2的阈值电压之间的差也被保持在参考值或更低。也就是说，即使第一子块的擦除周期数增大，在擦除状态中存储单元MC1到MC3的阈值电压分布也被保持。
图13是示出在擦除操作期间施加到图8的存储块BLKi_1的电压条件的第二实施例的表。参照图8和图13，在擦除操作期间，串选择线SSL1到SSL3被浮置。字线擦除禁止电压Vwei被施加到未选子块的字线WL。字线擦除电压Vwe被施加到被选子块的字线WL。第二伪字线电压Vdwl2被施加到伪字线DWL。地选择线GSL被浮置。擦除电压Vers被施加到衬底111。
举例来说，假定第一子块被选择。在擦除操作期间，字线擦除电压Vwe被施加到被选择的第一子块的字线WL1到WL3。在擦除操作期间，字线擦除禁止电压Vwei被施加到未被选择的第二子块的字线WL4到WL6。
图14是示出根据图13的电压条件的存储块BLKi_1的电压变化的时序图。图15是存储块BLKi_1的NAND串之一的横截面图。在下文中，将参照图14描述存储块BLKi_1的擦除操作。举例来说，假定擦除第一子块，并且禁止擦除第二子块。
图14的电压条件和电压变化与图9到图11中描述的相同，除了字线擦除禁止电压Vwei被施加到未选子块的字线WL4到WL6、并且第二伪字线电压Vdwl2被施加到伪字线DWL。因此，此处将省略重复的描述。
参照图13到图15，在第一时间t1，擦除电压Vers被施加到衬底111。举例来说，擦除电压Vers可以是高电压。
衬底111被掺杂有与用作第二方向上的主体的表层114相同类型的物质。因此，擦除电压Vers被传送到NAND串NS的表层114。
具有第六到第八高度的第一导电材料261到281分别用作第四到第六字线WL4到WL6，并且用作第四到第六存储单元MC4到MC6的栅极(或控制栅极)。在第一时间t1，字线擦除禁止电压Vwei被施加到未选字线。
用作第二方向上的主体的表层114的电压是擦除电压Vers，并且用作第四到第六存储单元MC4到MC6的栅极(或控制栅极)的第一导电材料261到281的电压是字线擦除电压Vwe。例如，字线擦除禁止电压Vwei的电压电平可以被设置为不会由于字线擦除禁止电压Vwei与擦除电压Vers之间的电压差而产生Fowler-Nordheim隧穿。例如，字线擦除禁止电压Vwei可以是高电压。因此，被选择的第二子块的第四到第六存储单元MC4到MC6被禁止擦除。
具有第五高度的第一导电材料251用作伪字线DWL，并且用作伪存储单元DMC的栅极(或控制栅极)。在第一时间t1，第二伪字线电压Vdwl2被施加到伪字线DWL。举例来说，第二伪字线电压Vdwl2的电压电平被设置为不会由于表层141与伪存储单元DMC的栅极(或控制栅极)之间的电压差而产生Fowler-Nordheim隧穿。也就是说，伪存储单元DMC被禁止擦除。
在第一子块与第二子块之间提供伪字线DWL。举例来说，第二伪字线电压Vdwl2被设置为具有在字线擦除电压Vwe与字线擦除禁止电压Vwei之间的电压电平。由于伪字线DWL的第一伪字线电压Vdwl，被选子块的字线WL1到WL3与未选子块的字线WL4到WL6之间的电场被减弱。
因此，借助于来自被选子块的字线WL1到WL3的耦合，避免了未选子块的字线WL4到WL6的电压增量的降低。此外，借助于来自未选子块的字线WL4到WL6的耦合，避免了被选子块的字线WL1到WL3的电压增大。并且，被选子块的字线WL1到WL3与未选子块的字线WL4到WL6之间的电场避免了热载流子的产生。
在上述的示范性实施例中，描述了在第一时间施加擦除电压Vers、字线擦除电压Vwe，字线擦除禁止电压Vwei和第一伪字线电压Vdwl1。然而，可以根据预设次序顺序地施加擦除电压Vers、字线擦除电压Vwe、字线擦除禁止电压Vwei和第一伪字线电压Vdwl1。
如上所述，在根据发明构思的实施例的非易失性存储器件100(见图1和图2)中，以子块为单位执行擦除操作。也就是说，擦除操作单位从存储块BLK减小为子块。当擦除操作单位减小时，诸如合并操作、碎片(garbage)收集操作、刷新操作的后台操作所需的时间也被减少。因此，提高了非易失性存储器件100的操作速度。并且，提高了包括非易失性存储器件100的存储系统1000的操作速度。
如上所述，在子块之间提供伪存储单元DMC。举例来说，在擦除操作期间，具有在字线擦除电压Vwe与未选字线电压Vuwl之间的电压电平的第一伪字线电压Vdwl1被施加到伪存储单元DMC。再例如，在擦除操作期间，具有在字线擦除电压Vwe与字线擦除禁止电压之间的电压电平的第二伪字线电压Vdwl2被施加到伪存储单元DMC。因此，由于子块之间的电场被减弱，所以提高了非易失性存储器件100的可靠性以及包括该非易失性存储器件100的存储系统1000的可靠性。
图16是示出图8中的存储块BLKi_1的存储单元MC的阈值电压分布的第一实施例的示图。在图16中，横轴表示存储单元MC的阈值电压，纵轴表示存储单元的数目。举例来说，图16示出了每个单元中存储一比特的存储单元MC的阈值电压分布。参照图8和图16，存储单元MC具有擦除状态E和编程状态P中的一个。
在读操作期间，选择读取电压Vr被施加到被选字线。选择读取电压Vr具有在擦除状态E中的存储单元的阈值电压与编程状态P中的存储单元的阈值电压之间的电压电平。也就是说，在连接到被选字线的存储单元MC当中，擦除状态E的存储单元被关断，并且编程状态P的存储单元被导通。
在读操作期间，第一未选择读取电压Vread1被施加到未选字线。该第一未选择读取电压Vread1具有高于存储单元MC的阈值电压的电压电平。例如，第一未选择读取电压Vread1可以是高电压。也就是说，连接到未选字线的存储单元MC被导通。
在读操作期间，导通电压被施加到伪字线。导通电压是导通伪单元DMC的电压。例如，导通电压可以是第一未选择读取电压Vread1。
图17是示出图8中的存储块BLKi_1的存储单元MC的阈值电压分布的第一实施例的示图。在图16中，横轴表示存储单元MC的阈值电压，纵轴表示存储单元的数目。举例来说，图16示出了每个单元中存储一比特的存储单元MC的阈值电压分布。参照图8和图16，存储单元MC具有擦除状态E和编程状态P中的一个。
在读操作期间，第一到第三选择读取电压Vr1到Vr3中的至少两个被顺序地施加到被选字线。每当第一到第三选择读取电压Vr1到Vr3之一被施加到被选字线时，第二未选择读取电压Vread2被施加到未选字线，并且导通电压被施加到伪字线DWL。例如，导通电压可以是第二未选择读取电压Vread2。
如参照图16和图17描述的，在读操作期间第一未选择读取电压Vread1或第二未选择读取电压Vread2被施加到未选字线。第一未选择读取电压Vread1和第二未选择读取电压Vread2具有高于存储单元MC的阈值电压的电压电平。例如，第一未选择读取电压Vread1和第二未选择读取电压Vread2可以是高电压。
在读操作期间，连接到未选字线的存储单元MC的阈值电压可以由于第一未选择读取电压Vread1或第二未选择读取电压Vread2而改变。例如，连接到未选字线的存储单元MC的阈值电压可以被增大。也就是说，可能存在读干扰。当存在读干扰时，存储在存储单元MC中的数据可能丢失。
当存储在一个存储单元中的比特数增大时，存储单元的阈值电压也随之增大。也就是说，当存储在一个存储单元中的比特数增大时，未选择读取电压也随之增大。因此，当存储在一个存储单元中的比特数增大时，读干扰变得更严重。
如图8所示，第一子块和第二子块共用NAND串NS11到NS13、NS21到NS23和NS31到NS33。更具体地说，每个NAND串NS的存储单元MC中的一些存储单元MC被分配给第一子块，其它存储单元MC被分配给第二子块。
当在第一子块中执行读操作时，选择读取电压Vr、Vr1、Vr2或Vr3被施加到第一子块的被选字线，并且未选择读取电压Vread1或Vread2被施加到未选字线。未选择读取电压Vread1或Vread2被施加到第二子块的字线。
同样地，当在第二子块中执行读操作时，选择读取电压Vr、Vr1、Vr2或Vr3被施加到第二子块的被选字线，并且未选择读取电压Vread1或Vread2被施加到未选字线。未选择读取电压Vread1或Vread2被施加到第一子块的字线。
也就是说，当在存储块BLKi_1的子块之一中执行读操作时，可能在存储块BLKi_1的所有子块以及正在执行读操作的子块中发生读干扰。
为了解决上述问题，根据本发明构思的示范性实施例的存储系统1000(见图1)被配置为：基于在存储块BLKi_1的子块中执行的读操作，刷新存储块BLKi_1的特定子块。
图18是示出根据本发明构思的示例实施例的刷新方法的流程图。参照图1、图8和图18，在操作S110，从存储块的子块之一读取数据。例如，从第一子块和第二子块之一读取数据。
举例来说，响应于来自主机的读请求读取数据。例如，在非易失性存储器件的被选存储块BLKi_1的第一子块和第二子块中，控制器500从相应于来自主机的读请求的子块读取数据。
举例来说，控制器500根据预定操作进度(schedule)、从对应于来自主机的读请求的、非易失性存储器件的被选存储块BLKi_1的第一子块和第二子块之一读取数据。例如，控制器500在诸如合并操作、碎片收集操作和刷新操作的后台操作期间，从非易失性存储器件100的被选存储块BLKi_1的第一子块和第二子块之一中读取数据。
在操作S120，响应于读操作选择性地刷新存储块的每个子块。例如，响应于在操作S120执行的读操作，选择性地刷新被选存储块BLKi_1的每个子块。
也就是说，当从被选存储块BLKi_1的子块之一读取数据时，确定是否刷新该被选存储块BLKi_1的每个子块。在被选存储块BLKi_1的子块当中，刷新读干扰达到参考值的子块。例如，基于读取周期数确定是否执行刷新。也就是说，在被选存储块BLKi_1的子块当中，刷新读取周期数达到参考值的子块。
所述刷新包括备份存储在特定子块中的数据的操作。例如，刷新可以包括读取存储在特定子块中的数据，并将读取的数据写入同一存储块BLKi_1或另一个存储块的子块。举例来说，刷新还可以包括擦除或无效其中存储了备份数据的特定子块。
图19是示出在图1的控制器中驱动的闪存(flash)转换层600的框图。举例来说，闪存转换层600被控制器500的处理器520所驱动。
举例来说，闪存转换层600存储在非易失性存储器件100中。在上电(power-on)状态中，控制器500从非易失性存储器件100读取闪存转换层600。读取的闪存转换层600被处理器520所驱动。
举例来说，闪存转换层600可以存储在控制器500中。例如，控制器500还可以包括用于存储闪存转换层600的非易失性存储器(未示出)。
参照图1和图18，闪存转换层600在主机和非易失性存储器件100之间执行接口操作。例如，闪存转换层600将从主机接收的逻辑块地址(LBA)转换成在非易失性存储器件100中使用的物理块地址(PBA)。
闪存转换层600执行非易失性存储器件100的后台操作。例如，闪存转换层600可以执行诸如合并、碎片收集、耗损均衡(wear-leveling)和刷新的操作。
闪存转换层600包括映射表610、读取周期表620和刷新单元630。映射表610被配置为存储LBA与PBA之间的映射信息。
读取周期表620被配置为存储非易失性存储器件100的存储块BLK1到BLKz的每个子块的读取周期数。
刷新单元630被配置为根据存储在读取周期表620中的每个子块的读取周期数选择性地刷新非易失性存储器件100的每个子块。
图20是示出操作图19的刷新单元630的方法的流程图。举例来说，假定被选存储块BLKi_1的第一子块和第二子块的读取周期数具有下面的表1中的值。
表1
子块 读取周期数
第一子块 a
第二子块 b
参照图19和图20，在操作S210，检测从被选存储块BLKi_1的子块之一的读取。例如，当在被选存储块BLKi_1的被选子块中执行读取时，调用刷新单元630。也就是说，由于在被选子块中执行读取时刷新单元630被激活，因此可以理解为在从被选子块中检测到读取时刷新单元630被激活。举例来说，当在被选子块中执行读取时，被选子块的地址被传送到刷新单元630。
在操作S220，对被选存储块BLKi_1的子块的读取周期数进行向上计数(countup)。当在被选存储块BLKi_1的第一子块或第二子块中读取数据时，刷新单元630向上计数第一子块和第二子块两者的读取周期数。这里，存储在读取周期表620中的被选存储块BLKi_1的子块的读取周期数在下面的表2中列出。
表2
子块 读取周期数
第一子块 a+1
第二子块 b+1
在操作S230，确定是否存在读取周期数达到参考值的子块。例如，刷新单元630确定在被选存储块BLKi_1的子块当中是否存在读取周期数达到参考值的子块。如果没有读取周期数达到参考值的子块，则刷新单元630停止操作。如果存在读取周期数达到参考值的子块，则执行操作S240。
在操作S240中，刷新读取周期数达到参考值的子块。例如，刷新单元630刷新读取周期数达到参考值的子块。如果在被选存储块BLKi_1中存在两个或更多个读取周期数达到参考值的子块，则刷新单元630刷新读取周期数达到参考值的至少两个子块。
举例来说，在刷新单元630的控制下，从将被刷新的子块中读取数据。读取的数据被存储在RAM 530中。之后，在刷新单元630的控制下，将存储在RAM 530中的数据写入非易失性存储器件100的空闲(free)子块。例如，将读取的数据写入被选存储块BLKi_1的空闲子块或被选存储块BLKi_1之外的存储块的空闲子块。
举例来说，可以在刷新单元630的控制下在非易失性存储器件100中执行刷新。在刷新单元630的控制下，读写电路130(见图2)从将被刷新的子块读取容量(volume)与读取单位相对应的数据。之后，读写电路130将读取的数据写入空闲子块。读写电路130重复读写操作，直到将被刷新的子块的所有数据都被写入空闲子块为止。也就是说，可以基于回写操作来执行刷新。
举例来说，当在读取被选存储块BLKi_1的被选子块之后、该被选存储块BLKi_1的特定子块的读取周期达到参考值时，刷新单元630可以在读取该被选子块之后刷新该特定子块。
举例来说，当在读取被选存储块BLKi_1的被选子块之后、该被选存储块BLKi_1的特定子块的读取周期达到参考值时，刷新单元630可预订(make a reservation)刷新该特定子块。刷新单元630可以在存储系统100处于空闲状态时执行对特定子块的刷新操作。当在预订刷新特定子块的状态下请求对与该特定子块相对应的存储块BLKi_1的子块执行读操作时，刷新单元630可以在执行读操作之前刷新该特定子块。
在操作S250，重置被刷新的子块的读取周期数。举例来说，假定被选存储块BLKi_1的第一子块被重置。这里，存储在读取周期表620中的被选存储块BLKi_1的子块的读取周期数在下面的表3中列出。
表3
子块 读取周期数
第一子块 0
第二子块 b+1
举例来说，在刷新第一子块之后，第一子块可以被无效。例如，在映射表610中，第一子块可以被设置为无效数据块。
举例来说，在刷新第一子块之后，第一子块可以被擦除。例如，在刷新第一子块之后，第一子块可以被擦除。
举例来说，在刷新第一子块之后，可以预订对第一子块的擦除操作。例如，可以在存储系统1000处于空闲状态时擦除第一子块。
总之，当在存储块BLKi_1的子块中的被选子块中执行了读操作时，选择性地刷新存储块BLKi_1的每个子块。例如，当存储块BLKi_1的特定子块被写入数据、之后在存储块BLKi_1的子块中执行的读取周期数达到参考值时，刷新该特定子块。由于补偿了存储块BLKi_1的子块的读操作所导致的读干扰，因此，提高了非易失性存储器件100的可靠性以及该非易失性存储器件100的存储系统1000的可靠性。
在前述示范性实施例中，描述了在每个存储单元MC中存储1比特或2比特。然而，不局限于每个存储单元MC存储1比特或2比特。每一个存储单元MC可以存储至少3比特。
在前述示范性实施例中，描述了存储块BLKi_1包括第一子块和第二子块。然而，不局限于存储块BLKi_1包括两个子块。例如，存储块BLKi_1可以包括三个或更多个子块。当提供多个子块时，存储块BLKi_1包括设置在子块之间的至少一条伪字线DWL和伪存储单元DMC。
图21是示出根据本发明构思的第二实施例的图3的存储块BLK1到BLKz之一的透视图。图22是图21的存储块BLKj的沿线II-II’截取的截面图。
与参照图4到图6描述的存储块BLKi相比，所提供的第一导电材料211’到281’、212’到282’以及213’到283’分别与第一到第八高度相对应。在具有第四高度的第一导电材料241’、242’和243’与具有第五高度的第一导电材料251’、252’和253’之间，提供厚度大于绝缘材料112的绝缘材料112’。
图23是示出参照图21和图22描述的存储块BLKj的等效电路的电路图。参照图21到图23，具有第一高度的导电材料211’、212’和213’公共连接以形成地选择线GSL。
分别与第二到第七高度相对应的第一导电材料221’到271’、222’到272’以及223’到273’形成第一到第六字线WL1到WL6。具有第八高度的第一导电材料281’、282’和283’形成第一到第三串选择线SSL1、SSL2和SSL3。
除了高度的改变之外，第一导电材料211’到281’、212’到282’以及213’到283’形成地选择线GSL、字线WL1到WL6以及串选择线SSL1、SSL2和SSL3，如参照图4到图6所描述的那样。因此，可以省略对其的详细描述。
第一到第三存储单元MC1到MC3形成第一子块，并且第四到第六存储单元MC4到MC6形成第二子块。
图24是示出在擦除操作期间施加到图23的存储块BLKj_1的电压条件的表。参照图23和图24，在擦除操作期间浮置串选择线SSL1到SSL3。浮置未选子块的字线WL。字线擦除电压Vwe被施加到被选子块的字线WL。然后，擦除电压Vers被施加到衬底111。
例如，假定第一子块被选择。在擦除操作期间，字线擦除电压Vwe可以被施加到被选择的第一子块的字线WL1到WL3。同时，在擦除操作期间，可以浮置未被选择的第二子块的字线WL4到WL6。
图25是示出根据图24的电压条件的图23的存储块BLKj_1的电压变化的时序图。图26是示出存储块BLKj_1的一个NAND串的截面图。在下文中，参照图26中示出的一个NAND串NS的部分，描述存储块BLKj_1的擦除操作。例如，假定擦除第一子块，并且禁止擦除第二子块。
参照图23到图26，在第一时间t1，擦除电压Vers被施加到衬底111。例如，擦除电压Vers是高电压。
衬底111被掺杂有与表层114相同类型的物质，该表层114作为第二方向上的主体来操作。因此，擦除电压Vers被传送到NAND串NS的表层114。
如参照图9到图11所描述的，在第一时间t1，浮置地选择线GSL。因此，地选择晶体管GST可以被禁止擦除。
在第一时间t1，字线擦除电压Vwe被施加到被选字线。因此，被选择的第一子块的第一到第三存储单元MC1到MC3可以被擦除。
在第一时间t1，浮置未选字线。因此，未被选择的第二子块的第四到第六存储单元MC4到MC6可以被禁止擦除。
在第一时间t1，浮置串选择线SSL。因此，串选择晶体管SST可以被禁止擦除。
此外，当字线擦除电压Vwe被施加到被选子块的字线(例如，WL1到WL3)时，未选子块的字线(例如，WL4到WL6)的电压由于耦合而上升到未选字线电压Vuwl。此时，未选子块的字线WL4到WL6可能受到来自施加到被选子块的字线WL1到WL3的字线擦除电压Vwe的耦合的影响。也就是说，由于来自被选子块的字线WL1到WL3的耦合，可能弱化(deteriorate)未选子块的字线WL4到WL6的电压上升宽度。此外，由于来自被选子块的字线WL1到WL3的耦合，被选子块的字线WL1到WL3的电压可能上升。
在第一子块和第二子块之间提供绝缘材料112’。在第一子块和第二子块之间的绝缘材料112’的厚度大于在每个子块中的字线WL之间的绝缘材料112的厚度。也就是说，当假定在每个子块中的存储单元MC之间在第二方向上的距离为第一距离时，在沿与衬底交叉的方向(即，第二方向)相邻的子块的接口处提供的存储单元相互间隔第二距离，该第二距离大于沿第二方向的第一距离，并且，提供这样的存储单元。
当增大第二距离时，可以降低子块之间的耦合的影响。因此，这避免了未选子块的字线WL4到WL6的电压上升宽度被弱化。此外，这避免了被选子块的字线WL1到WL3的电压上升。另外，当增大第二距离时，在子块之间的电场被分散(distribute)因此，通过被选子块的字线WL1到WL3与未选子块的字线WL4到WL6之间的电场避免了热载流子的出现。
如上所述，根据发明构思的实施例的图1和图2的非易失性存储器件100以子块为单位执行擦除操作。因此，提高了非易失性存储器件100的操作速度。另外，提高了包括非易失性存储器件100的存储系统1000的操作速度。
如上所述，在根据发明构思的实施例的非易失性存储器件1000的存储块BLKj_1中，子块之间的绝缘材料112’的厚度大于每个子块中的绝缘材料的厚度。因此，非易失性存储器件100和包括该非易失性存储器件100的存储系统1000变得更可靠。
在上述实施例中，描述了在第一定时施加擦除电压Vers和字线擦除电压Vwe。然而，可以根据预定次序顺序地施加擦除电压Vers和字线擦除电压Vwe。
在上述实施例中，描述了浮置未选字线(例如，WL4到WL6)。然而，如图13到图15所示，可以向未选字线(例如WL4到WL6)施加字线擦除禁止电压Vwei。
图27是示出根据本发明构思的第三实施例的图3的存储块BLK1到BLKz当中的一个的透视图。图28是图27的存储块BLKm的沿线III-III’截取的截面图。
与参照图21到图26描述的存储块BLKj相比，在第一子块中具有第二高度的第一导电材料221”、222”和223”以及具有第四高度的第一导电材料241”、242”和243”的厚度大于其余的第一导电材料。此外，在第二子块中具有第五高度的第一导电材料251”、252”和253”以及具有第七高度的第一导电材料271”、272”和273”的厚度大于其余的第一导电材料。
存储块BLKm的等效电路与图23中示出的等效电路BLKj_1相同。在擦除操作期间施加到存储块BLKm的电压条件与图24中示出的相同。此外，在擦除操作期间存储块BLKm的电压变化与图25中示出的相同。
图29是示出存储块BLKm的一个NAND串NS的截面图。在下文中，参照图24、图25和图29描述存储块BLKm的擦除操作。例如，假定擦除第一子块，并且禁止擦除第二子块。
在擦除操作期间，字线擦除电压Vwe被施加到连接到第一到第三存储单元MC1到MC3的第一到第三字线。擦除电压Vers被施加到作为第二方向的主体操作的表层114。通过在第一到第三存储单元MC1到MC3与表层114之间形成的电场擦除第一到第三存储单元MC1到MC3。
第三存储单元MC3被提供在第二存储单元MC2的顶部，并且第一存储单元MC1被提供在第二存储单元MC2的底部。由于在第一到第三存储单元MC1到MC3与表层114之间产生的电场①和③的影响，在第二存储单元MC2与表层114之间产生的电场②被集中(concentrate)。
此外，在第一存储单元MC1的底部提供处于浮置状态的地选择晶体管GST。因此，在第一存储单元MC1和表层114之间的电场①在地选择晶体管GST的方向上分散。因此，第一存储单元MC1的擦除效率可以低于第二存储单元MC2的擦除效率。
在第三存储单元MC3的顶部提供处于浮置状态的第四存储单元MC4。因此，在第三存储单元MC3与表层114之间的电场③在第四存储单元MC4的方向上分散。因此，第三存储单元MC3的擦除效率可以低于第二存储单元MC2的擦除效率。
根据本发明构思的实施例，在每个子块中，沿着与衬底111交叉的方向，第一存储单元MC1和最后的存储单元MC3中的每一个具有第一大小，并且其余的存储单元MC2具有小于第一大小的第二大小。例如，在每个子块的轮廓(outline)上提供的存储单元MC1和MC3的厚度大于在每个子块内部提供的存储单元MC2的厚度。
如果具有第二高度的第一导电材料221”的厚度增大，则具有第二高度的第一导电材料221”与表层114之间的耦合比(coupling ratio)也增大。因此，提高了第一存储单元MC1的擦除效率。
同样地，如果具有第四高度的第一导电材料241”的厚度增大，则在具有第四高度的第一导电材料241”与表层114之间的耦合比也增大。因此，提高了第三存储单元MC3的擦除效率。
同样地，在第二子块中，沿着与衬底111交叉的方向，第一存储单元MC4和最后的存储单元MC6具有第一大小，并且其余的存储单元MC5具有小于第一大小的第二大小。因此，提高了第四存储单元MC4和第六存储单元MC6的擦除效率。
也就是说，通过增大在每个子块的轮廓处提供的存储单元MC1和MC3的大小，均衡了在每个子块中的存储单元MC1、MC2和MC3的擦除速度。因此，由于降低了存储单元MC1、MC2和MC3的擦除状态的阈值电压分布，因此非易失性存储器件100以及包括非易失性存储器件100的存储系统1000变得更可靠。
图30是示出根据本发明构思的第四实施例的图3的存储块BLK1到BLKz当中的一个的透视图。图31是图30的存储块BLKn的沿线IV-IV'截取的截面图。与参照图4到图6描述的存储块BLKi相比，在存储块BLKn的第一子块中具有第二高度的第一导电材料221”、222”和223”以及具有第四高度的第一导电材料241”、242”和243”的厚度大于其余的第一导电材料。此外，在第二子块中具有第五高度的第一导电材料251”、252”和253”以及具有第七高度的第一导电材料271”、272”和273”的厚度大于其余的第一导电材料。
存储块BLKn的等效电路与图8中示出的等效电路BLKj_1相同。在擦除操作期间施加到存储块BLKn的电压条件与图9或图13中示出的相同。此外，在擦除操作期间存储块BLKn的电压变化与图10或图14中示出的相同。
如参照图27到图29所描述的，在每个子块中，沿着与衬底111交叉的方向，第一存储单元MC1和最后的存储单元MC3中的每一个具有第一大小，并且其余的存储单元MC2具有小于第一大小的第二大小。例如，在每个子块的轮廓上提供的存储单元MC1和MC3的厚度大于在每个子块内部提供的存储单元MC2的厚度。
如果增大具有第二高度的第一导电材料221”的厚度，则在具有第二高度的第一导电材料221”与表层114之间的耦合比也增大。因此，提高了第一存储单元MC1的擦除效率。
同样地，如果具有第四高度的第一导电材料241”的厚度增大，则在具有第四高度的第一导电材料241”与表层114之间的耦合比也增大。因此，提高了第三存储单元MC3的擦除效率。
也就是说，通过增大在每个子块的轮廓处提供的存储单元MC1和MC3的大小，均衡了在每个子块中的存储单元MC1、MC2和MC3的擦除速度。因此，由于降低了存储单元MC1、MC2和MC3的擦除状态的阈值电压分布，因此非易失性存储器件100以及包括非易失性存储器件100的存储系统1000变得更可靠。
图32是示出根据本发明构思的第二实施例的、参照图4和图6描述的存储块BLKi的等效电路BLKi_2的电路图。与参照图8描述的等效电路相比，在存储块BLKi_2的每个NAND串NS附加地提供横向(lateral)晶体管LTR。
在每个NAND串NS中，横向晶体管LTR连接在地选择晶体管GST和共源线CSL之间。横向晶体管LTR的栅极(或控制栅极)以及地选择晶体管GST的栅极(或控制栅极)连接到地选择线GSL。
如参照图4到图7所描述的，具有第一高度的第一导电材料211、212和213分别对应于第一到第三地选择线GSL1到GSL3。
一旦特定电压被施加到具有第一高度的第一导电材料211、212和213，在邻近该第一导电材料211、212和213的表层114的区域中即形成沟道。此外，如果特定电压被施加到第一导电材料211、212和213，则在邻近该第一导电材料211、212和213的衬底111的区域中形成沟道。
第一掺杂区311连接到通过第一导电材料的电压形成的衬底111中的沟道。通过第一导电材料211的电压产生的衬底111的沟道连接到在表层114中通过第一导电材料211的电压形成的沟道，所述表层114用作第二方向的主体。
同样地，通过第一导电材料211、212和213的电压在衬底111中形成沟道。第一到第四掺杂区311到314分别通过在衬底111中由第一导电材料211、212和213的电压形成的沟道连接到用作第二方向的主体的表层114。
如参照图4到图7所描述的，第一到第四掺杂区311到314公共连接以形成共源线CSL。共源线CSL以及存储单元MC1到MC6的沟道通过与衬底111垂直和平行的沟道电连接，所述沟道是通过地选择线GSL的电压形成的。
也就是说，可以理解为，在共源线CSL和第一存储单元MC1之间提供由地选择线GSL驱动的、与衬底垂直和平行的晶体管。垂直于衬底的晶体管可以被理解为地选择晶体管GST，并且平行于衬底衬底的晶体管可以被理解为横向晶体管LST。
例如，如参照图21到26所描述的，代替在子块之间提供伪存储单元DMC，可以将子块之间的绝缘材料112’的厚度形成为大于其他绝缘材料112的厚度。
例如，如参照图27到图29所描述的，不提供伪存储单元DMC，并且在每个子块中，沿着与衬底111相交的方向，第一存储单元到最后的存储单元MC1、MC3、MC4和MC6中的每一个具有第一大小，并且其余的存储单元MC2和MC5中的每一个具有小于第一大小的第二大小。
例如，如参照图30和图31所描述的，不提供伪存储单元DMC，并且在每个子块中、沿着与衬底111相交的方向，第一存储单元到最后的存储单元MC1、MC3、MC4和MC6中的每一个具有第一大小，并且其余的存储单元MC2和MC5中的每一个具有小于第一大小的第二大小。
例如，如参照图18到图20所描述的，虽然对存储块BLKi_2的子块当中的被选子块执行读操作，但是选择性地刷新存储块BLKi_2的每个子块。例如，在存储块BLKi_2的特定子块上写入数据后，当对存储块BLKi_2的子块的读操作的数目达到参考值时，刷新该特定子块。
图33是示出根据本发明构思的第三实施例的、参照图4和图6描述的存储块BLKi的等效电路BLKi_3的电路图。与参照图8描述的等效电路相比，在每个NAND串NS中，可以在存储单元MC1到MC4与共源线CSL之间提供两个地选择晶体管GST1和GST2。与具有相同高度的地选择晶体管GST1或GST2相对应的地选择线GSL1和GSL2可以公共连接。此外，与同一NAND串NS相对应的地选择线GSL1和GSL2可以公共连接。
例如，为了均衡第一子块和第二子块的存储单元的数目，调整伪字线DWL1和DWL2以及伪存储单元DMC1和DMC2的数目。然后，第一子块的存储单元MC1和MC2以及第二子块的存储单元MC3和MC4的数目不局限于图33。
例如，如参照图21到图26所描述的，代替在子块之间提供伪存储单元DMC，可以将子块之间的绝缘材料112’的厚度形成为大于其他绝缘材料112的厚度。
例如，如参照图27到图29所描述的，不提供伪存储单元DMC，并且在每个子块中、沿着与衬底111相交的方向，第一存储单元到最后的存储单元MC1、MC2、MC3、MC4中的每一个具有第一大小，并且其余的存储单元(未示出)中的每一个具有小于第一大小的第二大小。
例如，如参照图30和图31所描述的，提供伪存储单元DMC1和DMC2，并且在每个子块中、沿着与衬底111相交的方向，第一存储单元到最后的存储单元MC1、MC2、MC3和MC4中的每一个具有第一大小，并且其余的存储单元(未示出)中的每一个具有小于第一大小的第二大小。
例如，如参照图18到图20所描述的，虽然对存储块BLKi_3的子块当中的被选子块执行读操作，但是选择性地刷新存储块BLKi_3的每个子块。例如，当在存储块BLKi_3的特定子块上写入数据后，当对存储块BLKi_3的子块的读操作的数目达到参考值时，刷新特定子块。
图34是示出根据本发明构思的第四实施例的、参照图4和图6描述的存储块BLKi的等效电路BLKi_4的电路图。与图33的存储块BLKi_3相比，可以在存储单元MC1到MC4与位线BL之间提供两个串选择晶体管SSTa和SSTb。
在同一行中的NAND串中，具有相同高度的串选择晶体管SSTa或SSTb可以共用一条串选择线SSL。例如，在第一行的NAND串NS11到NS13中，a串选择晶体管SSTa共用1a串选择线SSL1a。b串选择晶体管SSTb共用1b串选择线SSL1b。
在第二行中的NAND串NS21到NS23中，a串选择晶体管SSTa共用2a串选择线SSL2a。b串选择晶体管SSTb共用2b串选择线SSL2b。
在第三行中的NAND串NS21到NS23中，a串选择晶体管SSTa共用3a串选择线SSL3a。b串选择晶体管SSTb共用3b串选择线SSL3b。
如参照图33提到的，在子块之间提供的伪字线DWL和伪存储单元DMC的数目、第一子块的存储单元MC1和MC2的数目、以及第二子块的存储单元MC3和MC4的数目不受限制。
例如，如参照图21到图26所描述的，代替在子块之间提供伪存储单元DMC，可以将子块之间的绝缘材料112’的厚度形成为大于其他绝缘材料112的厚度。
例如，如参照图27到图29所描述的，不提供伪存储单元DMC，并且在每个子块中、沿着与衬底111相交的方向，第一存储单元到最后的存储单元MC1、MC2、MC3和MC4中的每一个具有第一大小，并且其余的存储单元(未示出)中的每一个具有小于第一大小的第二大小。
例如，如参照图30和图31所描述的，提供伪存储单元DMC1和DMC2，并且在每个子块中、沿着与衬底111相交的方向，第一存储单元到最后的存储单元MC1、MC2、MC3和MC4中的每一个具有第一大小，并且其余的存储单元(未示出)中的每一个具有小于第一大小的第二大小。
例如，如参照图18到图20所描述的，虽然对存储块BLKi_4的子块当中的被选子块执行读操作，但是选择性地刷新存储块BLKi_4的每个子块。例如，在存储块BLKi_4的特定子块上写入数据后，当对存储块BLKi_4的子块的读操作的数目达到参考值时，刷新特定子块。
图35是示出根据本发明构思的第五实施例的、参照图4和图6描述的存储块BLKi的等效电路BLKi_5的电路图。与图34的存储块BLKi_4相比，与同一行的NAND串NS相对应的串选择线SSL被公共连接。
如参照图33提到的，在子块之间提供的伪字线DWL和伪存储单元DMC的数目、第一子块的存储单元MC1和MC2的数目、以及第二子块的存储单元MC3和MC4的数目不受限制。
例如，如参照图21到图26所描述的，代替在子块之间提供伪存储单元DMC，可以将子块之间的绝缘材料112’的厚度形成为大于其他绝缘材料112的厚度。
例如，如参照图27到图29所描述的，不提供伪存储单元DMC，并且在每个子块中、沿着与衬底111相交的方向，第一存储单元到最后的存储单元MC1、MC2、MC3和MC4中的每一个具有第一大小，并且其余的存储单元(未示出)中的每一个具有小于第一大小的第二大小。
例如，如参照图30和图31所描述的，提供伪存储单元DMC1和DMC2，并且在每个子块中、沿着与衬底111相交的方向，第一存储单元到最后的存储单元MC1、MC2、MC3和MC4中的每一个具有第一大小，并且其余的存储单元(未示出)中的每一个具有小于第一大小的第二大小。
例如，如参照图18到图20所描述的，虽然对存储块BLKi_5的子块当中的被选子块执行读操作，但是选择性地刷新存储块BLKi_5的每个子块。例如，在存储块BLKi_5的特定子块上写入数据后，当对存储块BLKi_5的子块的读操作的数目达到参考值时，刷新特定子块。
图36是示出根据本发明构思的第六实施例的、参照图4和图6描述的存储块BLKi的等效电路BLKi_6的电路图。与图8的存储块BLKi_1相比，在每个NAND串NS中，在串选择晶体管SST与存储单元MC1到MC4之间提供伪存储单元DMC3。伪存储单元DMC3共同连接到伪字线DWL3。也就是说，在串选择线SSL1到SSL3与字线WL1到WL4之间提供伪字线DWL3。
如参照图33提到的，在子块之间提供的伪字线DWL1和DWL2以及伪存储单元DMC1和DMC2的数目、第一子块的存储单元MC1和MC2的数目、以及第二子块的存储单元MC3和MC4的数目不受限制。同样地，在存储单元MC1到MC4与串选择晶体管SST之间提供的伪存储单元DMC3的数目不受限制。
例如，如参照图21到图26所描述的，代替在子块之间提供伪存储单元DMC1和DMC2，可以将子块之间的绝缘材料112’的厚度形成为大于其他绝缘材料112的厚度。
例如，如参照图27到图29所描述的，不提供伪存储单元DMC1和DMC2，并且在每个子块中、沿着与衬底111相交的方向，第一存储单元到最后的存储单元MC1、MC2、MC3和MC4中的每一个具有第一大小，并且其余的存储单元(未示出)中的每一个具有小于第一大小的第二大小。
例如，如参照图30和图31所描述的，提供伪存储单元DMC1和DMC2，并且在每个子块中、沿着与衬底111相交的方向，第一存储单元到最后的存储单元MC1、MC2、MC3和MC4中的每一个具有第一大小，并且其余的存储单元(未示出)中的每一个具有小于第一大小的第二大小。
例如，如参照图18到图20所描述的，虽然对存储块BLKi_6的子块当中的被选子块执行读操作，但是选择性地刷新存储块BLKi_6的每个子块。例如，在存储块BLKi_6的特定子块上写入数据后，当对存储块BLKi_6的子块的读操作的数目达到参考值时，刷新特定子块。
图37是示出根据本发明构思的第七实施例的、参照图4和图6描述的存储块BLKi的等效电路BLKi_7的电路图。与图8的存储块BLKi_1相比，在每个NAND串NS中，在地选择晶体管GST与存储单元MC1到MC6之间提供伪存储单元DMC1。伪存储单元DMC1共同连接到伪字线DWL3。也就是说，在地选择线GSL与字线WL1到WL4之间提供伪字线DWL1。
如参照图33提到的，在子块之间提供的伪字线DWL2和DWL3以及伪存储单元DMC2和DMC3的数目、第一子块的存储单元MC1和MC2的数目、以及第二子块的存储单元MC3和MC4的数目不受限制。同样地，在存储单元MC1到MC4与地选择晶体管GST之间提供的伪存储单元DMC1的数目不受限制。
例如，如参照图21到图26所描述的，代替在子块之间提供伪存储单元DMC2和DMC3，可以将子块之间的绝缘材料112’的厚度形成为大于其他绝缘材料112的厚度。
例如，如参照图27到图29所描述的，不提供伪存储单元DMC2和DMC3，并且在每个子块中、沿着与衬底111相交的方向，第一存储单元到最后的存储单元MC1、MC2、MC3和MC4中的每一个具有第一大小，并且其余的存储单元(未示出)中的每一个具有小于第一大小的第二大小。
例如，如参照图30和图31所描述的，提供伪存储单元DMC2和DMC3，并且在每个子块中、沿着与衬底111相交的方向，第一存储单元到最后的存储单元MC1、MC2、MC3和MC4中的每一个具有第一大小，并且其余的存储单元(未示出)中的每一个具有小于第一大小的第二大小。
例如，如参照图18到图20所描述的，虽然对存储块BLKi_7的子块当中的被选子块执行读操作，但是选择性地刷新存储块BLKi_7的每个子块。例如，在存储块BLKi_7的特定子块上写入数据后，当对存储块BLKi_7的子块的读操作的数目达到参考值时，刷新特定子块。
图38是示出根据本发明构思的第八实施例的、参照图4和图6描述的存储块BLKi的等效电路BLKi_8的电路图。与图8的存储块BLKi_1相比，在每个NAND串NS中，在地选择晶体管GST与存储单元MC1到MC4之间提供伪存储单元DMC1。伪存储单元DMC1共同连接到伪字线DWL1。也就是说，在地选择线GSL与字线WL1到WL4之间提供伪字线DWL1。
在每个NAND串中，在串选择晶体管SST与存储单元MC1到MC4之间提供伪存储单元DMC3。伪存储单元DMC3共同连接到伪字线DWL3。也就是说，在串选择线SSL1到SSL3与字线WL1到WL6之间提供伪字线DWL3。
如参照图33提到的，在子块之间提供的伪字线DWL2和DWL3以及伪存储单元DMC2和DMC3的数目、第一子块的存储单元MC1和MC2的数目、以及第二子块的存储单元MC3和MC4的数目不受限制。同样地，在存储单元MC1到MC4与地选择晶体管GST之间提供的伪存储单元DMC1的数目不受限制。此外，在存储单元MC1到MC4与串选择晶体管SST之间提供的伪存储单元DMC3的数目不受限制。
例如，如参照图21到图26所描述的，代替在子块之间提供伪存储单元DMC2，可以将子块之间的绝缘材料112’的厚度形成为大于其他绝缘材料112的厚度。
例如，如参照图27到图29所描述的，不提供伪存储单元DMC2，并且在每个子块中、沿着与衬底111相交的方向，第一存储单元到最后的存储单元MC1、MC2、MC3和MC4中的每一个具有第一大小，并且其余的存储单元(未示出)中的每一个具有小于第一大小的第二大小。
例如，如参照图30和图31所描述的，提供伪存储单元DMC2，并且在每个子块中、沿着与衬底111相交的方向，第一存储单元到最后的存储单元MC1、MC2、MC3和MC4中的每一个具有第一大小，并且其余的存储单元(未示出)中的每一个具有小于第一大小的第二大小。
例如，如参照图18到图20所描述的，虽然对存储块BLKi_8的子块当中的被选子块执行读操作，但是选择性地刷新存储块BLKi_8的每个子块。例如，在存储块BLKi_8的特定子块上写入数据后，当对存储块BLKi_8的子块的读操作的数目达到参考值时，刷新特定子块。
图39是根据本发明构思的第五实施例的存储块BLK1-BLKz之一的透视图。图40是图39的存储块BLKo的沿V-V'线截取的横截面图。与参照图4到图6描述的存储块BLKi相比，存储块BLKo中的一个柱(pillar)包括第一子柱113a和第二子柱113b。除了存储块BLKi的柱113被第一柱113a和第二柱113b所替代之外，存储块BLKo具有与存储块BLKi相同的结构。因此，此处将省略重复的描述。
参照图39和图40，在衬底111上提供第一子柱113a。举例来说，第一子柱113a的表层114a包括p型硅材料。第一子柱113a的表层114a用作第二方向的主体。第一子柱113a的内层由绝缘材料构成。
在该第一子柱113a上提供第二子柱113b。举例来说，第二子柱113b的表层114b包括p型硅材料。第二子柱113b的表层114b用作第二方向上的主体。第二子柱113b的内层115b由绝缘材料构成。
举例来说，第一子柱113a的表层114a连接到第二子柱113b的表层114b。例如，如图39和图40所示，第一子柱113a的表层114a和第二子柱113b的表层114b通过P型硅垫(p-typesilicon pad，SIP)连接。
在具有硅垫SIP的区域中，第一子柱113a的表层114a与第二子柱113b的表层114b以不规则形式连接。因此，在提供硅垫SIP的区域中，沟道形成可能是不稳定的。也就是说，具有与硅垫SIP相对应的高度的存储单元MC可能无法正常地存储、擦除或读取数据。
为了避免上述局限性，具有与硅垫SIP相对应的高度(即，第五高度)的第一导电材料251、252和253形成伪字线DWL和伪存储单元DMC。也就是说，可以根据与硅垫SIP相对应的高度将存储块BLKo分成子块。
举例来说，存储块BLKo的等效电路可以被图示为图8中示出的等效电路BLKi_1。举例来说，存储块BLKo的等效电路可以被图示为在图32到图38中示出的等效电路BLKi_2到BLKi_8。也就是说，存储块BLKo的每个NAND串可以包括横向晶体管LTR。可以在存储块BLKo的子块之间提供至少一个伪存储单元DMC。可以进一步在存储块BLKo的子块之间提供的存储单元DMC的数目可以改变。
在每个NAND串中，可以提供至少两个串选择晶体管SST。在每个NAND串中，可以提供至少两个地选择晶体管GST。在每个NAND串中，可以在存储单元MC与串选择晶体管SST之间提供至少一个伪存储单元DMC。在每个NAND串中，可以在存储单元MC与地选择晶体管GST之间提供至少一个伪存储单元DMC。
举例来说，如参照图30和图31所描述的，在每个子块中、沿着与衬底111相交的方向，第一存储单元到最后的存储单元MC1、MC3、MC4和MC6中的每一个具有第一大小，并且其余的存储单元MC2和MC5中的每一个具有小于第一大小的第二大小。
例如，如参照图18到图20所描述的，虽然对存储块BLKi_o的子块当中的被选子块执行读操作，但是选择性地刷新存储块BLKi_o的每个子块。例如，在存储块BLKi_o的特定子块上写入数据后，当对存储块BLKi_o的子块的读操作的数目达到参考值时，刷新特定子块。
举例来说，描述了柱包括第一子柱113a和第二子柱113b。然而，柱可以包括至少两个子柱。
图41是根据本发明构思的第六实施例的存储块BLK1-BLKz之一BLKi’的透视图。沿存储块BLKi’的I-I’线截取的横截面图与图4中示出的相同。
与图4的存储块BLKi相比，在存储块BLKi中，柱113’具有方柱形式。而且，在沿着第一方向相互间隔特定距离的柱113’之间提供绝缘材料101。举例来说，绝缘材料101沿第二方向延伸，并且接触衬底111。
参照图4描述的第一导电材料211到291、212到292和213到293在包括绝缘材料101的区域中被分成第一部分211a到291a、212a到292a和213a到293a以及第二部分211b到291b、212b到292b和213b到293b。
在第一掺杂区311和第二掺杂区312上的区域中，每个柱113’形成第一导电材料的第一部分211a到291a和绝缘层116以及一个NAND串NS，并且形成第一导电材料的第二部分211b到291b和绝缘层116以及另一个NAND串NS。
在第二掺杂区312和第三掺杂区313上的区域中，每个柱113’形成第一导电材料的第一部分212a到292a和绝缘层116以及一个NAND串NS，并且形成第一导电材料的第二部分212b到292b和绝缘层116以及另一个NAND串NS。
在第三掺杂区313和第四掺杂区314上的区域中，每个柱113’形成第一导电材料的第一部分213a到293a和绝缘层116以及一个NAND串NS，并且形成第一导电材料的第二部分213b到293b和绝缘层116以及另一个NAND串NS。
也就是说，使用绝缘材料101分离在每个柱113’的两侧提供的第一导电材料的第一部分211a到291a和第二部分211b到291b，从而使每个柱113’可以形成两个NAND串。
如参照图4到图8所描述的，第一导电材料的第一部分211a到291a以及第二部分211b到291b、212b到292b和213b到293b可以分别对应于地选择线GSL、字线WL和串选择线SST。具有相同高度的字线WL公共连接。
举例来说，除了NAND串NS中的行的数目之外，存储块BLKi’的等效电路可以被图示为图8中示出的等效电路BLKi_1。例如，存储块BLKi’的等效电路的NAND串NS中行的数目可以是图8中示出的等效电路BLKi_1的NAND串NS中行的数目的两倍。
举例来说，除了NAND串NS中的行的数目之外，存储块BLKi’的等效电路可以被图示为图32到图38中示出的等效电路BLKi_2到BLKi_8。例如，存储块BLKi’的等效电路的NAND串NS中行的数目可以是图32到图38中示出的等效电路BLKi_2到BLKi_8的NAND串NS中行的数目的两倍。
存储块BLKi’的每个NAND串可以包括横向晶体管LTR。可以在存储块BLKi'的子块之间提供至少一个伪存储单元DMC。可以进一步在存储块BLKi'的子块之间提供的存储单元DMC的数目可以改变。
在每个NAND串中，可以提供至少两个串选择晶体管SST。在每个NAND串中，可以提供至少两个地选择晶体管GST。在每个NAND串中，可以在存储单元MC与串选择晶体管SST之间提供至少一个伪存储单元DMC。在每个NAND串中，可以在存储单元MC与地选择晶体管GST之间提供至少一个伪存储单元DMC。
例如，如参照图21到图26所描述的，代替在子块之间提供伪存储单元DMC，可以将子块之间的绝缘材料112’的厚度形成为大于其他绝缘材料112的厚度。
例如，如参照图27到图29所描述的，不提供伪存储单元DMC，并且在每个子块中、沿着与衬底111相交的方向，第一存储单元到最后的存储单元MC1、MC3、MC4和MC6中的每一个具有第一大小，并且其余的存储单元MC2和MC5中的每一个具有小于第一大小的第二大小。
例如，如参照图30和图31所描述的，在每个子块中、沿着与衬底111相交的方向，第一存储单元到最后的存储单元MC1、MC3、MC4和MC6中的每一个具有第一大小，并且其余的存储单元MC2和MC5中的每一个具有小于第一大小的第二大小。
例如，如参照图18到图20所描述的，虽然对存储块BLKi'的子块当中的被选子块执行读操作，但是选择性地刷新存储块BLKi'的每个子块。例如，在存储块BLKi'的特定子块上写入数据后，当对存储块BLKi'的子块的读操作的数目达到参考值时，刷新特定子块。
图42是根据本发明构思的第七实施例的存储块BLK1-BLKz之一的透视图。存储块BLKo'的沿V-V'线截取的横截面图与图40的相同。
如参照图39和图40所描述的，在存储块BLKo’中一个柱包括第一子柱113a和第二子柱113b。除了柱具有方柱形式之外，该第一子柱113a和第二子柱113b与参照图39和图40描述的相同。
如参照图41所示出的，一个柱113’形成两个NAND串NS。第一导电材料的第一部分211a到291a以及第二部分211b到291b、212b到292b和213b到293b可以分别对应于地选择线GSL、字线WL和串选择线SST。具有相同高度的字线WL被公共连接。
举例来说，除了NAND串NS中的行的数目之外，存储块BLKo’的等效电路可以被图示为图8中示出的等效电路BLKi_1。例如，存储块BLKo’的等效电路的NAND串NS中行的数目可以是图8中示出的等效电路BLKi_1的NAND串NS中行的数目的两倍。
举例来说，除了NAND串NS中的行的数目之外，存储块BLKo’的等效电路可以被图示为图32到图38中示出的等效电路BLKi_2到BLKi_8。例如，存储块BLKo’的等效电路的NAND串NS中行的数目可以是图32到图38中示出的等效电路BLKi_2到BLKi_8的NAND串NS中行的数目的两倍。
存储块BLKo’的每个NAND串可以包括横向晶体管LTR。可以在存储块BLKo'的子块之间提供至少一个伪存储单元DMC。可以进一步在存储块BLKo'的子块之间提供的存储单元DMC的数目可以改变。
在每个NAND串中，可以提供至少两个串选择晶体管SST。在每个NAND串中，可以提供至少两个地选择晶体管GST。在每个NAND串中，可以在存储单元MC与串选择晶体管SST之间提供至少一个伪存储单元DMC。在每个NAND串中，可以在存储单元MC与地选择晶体管GST之间提供至少一个伪存储单元DMC。
例如，如参照图30和图31所描述的，在每个子块中、沿着与衬底111相交的方向，第一存储单元到最后的存储单元MC1、MC3、MC4和MC6中的每一个具有第一大小，并且其余的存储单元MC2和MC5中的每一个具有小于第一大小的第二大小。
如参照图39和图40所描述的，具有与硅垫SIP相对应的高度(即，第五高度)的第一导电材料251、252和253形成伪字线DWL和伪存储单元DMC。也就是说，可以根据与硅垫SIP相对应的高度将存储块BLKo分成子块。
例如，如参照图18到图20所描述的，虽然对存储块BLKo'的子块当中的被选子块执行读操作，但是选择性地刷新存储块BLKo'的每个子块。例如，在存储块BLKi_o的特定子块上写入数据后，当对存储块BLKi_o的子块的读操作的数目达到参考值时，刷新特定子块。
举例来说，描述了柱包括第一子柱113a和第二子柱113b。然而，柱可以包括至少两个子柱。
图43是根据本发明构思的第八实施例的存储块BLK1-BLKz之一BLKp的透视图。图44是图43的存储块BLKp的沿线VI-VI'截取的截面图。除了以板式(plate)形式提供形成共源线CSL的N型掺杂区315之外，存储块BLKp具有与参照图4到图8描述的存储块BLKi相同的配置。例如，N型掺杂区315可以被提供为N型阱。
如参照图4到图8所描述的，第一导电材料211到291、212到292和213到293可以分别对应于地选择线GSL、字线WL和串选择线SST。具有相同高度的字线WL被公共连接。
图45是示出在图44的存储块BLKp的擦除操作期间的电压条件的第一实施例的表。参照图43和图44，在擦除操作期间浮置串选择线SSL。浮置未选子块的字线WL。在浮置之后用第二字线擦除电压Vwe2驱动被选子块的字线WL。第三伪字线电压Wdwl3被施加到伪字线DWL。在地选择线GSL被地电压驱动之后，将其浮置。然后，在衬底111被预电压(prevoltage)Vpre驱动之后，其被第二擦除电压Vers2驱动。
图46是示出根据图45的电压条件的图43和图44的存储块BLKp的电压变化的时序图。举例来说，存储块BLKp的等效电路可以被图示为图8中示出的等效电路BLKi_1。在下文中，参照图8和图43到图46的等效电路BLKi_1，举例说明存储块BLKp的擦除操作。举例来说，假定擦除第一子块，并且禁止擦除第二子块。
在第一时间t1，预电压Vpre被施加到衬底111。例如，衬底111包括p型硅材料，并且掺杂区315包括N型硅材料。由于衬底111和掺杂区315形成正向偏置情况，因此通过衬底111将预电压Vpre传送到掺杂区315。例如，预电压Vpre是高电压。
在第一时间t1，地电压Vss被施加到地选择线GSL。地电压被施加到地选择晶体管GST的栅极(或控制栅极)，并且预电压Vpre被施加到源极。由于预电压Vpre是高电压，因此在地选择晶体管GST产生热电子。例如，在地选择晶体管GST处通过栅致漏极泄漏(gateinduced drain leakage，GIDL)产生热电子。产生的热电子被从掺杂区315传送到用作第二方向的主体的表层114。因此，表层114的电压上升。
在第一时间t1，浮置被选子块的字线WL1到WL3和未选子块的字线WL4到WL6。因此，由于随着表层114的电压上升而产生的耦合，提高了被选子块的字线WL1到WL3以及未选子块的字线WL4到WL6的电压。
在第一时间t1，第三伪字线电压Vdwl3被施加到伪字线DWL。
在第一时间t1，浮置串选择线SSL。因此，由于随着表层114的电压上升而产生的耦合，提高了串选择线SSL的电压。
在第二时间t2，第二擦除电压Vers2被施加到衬底111。该第二擦除电压Vers2被传送到掺杂区315。由于第二擦除电压Vers2与地选择线GSL的电压之间的差，在地选择晶体管GST中产生热电子。例如，在地选择晶体管GST中可以通过GIDL产生热电子。所产生的热电子被注入到表层114上，从而表层114的电压可以上升。
在第二时间t2，浮置地选择线GSL。因此，由于随着表层114的电压上升而产生的耦合，可以使地选择线GSL的电压可以上升。例如，地选择线GSL的电压上升到第二地选择线电压Vgsl2。
在第二时间t2，浮置被选子块的字线WL1到WL3以及未选子块的字线WL4到WL6。因此，由于随着表层114的电压上升而产生的耦合，提高了被选子块的字线WL1到WL3以及未选子块的字线WL4到WL6的电压。例如，被选子块的字线WL1到WL3以及未选子块的字线WL4到WL6的电压上升到字线电压Vwl。
在第二时间t2，浮置串选择线SSL。因此，由于随着表层114的电压上升而产生的耦合，提高了串选择线SSL的电压。例如，串选择线SSL的电压上升到第二串选择线电压Vssl2。
在第三时间t3，第二字线擦除电压Vwe2被施加到被选子块的字线WL1到WL3。例如，第二字线擦除电压Vwe2是低电压。例如，第二字线擦除电压Vwe2是地电压Vss。此时，表层114的电压是高电压。因此，在被选子块的存储单元中产生Fowler-Nordheim(F-N)隧穿。由于F-N隧穿，被选子块的存储单元MC1到MC3被擦除。
在第三时间t3，未选子块的字线WL4到WL6的电压具有字线电压Vwl的电平。举例来说，字线电压Vwl是由于依据表层114的电压上升的耦合而产生的电压。例如，字线电压Vwl是高电压。举例来说，字线电压Vwl避免了在未选子块的字线WL4到WL6中产生F-N隧穿。因此，未选子块的字线WL4到WL6被禁止擦除。
在第三时间t3，地选择线GSL的电压具有第二地选择线电压Vgsl2的电平。举例来说，第二地选择线电压Vgsl2是由于依据表层114的电压上升的耦合而产生的电压。例如，第二地选择线电压Vgsl2可以是高电压。举例来说，设置第二地选择线电压Vgsl2的电平，以便不妨碍在地选择晶体管GST中产生F-N隧穿。例如，通过调整浮置地选择线GSL的时间，可以调整第二地选择线电压Vgsl2的电平。因此，地选择晶体管GST被禁止擦除。
在第三时间t3，串选择线SSL的电压具有第二地选择线电压Vgsl2的电平。举例来说，第二地选择线电压Vgsl2是由于依据表层114的电压上升的耦合而产生的电压。例如，第二地选择线电压Vgsl2可以是高电压。举例来说，第二地选择线电压Vgsl2避免在串选择晶体管SST中产生F-N隧穿。因此，地选择晶体管GST被禁止擦除。
在第二时间t2和第三时间t3，伪字线DWL的电压保持为第三伪字线电压Vdwl3。举例来说，设置第三伪字线电压Vdwl3的电平，以便不妨碍在伪存储单元DMC中产生F-N隧穿。因此，伪存储单元DMC被禁止擦除。
举例来说，设置第三伪字线电压Vdwl3的电平，以避免或降低被选子块的字线WL1到WL3与未选子块的字线WL4到WL6之间的耦合的影响。
例如，在第三时间t3选择的子块的字线WL1到WL3的电压从字线电压Vwl下降到第二字线擦除电压Vwe。此时，可以设置第三伪字线电压Vdwl3，以避免或降低相应于被选子块的字线WL1到WL3的电压降的耦合的影响被传送到未选子块的字线WL4到WL6。而且，可以设置第三伪字线电压Vdwl3，以避免或降低当未选子块的字线WL4到WL6的电压被保持时的耦合的影响被传送到被选子块的字线WL1到WL3。
举例来说，第三伪字线电压Vdwl3可以具有第二擦除电压Vers2与第二字线擦除电压Vwe2之间的电平。例如，第三伪字线电压Vdwl3可以具有字线电压Vwl与第二字线擦除电压Vwe2之间的电平。
在上述实施例中，描述了浮置未选子块的字线WL4到WL6。然而，可以将第二字线擦除禁止电压Vwei2施加到未选子块的字线WL4到WL6。例如，在第一时间t1，预定电压被施加到未选子块的字线。该预定电压可以具有比第二字线擦除电压Vwei2低的电平。然后，在第二时间t2，第二字线擦除电压Vwei2被施加到未选子块的字线WL4到WL6。
举例来说，可以设置第二字线擦除电压Vwei2的电平，以避免通过第二字线擦除电压Vwei2与第二擦除电压Vers2之间的电压差产生F-N隧穿。
举例来说，存储块BLKp的等效电路可以被图示为图8中示出的等效电路BLKi_1。举例来说，存储块BLKp的等效电路可以被图示为在图32到图38中示出的等效电路BLKi_2到BLKi_8。也就是说，存储块BLKp的每个NAND串可以包括横向晶体管LTR。可以在存储块BLKp的子块之间提供至少一个伪存储单元DMC。可以进一步在存储块BLKp的子块之间提供的存储单元DMC的数目可以改变。
在每个NAND串中，可以提供至少两个串选择晶体管SST。在每个NAND串中，可以提供至少两个地选择晶体管GST。在每个NAND串中，可以在存储单元MC与串选择晶体管SST之间提供至少一个伪存储单元DMC。在每个NAND串中，可以在存储单元MC与地选择晶体管GST之间提供至少一个伪存储单元DMC。
举例来说，如参照图30和图31所描述的，在每个子块中、沿着与衬底111相交的方向，第一存储单元到最后的存储单元MC1、MC3、MC4和MC6中的每一个具有第一大小，并且其余的存储单元MC2和MC5中的每一个具有小于第一大小的第二大小。
例如，如参照图21到图26所描述的，代替在子块之间提供伪存储单元DMC，可以将子块之间的绝缘材料112’的厚度形成为大于其他绝缘材料112的厚度。
例如，如参照图27到图29所描述的，不提供伪存储单元DMC，并且在每个子块中、沿着与衬底111相交的方向，第一存储单元到最后的存储单元MC1、MC3、MC4和MC6中的每一个具有第一大小，并且其余的存储单元MC2和MC5中的每一个具有小于第一大小的第二大小。
如果在子块之间不提供伪存储单元DMC，则存储块BLKo在擦除操作期间的电压条件和电压变化与图47和图48中示出的相同。
图47是示出当在图43和图44的存储块BLKp的子块之间不提供伪存储单元DMC时的电压条件的表。除了伪字线DWL的电压条件被去除之外，图47的电压条件与图45的电压条件相同。
图48是示出根据图47的电压条件的电压变化的时序图。除了伪字线DWL的电压变化被去除之外，图48的电压变化与图46的电压变化相同。
举例来说，在图46示出的电压变化中，通过伪字线DWL避免或降低了子块之间的耦合的影响，并且在图46示出的电压变化中，也通过在子块之间提供的绝缘材料112’避免或降低了子块之间的耦合的影响。
例如，如参照图18到图20所描述的，虽然对存储块BLKp的子块当中的被选子块执行读操作，但是选择性地刷新存储块BLKp的每个子块。例如，在存储块BLKp的特定子块上写入数据后，当对存储块BLKp的子块的读操作的数目达到参考值时，刷新特定子块。
图49是根据本发明构思的第九实施例的存储块BLK1-BLKz之一的透视图。图50是图43的存储块BLKq的沿线VII-VII’截取的截面图。除了存储块BLKq的一个柱包括第一子柱113a和第二子柱113b之外，存储块BLKq具有与参照图43到图44描述的存储块BLKp相同的配置。
如参照图39和图40所描述的，在存储块BLKq中一个柱包括第一子柱113a和第二子柱113b。第一子柱113a和第二子柱113b与参照图39和图40描述的相同。
如参照图43和图44所描述的，形成共源线CSL的N型掺杂区315具有板式形式。
举例来说，根据参照图45到图48描述的方法执行存储块BLKq的擦除操作。
举例来说，存储块BLKq的等效电路可以被图示为图8中示出的等效电路BLKi_1。举例来说，存储块BLKq的等效电路可以被图示为在图32到图38中示出的等效电路BLKi_2到BLKi_8。也就是说，存储块BLKq的每个NAND串可以包括横向晶体管LTR。可以在存储块BLKq的子块之间提供至少一个伪存储单元DMC。可以进一步在存储块BLKo的子块之间提供的存储单元DMC的数目可以改变。
在每个NAND串中，可以提供至少两个串选择晶体管SST。在每个NAND串中，可以提供至少两个地选择晶体管GST。在每个NAND串中，可以在存储单元MC与串选择晶体管SST之间提供至少一个伪存储单元DMC。在每个NAND串中，可以在存储单元MC与地选择晶体管GST之间提供至少一个伪存储单元DMC。
举例来说，如参照图30和图31所描述的，在每个子块中、沿着与衬底111相交的方向，第一存储单元到最后的存储单元MC1、MC3、MC4和MC6中的每一个具有第一大小，并且其余的存储单元MC2和MC5中的每一个具有小于第一大小的第二大小。
如参照图39和图40所描述的，具有与硅垫SIP相对应的高度(即，第五高度)的第一导电材料251、252和253形成伪字线DWL和伪存储单元DMC。也就是说，可以根据与硅垫SIP相对应的高度将存储块BLKq分成子块。
例如，如参照图18到图20所描述的，虽然对存储块BLKq的子块当中的被选子块执行读操作，但是选择性地刷新存储块BLKq的每个子块。例如，在存储块BLKq的特定子块上写入数据后，当对存储块BLKq的子块的读操作的数目达到参考值时，刷新特定子块。
举例来说，描述了柱包括第一子柱113a和第二子柱113b。然而，柱可以包括至少两个子柱。
图51是根据本发明构思的第十实施例的存储块BLK1-BLKz之一的透视图。图52是图51的存储块BLKr的沿线VIII-VIII'截取的截面图。参照图51和图52，如参照图43和图44所描述的，形成共源线CSL的N型掺杂区315具有板式形式。
与参照图4到图8描述的存储块BLKi相比，用于形成地选择线GSL的、具有第一高度的第一导电材料211p具有板式形式。用于形成第一到第七字线WL1到WL7的、具有第二到第八高度的第一导电材料221p到281p具有板式形式。用于形成串选择线SSL的、具有第九高度的第一导电材料291p、292p和293p沿第一方向延伸，并且沿第二方向相互间隔特定距离。
每个柱113’的表层116’包括绝缘层。柱113’的表层116’，像参照图6描述的绝缘层116那样，被配置为存储数据。例如，表层116’可以包括隧穿绝缘层、电荷存储层和阻挡绝缘层。柱113’的中间层114’包括p型硅。柱113’的中间层114’用作第二方向的主体。柱113’的内层115’包括绝缘材料。
举例来说，根据参照图45到图48描述的方法执行存储块BLKr的擦除操作。
举例来说，存储块BLKr的等效电路可以被图示为图8中示出的等效电路BLKi_1。举例来说，存储块BLKr的等效电路可以被图示为在图32到38中示出的等效电路BLKi_2到BLKi_8。也就是说，存储块BLKr的每个NAND串可以包括横向晶体管LTR。可以在存储块BLKr的子块之间提供至少一个伪存储单元DMC。可以进一步在存储块BLKr的子块之间提供的存储单元DMC的数目可以改变。
在每个NAND串中，可以提供至少两个串选择晶体管SST。在每个NAND串中，可以提供至少两个地选择晶体管GST。在每个NAND串中，可以在存储单元MC与串选择晶体管SST之间提供至少一个伪存储单元DMC。在每个NAND串中，可以在存储单元MC与地选择晶体管GST之间提供至少一个伪存储单元DMC。
例如，如参照图21到图26所描述的，代替在子块之间提供伪存储单元DMC，可以将子块之间的绝缘材料112’的厚度形成为大于其他绝缘材料112的厚度。
例如，如参照图27到图29所描述的，不提供伪存储单元DMC，并且在每个子块中、沿着与衬底111相交的方向，第一存储单元到最后的存储单元MC1、MC3、MC4和MC6中的每一个具有第一大小，并且其余的存储单元MC2和MC5中的每一个具有小于第一大小的第二大小。
举例来说，如参照图30和图31所描述的，在子块之间提供伪存储单元DMC，并且在每个子块中、沿着与衬底111相交的方向，第一存储单元到最后的存储单元MC1、MC3、MC4和MC6中的每一个具有第一大小，并且其余的存储单元MC2和MC5中的每一个具有小于第一大小的第二大小。
例如，如参照图18到图20所描述的，虽然对存储块BLKr的子块当中的被选子块执行读操作，但是选择性地刷新存储块BLKr的每个子块。例如，在存储块BLKr的特定子块上写入数据后，当对存储块BLKr的子块的读操作的数目达到参考值时，刷新特定子块。
图53是根据本发明构思的第十一实施例的存储块BLK1-BLKz之一的透视图。图54是图53的存储块BLKs的沿线IX-IX’截取的截面图。除了存储块BLKs的一个柱包括第一子柱113a和第二子柱113b之外，存储块BLKs与参照图51和图52描述的相同。
如参照图39和图40所描述的，在存储块BLKs中一个柱包括第一子柱113a和第二子柱113b。第一子柱113a和第二子柱113b与参照图39和图40描述的相同。
举例来说，存储块BLKs的等效电路可以被图示为图8中示出的等效电路BLKi_1。举例来说，存储块BLKs的等效电路可以被图示为在图32到38中示出的等效电路BLKi_2到BLKi_8。也就是说，存储块BLKs的每个NAND串可以包括横向晶体管LTR。可以在存储块BLKs的子块之间提供至少一个伪存储单元DMC。可以进一步在存储块BLKs的子块之间提供的存储单元DMC的数目可以改变。
在每个NAND串中，可以提供至少两个串选择晶体管SST。在每个NAND串中，可以提供至少两个地选择晶体管GST。在每个NAND串中，可以在存储单元MC与串选择晶体管SST之间提供至少一个伪存储单元DMC。在每个NAND串中，可以在存储单元MC与地选择晶体管GST之间提供至少一个伪存储单元DMC。
举例来说，如参照图30和图31所描述的，在每个子块中、沿着与衬底111相交的方向，第一存储单元到最后的存储单元MC1、MC3、MC4和MC6中的每一个具有第一大小，并且其余的存储单元MC2和MC5中的每一个具有小于第一大小的第二大小。
如参照图39和图40所描述的，具有与硅垫SIP相对应的高度(即，第五高度)的第一导电材料251p、252p和253p形成伪字线DWL和伪存储单元DMC。也就是说，可以根据与硅垫SIP相对应的高度将存储块BLKs分成子块。
例如，如参照图18到图20所描述的，虽然对存储块BLKs的子块当中的被选子块执行读操作，但是选择性地刷新存储块BLKs的每个子块。例如，在存储块BLKs的特定子块上写入数据后，当对存储块BLKs的子块的读操作的数目达到参考值时，刷新特定子块。
举例来说，描述了柱包括第一子柱113a和第二子柱113b。然而，柱可以包括至少两个子柱。
图55是根据本发明构思的第十二实施例的存储块BLK1-BLKz之一的透视图。图56是图55的存储块BLKt的沿线X-X’截取的截面图。参照图55和图56，在衬底111上提供在第一方向上延伸的第一到第四上字线(upper word line)UW1到UW4。第一到第四上字线UW1到UW4沿第二方向相互间隔特定距离，并且提供沿第二方向贯穿第一到第四上字线UW1到UW4的第一上柱(upper pillar)UP1。
在衬底上提供沿第一方向延伸的第一到第四下字线(lower word line)DW1到DW4。第一到第四下字线DW1到DW4沿第二方向相互间隔。第一到第四下字线DW1到DW4沿第三方向与第一到第四上字线UW1到UW4间隔特定距离。
提供沿第一方向相互间隔特定距离并且沿第二方向贯穿第一到第四下字线DW1到DW4的第一上柱DP1。而且，提供沿第一方向相互间隔特定距离并且沿第二方向贯穿第一到第四下字线DW1到DW4的第二上柱DP2。例如，第一下柱DP1和第二下柱DP2可以沿第二方向平行设置。第一下柱DP1和第二下柱DP2可以沿第三方向相互间隔特定距离。
在衬底111上提供沿第一方向延伸的第五到第八上字线UW5到UW8。第五到第八上字线UW5到UW8沿第二方向相互间隔特定距离。第五到第八上字线UW5到UW8沿第三方向与第一到第四下字线DW1到DW4间隔特定距离。提供沿第一方向相互间隔特定距离并且沿第二方向贯穿第五到第八上字线UW5到UW8的第二上柱UP2。
在第一和第二下柱DP1和DP2的顶部提供在第一方向上延伸的共源线CSL。举例来说，共源线CSL包括N型硅材料。举例来说，如果共源线CSL用导电材料形成而非诸如N型或P型的导电类型，则可以在共源线CSL与第一和第二下柱DP1和DP2之间附加地提供N型源极。例如，第一和第二下柱DP1和DP2的区域当中的邻近共源线CSL的区域被以N型掺杂，从而可以用作源极。举例来说，共源线CSL以及第一和第二下柱DP1和DP2中的每一个可以通过接触插塞连接。例如，接触插塞被以N型掺杂，因而可以用作源极。
分别在第一和第二上柱UP1和UP2的顶部提供漏极320。举例来说，漏极320可以包括N型硅材料。在漏极320顶部提供沿第三方向延伸的多条位线BL1到BL3。例如，位线BL1到BL3沿第一方向相互间隔特定距离。举例来说，位线BL1到BL3由金属形成。举例来说，位线BL1到BL3与漏极320通过接触插塞(未示出)连接。
第一上柱UP1和第二上柱UP2中的每一个包括表层116”和内层114”。如参照图51和52所示的，第一和第二上柱UP1和UP2以及第一和第二下柱DP1和DP2的表层116”可以包括阻挡绝缘层、电荷存储层和隧穿绝缘层。
举例来说，隧穿绝缘层包括热氧化物层。电荷存储层包括氮化物层或金属氧化物层(例如铝氧化物层、铪氧化物层等等)。阻挡绝缘层由单层或多层形成。阻挡绝缘层可以是介电常数高于隧穿绝缘层和电荷存储层的高电介质层(high dielectric layer)(例如，铝氧化物层、铪氧化物层等等)。举例来说，隧穿绝缘层、电荷存储层和阻挡绝缘层可以构成氧化物-氮化物-氧化物(ONO)。
第一和第二上柱UP1和UP2以及第一和第二下柱DP1和DP2的内层114”可以包括P型硅材料。第一和第二上柱UP1和UP2以及第一和第二下柱DP1和DP2的内层114”用作第二方向的主体。
第一上柱UP1和第一下柱DP1通过第一管道接触件(pipeline contact)PC1连接。举例来说，第一上柱UP1和第一下柱DP1的表层116”中的每一个通过第一管道接触件PC1的表层连接。第一管道接触件PC1的表层由与第一上柱UP1和第一下柱DP1的表层116”相同的材料形成。
举例来说，第一上柱UP1和第一下柱DP1的内层114”中的每一个通过第一管道接触件PC1的内层连接。第一管道接触件PC1的内层由与第一上柱UP1和第一下柱DP1的内层114”相同的材料形成。
也就是说，第一上柱UP1和第一到第四上字线UW1到UW4形成第一上串(upperstring)，并且第一下柱DP1和第一到第四下字线DW1到DW4形成第一下串。第一上串和第一下串中的每一个通过第一管道接触件PC1连接。漏极320和位线BL1到BL3连接到第一上串的一端。共源线CSL连接到第一下串的一端。也就是说，第一上串和第一下串形成连接在位线BL1到BL3与共源线CSL之间的多个串。
同样地，第二上柱UP1和第五到第八上字线UW5到UW8形成第二上串，并且第二下柱DP2和第一到第四下字线DW1到DW4形成第二下串。第二上串和第二下串中的每一个通过第二管道接触件PC2连接。漏极320和位线BL1到BL3连接到第二上串的一端。共源线CSL连接到第二下串的一端。也就是说，第二上串和第二下串形成连接在位线BL1到BL3与共源线CSL之间的多个串。
举例来说，除了在一个串中提供八个晶体管以及两个串连接到第一到第三位线BL1到BL3中的每一个之外，存储块BLKt的等效电路与图8的BLKi_1相同。另外，除了在一个串中提供八个晶体管以及两个串连接到第一到第三位线BL1到BL3中的每一个之外，存储块BLKt的等效电路与图32到图38的BLKi_2到BLKi_8相同。
也就是说，存储块BLKo的每个NAND串可以包括横向晶体管LTR。可以在存储块BLKo的子块之间提供至少一个伪存储单元DMC。可以进一步在存储块BLKo的子块之间提供的存储单元DMC的数目可以改变。在每个NAND串中，可以提供至少两个串选择晶体管SST。在每个NAND串中，可以提供至少两个地选择晶体管GST。在每个NAND串中，可以在存储单元MC与串选择晶体管SST之间提供至少一个伪存储单元DMC。在每个NAND串中，可以在存储单元MC与地选择晶体管GST之间提供至少一个伪存储单元DMC。
举例来说，为了在第一管道接触件PC1和第二管道接触件PC2中的内层114’中形成沟道，可以分别提供第一管道接触件栅极(pipeline contact gate)和第二管道接触件栅极(未示出)。举例来说，可以在第一管道接触件PC1和第二管道接触件PC2的表面上提供第一管道接触件栅极和第二管道接触件栅极(未示出)。
例如，第一管道接触件栅极和第二管道接触件栅极(未示出)可以对应于图8中示出的伪存储单元DMC。也就是说，可以根据第一管道接触件栅极和第二管道接触件栅极(未示出)将存储块BLKt分成子块。举例来说，第一管道接触件栅极和第二管道接触件栅极(未示出)中的每一个可以对应于两个伪存储单元DMC。
举例来说，描述了相邻的下柱DP1和DP2共用下字线DW1到DW4。然而，当沿着第三方向添加邻近上柱UP1和UP2的上柱时，该沿第三方向相邻的上柱可以被配置为共用上字线UW1到UW4或上字线UW5到UW8。举例来说，在沿第三方向相邻的上字线UW1到UW4或上字线UW5到UW8当中具有最高高度的上字线UW4和UW8可以相互间隔特定距离。
举例来说，如参照图30和图31所描述的，在每个子块中、沿着与衬底111相交的方向，第一存储单元到最后的存储单元MC1、MC3、MC4和MC6中的每一个具有第一大小，并且其余的存储单元MC2和MC5中的每一个具有小于第一大小的第二大小。
例如，如参照图18到图20所描述的，虽然对存储块BLKo的子块当中的被选子块执行读操作，但是选择性地刷新存储块BLKo的每个子块。例如，在存储块BLKo的特定子块上写入数据后，当对存储块BLKo的子块的读操作的数目达到参考值时，刷新特定子块。
在上述实施例中，描述了形成串选择晶体管SST和地选择晶体管GST的第一导电材料的厚度与形成子块中的存储单元MC的第一导电材料的厚度相同。然而，形成串选择晶体管SST和地选择晶体管GST的第一导电材料的厚度可以大于形成子块中的存储单元MC的第一导电材料的厚度。
在上述实施例中，描述了在形成串选择晶体管SST的第一导电材料与形成存储单元MC的第一导电材料之间的绝缘材料112的厚度与子块中的绝缘材料112的厚度相同。然而，形成串选择晶体管SST的第一导电材料与形成存储单元MC的第一导电材料之间的绝缘材料112的厚度可以大于子块中的绝缘材料112的厚度。
在上述实施例中，描述了形成地选择晶体管GST的第一导电材料与形成存储单元MC的第一导电材料之间的绝缘材料112的厚度与子块中的绝缘材料112的厚度相同。然而，形成地选择晶体管GST的第一导电材料与形成存储单元MC的第一导电材料之间的绝缘材料112的厚度可以大于子块中的绝缘材料112的厚度。
图57是示出图1的存储系统1000的应用示例的框图。参照图57，存储系统2000包括非易失性存储器件2100和控制器2200。非易失性存储器件2100包括多个非易失性存储器芯片。多个非易失性存储器芯片被分成组。每组非易失性存储器芯片被配置为通过一个公共通道与控制器2200通信。在图17中，示出了多个非易失性存储器芯片通过第一通道CH1到第k通道CHk与控制器2200通信。每个非易失性存储器芯片具有与参照图1到图56描述的非易失性存储器件100相同的配置。
举例来说，控制器2200被配置为控制非易失性存储器件2100。例如，控制器2200被配置为控制非易失性存储器件2100的刷新操作。如参照图18到图20所描述的，控制器2200控制非易失性存储器件2100的刷新操作。
控制器2200通过多个通道与多个非易失性存储器芯片通信。因此，当在连接到特定通道的一个非易失性存储器芯片中执行刷新操作时，连接到另一通道的非易失性存储器芯片继续处于备用状态。也就是说，在连接到一个通道的一个非易失性存储器芯片中执行刷新操作的同时，可以在连接到另一通道的非易失性存储器芯片中执行诸如写入、读取和擦除的操作。
图58是示出具有参照图57描述的存储系统2000的计算系统3000的框图。参照图58，计算系统3000包括中央处理单元(CPU)3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500和存储系统2000。
存储系统2000通过系统总线3500电连接到CPU 3100、RAM 3200、和电源3400。通过用户接口3300提供的或由CPU处理的数据可以存储在存储系统2000中。存储系统2000包括控制器2200和非易失性存储器件2100。
在图58中，示出了非易失性存储器件2100通过控制器2200连接到系统总线3500。然而，非易失性存储器件2100可以直接连接到系统总线3500。此时，CPU 3100控制非易失性存储器件2100的刷新操作。
在图58中，描述了提供参照图57描述的存储系统2000。然而，也可以将存储系统2000替换为参照图1描述的存储系统1000。
举例来说，计算系统3000可以被配置为包括参照图1和57描述的所有存储系统1000和2000。
根据发明构思的实施例，存储块包括多个子块并且以子块为单位执行擦除操作。由于缩小了合并单位，因此可以提供具有提高的操作速度的非易失性存储器件、该非易失性存储器件的操作方法以及包括该非易失性存储器件的存储系统。
根据本发明构思的另一个实施例，在将数据写入子块之后，根据对存储块的读操作的数目刷新子块。由于考虑了对同一存储块中的其他子块的读操作的数目，因此可以提供具有提高的操作速度的非易失性存储器件、该非易失性存储器件的操作方法以及包括该非易失性存储器件的存储系统。
根据本发明构思的另一个实施例，在相邻子块的接口处提供伪存储单元。由于向连接到伪存储单元的伪字线施加中间电压，因此降低了子块之间的耦合。因此，可以提供具有提高的操作速度的非易失性存储器件、该非易失性存储器件的操作方法以及包括该非易失性存储器件的存储系统。
根据本发明构思的另一个实施例，在相邻的子块的接口处提供的存储单元之间的距离比每个子块中的存储单元之间的距离长。由于减小了子块之间的耦合，因此可以提供具有提高的操作速度的非易失性存储器件、该非易失性存储器件的操作方法以及包括该非易失性存储器件的存储系统。
根据本发明构思的另一个实施例，在子块的轮廓处提供的存储单元的大小大于在子块中提供的存储单元的大小。由于增强了在子块轮廓处的存储单元与沟道之间的耦合，因此可以提供具有提高的操作速度的非易失性存储器件、该非易失性存储器件的操作方法以及包括该非易失性存储器件的存储系统。
以上公开的主题应被看作是说明性的，而不是限制性的，并且权利要求书旨在覆盖落入本发明的真实精神和范围内的所有修改、改进以及其他实施例。因而，在法律允许的最大程度内，本发明的范围由对于权利要求及其等效物的最宽泛的可允许解释来确定，而不应受限或局限于前述具体描述。

Claims (21)

1.一种擦除非易失性存储器件的至少一个被选子块的方法，该方法包括：
允许至少一个串选择线中的每一个浮置，所述非易失性存储器件包括所述至少一个串选择线，所述非易失性存储器件包括存储单元阵列，该存储单元阵列包括衬底和多个存储块，所述多个存储块中的每一个包括沿着与所述衬底垂直的方向堆叠的多个存储单元，所述多个存储单元中的每一个连接至至少一个字线，所述多个存储块中的每一个还包括连接至所述至少一个串选择线的至少一个串选择晶体管、连接至至少一个地选择线的至少一个地选择晶体管、以及连接至至少一个伪字线并将所述存储单元分隔成多个子块的至少一个分隔物；
将第一电压施加到所述至少一个被选子块的至少一个字线；
允许第二电压施加到所述至少一个伪字线；
允许所述至少一个地选择线中的每一个浮置；并且
将擦除电压施加到所述衬底以擦除所述至少一个被选子块。
2.如权利要求1所述的方法，还包括：
允许用于所述多个子块中的未选子块的至少一个字线中的每一个浮置。
3.如权利要求1所述的方法，还包括：
将字线擦除-禁止电压施加到用于所述多个子块中的未选子块的至少一个字线中的每一个。
4.如权利要求1所述的方法，其中所述多个存储单元各自包括多个晶体管，每个晶体管充当单个存储单元，其中公共有源柱充当用于多个晶体管的沟道，并且第一有源柱和第二有源柱分别充当用于所述至少一个地选择晶体管和所述至少一个串选择晶体管的沟道，并且其中所述衬底、所述第一柱、所述第二柱和公共有源柱具有相同的极性。
5.如权利要求4所述的方法，其中所述擦除电压从所述衬底被传递到所述第一柱并且从所述第一柱被传递到所述至少一个地选择线，以将所述至少一个地选择线的电压提升至地选择电压，其中所述地选择电压和所述擦除电压之间的差不足以导通所述至少一个地选择晶体管。
6.如权利要求4所述的方法，其中所述擦除电压从所述衬底被传递到所述所述公共有源柱并且从所述公共有源柱被传递到连接至所述至少一个被选子块的多个晶体管的至少一个字线，以将所述至少一个被选子块的多个晶体管的至少一个字线的电压提升至字线擦除电压，其中所述字线擦除电压和所述擦除电压之间的差足以导通所述至少一个被选子块的多个晶体管。
7.如权利要求4所述的方法，其中所述擦除电压从所述衬底被传递到所述所述公共有源柱并且从所述公共有源柱被传递到至少一个伪字线，以将所述至少一个伪字线的电压提升至伪字线电压，其中所述伪字线电压和所述擦除电压之间的差不足以导通所述至少一个伪晶体管。
8.如权利要求4所述的方法，其中所述擦除电压从所述衬底被传递到所述第二柱并且从所述第二柱被传递到所述至少一个串选择线，以将所述至少一个串选择线的电压提升至串选择线电压，其中所述串选择线电压和所述擦除电压之间的差不足以导通所述至少一个串选择晶体管。
9.如权利要求4所述的方法，其中所述擦除电压从所述衬底被传递到所述所述公共有源柱并且从所述公共有源柱被传递到连接到至少一个未选子块的多个晶体管的至少一个字线，以将所述至少一个未选子块的多个晶体管的至少一个字线的电压提升至未选字线电压，其中所述未选字线电压和所述擦除电压之间的差不足以导通所述未选子块的多个晶体管。
10.如权利要求4所述的方法，其中所述擦除电压从所述衬底被传递到所述公共有源柱并且从所述公共有源柱被传递到连接到未选子块的多个晶体管的至少一个字线，以将所述未选子块的多个晶体管的至少一个字线的电压提升至未选字线电压，其中所述未选字线电压和所述擦除电压之间的差不足以导通所述未选子块的多个晶体管。
11.如权利要求1所述的方法，其中所述擦除电压大于所述第一电压。
12.如权利要求1所述的方法，其中所述第一电压是地电压。
13.如权利要求1所述的方法，其中所述伪字线电压在所述擦除电压和所述第一电压之间。
14.如权利要求1所述的方法，其中所述伪字线电压在所述擦除电压和未选字线电压之间。
15.如权利要求1所述的方法，其中
所述至少一个地选择晶体管包括连接至所述至少一个地选择线中的相应的一个的多个地选择晶体管，
所述至少一个串选择晶体管包括连接至所述至少一个串选择线中的相应的一个的多个串选择晶体管，
所述多个存储单元被布置为多个NAND串，并且
所述多个NAND串中的每一个包括所述多个存储单元中的相应数量的存储单元，它们在地选择晶体管中相应的一个和所述串选择晶体管中相应的一个之间垂直堆叠在彼此上并且电连接。
16.如权利要求1所述的方法，其中
所述至少一个分隔物将所述多个子块分隔成第一子块和第二子块，并且
在所述至少一个串选择晶体管和所述至少一个地选择晶体管之间，所述第二子块的多个存储单元在所述第一子块的多个存储单元上面。
17.一种刷新非易失性存储器件的方法，所述非易失性存储器件包括衬底和存储单元阵列，所述存储单元阵列包括多个存储块，所述方法包括：
对所述多个存储块中的存储块执行编程操作；
在对所述存储块的多个子块中的每一个的编程操作之后对读周期的数目进行计数，所述多个存储块中的每一个包括多个存储单元以及共用充当用于所述多个存储单元的沟道的公共有源柱的至少一个分隔物，所述至少一个分隔物将所述存储单元分隔成所述多个子块；并且
当所述多个子块中的一个子块的读周期的数目达到阈值时，选择性地刷新所述多个子块中的所述一个子块。
18.如权利要求17所述的方法，其中
所述至少一个分隔物将所述多个子块分隔成第一子块和第二子块；并且
所述第二子块的存储单元在所述第一子块的存储单元的上面。
19.如权利要求17所述的方法，其中所述多个存储单元和所述至少一个分隔物在衬底上垂直堆叠并且相互电连接。
20.如权利要求17所述的方法，其中当对所述多个子块中的子块执行读操作时，所述多个子块中的每一个的读周期增加。
21.如权利要求17所述的方法，其中在对所述多个子块当中的第一子块编程之后对用于所述第一子块的第一读周期进行计数，并且在对所述多个子块当中的第二子块编程之后对用于所述第二子块的第二读周期进行计数。
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