CN102385919B - 非易失性存储器件、其操作方法以及包括其的存储系统 - Google Patents

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Abstract

一种操作非易失性存储器件的方法包括：对与多个串选择线(SSL)相关联的存储单元执行擦除操作，所述与多个SSL相关联的存储单元构成存储块；以及在验证对与第一SSL相关联的第一存储单元的擦除操作之后，验证对与第二SSL相关联的第二存储单元的擦除操作。

Description

非易失性存储器件、其操作方法以及包括其的存储系统
相关申请的交叉引用
本申请要求于2010年8月26日提交的韩国专利申请第10-2010-0083044号的优先权，其全部内容通过引用合并于此。
技术领域
本公开内容涉及半导体存储器件，更具体地，涉及具有三维(3D)阵列结构的非易失性存储器件、其操作方法以及包含该非易失性存储器件的存储系统。
背景技术
半导体存储器件包括诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)的半导体材料。半导体存储器件包括易失性存储器件和非易失性存储器件。
在易失性存储器件中，存储的数据在电源切断时被擦除。易失性存储器件包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)。非易失性存储器件即使在电源切断时也能够保持所存储的数据。非易失性存储器件包括只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、闪速存储器件、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、电阻性随机存取存储器(RRAM)和铁电随机存取存储器(FRAM)。闪速存储器件包括NOR(或非)型闪速存储器件和NAND(与非)型闪速存储器件。
发明内容
根据本发明构思的实施例，一种操作非易失性存储器件的方法包括：对与多个串选择线(SSL)相关联的存储单元执行擦除操作，所述与多个SSL相关联的存储单元构成存储块；以及在验证对与第一SSL相关联的第一存储单元的擦除操作之后，验证对与第二SSL相关联的第二存储单元的擦除操作。
所述方法还可以包括在擦除操作之前重置SSL计数和擦除计数。
所述方法还可以包括：在验证对与第一SSL相关联的第一存储单元的擦除操作通过时，在验证对与第二SSL相关联的第二存储单元的擦除操作之前，对SSL计数向上计数(count up)。
所述方法还可以包括：当验证对与第一SSL相关联的第一存储单元的擦除操作失败时对擦除计数向上计数，并调整用于擦除存储块的擦除电压。
所述方法还可以包括：当擦除计数达到预设值时执行错误报告。
非易失性存储器件的存储单元可以在与存储单元布置于其上的衬底的长轴(major axis)垂直的方向上堆叠。
所述方法还可以包括：在擦除操作之前重置SSL锁存器和擦除计数。
所述方法还可以包括：当验证对与第一SSL相关联的第一存储单元的擦除操作失败时，将第一SSL的地址存储到SSL锁存器中。
所述方法还可以包括：在完成验证对与所述多个SSL相关联的存储单元的擦除操作之后，当SSL锁存器存储第一SSL的地址时，向上计数所述擦除计数；以及调整用于擦除存储块的擦除电压。
所述方法还可以包括：验证对与第一SSL相关联的第一存储单元的擦除操作。
所述方法还可以包括：当验证对与第一SSL相关联的第一存储单元的擦除操作通过时，从SSL锁存器中删除第一SSL的地址。
所述方法还可以包括：在擦除操作之前设置SSL锁存器和重置擦除计数。
所述方法还可以包括：当验证对与第一SSL相关联的第一存储单元的擦除操作通过时，从SSL锁存器中删除第一SSL的地址。
所述方法还可以包括：在完成验证对与所述多个SSL相关联的存储单元的擦除操作之后，当SSL锁存器存储仍保持在该SSL锁存器中的第二SSL的地址时，向上计数所述擦除计数；以及调整用于擦除存储块的擦除电压。
根据本发明构思的实施例，一种非易失性存储器件包括：存储单元阵列，包括与多个串选择线(SSL)相关联的存储单元；电压生成单元，被配置为生成擦除电压，所述擦除电压用于对与SSL相关联的存储单元执行擦除操作；与所述多个SSL相关联的存储单元构成存储块；以及控制逻辑，被配置为在验证对与第一SSL相关联的第一存储单元的擦除操作之后，验证对与第二SSL相关联的第二存储单元的擦除操作。
所述非易失性存储器件还可以包括：地址译码器，其通过SSL、字线以及至少一个地选择线(GSL)连接到所述存储单元阵列。
所述非易失性存储器件还可以包括读/写电路，其通过位线连接到所述存储单元阵列。
所述非易失性存储器件还可以包括通过/失败检查单元，用于确定对存储单元的擦除操作的验证是失败还是通过。
所述控制逻辑可以包括：擦除控制单元；SSL计数器；以及擦除计数器；所述擦除控制单元从所述通过/失败检查单元接收通过/失败数据。
所述控制逻辑可以包括：擦除控制单元；SSL地址锁存器；以及擦除计数器；所述擦除控制单元从所述通过/失败检查单元接收通过/失败数据。
所述非易失性存储器件可以被配置为从控制器接收信号。
所述控制器可以包括RAM、处理单元、主机接口和存储器接口。
所述非易失性存储器件可以被配置为向纠错块发送错误信号。
根据本发明构思的实施例，一种在非易失性存储器件中验证擦除操作的方法包括：从构成存储块的多个SSL中选择第一串选择线(SSL)，同时不选择第二SSL；验证对连接到与所选择的第一SSL相关联的字线的存储单元的擦除操作；选择所述第二SSL，同时不选择所述第一SSL；以及验证对连接到与所选择的第二SSL相关联的字线的存储单元的擦除操作。
所述方法还可以包括：预充电布置在存储块中的位线。
用于预充电所述位线的电压可以包括电源电压(Vcc)。
选择第一SSL可以包括向所述第一SSL施加电源电压(Vcc)。
不选择第二SSL可以包括向第二SSL施加地电压(Vss)。
验证对连接到与所选择的第一SSL相关联的字线的存储单元的擦除操作可以包括：向所述字线施加地电压(Vss)。
所述方法还可以包括向地选择线(GSL)施加地电压(Vss)。
所述方法还可以包括：向公共源极线施加地电压(Vss)。
附图说明
从以下结合附图的描述，能够更详细地了解本发明的示范性实施例，附图中：
图1是示出根据本发明构思的实施例的非易失性存储器件的框图；
图2是示出根据本发明构思的实施例的存储单元阵列的框图；
图3是示出根据本发明构思的实施例的存储块的透视图；
图4是根据本发明构思的实施例的沿图2的I-I’线截取的截面图；
图5是示出图4的晶体管结构的截面图；
图6是示出根据本发明构思的实施例的存储块的电路图；
图7是示出根据本发明构思的实施例的非易失性存储器件的操作方法的流程图；
图8是示出根据本发明构思的实施例的非易失性存储器件的操作方法的流程图；
图9是示出在擦除操作中施加到存储块的电压条件的表；
图10是示出基于图9的电压条件的存储块的电压移位(shift)的时序图；
图11是示出基于图10的电压移位的存储块的NAND串的截面图；
图12是示出在擦除验证操作中施加到存储块的电压条件的表；
图13是示出基于图12的电压条件的存储块的电压移位的时序图；
图14是示出基于图13的电压移位的存储块的NAND串的截面图；
图15是示出根据本发明构思的实施例的存储块的电路图；
图16是示出在擦除操作中施加到图15的存储块的电压条件的表；
图17是示出基于图16的电压条件的存储块的电压移位的时序图；
图18是示出图17的存储块的NAND串的截面图；
图19是示出在擦除验证操作中施加到图15的存储块的电压条件的表；
图20是示出基于图19的电压条件的存储块的电压移位的时序图；
图21是示出基于图20的电压移位的存储块的NAND串的截面图；
图22是示出根据本发明构思的实施例的存储块的电路图；
图23是示出在擦除验证操作中施加到图22的存储块的电压条件的表；
图24是示出基于图23的电压条件的存储块的电压移位的时序图；
图25是示出根据本发明构思的实施例的存储块的电路图；
图26是示出根据本发明构思的实施例的存储块的电路图；
图27是示出根据本发明构思的实施例的存储块的电路图；
图28是示出根据本发明构思的实施例的存储块的电路图；
图29是示出根据本发明构思的实施例的存储块的电路图；
图30是示出根据本发明构思的实施例的存储块的电路图；
图31是示出图3的存储块的电路图；
图32是示出根据本发明构思的实施例的存储块的透视图；
图33是沿图32的II-II’线截取的截面图；
图34是示出根据本发明构思的实施例的存储块的透视图；
图35是示出根据本发明构思的实施例的存储块的透视图；
图36是示出根据本发明构思的实施例的存储块的透视图；
图37是沿图36的存储块的III-III’线截取的截面图；
图38是示出根据本发明构思的实施例的在图36和图37的存储块的擦除操作中的电压条件的表；
图39是示出基于图38的电压条件、图36和图37的存储块的电压移位的时序图；
图40是示出基于图39的电压移位的存储块的一个NAND串的截面图；
图41是示出根据本发明构思的实施例的在图36和图37的存储块的擦除操作中的电压条件的表；
图42是示出基于图41的电压条件、图36和图37的存储块的电压移位的时序图；
图43是示出基于图42的电压移位的存储块的一个NAND串的截面图；
图44是示出根据本发明构思的实施例的存储块的透视图；
图45是沿图44的IV-IV’线截取的截面图；
图46是示出根据本发明构思的实施例的存储块的透视图；
图47是沿图46的V-V’线截取的截面图；
图48是示出根据本发明构思的实施例的存储块的透视图；
图49是沿图48的VI-VI’线截取的截面图；
图50是示出根据本发明构思的实施例的存储块的透视图；
图51是沿图50的VII-VII’线截取的截面图；
图52是示出根据本发明构思的实施例的存储块的透视图；
图53是沿图52的VIII-VIII’线截取的截面图；
图54是示出根据本发明构思的实施例的存储块的透视图；
图55是沿图54的IX-IX’线截取的截面图；
图56是示出根据本发明构思的实施例的存储块的透视图；
图57是沿图56的X-X’线截取的截面图；
图58是示出根据本发明构思的实施例的非易失性存储器件的框图；
图59和图60是示出根据本发明构思的实施例的图58的非易失性存储器件的操作方法的流程图；
图61是示出根据本发明构思的实施例的图58的非易失性存储器件的操作方法的流程图；
图62是示出根据本发明构思的实施例的非易失性存储器件的结构的透视图；
图63是示出根据本发明构思的实施例的存储系统的框图；
图64是示出根据本发明构思的实施例的存储系统的框图；以及
图65是示出根据本发明构思的实施例的计算系统的框图。
具体实施方式
现在将参照附图更全面地描述本发明构思的示范性实施例。但是，本发明构思可以以许多不同的形式实现，并且不应理解为仅仅局限于此处阐述的示范性实施例。
图1是示出根据本发明构思的实施例的非易失性存储器件100的框图。
参照图1，非易失性存储器件100包括存储单元阵列110、地址译码器120、读写电路130、通过/失败(P/F)检查单元140、数据输入输出(I/O)电路150、电压生成单元160和控制逻辑170。
存储单元阵列110通过字线WL和选择线连接到地址译码器120。例如，选择线包括串选择线SSL和地选择线GSL。存储单元阵列110通过位线BL连接到读写电路130。
存储单元阵列110包括多个存储单元。例如，存储单元阵列110包括多个存储单元，所述多个存储单元在与衬底交叉的方向上堆叠，并且具有三维结构。例如，在衬底上沿行和列提供存储单元，并且存储单元在相对于衬底的长轴(major axis)基本垂直的方向上堆叠以形成三维结构。在实施例中，存储单元阵列110被配置为具有多个存储单元，以用于在每个单元中存储一个或多个比特。
在实施例中，地址译码器120通过字线WL、串选择线SSL和地选择线GSL连接到存储单元阵列110。地址译码器120根据控制逻辑170的控制而操作。地址译码器120从外部接收地址ADDR。
地址译码器120译码所接收的地址ADDR的行地址。地址译码器120从字线WL当中选择与译码的行地址相对应的字线。地址译码器120从包括串选择线SSL和地选择线GSL在内的选择线当中选择与译码的行地址相对应的选择线。
地址译码器120将从电压生成单元160接收的各种不同的电压传送到被选字线、未选字线、被选选择线和未选选择线。
在实施例中，当地址译码器120通过伪字线(DWL)连接到存储单元阵列110时，地址译码器从伪字线(DWL)中选择与译码的行地址相对应的伪字线。地址译码器120将从电压生成单元160接收的各种不同的电压传送到被选伪字线(DWL)和未选伪字线(DWL)。
地址译码器120译码所接收的地址ADDR的列地址。地址译码器120将译码的列地址(DCA)传送到读写电路130。
在实施例中，地址译码器120可以包括译码行地址的行译码器、译码列地址的列译码器和存储接收的地址ADDR的地址缓冲器。
读写电路130能够通过位线BL连接到存储单元阵列110，并且能够通过数据线DL连接到数据输入/输出电路150。读写电路130根据控制逻辑170的控制而操作。读写电路130从地址译码器120接收译码的列地址(DCA)。读写电路130使用译码的列地址(DCA)选择位线BL。
在实施例中，读写电路130从数据输入/输出电路150接收数据并将接收的数据写入存储单元阵列110。读写电路130从存储单元阵列110读取数据，并将读取的数据传送到数据输入/输出电路150。在实施例中，读写电路130从存储单元阵列110的第一存储区读取数据并将读取的数据写入存储单元阵列110的第二存储区。例如，读写电路130执行回写(copy-back)操作。
在实施例中，读写电路130包括诸如页缓冲区(或页寄存器)和列选择电路的元件。在实施例中，读写电路130包括感测放大器、写驱动器和列选择电路。
通过/失败检查单元140连接到读写电路130和控制逻辑170。在擦除验证操作中，通过/失败检查单元140接收读写电路130感测的数据。基于接收的数据，通过/失败检查单元140确定擦除通过或擦除失败。通过/失败检查单元140向控制逻辑170发送通过信号Pass或失败信号Fail。
在实施例中，数据输入/输出电路150通过数据线DL连接到读写电路130。数据输入/输出电路150根据控制逻辑170的控制而操作。数据输入/输出电路150与外部交换数据DATA。数据输入/输出电路150通过数据线DL将从外部接收的数据DATA传送到读写电路130。数据输入/输出电路150将通过数据线DL从读写电路130传送的数据DATA输出到外部。在实施例中，数据输入/输出电路150包括数据缓冲区。
在实施例中，电压生成单元160连接到存储单元阵列110、地址译码器120和控制逻辑170。电压生成单元160从外部接收电源。例如，电压生成单元160从外部接收电源电压Vcc和地电压Vss。电压生成单元160接收电源电压Vcc和地电压Vss，以根据控制逻辑170的控制生成具有各种不同电平的电压。例如，电压生成单元160生成诸如高电压Vpp、编程电压Vpgm、通过电压Vpass、读取电压Vread和擦除电压Vers的各种不同电压。
由电压生成单元160生成的电压根据控制逻辑170的控制被提供给地址译码器120和存储单元阵列110。例如，在编程操作中，编程电压Vpgm和通过电压Vpass被提供给地址译码器120。在读操作中，读取电压Vread被提供给地址译码器120。在存储单元阵列110的擦除操作中，擦除电压Vers被提供给存储单元阵列110。
由电压生成单元160生成的电压已经在上面进行了描述。然而，上述电压是示范性的由电压生成单元160生成的电压。由电压生成单元160生成的电压不局限于上述电压。
在实施例中，控制逻辑170连接到地址译码器120、读写电路130、通过/失败检查单元140和数据输入/输出电路150。控制逻辑170控制非易失性存储器件100的总体操作。控制逻辑170响应于从外部传送的控制信号CTRL而操作。
在实施例中，控制逻辑170包括擦除控制单元171、串选择线计数器173(以下简称为SSL计数器)和擦除计数器175。擦除控制单元171控制非易失性存储器件100的擦除操作。例如，非易失性存储器件100的擦除操作包括擦除操作和擦除验证操作。可以根据擦除控制单元171的控制在存储单元阵列110的被选存储块中执行擦除操作和擦除验证操作。
擦除控制单元171控制地址译码器120、读写电路130和电压生成单元160以擦除存储单元阵列110的被选存储块。擦除控制单元171控制地址译码器120、读写电路130和电压生成单元160以对存储单元阵列110的被选存储块进行擦除-验证。例如，擦除控制单元171基于存储在擦除计数器175中的信息控制擦除。例如，擦除控制单元171基于存储在SSL计数器173中的信息控制擦除验证。
擦除控制单元171基于通过/失败检查单元140的输出识别擦除通过或擦除失败。擦除控制单元171根据擦除通过或擦除失败控制连续的擦除或擦除验证。
在实施例中，SSL计数器173具有与串选择线SSL的地址相对应的计数值。例如，SSL计数器173的计数值对应于存储块BLKa的第一到第三串选择线SSL1到SSL3的地址。与SSL计数器173的计数值相对应的串选择线SSL根据SSL计数器173被向上计数还是向下计数而改变。
在下文中，SSL计数器173的计数值被称为串选择线计数(SSL计数)。例如，SSL计数对应于存储块BLKa的第一到第三串选择线SSL1到SSL3之一。第一到第三串选择线SSL1到SSL3当中与SSL计数相对应的串选择线SSL随着对SSL计数进行计数而改变。
擦除计数器175的计数值(以下简称为擦除计数)对应于存储单元阵列110的特定存储块在擦除操作中被擦除的次数。例如，擦除计数对应于在擦除操作中擦除电压Vers被施加到特定存储块的次数。例如，擦除计数对应于在增量式阶跃脉冲擦除(Incremental Step Pulse Erase，ISPE)中擦除电压(或擦除脉冲)被施加到特定存储块的次数。
图2是示出根据本发明构思的实施例的图1的存储单元阵列110的框图。
参照图2，存储单元阵列110包括多个存储块BLK1到BLKz。每个存储块BLK具有三维结构(或垂直结构)。例如，每个存储块BLK包括在第一方向、第二方向和第三方向上延伸的结构。例如，每个存储块BLK包括在第二方向上延伸的多个NAND串NS。例如，在第一到第三方向上提供多个间隔特定距离的NAND串NS。
根据实施例，每个NAND串NS连接到位线BL、串选择线SSL、多个字线WL、地选择线GSL和公共源极线CSL。每个存储块连接到多个位线BL、多个串选择线SSL、多个字线WL、地选择线GSL和公共源极线CSL。
在实施例中，存储块BLK1到BLKz被图1的地址译码器120所选择。例如，地址译码器120从存储块BLK1到BLKz中选择与块地址相对应的存储块BLK。
图3是示出根据本发明构思的实施例的图2的存储块BLK1到BLKz中的存储块BLKa的透视图。图4是沿图2的存储块BLKa的I-I’线截取的横截面图。
参照图3和图4，存储块BLKa包括在第一、第二和第三方向上延伸的结构。
提供衬底111。在实施例中，衬底111是具有第一类型(例如第一导电类型)的阱。在实施例中，衬底111是通过注入诸如硼(B)的第三主族元素形成的P阱。在实施例中，衬底111是提供到N阱中的P阱。在下文中，使用具有P型阱(或P型袋型阱(p-type pocket well))的衬底111来解释实施例。然而，衬底111的导电类型不局限于P型。
向衬底111上提供在第一方向上延伸的多个掺杂区311、312、313和314。例如，掺杂区311到314可以具有不同于衬底111的类型的第二类型(例如，第二导电类型)。例如，第一到第四掺杂区311到314具有N型。在下文中，假定掺杂区311到314具有N型。然而，第一到第四掺杂区311到314的导电类型不局限于N型。
在第一掺杂区311与第二掺杂区312之间的衬底111的区域上，在第二方向上顺序地提供多个在第一方向上延伸的绝缘材料112。例如，绝缘材料112被提供为在第二方向上间隔特定距离。在实施例中，绝缘材料112包括诸如硅氧化物的绝缘材料。
在第一掺杂区311和第二掺杂区312之间的衬底111的区域上提供多个柱113，所述多个柱113顺序地布置在第一方向上，并且在第二方向上穿过绝缘材料112。在实施例中，柱113通过绝缘材料112接触衬底111。
在实施例中，每个柱113可以由多种材料形成。例如，每个柱113的表层114可以包括具有第一类型的硅材料。例如，每个柱113的表层114可以包括具有与衬底111相同类型的硅材料。在下文中，假定每个柱113的表层114包括P型硅。然而，每个柱113的表层114不局限于包括P型硅。
每个柱113的内层115由绝缘材料形成。例如，每个柱113的内层115包括诸如硅氧化物的绝缘材料。例如，每个柱113的内层115包括空气隙(airgap)。
在第一掺杂区311与第二掺杂区312之间的区域中，沿着绝缘材料112、柱113和衬底111的暴露表面提供绝缘层116。在实施例中，在绝缘材料112当中的、在第二方向上位置最高的绝缘材料112上不形成绝缘层116。
在实施例中，绝缘层116的厚度可以小于绝缘材料112之间的距离。也就是说，在提供到绝缘材料112中的第一绝缘材料的底面的绝缘层116与提供到在该第一绝缘材料下方的第二绝缘材料的顶面的绝缘层116之间提供一区域，在该区域可以布置除绝缘材料112和绝缘层116之外的材料。
在第一掺杂区311和第二掺杂区312之间的区域中，向绝缘层116的暴露表面上提供第一导电材料211到291。例如，在衬底111与邻近衬底111的绝缘材料112之间提供在第一方向上延伸的第一导电材料211。在实施例中，在衬底111与邻近衬底111的绝缘材料112的底面的绝缘层116之间提供第一导电材料211。
在绝缘材料112当中的特定绝缘材料的顶面的绝缘层116、与布置在该特定绝缘材料的上部的绝缘材料的底面的绝缘层116之间，提供在第一方向上延伸的第一导电材料。换句话说，在绝缘材料112之间提供在第一方向上延伸的多个第一导电材料221到281，在这种情况下，可以理解为在绝缘材料112与第一导电材料221到281之间提供绝缘层116。在实施例中，第一导电材料211到291可以包括金属材料。在实施例中，第一导电材料211到291可以包括诸如多晶硅的导电材料。
在第二掺杂区312与第三掺杂区313之间的区域中，提供和第一掺杂区311与第二掺杂区312上的结构相同的结构。根据本发明构思的实施例，在第二掺杂区312与第三掺杂区313之间的区域中，提供在第一方向上延伸的绝缘材料112、顺序地布置在第一方向上并且在第三方向上穿过绝缘材料112的柱113、提供到柱113和绝缘材料112的暴露表面的绝缘层116、以及在第一方向上延伸的第一导电材料212到292。
在第三掺杂区313与第四掺杂区314之间的区域中，提供和第一掺杂区311与第二掺杂区312上的结构相同的结构。根据本发明构思的实施例，在第三掺杂区313与第四掺杂区314之间的区域中，提供在第一方向上延伸的绝缘材料112、顺序地布置在第一方向上并且在第三方向上穿过绝缘材料112的柱113、提供到柱113和绝缘材料112的暴露表面的绝缘层116、以及在第一方向上延伸的第一导电材料213到293。
向柱113上提供漏极320。在实施例中，漏极320可以包括以第二类型掺杂的硅材料。例如，漏极320可以包括以N型掺杂的硅材料。然而，漏极320不局限于包括N型硅材料。
在实施例中，每个漏极320的宽度可以大于相应的柱113的宽度。例如，每个漏极320可以以垫(pad)的形状提供到相应柱113的上部。作为一个例子，每个漏极320延伸到相应柱113的表层114的部分。
在漏极320上提供在第三方向上延伸的第二导电材料331到333。第二导电材料331到333被布置为在第一方向上相隔特定距离。各个第二导电材料331到333连接到相应区域的漏极320。在实施例中，漏极320和在第三方向上延伸的第二导电材料333可以分别通过接触插塞(contact plug)连接。在实施例中，第二导电材料331到333可以包括金属材料。在实施例中，第二导电材料331到333可以包括诸如多晶硅的导电材料。
第一导电材料211到291、212到292和213到293从衬底111起顺序地具有第一到第九高度。也就是说，邻近衬底111的第一导电材料211到213具有第一高度。邻近第二导电材料331到333的第一导电材料291到293具有第九高度。当第一导电材料211到291、212到292以及213到293中的特定导电材料的次序从衬底111起增加时，第一导电材料的高度也随之增加。
在图3和图4中，每个柱113与绝缘层116以及第一导电材料211到291、212到292和213到293一起形成串。例如，每个柱113与邻近绝缘层116的区域以及第一导电材料211到291、212到292和213到293当中的相邻区域一起形成NAND串NS。NAND串NS包括多个晶体管结构TS。晶体管结构TS将在下面参照图5更详细地描述。
图5是示出图4的晶体管结构TS的截面图。
参照图3到图5，绝缘层116包括第一到第三子绝缘层117到119。
柱113的包括P型硅的表层114用作主体。在下文中，柱113的包括P型硅的表层114被定义为用作第二方向主体。
邻近柱113的第一子绝缘层117用作隧穿绝缘层。例如，邻近柱113的第一子绝缘层117可以包括热氧化物层。
第二子绝缘层118用作电荷存储层。例如，第二子绝缘层118用作电荷俘获层。例如，第二子绝缘层118可以包括氮化物层或金属氧化物层(例如，铝氧化物层或铪氧化物层)。
邻近第一导电材料233的第三子绝缘层119用作阻挡绝缘层。在实施例中，邻近在第一方向上延伸的导电材料233的第三子绝缘层119可以被形成为单层或多层。第三子绝缘层119可以是介电常数高于第一子绝缘层117和第二子绝缘层118的高介电层(high dielectric layer)(例如，铝氧化物层或铪氧化物层)。
第一导电材料233用作栅极(或控制栅极)。也就是说，用作栅极(或控制栅极)的第一导电材料233、用作阻挡绝缘层的第三子绝缘层119、用作电荷存储层的第二子绝缘层118、用作隧穿绝缘层的第一子绝缘层117、以及包括P型硅且用作主体的表层114，用作晶体管(或存储单元晶体管结构)。例如，第一导电材料233、第三子绝缘层119、第二子绝缘层118、第一子绝缘层117和表层114用作晶体管(或存储单元晶体管结构)。
在实施例中，第一到第三子绝缘层117到119可以形成氧化物-氮化物-氧化物(ONO)。
在存储块BLKa中，一个柱113对应于一个NAND串NS。例如，一个柱113与相邻的绝缘层116和相邻的第一导电材料形成一个NAND串NS。
存储块BLKa包括多个柱113。也就是说，存储块BLKa包括多个NAND串NS。在实施例中，存储块BLKa包括多个NAND串NS，所述多个NAND串NS在第二方向(或垂直于衬底的方向)上延伸，并且被提供为在第一和第三方向上相隔特定距离。
每个NAND串NS包括在第二方向上堆叠的多个晶体管结构TS。每个NAND串NS的晶体管结构TS用作存储单元MC或选择晶体管。在实施例中，在每个NAND串NS中，至少一个晶体管结构TS可以用作伪存储单元DMC。
例如，在每个NAND串中，在用作存储单元MC的晶体管结构TS与衬底111之间的至少一个晶体管结构TS用作地选择晶体管GST。在每个NAND串NS中，在用作存储单元MC的晶体管结构TS与第二导电材料331到333之间的至少一个晶体管结构TS用作串选择晶体管SST。
也就是说，在衬底111上沿行(例如，第一方向)和列(例如，第二方向)提供存储块BLKa，并且存储块BLKa包括在与衬底111交叉(即，垂直)的方向(例如，第三方向)上堆叠的多个存储单元MC。在存储单元MC与衬底111之间以及向存储单元MC的上方部分分别提供至少一个晶体管。
栅极(或控制栅极)对应于在第一方向上延伸的第一导电材料211到291、212到292和213到293。也就是说，栅极(或控制栅极)在第一方向上延伸，并且形成字线WL和至少两个选择线SL(例如，至少一个串选择线SSL和至少一个地选择线GSL)。在实施例中，提供到特定高度的栅极可以形成伪字线DWL。
在第三方向上延伸的第二导电材料331到333连接到每个NAND串NS的一端。在实施例中，在第三方向上延伸的第二导电材料331到333用作位线BL。也就是说，在一个存储块BLKa中，多个NAND串连接到一个位线BL。
向每个NAND串的另一端提供在第一方向上延伸的第二类型掺杂区311到314。在第一方向上延伸的第二类型掺杂区311到314用作公共源极线CSL。
这样，存储块BLKa包括在与衬底111交叉的方向(即，第二方向)上延伸的多个NAND串，并且当多个NAND串NS连接到一个位线BL时用作NAND闪速存储块(例如，电荷俘获类型)。
在图3到图5中，上面已经描述了第一导电材料211到291、212到292和213到293被提供到九层。然而，第一导电材料211到291、212到292以及213到293不局限于此。例如，第一导电材料可以被提供到形成存储单元的至少八层以及形成选择晶体管的至少两层。第一导电材料可以被提供到形成存储单元的至少十六层，并被提供到形成选择晶体管的至少两层。并且，第一导电材料可以被提供到形成存储单元的多层，并被提供到形成选择晶体管的至少两层。例如，第一导电材料可以被提供到形成伪存储单元的层。
在图3到图5中，已经在上面描述了三个NAND串NS连接到一个位线BL，但是本发明构思的实施例不局限于此。在实施例中，在存储块BLKa中，m个NAND串NS可以连接到一个位线BL。在这种情况下，在第一方向上延伸的第一导电材料211到291、212到292和213到293的数量以及用作公共源极线CSL的掺杂区311到314的数量也可以被控制为与连接到一个位线BL的NAND串NS的数量成比例。
在图3到图5中，已经在上面描述了三个NAND串NS连接到在第一方向上延伸的一个第一导电材料，但是本发明构思的实施例不局限于此。例如，n个NAND串NS可以连接到一个第一导电材料。在这种情况下，位线331到333的数量可以被控制为与连接到一个第一导电材料的NAND串NS的数量成比例。
如图3到图5所示，越靠近衬底111，柱113基于第一方向和第三方向的横截面积可能越小。例如，由于处理特性或处理错误，柱113基于第一方向和第三方向的横截面积可能有所变化。
在实施例中，柱113是通过向通过蚀刻形成的洞提供诸如硅材料和绝缘材料的材料而形成的。随着刻蚀深度增加，通过蚀刻形成的洞的基于第一方向和第三方向的横截面积可能减小。也就是说，越靠近衬底111，柱113基于第一方向和第三方向的横截面积可能越小。
图6是示出根据本发明构思的实施例的存储块BLKa的等效电路BLKa_1的电路图。
参照图3到图6，在第一位线BL1与公共源极线CSL之间提供NAND串NS11到NS31。在第二位线BL2与公共源极线CSL之间提供NAND串NS12、NS22和NS32。在第三位线BL3与公共源极线CSL之间提供NAND串NS13、NS23和NS33。第一到第三位线BL1到BL3对应于在第三方向上延伸的第二导电材料331到333。
每个NAND串NS的串选择晶体管SST连接到相应的位线BL。每个NAND串NS的地选择晶体管GST连接到公共源极线CSL。在每个NAND串NS的串选择晶体管SST和公共源极线CSL之间提供存储单元MC。
共同连接到一个位线的NAND串NS形成一列。例如，连接到第一位线BL1的NAND串NS11到NS31可以对应于第一列。连接到第二位线BL2的NAND串NS12到NS32可以对应于第二列。连接到第三位线BL3的NAND串NS13到NS33可以对应于第三列。连接到一个串选择线SSL的NAND串形成一行。例如，连接到第一串选择线SSL1的NAND串NS11到NS13可以形成第一行。连接到第二串选择线SSL2的NAND串NS21到NS23可以形成第二行。连接到第三串选择线SSL3的NAND串NS31到NS33可以形成第三行。
在每个NAND串NS中，地选择晶体管GST的高度被定义为1。邻近地选择晶体管GST的存储单元MC1的高度被定义为2。串选择晶体管SST的高度被定义为9。邻近串选择晶体管SST的存储单元MC7的高度被定义为8。当存储单元MC与地选择晶体管GST之间的距离增加时，存储单元MC的高度也随之增加。也就是说，第一到第七存储单元MC1到MC7分别被定义为具有第二到第八高度。
同一行的NAND串NS共用地选择线GSL。不同行的NAND串NS共用地选择线GSL。具有第一高度的第一导线211到213连接从而形成地选择线GSL。在同一行的NAND串NS中具有相同高度的存储单元MC共用字线WL。具有相同高度并对应于不同行的NAND串NS的字线WL公共连接。也就是说，具有相同高度的存储单元共用字线WL。
具有第二高度的第一导线221到223公共连接，从而形成第一字线WL1。具有第三高度的第一导电材料231到233公共连接，从而形成第二字线WL2。具有第四高度的第一导电材料241到243公共连接，从而形成第三字线WL3。具有第五高度的第一导电材料251到253公共连接，从而形成第四字线WL4。具有第六高度的第一导线261到263公共连接，从而形成第五字线WL5。具有第七高度的第一导电材料271到273公共连接，从而形成第六字线WL6。具有第八高度的第一导电材料281到283公共连接，从而形成第七字线WL7。
同一行的NAND串NS共用串选择线SSL。不同行的NAND串NS分别连接到串选择线SSL1到SSL3。第一到第三串选择线SSL1到SSL3分别对应于具有第九高度的第一导线291到293。
在下文中，连接到第一串选择线SSL1的串选择晶体管SST被定义为第一串选择晶体管SST1。连接到第二串选择线SSL2的串选择晶体管SST被定义为第二串选择晶体管SST2。连接到第三串选择线SSL3的串选择晶体管SST被定义为第三串选择晶体管SST3。
公共源极线CSL公共地连接到NAND串NS。例如，第一到第四掺杂区311到314可以连接从而形成公共源极线CSL。
如图6所示，具有相同深度的字线WL公共连接。因此，当选择了特定字线WL时，连接到该特定字线WL的所有NAND串NS都被选择。
不同行的NAND串NS连接到不同串选择线SSL。因此，通过选择和不选择串选择线SSL1到SSL3，可以将电连接到相同字线WL的NAND串NS当中的未选行的NAND串NS从相应的位线电断开，并且被选行的NAND串可以电连接到相应的位线。
也就是说，通过选择和不选择串选择线SSL1到SSL3，可以选择NAND串NS的行。此外，通过选择位线BL1到BL3，可以以列为单位选择被选行的NAND串NS。
在实施例中，在编程操作和读操作中可以选择串选择线SSL1和SSL2之一。也就是说，以NAND串NS11到NS13、NS21到NS23和NS31到NS33的行为单位执行编程操作和读操作。
在实施例中，在编程操作和读操作中，可以向被选行的被选字线施加选择电压，并且可以向未选字线施加未选择电压。例如，选择电压可以是编程电压Vpgm或选择读取电压Vr。举例来说，未选择电压可以是通过电压Vpass或未选择读取电压Vread。也就是说，可以以被选择的NAND串NS11到NS13、NS21到NS23和NS31到NS33的被选行的字线为单位执行编程操作和读操作。
在实施例中，在第一导电材料211到291、212到292和213到293当中的用作选择线的第一导电材料(例如，211、221、231、291、292和293)与用作字线的第一导电材料(例如，221到281、222282以及223到283)之间提供的绝缘材料112的厚度，可以大于其他绝缘材料112的厚度。
在图3到图6中，具有第一高度的第一导电材料211到213用作地选择线GSL，并且具有第九高度的第一导电材料291到293用作串选择线SSL1到SSL3。
这里，提供在具有第一高度的第一导电材料211到213与具有第二高度的第二导电材料221到223之间的绝缘材料112的厚度，可以大于提供在具有第二高度的第一导电材料221到223与具有第八高度的第一导电材料281到283之间的绝缘材料112的厚度。
在实施例中，提供在具有第八高度的第一导电材料281到283与具有第九高度的第一导电材料291到293之间的绝缘材料112的厚度，可以大于提供在具有第二高度的第二导电材料221到223与具有第八高度的第一导电材料281到283之间的绝缘材料112的厚度。
图7是示出根据本发明构思的实施例的非易失性存储器件100的操作方法的流程图。例如，示出了非易失性存储器件100的擦除操作的流程。参照图1、图6和图7，在操作S110，擦除与多个串选择线SSL1到SSL3相对应的存储单元。为了便于说明，这里描述三个串选择线(SSL1到SSL3)。然而，根据本发明构思的实施例，也可以使用多于三个的SSL(例如，SSL1到SSLn，其中n是整数)。操作S110示出非易失性存储器件100的块擦除。也就是说，如图6所示，当一个存储块BLKa包括第一到第三串选择线SSL1到SSL3时，与第一到第三串选择线SSL1到SSL3相对应的存储单元MC1到MC7被擦除。
对以串选择线SSL为单位被擦除的存储单元进行擦除验证。例如，对与第一串选择线SSL1相对应的存储单元、与第二串选择线SSL2相对应的存储单元以及与第三串选择线SSL3相对应的存储单元一个接一个地进行擦除验证。在实施例中，对与第一串选择线SSL1相关联的存储单元进行擦除验证。然后，对与第二串选择线SSL2相关联的存储单元进行擦除验证。然后，对与第三串选择线SSL3相关联的存储单元进行擦除验证。
图8是示出根据本实施例的图1的非易失性存储器件100的操作方法的流程图。图8示出了非易失性存储器件100的擦除操作的流程。参照图1、图6和图8，在操作S205接收擦除命令和地址。例如，接收的地址对应于至少两个串选择线SSL。
在操作S210重置SSL计数和擦除计数。例如，擦除控制单元171通过重置SSL计数器173来重置SSL计数。例如，擦除控制单元171通过重置擦除计数器175来重置擦除计数。
例如，重置的SSL计数对应于与接收的地址相对应的存储块(例如，BLKa)的第一串选择线(例如，SSL1)。例如，重置的擦除计数可以具有逻辑值1。
在操作S220，擦除与接收的地址相对应的存储单元MC。例如，存储块BLKa被擦除。例如，与存储块BLKa的串选择线SSL1到SSL3相对应的存储单元MC1到MC7被擦除。
在操作S230，对与SSL计数相对应的存储单元MC进行擦除验证。在实施例中，当SSL计数指示第一串选择线SSL1时，对与第一串选择线SSL1相对应的第一行的NAND串NS11到NS13的存储单元MC1到MC7进行擦除验证。当SSL计数指示第k个串选择线SSLk时，对与第一串选择线SSLk相对应的第k行的NAND串NSk1到NSk3的存储单元MC1到MC7进行擦除验证。
在操作S240确定擦除验证的结果是否是擦除通过。例如，擦除通过还是擦除失败由通过/失败检查单元140确定。当擦除验证的结果被确定为擦除失败时，执行操作S250。
在操作S250确定擦除计数是否达到最大值。在实施例中，擦除计数的最大值对应于在ISPE中施加擦除脉冲的最大次数。当擦除脉冲未达到最大值时，在操作S251，对擦除计数向上计数。在操作S253调整擦除电压Vers。例如，增加擦除电压Vers的电平。随后，在操作S220到S240再次执行擦除和擦除验证。
当在操作S250擦除计数达到最大值时，在操作S255执行错误报告。错误消息被传送到非易失性存储器件100的主机。在实施例中，当传送错误消息时，将存储块BLKa作为坏的块处理。
当在操作S240确定擦除验证结果为擦除通过时，执行操作S260。在操作S260确定SSL计数是否达到最大值。SSL计数的最大值对应于存储块BLKa的最后的串选择线地址。
当SSL计数未达到最大值时，即，当未对所有SSL计数都执行了擦除验证时，在操作S261将SSL计数向上计数。随后，在操作S230和操作S240对与向上计数后的SSL计数相对应的存储单元进行擦除验证。
当SSL计数达到最大值时，即，当对所有SSL计数都执行了擦除验证时，在操作S270擦除操作完成。
也就是说，存储块BLKa被擦除，之后，根据本发明构思的实施例，以串选择线SSL为单位对擦除的存储单元MC1到MC7进行擦除验证。重复对存储块BLKa的擦除以及对与被选串选择线SSL相对应的存储单元的擦除验证，直到与被选串选择线SSL相对应的存储单元擦除通过为止。此时，当擦除次数达到最大值时，擦除结束，并且将存储块BLKa作为错误处理。
当与被选串选择线SSL相对应的存储单元擦除通过时，选择下一个串选择线SSL。随后，对与新的被选串选择线SSL相对应的存储单元进行擦除验证。
重复对存储块BLKa单元的擦除以及对串选择线SSL单元的擦除验证，直到存储块BLKa的存储单元MC1到MC7擦除通过或对存储块BLKa的擦除被作为错误处理为止。
在实施例中，擦除通过和擦除失败的基准可以随着与非易失性存储器件100一起使用的电子设备而改变。例如当具有n比特纠错功能的设备与非易失性存储器件100一起使用时，在擦除验证中产生的小于(或等于)n比特的失败比特可以忽略。也就是说，即使在擦除验证中检测到小于(或等于)n比特的失败比特时，也确定为擦除通过。
图9是示出在擦除操作中施加到图6的存储块BLKa_1的电压条件的表。
参照图3、图6和图9，浮置串选择线SSL1到SSL3。第一字线擦除电压Vwe1被施加到字线WL1到WL7。地选择线GSL被浮置。第一擦除电压Vers1被施加到衬底111。
图10是示出基于图9的电压条件的存储块BLKa_1的电压移位(shift)的时序图。图11是示出基于图10的电压移位的存储块BLKa_1的NAND串NS的截面图。举例来说，示出了与存储块BLKa_1的第一行、第三列的NAND串NS13相对应的截面图。
参照图8到图11，在第一时间t1，第一擦除电压Vers1被施加到衬底111。在实施例中，第一擦除电压Vers1可以是高电压。
衬底111被以与表层114相同的类型进行掺杂，该表层114用作第二方向主体。因此，第一擦除电压Vers1被传送到NAND串NS的表层114。
具有第一高度的第一导电材料211用作地选择线GSL和地选择晶体管GST的栅极(或控制栅极)。在第一时间t1地选择线GSL被浮置。第一导电材料211受到来自表层114的耦合的影响。因此，由于表层114的电压增大到第一擦除电压Vers1，用作地选择线GSL的第一导电材料211的电压也增大。在实施例中，地选择线GSL的电压可以增加到第一地选择线电压Vgsl1。
用作第二方向主体的表层114的电压为第一擦除电压Vers1，并且用作地选择晶体管GST的栅极(或控制栅极)的第一导电材料211的电压为第一地选择线电压Vgsl1。在实施例中，第一擦除电压Vers1与第一地选择线电压Vgsl1之间的差未大到导致Fowler-Nordheim(F-N)隧穿的程度。因此，地选择晶体管GST被禁止擦除。
具有第二到第八高度的第一导电材料221到281分别用作第一到第七字线WL1到WL7以及第一到第七存储单元MC1到MC7的栅极(或控制栅极)。在第一时间t1，第一字线擦除电压Vwe1被施加到字线WL1到WL7。在实施例中，第一字线擦除电压Vwe1可以是低电压。例如，第一字线擦除电压Vwe1是地电压Vss。
用作第二方向主体的表层114的电压是第一擦除电压Vers1，并且用作第一到第七存储单元MC1到MC7的栅极(或控制栅极)的第一导电材料221到241的电压是第一字线擦除电压Vwe1。第一擦除电压Vers1与第一字线擦除电压Vwe1之间的差可以导致Fowler-Nordheim隧穿。例如，第一擦除电压Vers1的电平和第一字线擦除电压Vwe1的电平被设置为导致Fowler-Nordheim隧穿。因此，存储块BLKa的第一到第七存储单元MC1到MC7被擦除。
在实施例中，具有第九高度的第一导电材料291用作串选择线SSL和串选择晶体管SST的栅极(或控制栅极)。在第一时间t1串选择线SSL被浮置。第一导电材料291受到来自表层114的耦合的影响。因此，由于表层114的电压增大到第一擦除电压Vers1，用作串选择线SSL的第一导电材料291的电压也增大。串选择线SSL的电压可以增加到第一串选择线电压Vssl1。
用作第二方向主体的表层114的电压是第一擦除电压Vers1，并且用作串选择晶体管SST的栅极(或控制栅极)的第一导电材料291的电压是第一串选择线电压Vssl1。在实施例中，第一擦除电压Vers1与第一串选择线电压Vssl1之间的差未大到导致Fowler-Nordheim(F-N)隧穿的程度。因此，串选择晶体管SST被禁止擦除。
以上参照图11的截面图描述的操作可以在存储块BLKa_1的所有NAND串NS11到NS13、NS21到NS23和NS31到NS33中执行。因此，例如，在与串选择线SSL1到SSL3相对应的存储单元MC1到MC7中，存储块BLKa_1的所有存储单元都被擦除。
图12是示出在擦除验证中施加到图6的存储块BLKa_1的电压条件的表。
参照图3、图6和图12，预充电电压Vpre被施加到位线BL1到BL3。例如，预充电电压Vpre可以是电源电压Vcc。
如上面参照图7和图8所描述的，以各个串选择线SSL为单位执行擦除验证。因此，串选择线SSL1到SSL3之一被选择，并且其他串选择线未被选择。
第二串选择线电压Vssl2被施加到被选串选择线SSL。例如，第二串选择线电压Vssl2是导通串选择晶体管SST的电压。例如，第二串选择线电压Vssl2是电源电压Vcc。
第三串选择线电压Vssl3被施加到未选串选择线SSL。例如，第三串选择线电压Vssl3是使串选择晶体管SST截止的电压。例如，第三串选择线电压Vssl3是地电压Vss。
擦除验证电压Vvfy被施加到字线WL1到WL7。例如，擦除验证电压Vvfy可以被设置为擦除状态的存储单元所需的阈值电压的上限。例如，擦除验证电压Vvfy可以是地电压Vss。
第二地选择线电压Vgsl2被施加到地选择线GSL。例如，第二地选择线电压Vgsl2是导通地选择晶体管GST的电压。例如，第二地选择线电压Vgsl2可以是地电压Vss。
公共源极线电压Vcsl被施加到公共源极线CSL。例如，公共源极线电压Vcsl可以具有比预充电电压Vpre低的电平。例如，公共源极线电压Vcsl可以是地电压Vss。
图13是示出基于图12的电压条件的存储块BLKa_1的电压移位的时序图。图14是示出基于图13的电压移位的存储块BLKa_1的NAND串NS的截面图。示出了与存储块BLKa_1的第一行、第三列的NAND串NS13相对应的截面图。
参照图8、图12、图13和图14，在第一时间t1执行预充电。预充电电压Vpre被施加到位线BL1到BL3。也就是说，预充电电压Vpre被施加到用作第三位线BL3的第二导电材料333。
在第二时间t2执行显影(development)。以预充电电压充电的位线BL1到BL3被浮置。
第二串选择线电压Vssl2被施加到被选串选择线(例如，SSL1)。也就是说，与被选串选择线SSL1相对应的串选择晶体管SST1被导通。因此，第一行的NAND串NS11到NS13被电连接到位线BL1到BL3。
第三串选择线电压Vss13被施加到未选串选择线(例如，SSL2和SSL3)。也就是说，与未选串选择线SSL2和SSL3相对应的串选择晶体管SST2和SST3被截止。因此，第二行和第三行的NAND串NS21到NS23和NS31到NS33与位线BL1到BL3电断开。
擦除验证电压Vvfy被施加到字线WL1到WL7。在第一行的NAND串NS11到NS13的存储单元MC1到MC7当中，阈值电压比擦除验证电压Vvfy高的存储单元被截止。在第一行的NAND串NS11到NS13的存储单元MC1到MC7当中，阈值电压比擦除验证电压Vvfy低的存储单元被导通。
第二地选择线电压Vgsl2被施加到地选择线GSL。因此，地选择晶体管SST被导通，并且NAND串NS11到NS13、NS21到NS23和NS31到NS33电连接电连接到公共源极线CSL。
当第一行的NAND串NS11到NS13当中的特定NAND串的所有存储单元MC1到MC7都被导通时，在相应的位线BL和公共源极线CSL之间形成沟道。因此，电流从相应的位线BL流向公共源极线CSL。同样地，相应的位线BL的电压从预充电电压Vpre减小。
当第一行的NAND串NS11到NS13当中的特定NAND串的存储单元MC1到MC7中的至少一个被截止时，在相应的位线BL和公共源极线CSL之间不形成沟道。因此，电流不从相应的位线BL流向公共源极线CSL，相应位线BL的电压保持在预充电电压Vpre。
在第三时间t3执行数据锁存。例如，利用位线BL1到BL3的电压确定擦除通过和擦除失败。
例如，当第一到第三位线BL1到BL3的电压低于预充电电压Vpre时，即，当存储块BLKa_1的被选第一行的存储单元MC1到MC7的阈值电压低于擦除验证电压Vvfy时，确定为擦除通过。
当第一到第三位线BL1到BL3中的至少一个的电压是预充电电压Vpre时，即，当存储块BLKa_1的被选第一行的存储单元MC1到MC7中的至少一个的阈值电压高于擦除验证电压Vvfy时，确定为擦除失败。
如上面参照图8所描述的，当从第一行的NAND串NS11到NS13中的至少一个检测到擦除失败时，再次执行上面参照图9到图11描述的擦除。当第一行的NAND串NS11到NS13为擦除通过时，选择下一个串选择线(例如，SSL2)，并且对连接到被选串选择线SSL2的NAND串NS21到NS23的存储单元MC1到MC7进行擦除验证。
图15是示出根据本发明构思的实施例的等效电路BLKa_2的电路图。
参照图3、图4和图15，存储块BLKa_2在第二方向上被分成多个子块。在子块之间提供伪存储单元DMC和连接到伪存储单元DMC的伪字线DWL。
具有第二到第四高度的第一导线221到241、222到242以及223到243形成第一到第三存储单元MC1到MC3并构成第一子块。具有第五高度的第一导线251、252和253形成伪存储单元DMC。具有第六到第八高度的第一导线261到281、262到282以及263到283形成第四到第六存储单元MC4到MC6并构成第二子块。
以子块为单位擦除存储块BLKa_2。也就是说，根据本发明构思的实施例，每个子块被独立地擦除。
除了存储块BLKa_2被以子块为单位擦除之外，存储块BLKa_2如如上面参照图8所描述的那样被擦除和擦除验证。例如，存储块BLKa_2的子块的存储单元MC被擦除，之后以串选择线SSL为单位对擦除的存储单元MC进行擦除验证。
在实施例中，将存储块BLKa_2描述为被分成两个子块。然而，子块的数量不局限于此。此外，根据实施例在存储块BLKa_2的子块之间提供一个伪字线DWL。然而，在子块之间提供的伪字线DWL的数量不局限于此。
图16是示出在擦除中施加到图15的存储块BLKa_2的电压条件的表。
参照图15和图16，在擦除时串选择线SSL1到SSL3被浮置。未选子块的字线WL被浮置。第一字线擦除电压Vwe1被施加到被选子块的字线WL。第一伪字线电压Vdwl1被施加到伪字线DWL。地选择线GSL被浮置。第一擦除电压Vers1被施加到衬底111。
当第一子块被选择时，在擦除中，第一字线擦除电压Vwe1被施加到被选第一子块的字线WL1到WL3。在擦除中，未选第二子块的字线WL4到WL6被浮置。
图17是示出基于图16的电压条件的存储块BLKa_2的电压移位的时序图。图18是示出存储块BLKa_2的NAND串NS的截面图。举例来说，示出了与存储块BLKa_2的第一行、第三列的NAND串NS13相对应的截面图。举例来说，假定第一子块被擦除并且第二子块被禁止擦除。
参照图15到图18，在第一时间t1，第一擦除电压Vers1被施加到衬底111。举例来说，第一擦除电压Vers1可以是高电压。第一擦除电压Vers1被传送到NAND串NS的表层114。
地选择线GSL被浮置。用作地选择线GSL的第一导电材料211的电压由于来自表层114的耦合而增加。举例来说，地选择线GSL的电压增加到第一地选择线电压Vgsl1。因此，地选择晶体管GST被禁止擦除。
第一字线擦除电压Vwe1被施加到被选字线。也就是说，第一字线擦除电压Vwe1被施加到第一到第三字线电压WL1到WL3。举例来说，第一字线擦除电压Vwe1可以是低电压。例如，第一字线擦除电压Vwe1可以是地电压Vss。因此，第一子块的被选第一到第三存储单元MC1到MC3被擦除。
未选字线被浮置。用作第四到第六字线WL4到WL6的第一导电材料261到281的电压由于来自表层114的耦合而增加。举例来说，第四到第六字线WL4到WL6的电压增加到第一未选字线电压Vuwl1。举例来说，第二擦除电压Vers2与第一未选字线电压Vuwl1之间的差未大到导致Fowler-Nordheim隧穿的程度。因此，第二子块的未选第四到第六存储单元MC4到MC6被禁止擦除。
串选择线SSL被浮置。用作串选择线SSL的第一导电材料211的电压由于来自表层114的耦合而增加。举例来说，串选择线SSL的电压增加到第一串选择线电压Vssl1。因此，串选择晶体管SST被禁止擦除。
具有第五高度的第一导电材料251用作伪字线DWL，并且用作伪存储单元DMC的栅极(或控制栅极)。第一伪字线电压Vdwl1被施加到伪字线DWL。举例来说，第一伪字线电压Vdwl1的电平被设置为使得表层114与伪存储单元DMC的栅极(或控制栅极)之间的电压差不产生Fowler-Nordheim隧穿。也就是说，伪存储单元DMC被禁止擦除。
举例来说，第一伪字线电压Vdwl1具有在第一字线擦除电压Vwe1与第一擦除电压Vers1之间的电平。例如，第一伪字线电压Vdwl1具有在第一字线擦除电压Vwe1与第一未选字线电压Vuwl1之间的电平。伪存储单元DMC、伪字线DWL和第一伪字线电压Vdwl1减小了子块之间的耦合。
举例来说，在擦除中伪字线DWL可以被浮置。伪字线DWL的电压由于表层114的电压增加而导致的耦合而增加。因此，伪字线DWL被浮置，并且伪存储单元DMC被禁止擦除。
举例来说，上面已经描述了，未选子块的字线WL4到WL6被浮置。然而，在擦除中，擦除禁止电压可以被施加到未选子块的字线WL4到WL6。擦除禁止电压被设置为使得其与第一擦除电压Vers1的电压差不会产生Fowler-Nordheim隧穿。例如，擦除禁止电压可以是高电压。
图19是示出在擦除验证中施加到图15的存储块BLKa_2的电压条件的表。
参照图3、图15和图19，预充电电压Vpre被施加到位线BL1到BL3。例如，预充电电压Vpre可以是电源电压Vcc。
如上面参照图7和图8所描述的，以各个串选择线SSL为单位执行擦除验证。因此，串选择线SSL1到SSL3之一被选择，并且其他线未被选择。
第二串选择线电压Vssl2被施加到被选串选择线SSL。例如，第二串选择线电压Vssl2是导通串选择晶体管SST的电压。例如，第二串选择线电压Vssl2是电源电压Vcc。
第三串选择线电压Vssl3被施加到未选串选择线SSL。例如，第三串选择线电压Vssl3是使串选择晶体管SST截止的电压。例如，第三串选择线电压Vssl3是地电压Vss。
擦除验证电压Vvfy被施加到被选子块的字线。例如，擦除验证电压Vvfy可以被设置为擦除状态的存储单元所需的阈值电压的上限。例如，擦除验证电压Vvfy可以是地电压Vss。
第一读电压Vread1被施加到未选子块的字线。例如，第一读电压Vread1是不管存储单元MC的逻辑状态为何均导通存储单元MC的电压。例如，第一读电压Vread1是高电压。
第二读电压Vread2被施加到伪字线DWL2。例如，第二读电压Vread2是导通伪存储单元DMC的电压。例如，第二读电压Vread2是高电压。例如，第二读电压Vread2可以具有等于或高于第一读电压Vread1的电平。
第二地选择线电压Vgsl2被施加到地选择线GSL。例如，第二地选择线电压Vgsl2是导通地选择晶体管GST的电压。例如，第二地选择线电压Vgsl2可以是地电压Vss。
公共源极线电压Vcsl被施加到公共源极线CSL。例如，公共源极线电压Vcsl可以是地电压Vss。
图20是示出基于图19的电压条件的存储块BLKa_2的电压移位的时序图。图21是示出基于图20的电压移位的存储块BLKa_2的NAND串NS的截面图。举例来说，示出了与存储块BLKa_2的第一行、第三列的NAND串NS13相对应的截面图。
参照图15、图19到图21，在第一时间t1执行预充电。预充电电压Vpre被施加到位线BL1到BL3。也就是说，预充电电压Vpre被施加到用作第三位线BL3的第二导电材料333。
在第二时间t2执行显影。以预充电电压充电的位线BL1到BL3被浮置。
第二串选择线电压Vssl2被施加到被选串选择线(例如，SSL1)。也就是说，与被选串选择线SSL1相对应的串选择晶体管SST1被导通。因此，第一行的被选NAND串NS11到NS13电连接到位线BL1到BL3。
第三串选择线电压Vssl3被施加到未选串选择线(例如，SSL2和SSL3)。也就是说，与未选串选择线SSL2和SSL3相对应的串选择晶体管SST2和SST3被截止。因此，第二行和第三行的NAND串NS21到NS23和NS31到NS33与位线BL1到BL3电断开。
擦除验证电压Vvfy被施加到被选第一子块的字线WL1到WL3。在第一子块的第一行的存储单元MC1到MC3当中，阈值电压比擦除验证电压Vvfy高的存储单元被截止。在第一子块的第一行的存储单元MC1到MC3当中，阈值电压比擦除验证电压Vvfy低的存储单元被导通。
第一读电压Vread1被施加到未选第二子块的字线WL4到WL6。因此，未选第二子块的字线WL4到WL6被导通。
第二读电压Vread2被施加到伪字线DWL。因此，伪存储单元DMC被导通。
当第一子块的存储单元MC1到MC3当中与第一行的特定NAND串相对应的所有存储单元MC1到MC3均被导通时，在相应位线BL与公共源极线CSL之间形成沟道。因此，电流从相应位线BL流向公共源极线CSL，相应位线BL的电压从预充电电压Vpre降低。
当第一子块的存储单元MC1到MC3当中与第一行的特定NAND串相对应的存储单元MC1到MC3中的至少一个被截止时，在相应位线BL与公共源极线CSL之间不形成沟道。因此，电流不从相应的位线BL流向公共源极线CSL，相应位线BL的电压保持在预充电电压Vpre。
在第三时间t3执行数据锁存。例如，利用位线BL1到BL3的电压确定擦除通过和擦除失败。
例如，当第一到第三位线BL1到BL3的电压低于预充电电压Vpre时，即，当存储块BLKa_2的被选第一子块的被选第一行的存储单元MC1到MC3的阈值电压低于擦除验证电压Vvfy时，确定为擦除通过。
当第一到第三位线BL1到BL3中的至少一个的电压是预充电电压Vpre时，即，当存储块BLKa_2的被选第一子块的被选第一行的存储单元MC1到MC3中的至少一个的阈值电压高于擦除验证电压Vvfy时，确定为擦除失败。
如上面参照图8所描述的，当从第一行的NAND串NS11到NS13中的至少一个检测到擦除失败时，再次执行上面参照图9到图11描述的擦除。也就是说，当从第一子块的第一行的存储单元MC1到MC3检测到擦除失败时，再次擦除第一子块的存储单元MC1到MC3。
当第一行的NAND串NS11到NS13为擦除通过时，选择下一个串选择线(例如，SSL2)，并且对连接到被选串选择线SSL2的NAND串NS21到NS23的存储单元MC1到MC7进行擦除验证。也就是说，当第一子块的第一行的存储单元MC1到MC3为擦除通过时，对第一子块的其他行(例如，第二行)的存储单元MC1到MC3进行擦除验证。
图22是示出根据本发明构思的实施例的图3的存储块BLKa的电路图BLKa_3。
参照图3和图22，同一行的NAND串NS共用地选择线GSL1、GSL2或GSL3。不同行的NAND串NS分别连接到不同的地选择线GSL1、GSL2和GSL3。
具有相同高度的存储单元MC共用字线。具有不同高度的存储单元MC分别连接到不同的字线。也就是说，第一到第七存储单元MC1到MC7分别连接到第一到第七字线WL1到WL7。
除了提供地选择线GSL1到GSL3之外，如上面参照图7和图8所描述的那样对存储块BLKa_3进行擦除和擦除验证。例如，存储块BLKa_3的存储单元MC1到MC7被擦除，之后以串选择线SSL为单位对擦除的存储单元MC1到MC7进行擦除验证。
除了提供地选择线GSL1到GSL3之外，如上面参照图9到图11描述的那样对存储块BLKa_3进行擦除。例如，串选择线SSL1到SSL3和地选择线GSL1到GSL3被浮置，第一字线擦除电压Vwe1被施加到字线WL1到WL7，并且第一擦除电压Vers1被施加到衬底111。
图23是示出在擦除验证中施加到图22的存储块BLKa_3的电压条件的表。擦除验证中的电压条件与图12的电压条件相同，除了第二地选择线电压Vgsl2被施加到被选地选择线并且第三地选择线电压Vgsl3被施加到未选地选择线。
举例来说，第二地选择线电压Vgsl2是导通地选择晶体管GST的电压。例如，第二地选择线电压Vgsl2可以是电源电压Vcc。
举例来说，第三地选择线电压Vgsl3是导通地选择晶体管GST的电压。例如，第三地选择线电压Vgsl3可以是地电压Vss。
图24是示出基于图23的电压条件的存储块BLKa_3的电压移位的时序图。
参照图3、图22到图24，在第一时间t1执行预充电。预充电电压Vpre被施加到位线BL1到BL3。
在第二时间t2执行显影。位线BL1到BL3被浮置。第二串选择线电压Vssl2被施加到被选串选择线(例如，SSL1)，并且第三串选择线电压Vssl3被施加到未选串选择线(例如，SSL2和SSL3)。
擦除验证电压Vvfy被施加到字线WL1到WL7。
地选择线电压Vgsl2被施加到被选串选择线(例如，SSL1)，并且第三地选择线电压Vgsl3被施加到未选串选择线(例如，SSL2和SSL3)。
公共源极线电压Vcsl被施加到公共源极线CSL。
当被选第一行的特定NAND串的存储单元MC1到MC7的阈值电压低于擦除验证电压Vvfy时，相应位线BL从预充电电压Vpre减小。当被选第一行的特定NAND串的至少一个存储单元MC的阈值电压高于擦除验证电压Vvfy时，相应位线BL保持预充电电压Vpre。
在第三时间t3执行数据锁存。例如，利用位线BL1到BL3的电压确定擦除通过和擦除失败。
例如，当第一到第三位线BL1到BL3的电压低于预充电电压Vpre时，即，当存储块BLKa_3的被选第一行的存储单元MC1到MC7的阈值电压低于擦除验证电压Vvfy时，确定擦除通过。
当第一到第三位线BL1到BL3中的至少一个的电压是预充电电压Vpre时，即，当存储块BLKa_3的被选第一行的存储单元MC1到MC7中的至少一个的阈值电压高于擦除验证电压Vvfy时，确定擦除失败。
如上面参照图8所描述的，当从第一行的NAND串NS11到NS13中的至少一个检测到擦除失败时，再次执行上面参照图9到图11描述的擦除。也就是说，当第一行的NAND串NS11到NS13为擦除通过时，选择下一个串选择线(例如，SSL2)，并且对连接到被选串选择线SSL2的NAND串NS21到NS23的存储单元MC1到MC7进行擦除验证。
举例来说，如上面参照图15到图21所描述的，存储块BLKa_2可以在第二方向上被分成多个子块。可以在子块之间提供伪存储单元DMC和伪字线DWL。在擦除中，如参照图16到图18描述的那样控制被选字线的电压条件和电压移位、未选字线电压条件和电压移位、以及伪字线DWL的电压条件和电压移位。在擦除验证中，如上面参照图19到图21描述的那样控制被选字线的电压条件和电压移位、未选字线电压条件和电压移位、以及伪字线DWL的电压条件和电压移位。
图25是示出根据本发明构思的实施例的图3的存储块BLKa的电路图BLKa_4。与图6的等效电路BLKa_1相比，横向晶体管LTR被附加地提供到存储块BLKa_4的每个NAND串NS。
在每个NAND串NS中，横向晶体管LTR连接在地选择晶体管GST和公共源极线CSL之间。横向横向晶体管LTR的栅极(或控制栅极)与地选择晶体管GST的栅极(或控制栅极)一起连接到地选择线GSL。
如上面参照图3到图6所描述的，具有第一高度的第一导电材料211到213分别对应于第一到第三地选择线GSL1到GSL3。
当特定电压被施加到具有第一高度的第一导电材料211到213时，在表层114邻近第一导电材料211到213的区域中形成沟道。也就是说，在地选择晶体管GST中形成沟道。此外，当特定电压被施加到第一导电材料211到213时，在表层114的邻近第一导电材料211到213的区域中形成沟道。
第一掺杂区311连接到由于第一导电材料211的电压而在衬底111中形成的沟道。由于第一导电材料211的电压而在衬底111中形成的沟道连接到由于第一导电材料211的电压而在表层114中形成的沟道。
同样地，由于第一导电材料211到213的电压而在衬底111中形成沟道。第一到第四掺杂区311到314，通过由于第一导电材料211到213的电压而在衬底111中形成的沟道，连接到在表层114中形成的沟道。
如上面参照图3到图6所描述的，第一到第四掺杂区311到314公共连接以形成公共源极线CSL。存储单元MC1到MC7和公共源极线CSL的沟道，通过由于地选择线GSL的电压而在衬底111中形成的沟道(例如，水平沟道)、以及在表层114中形成的沟道(例如，垂直沟道)，而电连接。
也就是说，在实施例中，在公共源极线CSL与第一存储单元MC1之间，提供由地选择线GSL驱动并且垂直于衬底111的晶体管、以及由地选择线GSL驱动并且平行于衬底111的晶体管。在实施例中，垂直于衬底111的晶体管是地选择晶体管，平行于衬底111的晶体管是横向晶体管LTR。
举例来说，如上面参照图7和图8所描述的，以串选择线SSL1到SSL3为单位擦除存储块BLKa_4，并且以各个串选择线SSL为单位进行擦除验证。
举例来说，如上面参照图15到图21所描述的，存储块BLKa_4可以在第二方向上被分成多个子块。可以在子块之间提供伪存储单元DMC和伪字线DWL。在擦除验证和擦除中，如上面参照图15到图21描述的那样控制被选字线的电压、未选字线的电压、以及伪字线DWL的电压。
举例来说，如上面参照图22到图24所描述的，在存储块BLKa_4中，不同行的地选择晶体管GST可以分别连接到不同的地选择线GSL1到GSL3。在擦除验证和擦除中，如上面参照图22到图24所描述的那样控制地选择线GSL1到GSL3的电压。
图26是示出根据本发明构思的实施例的图3的存储块BLKa的电路图BLKa_5。与参照图6的电路BLKa_1相比，在每个NAND串NS中，在存储单元MC1到MC6与公共源极线CSL之间提供两个地选择晶体管GSTa和GSTb。
具有第一高度的第一导线211到213形成第a个地选择晶体管GSTa，并且具有第二高度的第一导线221到223形成第b个地选择晶体管GSTb。
在同一行的NAND串中，地选择晶体管GSTa和GSTb共用一个地选择线GSL。在不同行的NAND串中，地选择晶体管GSTa和GSTb共用一个地选择线GSL。也就是说，地选择晶体管GSTa和GSTb共同连接到一个地选择线GSL。
举例来说，已经在上面描述了，在每个NAND串NS中提供两个地选择晶体管GSTa和GSTb。也就是说，第一导电材料211到291、212到292以及213到293当中的两层第一导电材料(例如，第一高度和第二高度)形成地选择晶体管GSTa和GSTb。然而，提供给每个NAND串NS的地选择晶体管的数量不局限于此。例如，可以在每个NAND串NS中提供三个或更多个地选择晶体管。
举例来说，如上面参照图7和图8所描述的，以串选择线SSL1到SSL3为单位擦除存储块BLKa_5，并且以各个串选择线SSL为单位进行擦除验证。
在实施例中，如上面参照图15到图21所描述的，存储块BLKa_5可以在第二方向上被分成多个子块。可以在子块之间提供伪存储单元DMC和伪字线DWL。在擦除验证和擦除中，如上面参照图15到图21描述的那样控制被选字线的电压、未选字线的电压、以及伪字线DWL的电压。
在实施例中，如上面参照图22到图24所描述的，在存储块BLKa_5中，不同行的地选择晶体管GST可以分别连接到不同的地选择线GSL1到GSL3。在擦除验证和擦除中，如上面参照图22到图24所描述的那样控制地选择线GSL1到GSL3的电压。
图27是示出根据本发明构思的实施例的图3的存储块BLKa的电路图BLKa_6。与图26的电路BLKa_5相比，在每个NAND串NS中，在存储单元MC1到MC5与位线BL之间提供两个串选择晶体管SSTa和SSTb。
具有第八高度的第一导线281到283形成第a个串选择晶体管SSTa，并且具有第九高度的第一导线291到293形成第b个串选择晶体管SSTb。
在同一行的NAND串中，具有相同高度的串选择晶体管SSTa或SSTb共用一个地选择线GSL。具有不同高度的串选择晶体管SSTa和SSTb分别连接到不同的串选择线。
在第一行的NAND串NS11到NS13中，第a个串选择晶体管SSTa共用第1a个串选择线SSL1a。第b个串选择晶体管SSTb共用第1b个串选择线SSL1b。
在第二行的NAND串NS21到NS23中，第a个串选择晶体管SSTa共用第2a个串选择线SSL2a。第b个串选择晶体管SSTb共用第2b个串选择线SSL2b。
在第三行的NAND串NS31到NS33中，第a个串选择晶体管SSTa共用第3a个串选择线SSL3a。第b个串选择晶体管SSTb共用第3b个串选择线SSL3b。
举例来说，在每个NAND串NS中提供两个串选择晶体管SSTa和SSTb。也就是说，第一导电材料211到291、212到292以及213到293当中的两层第一导电材料(例如，第八高度和第九高度)形成串选择晶体管SSTa和SSTb。然而，提供给每个NAND串NS的串选择晶体管的数量不局限于此。例如，可以在每个NAND串NS中提供三个或更多个串选择晶体管。
举例来说，如上面参照图7和图8所描述的，以串选择线SSL1a、SSL1b、SSL2a、SSL2b、SSL3a和SSL3b为单位擦除存储块BLKa_6，并且以各个串选择线SSL为单位对存储块BLKa_6进行擦除验证。
在实施例中，如上面参照图15到图21所描述的，存储块BLKa_6可以在第二方向上被分成多个子块。可以在子块之间提供伪存储单元DMC和伪字线DWL。在擦除验证和擦除中，如上面参照图15到图21描述的那样控制被选字线的电压、未选字线的电压、以及伪字线DWL的电压。
在实施例中，如上面参照图22到图24所描述的，在存储块BLKa_6中，不同行的地选择晶体管GSTa和GSTb可以分别连接到不同的地选择线GSL1到GSL3。在擦除验证和擦除中，如上面参照图22到图24所描述的那样控制地选择线GSL1到GSL3的电压。
图28是示出根据本发明构思的实施例的图3的存储块BLKa的电路图BLKa_7。与图27的等效电路BLKa_6相比，同一行的NAND串NS的串选择晶体管SSTa和SSTb共用串选择线SSL。
如上面参照图27所描述的，不限制在每个NAND串NS中提供的的串选择晶体管的数量。
在实施例中，如上面参照图7和图8所描述的，以串选择线SSL1到SSL3为单位擦除存储块BLKa_7，并且以各个串选择线SSL为单位对存储块BLKa_7进行擦除验证。
在实施例中，如上面参照图15到图21所描述的，存储块BLKa_7可以在第二方向上被分成多个子块。可以在子块之间提供伪存储单元DMC和伪字线DWL。在擦除验证和擦除中，如上面参照图15到图21描述的那样控制被选字线的电压、未选字线的电压、以及伪字线DWL的电压。
在实施例中，如上面参照图22到图24所描述的，在存储块BLKa_7中，不同行的地选择晶体管GST可以分别连接到不同的地选择线GSL1到GSL3。在擦除验证和擦除中，如上面参照图22到图24所描述的那样控制地选择线GSL1到GSL3的电压。
如上面参照图26到图28所描述的，每个NAND串NS的串选择晶体管SST和地选择晶体管GST的数量可以改变。也就是说，第一导电材料211到291、212到292以及213到293当中用作串选择晶体管SST和地选择晶体管GST的第一导电材料的数量可以改变。
图29是示出根据本发明构思的实施例的图3的存储块BLKa的电路图BLKa_8。与图6的等效电路BLKa_1相比，在每个NAND串NS中，在串选择晶体管SST与存储单元MC1到MC6之间提供伪存储单元DMC。
具有第八高度的第一导线281到283形成伪存储单元DMC。
具有第八高度的第一导线281到283形成伪存储单元DMC。伪存储单元DMC共同连接到伪字线DWL。也就是说，在串选择线SSL1到SSL3与字线WL1到WL6之间提供伪字线DWL。
举例来说，在上面描述了，在每个NAND串NS中，在存储单元MC1到MC6与串选择晶体管SST之间提供一个伪存储单元DMC。然而，在每个NAND串NS中，在存储单元MC1到MC6与串选择晶体管SST之间提供的伪存储单元DMC的数量不受限制。例如，在每个NAND串NS中，可以在存储单元MC1到MC6与串选择晶体管SST之间提供两个或更多个伪存储单元。
根据实施例，在擦除和擦除验证中，如上面参照图15到图21所描述的那样控制伪字线DWL的电压。在擦除中，第一伪字线电压Vdwl1被施加到伪字线DWL。因此，伪存储单元DMC被禁止擦除。在擦除验证中，第二读电压Vread2被施加到伪字线DWL。因此，伪存储单元DMC被导通。
在实施例中，如上面参照图7和图8所描述的，以串选择线SSL1到SSL3为单位擦除存储块BLKa_8，并且以各个串选择线SSL为单位对存储块BLKa_8进行擦除验证。
在实施例中，如上面参照图15到图21所描述的，存储块BLKa_8可以在第二方向上被分成多个子块。可以在子块之间提供伪存储单元DMC和伪字线DWL。在擦除验证和擦除中，如上面参照图15到图21描述的那样控制被选字线的电压、未选字线的电压、以及伪字线DWL的电压。
在实施例中，如上面参照图22到图24所描述的，在存储块BLKa_8中，不同行的地选择晶体管GST可以分别连接到不同的地选择线GSL1到GSL3。在擦除验证和擦除中，如上面参照图22到图24所描述的那样控制地选择线GSL1到GSL3的电压。
如上面参照图26到图28所描述的，串选择晶体管SST的数量和地选择晶体管GST的数量可以改变。
图30是根据本发明构思的实施例的图3的存储块BLKa的电路图BLKa_9。与图6的等效电路BLKa_1相比，在每个NAND串NS中，在地选择晶体管GST与存储单元MC1到MC6之间提供伪存储单元DMC。
具有第二高度的第一导线221到223形成伪存储单元DMC。伪存储单元DMC共同连接到伪字线DWL。也就是说，在地选择线GSL与字线WL1到WL6之间提供伪字线DWL。
在实施例中，在上面描述了，在每个NAND串NS中，在存储单元MC1到MC6与地选择晶体管GST之间提供一个伪存储单元DMC。然而，在每个NAND串NS中，在存储单元MC1到MC6与地选择晶体管GST之间提供的伪存储单元DMC的数量不受限制。例如，在每个NAND串NS中，可以在存储单元MC1到MC6与地选择晶体管GST之间提供两个或更多个伪存储单元。
举例来说，在擦除和擦除验证中，如上面参照图15到图21所描述的那样控制伪字线DWL的电压。在擦除中，第一伪字线电压Vdwl1被施加到伪字线DWL。因此，伪存储单元DMC被禁止擦除。在擦除验证中，第二读电压Vread2被施加到伪字线DWL。因此，伪存储单元DMC被导通。
在实施例中，如上面参照图7和图8所描述的，以串选择线SSL1到SSL3为单位擦除存储块BLKa_9，并且以各个串选择线SSL为单位对存储块BLKa_9进行擦除验证。
在实施例中，如上面参照图15到图21所描述的，存储块BLKa_9可以在第二方向上被分成多个子块。可以在子块之间提供伪存储单元DMC和伪字线DWL。在擦除验证和擦除中，如上面参照图15到图21描述的那样控制被选字线的电压、未选字线的电压、以及伪字线DWL的电压。
在实施例中，如上面参照图22到图24所描述的，在存储块BLKa_9中，不同行的地选择晶体管GST可以分别连接到不同的地选择线GSL1到GSL3。在擦除验证和擦除中，如上面参照图22到图24所描述的那样控制地选择线GSL1到GSL3的电压。
如上面参照图26到图28所描述的，串选择晶体管SST的数量和地选择晶体管GST的数量可以改变。
图31是根据本发明构思的实施例的图3的存储块BLKa的电路图BLKa_10。与图6的等效电路BLKa_1相比，在每个NAND串NS中，在地选择晶体管GST与存储单元MC1到MC5之间提供第一伪存储单元DMC1。
具有第二高度的第一导线221到223形成第一伪存储单元DMC1。第一伪存储单元DMC1共同连接到第一伪字线DWL1。也就是说，在地选择线GSL与字线WL1到WL5之间提供第一伪字线DWL1。
在每个NAND串NS中，在串选择晶体管SST与存储单元MC1到MC5之间提供第二伪存储单元DMC2。
具有第八高度的第一导线281到283形成第二伪存储单元DMC2。第二伪存储单元DMC2共同连接到第二伪字线DWL2。也就是说，在串选择线SSL1到SSL3与字线WL1到WL5之间提供第一伪字线DWL1。
在实施例中，已经描述了，在每个NAND串NS中，在存储单元MC1到MC5与地选择晶体管GST之间提供一个伪存储单元DMC，并且在存储单元MC1到MC5与串选择晶体管SST之间提供一个伪存储单元DMC。然而，在每个NAND串NS中，在存储单元MC1到MC5与地选择晶体管GST之间提供的伪存储单元DMC的数量不受限制。在每个NAND串NS中，在存储单元MC1到MC5与串选择晶体管SST之间提供的伪存储单元DMC的数量不受限制。
例如，在每个NAND串NS中，可以在存储单元MC1到MC5与地选择晶体管GST之间提供两个或更多个伪存储单元。在每个NAND串NS中，可以在存储单元MC1到MC5与串选择晶体管SST之间提供两个或更多个伪存储单元。
根据实施例，在擦除和擦除验证中，如上面参照图15到图21所描述的那样控制第一伪字线DWL1和第二伪字线DWL2的电压。在擦除中，第一伪字线电压Vdwl1被施加到第一伪字线DWL1和第二伪字线DWL2。因此，第一伪存储单元DMC1和第二伪存储单元DMC2被禁止擦除。在擦除验证中，第二读电压Vread2被施加到第一伪字线DWL1和第二伪字线DWL2。因此，第一伪存储单元DMC1和第二伪存储单元DMC2被导通。
在实施例中，如上面参照图7和图8所描述的，以串选择线SSL1到SSL3为单位擦除存储块BLKa_10，并且以各个串选择线SSL为单位对存储块BLKa_10进行擦除验证。
在实施例中，如上面参照图15到图21所描述的，存储块BLKa_10可以在第二方向上被分成多个子块。可以在子块之间提供伪存储单元DMC和伪字线DWL。在擦除验证和擦除中，如上面参照图15到图21描述的那样控制被选字线的电压、未选字线的电压、以及伪字线DWL的电压。
在实施例中，如上面参照图22到图24所描述的，在存储块BLKa_10中，不同行的地选择晶体管GST可以分别连接到不同的地选择线GSL1到GSL3。在擦除验证和擦除中，如上面参照图22到图24所描述的那样控制地选择线GSL1到GSL3的电压。
如上面参照图26到图28所描述的，串选择晶体管SST的数量和地选择晶体管GST的数量可以改变。
图32是示出根据本发明构思的实施例的存储块BLKb的透视图。图33是沿图32的存储块BLKb的II-II’线截取的截面图。
与上面参照图3和图4描述的存储块BLKa相比，在存储块BLKb中，一个柱包括第一子柱113a和第二子柱113b。除了存储块BLKa的柱113被第一子柱113a和第二子柱113b所替代之外，存储块BLKb具有与存储块BLKa基本相同的结构。
参照图32和图33，第一子柱113a被提供到衬底111上。在实施例中，第一子柱113a的表层114a包括P型硅材料。第一子柱113a的表层114a用作第二方向主体。第一子柱113a的内层115a包括绝缘材料。
第二子柱113b被提供到第一子柱113a上。在实施例中，第二子柱113b的表层114b包括P型硅材料。第二子柱113b的表层114b用作第二方向主体。第二子柱113b的内层115b包括绝缘材料。
在实施例中，第一子柱113a的表层114a和第二子柱113b的表层114b连接。例如，如上面参照图32和图33描述的，第一子柱113a的表层114a和第二子柱113b的表层114b通过P型硅垫(silicon pad)SIP连接。
在实施例中，具有与硅垫SIP相对应的高度(即，第五高度)的第一导电材料251到253形成伪字线DWL和伪存储单元DMC。例如，当存储块BLKb在第二方向上被分成多个子块时，其可以相对于与硅垫SIP相对应的高度被分成子块。
在实施例中，存储块BLKb的等效电路可以对应于等效电路BLKa_1、BLKa_2和BLKa_3之一，在上面已经分别参照图6、图15和图22对等效电路BLKa_1、BLKa_2和BLKa_3进行了描述。在实施例中，存储块BLKb的等效电路可以对应于等效电路BLKa_4到BLKa_10之一，在上面已经分别参照图25到图31对等效电路BLKa_4到BLKa_10进行了描述。
如上面参照图7和图8所描述的，存储块BLKb被擦除，之后以各个串选择线SSL为单位对擦除的存储单元MC进行擦除验证。
在实施例中，如上面描述的，柱包括第一子柱113a和第二子柱113b。然而，柱可以包括三个或更多个子柱。
图34是示出根据本发明构思的实施例的存储块BLKc的透视图。存储块BLKc的沿I-I’线截取的截面图与图4的截面图相同。
与上面参照图3和图4描述的存储块BLKa相比，提供了形状为四方形柱(tetragonal pillar)的柱113’。并且，在柱113’之间之间提供绝缘材料101，柱113’被布置为在第一方向上相隔特定距离。在实施例中，绝缘材料101可以在第二方向上延伸并且接触衬底111。
上面参照图3描述的第一导电材料211到291、212到292和213到293可以分别在提供绝缘材料101的区域中被分成第一部分211a到291a、212a到292a和213a到293a以及第二部分211b到291b、212b到292b和213b到293b。
在第一掺杂区311和第二掺杂区312上的区域中，每个柱113’、第一导电材料的第一部分211a到291a以及绝缘层116可以形成一个NAND串NS，并且每个柱113’、第一导电材料的第二部分211b到291b以及绝缘层116可以形成另一个NAND串NS。
在第二掺杂区312和第三掺杂区313上的区域中，每个柱113’、第一导电材料的第一部分212a到292a以及绝缘层116可以形成一个NAND串NS，并且每个柱113’、第一导电材料的第二部分212b到292b以及绝缘层116可以形成另一个NAND串NS。
在第三掺杂区313和第四掺杂区314上的区域中，每个柱113’、第一导电材料的第一部分213a到293a以及绝缘层116可以形成一个NAND串NS，并且每个柱113’、第一导电材料的第二部分213b到293b以及绝缘层116可以形成另一个NAND串NS。
也就是说，通过使用绝缘材料101分割提供到每个柱113’的两侧面的第一导电材料的第一部分211a到291a和第二部分211b到291b，每个柱113’可以形成两个NAND串NS。
如上面参照图3到图6所描述的，第一导电材料的第一部分211a到291a以及第二部分211b到291b、212b到292b和213b到293b分别对应于地选择线GSL、字线WL和串选择线SSL。具有相同高度的字线WL公共连接。
在实施例中，除了NAND串NS的行的数量之外，存储块BLKc的等效电路可以对应于等效电路BLKa_1、BLKa_2和BLKa_3之一，在上面已经分别参照图6、图15和图22对等效电路BLKa_1、BLKa_2和BLKa_3进行了描述。例如，存储块BLKc的等效电路中NAND串NS的行的数量可以是等效电路BLKa_1、BLKa_2和BLKa_3中NAND串NS的行的数量的两倍，在上面已经分别参照图6、图15和图22对等效电路BLKa_1、BLKa_2和BLKa_3进行了描述。
在实施例中，除了NAND串NS的行的数量之外，存储块BLKc的等效电路可以对应于等效电路BLKa_4到BLKa_10之一，在上面已经分别参照图25到图31对等效电路BLKa_4到BLKa_10进行了描述。例如，存储块BLKc的等效电路中NAND串NS的行的数量可以是等效电路BLKa_4到BLKa_10中NAND串NS的行的数量的两倍，在上面已经分别参照图25到图31对等效电路BLKa_4到BLKa_10进行了描述。
如上面参照图7和图8所描述的，存储块BLKc被擦除，之后以各个串选择线SSL为单位对擦除的存储单元MC进行擦除验证。
图35是示出根据本发明构思的实施例的存储块BLKd的透视图。存储块BLKd的沿II-II’线截取的截面图与图33的截面图相同。除了存储块BLKd的柱包括第一子柱113a和第二子柱113b之外，存储块BLKd基本与上面参照图34描述的存储块BLKc相同。
如上面参照图32和图33描述的，在存储块BLKd中，一个柱包括第一子柱113a和第二子柱113b。除了具有四方形柱形的结构之外，第一子柱113a和第二子柱113b分别具有基本与上面参照图32和图33描述的第一子柱113a和第二子柱113b相同的结构。
如上面参照图34所描述的，一个柱113’形成两个NAND串NS。第一导电材料的第一部分211a到291a以及第二部分211b到291b、212b到292b和213b到293b分别对应于地选择线GSL、字线WL和串选择线SSL。具有相同高度的字线WL公共连接。
在实施例中，除了NAND串NS的行的数量之外，存储块BLKd的等效电路可以对应于等效电路BLKa_1、BLKa_2和BLKa_3之一，在上面已经分别参照图6、图15和图22对等效电路BLKa_1、BLKa_2和BLKa_3进行了描述。例如，存储块BLKd的等效电路中NAND串NS的行的数量可以是等效电路BLKa_1、BLKa_2和BLKa_3中NAND串NS的行的数量的两倍，在上面已经分别参照图6、图15和图22对等效电路BLKa_1、BLKa_2和BLKa_3进行了描述。
在实施例中，除了NAND串NS的行的数量之外，存储块BLKd的等效电路可以对应于等效电路BLKa_4到BLKa_10之一，在上面已经分别参照图25到图31对等效电路BLKa_4到BLKa_10进行了描述。例如，存储块BLKd的等效电路中NAND串NS的行的数量可以是等效电路BLKa_4到BLKa_10中NAND串NS的行的数量的两倍，在上面已经分别参照图25到图31对等效电路BLKa_4到BLKa_10进行了描述。
如上面参照图7和图8所描述的，存储块BLKd被擦除，之后以各个串选择线SSL为单位对擦除的存储单元MC进行擦除验证。
在实施例中，已经描述了，柱包括第一子柱113a和第二子柱113b。然而，柱可以包括三个或更多个子柱。
图36是示出根据本发明构思的实施例的存储块BLKe的透视图。图37是沿图36的III-III’线截取的截面图。
参照图33和图34，除了提供板形形状的形成公共源极线CSL的N型掺杂区315之外，存储块BLKe与上面参照图3和图4描述的存储块BLKa具有基本相同的结构。在实施例中，N型掺杂区315可以被提供为N型阱。
如上面参照图3到图6所描述的，第一导电材料211到291、212到292和213到293分别对应于地选择线GSL、字线WL和串选择线SSL。具有相同高度的字线WL公共连接。
在实施例中，存储块BLKe的等效电路可以对应于等效电路BLKa_1、BLKa_2和BLKa_3之一，在上面已经分别参照图6、图15和图22对等效电路BLKa_1、BLKa_2和BLKa_3进行了描述。例如，存储块BLKe的等效电路可以对应于等效电路BLKa_4到BLKa_10之一，在上面已经分别参照图25到图31对等效电路BLKa_4到BLKa_10进行了描述。
如上面参照图7和图8所描述的，存储块BLKe被擦除，之后以各个串选择线SSL为单位对擦除的存储单元MC进行擦除验证。
图38是示出根据本发明构思的实施例的在图36和图37的存储块BLKe的擦除中的电压条件的表。图38示出了当存储块BLKe的等效电路对应于上面参照图6描述的等效电路BLKa_1时的电压条件。
参照图6以及图36到图38，在擦除中串选择晶体管SSL1到SSL3被浮置。字线WL1到WL7被浮置，之后他们被驱动到第二字线电压Vwe2。地选择线GSL被驱动到地电压Vss并被浮置。此外，衬底111被驱动到预电压Vpr并被驱动到第二擦除电压Vers2。
图39是示出基于图38的电压条件的图36和图37的存储块BLKe的电压移位的时序图。图40是示出基于图39的电压移位的存储块BLKe的一个NAND串NS的截面图。图40是根据实施例的与存储块BLKa_1的第一行、第三列的NAND串NS13相对应的截面图。
参照图6以及图36到图40，在第一时间t1预电压Vpr被施加到衬底111。在实施例中，衬底111包括P型硅材料，并且掺杂区315包括N型硅材料。衬底111和掺杂区315形成正向偏置条件，因此预电压Vpr通过衬底111传送到掺杂区315。例如，预电压Vpr可以是高电压。
地电压Vss被施加到地选择线GSL。地电压Vss被施加到地选择晶体管GST的栅极(或控制栅极)，并且预电压Vpr被施加到源极。由于预电压Vpr是高电压，因此在地选择晶体管GST中生成热电子。例如，热电子可以由地选择晶体管GST中的栅致漏极泄漏(GIDL)生成。所生成的热电子从掺杂区315传送到用作第二方向主体的表层114。因此，表层114的电压增加。
字线WL1到WL7被浮置。因此，，字线WL1到WL7的电压由于表层114的电压增加所导致的耦合而增加。
串选择线SSL1到SSL3被浮置。因此，串选择线SSL1到SSL3的电压由于表层114的电压增加所导致的耦合而增加。
在第二时间t2第二擦除电压Vers2被施加到衬底111。第二擦除电压Vers2被传送到掺杂区315。
地选择线GSL被浮置。因此，，地选择线GSL的电压由于表层114的电压增加所导致的耦合而增加。例如，地选择线GSL的电压可以增加第四地选择线电压Vgsl4。
由于第二擦除电压Vers2与第四地选择线电压Vgsl4之间的差，在地选择晶体管GST中生成热电子。例如，热电子可以由地选择晶体管GST中的GIDL生成。生成的热电子被注入到表层114中，从而表层114的电压增加。
字线WL1到WL7被浮置。因此，字线WL1到WL7的电压由于表层114的电压增加所导致的耦合而增加。例如，字线WL1到WL7的电压增加到字线电压Vwl。
串选择线SSL1到SSL3被浮置。因此，串选择线SSL1到SSL3的电压由于表层114的电压增加所导致的耦合而增加。例如，串选择线SSL1到SSL3的电压增加第四串选择线电压Vss14。
在第三时间t3，第二字线擦除电压Vew2被施加到字线WL1到WL7。例如，第二字线擦除电压Vew2是低电压。例如，第二字线擦除电压Vew2是地电压Vss。在这种情况下，表层114的电压是高电压。因此，在被选子块的存储单元中产生F-N隧穿。存储块BLKe的存储单元MC1到MC7通过F-N隧穿被擦除。
地选择线GSL的电压具有第四地选择线电压Vgsl4的电平。在实施例中，第四地选择线电压Vgsl4可以是由于表层114的电压增加所导致的耦合而产生的电压。例如，第四地选择线电压Vgsl4可以是高电压。在实施例中，第二地选择线电压Vgsl2的电平被设置成使得在地选择晶体管GST中不产生F-N隧穿。例如，通过控制地选择线GSL被浮置的时间，可以调整第四地选择线电压Vgsl4的电平。因此，地选择晶体管GST被禁止擦除。
串选择线SSL1到SSL3的电压具有第四串选择线电压Vssl4的电平。在实施例中，第四串选择线电压Vssl4可以是由于表层114的增压、因耦合而产生的电压。例如，第四串选择线电压Vssl4可以是高电压。在实施例中，第四串选择线电压Vssl4可以防止在串选择晶体管SST中产生F-N隧穿。因此，串选择晶体管SST被禁止擦除。
当存储块BLKe的等效电路对应于上面参照图6描述的等效电路BLKa_1时，以与上面参照图12到图14描述的擦除验证相同的方案，执行对存储块BLKe的擦除验证。
图41是示出在图36和图37的存储块BLKe的擦除中的电压条件的第二实施例的表。图41示出了当存储块BLKe的等效电路对应于上面参照图15描述的等效电路BLKa_2时的电压条件。举例来说，假定第一子块被选择并且第二子块未被选择。
参照图15、图36、图37和图41，在擦除操作中，串选择线SSL1到SSL3被浮置。未选子块的字线WL4到WL6被浮置。被选子块的字线WL1到WL3被浮置，并被驱动到第二字线擦除电压Vwe2。第二伪字线电压Vdwl2被施加到伪字线DWL。地选择线GSL被驱动到地电压Vss并被浮置。此外，衬底111被驱动到预电压Vpr并被驱动到第二擦除电压Vers2。
图42是示出基于图41的电压条件的图36和图37的存储块BLKe的电压移位的时序图。图43是示出基于图42的电压移位的存储块BLKe的一个NAND串NS的截面图。图40是与存储块BLKa_2的第一行、第三列的NAND串NS13相对应的截面图。
参照图15、图36、图37以及图41到图43，在第一时间t1，预电压Vpr被施加到衬底111。预电压Vpr通过衬底111被传送到掺杂区315。例如，预电压Vpr可以是高电压。
地电压Vss被施加到地选择线GSL。由于预电压Vpr与地电压Vss之间的电压差，在地选择晶体管GST中产生热电子。所生成的热电子被从掺杂区315传送到表层114。因此，表层114的电压增加。
被选子块的字线WL1到WL3与未选子块的字线WL4到WL6被浮置。因此，被选子块的字线WL1到WL3的电压以及未选子块的字线WL4到WL6的电压由于表层114的电压增加所导致的耦合而增加。
第二伪字线电压Vdwl2被施加到伪字线DWL。
串选择线SSL1到SSL3被浮置。因此，串选择线SSL1到SSL3的电压由于表层114的电压增加所导致的耦合而增加。
在第二时间t2，第二擦除电压Vers2被施加到衬底111。第二擦除电压Vers2被传送到掺杂区315。
地选择线GSL被浮置。因此，地选择线GSL的电压由于表层114的电压增加所导致的耦合而增加。例如，地选择线GSL的电压可以增加第四地选择线电压Vgsl4。
由于第二擦除电压Vers2与第四地选择线电压Vgsl4之间的差，在地选择晶体管GST中产生热电子。生成的热电子被注入到表层114中，从而表层114的电压增加。
被选子块的字线WL1到WL3与未选子块的字线WL4到WL6被浮置。因此，被选子块的字线WL1到WL3的电压以及未选子块的字线WL4到WL6的电压由于表层114的电压增加所导致的耦合而增加。例如，被选子块的字线WL1到WL3的电压以及未选子块的字线WL4到WL6的电压增加到字线电压Vwl。
串选择线SSL1到SSL3被浮置。因此，串选择线SSL1到SSL3的电压由于表层114的电压增加所导致的耦合而增加。例如，串选择线SSL1到SSL3的电压增加第四串选择线电压Vss14。
在第三时间t3，第二字线擦除电压Vew2被施加到被选子块的字线WL1到WL3。例如，第二字线擦除电压Vew2是低电压。例如，第二字线擦除电压Vew2是地电压Vss。在这种情况下，表层114的电压是高电压。因此，在被选子块的存储单元中产生F-N隧穿。被选子块的存储单元MC1到MC3通过F-N隧穿被擦除。
未选子块的字线WL4到WL6的电压具有字线电压Vwl的电平。举例来说，字线电压Vwl可以是由于表层114的电压增加所导致的耦合而产生的电压。例如，字线电压Vwl可以是高电压。例如，字线电压Vwl可以防止在未选子块的存储单元MC4到MC6中产生F-N隧穿。因此，未选子块的存储单元MC4到MC6被禁止擦除。
地选择线GSL的电压具有第四地选择线电压Vgsl4的电平。因此，地选择晶体管GST被禁止擦除。
串选择线SSL的电压具有第四串选择线电压Vssl4的电平。因此，串选择晶体管SST被禁止擦除。
在第二时间t2到第三时间t3，伪字线DWL的电压保持为第二伪字线电压Vdwl2。举例来说，第二伪字线电压Vdwl2的电平被设置成使得可以防止在伪存储单元DMC中产生F-N隧穿。因此，伪存储单元DMC被禁止擦除。
在实施例中，第二伪字线电压Vdwl2可以具有第二擦除电压Vers2与第二字线擦除电压Vwe2之间的电平。例如，第二伪字线电压Vdwl2可以具有在字线电压Vwl与第二字线擦除电压Vwe2之间的电平。
在实施例中，在擦除中伪字线DWL可以被浮置。伪字线DWL的电压由于表层114的电压增加所导致的耦合而增加。因此，当伪字线DWL被浮置时，伪存储单元DMC被禁止擦除。
在上述本发明构思的实施例中，上面已经描述了，未选子块的字线WL4到WL6被浮置。然而，也可以将擦除禁止电压施加到未选子块的字线WL4到WL6。擦除禁止电压的电平可以被设置成使得将不防止在未选子块的字线WL4到WL6中产生F-N隧穿。
当存储块BLKe的等效电路对应于上面参照图15描述的等效电路BLKa_2时，以与上面参照图19到图21描述的擦除验证相同的方案，执行对存储块BLKe的擦除验证。
图44是示出根据实施例的存储块BLKf的透视图。图45是沿图44的IV-IV’线截取的截面图。除了存储块BLKf的一个柱包括第一子柱113a和第二子柱113b之外，存储块BLKf与上面参照图36和37描述的存储块BLKe基本相同。
如上面参照图32和图33描述的，在存储块BLKf中，一个柱包括第一子柱113a和第二子柱113b。第一子柱113a和第二子柱113b可以具有与上面参照图32和图33描述的子柱113a和113b基本相同的结构。
如上面参照图36和图37所描述的，可以提供板形形状的形成公共源极线CSL的N型掺杂区315。
在实施例中，存储块BLKf的等效电路可以对应于等效电路BLKa_1、BLKa_2和BLKa_3之一，在上面已经分别参照图6、图15和图22对等效电路BLKa_1、BLKa_2和BLKa_3进行了描述。例如，存储块BLKf的等效电路可以对应于等效电路BLKa_4到BLKa_10之一，在上面已经分别参照图25到图31对等效电路BLKa_4到BLKa_10进行了描述。
如上面参照图7和图8所描述的，存储块BLKf被擦除，之后可以以各个串选择线SSL为单位对擦除的存储单元MC进行擦除验证。
以与上面参照图36到图43描述的方法相同的方法执行对存储块BLKf的擦除和擦除验证。
在实施例中，如上面参照图32和图33所描述的，具有与硅垫SIP相对应的高度(即，第五高度)的第一导电材料251到253可以形成伪字线DWL和伪存储单元DMC。
举例来说，上面已经描述了，柱包括第一子柱113a和第二子柱113b。然而，柱可以包括至少两个子柱。
在上面参照图3到图5、图32到图37、图44到图45描述的存储块BLKa到BLKf中，可以形成柱113或113a和113b，之后可以形成第一导电材料211到291、212到292和213到293。也就是说，第一导电材料211到291、212到292和213到293可以包括不能被蚀刻的金属材料。
图46是示出根据实施例的存储块BLKg的透视图。图47是沿图46的V-V’线截取的截面图。
参照图46和图47，如上面参照图36和图37所描述的，提供板形形状的形成公共源极线CSL的N型掺杂区315。
与上面参照图3和图4描述的存储块BLKa相比，提供板形形状的具有第一高度到第八高度的第一导电材料211p到281p。具有第九高度的第一导电材料291’到293’在第一方向上延伸，并且被提供为在第三方向上相隔特定距离。
柱113’包括绝缘层116’、沟道层114’和内部材料115’。
每个柱113’的表层116’包括绝缘层。柱113’的表层116’像上面参照图5描述的绝缘层116那样存储数据。例如，表层116’可以包括隧穿绝缘层、电荷存储层和阻挡绝缘层。柱113’的中间层114’包括P型硅。柱113’的中间层114’用作第二方向主体。柱113’的内层115’包括绝缘材料。
在实施例中，存储块BLKg的等效电路可以对应于上面参照图6和图15描述的等效电路BLKa_1和BLKa_2之一。在实施例中，存储块BLKg的等效电路可以对应于上面参照图25到图31描述的等效电路BLKa_4到BLKa_10之一。
上面已经描述了，在柱113’的沟道层114’中提供内部材料115’。然而，在柱113’中可以不提供内部材料115’。在这种情况下，提供内部材料115’的空间可以被沟道层114’充电。
如上面参照图7和图8所描述的，存储块BLKg被擦除，之后可以以各个串选择线SSL为单位对擦除的存储单元MC进行擦除验证。
以与上面参照图36到图43描述的方法相同的方法执行对存储块BLKg的擦除和擦除验证。
图48是示出根据本发明构思的实施例的存储块BLKh的透视图。图49是沿图48的VI-VI’线截取的截面图。与上面参照图46和图47描述的存储块BLKg相比，在存储块BLKh中的具有第一高度的第一导电材料211’到213’被提供为在第三方向上相隔特定距离。
在实施例中，存储块BLKh的等效电路可以对应于上面参照图22描述的等效电路BLKa_3。
如上面参照图7和图8所描述的，存储块BLKh被擦除，之后可以以各个串选择线SSL为单位对擦除的存储单元MC进行擦除验证。
以与上面参照图36到图43描述的方法相同的方法执行对存储块BLKh的擦除和擦除验证。
图50是示出根据本发明构思的实施例的存储块BLKi的透视图。图51是沿图50的VII-VII’线截取的截面图。除了存储块BLKi的柱包括第一子柱113a’和第二子柱113b’之外，存储块BLKi与上面参照图46和47描述的存储块BLKg基本相同。
在存储块BLKi中，一个柱包括第一子柱113a’和第二子柱113b’。第一子柱113a’包括绝缘层116a’、沟道层114a’和内部材料115a’。第二子柱113b’包括绝缘层116b’、沟道层114b’和内部材料115b’。
在实施例中，第一子柱113a’的中间层114a’和第二子柱113b’的中间层114b’连接。例如，如图50和图51中示出的，第一子柱113a’的中间层114a’和第二子柱113b’的中间层114b’可以通过P型硅垫SIP连接。
在实施例中，具有与硅垫SIP相对应的高度(即，第五高度)的第一导电材料251p形成伪字线DWL和伪存储单元DMC。
在实施例中，存储块BLKi的等效电路可以对应于以上分别参照图6和图15描述的等效电路BLKa_1和BLKa_2之一。在实施例中，存储块BLKi的等效电路可以对应于以上分别参照图25到图31描述的等效电路BLKa_4到BLKa_10之一。
在实施例中，在第一子柱113a’的沟道层114a’和第二子柱113b’的沟道层114b’中提供内部材料115a’和115b’。然而，也可以不在第一子柱113a’和第二子柱113b’中提供内部材料115a’和115b’。在这种情况下，提供内部材料115’和115b’的空间可以被沟道层114a’和114b’充电。
如上面参照图7和图8所描述的，存储块BLKi被擦除，之后可以以各个串选择线SSL为单位对擦除的存储单元MC进行擦除验证。
以与上面参照图36到图43描述的方法相同的方法执行对存储块BLKi的擦除和擦除验证。
图52是示出根据实施例的存储块BLKj的透视图。图53是沿图52的VIII-VIII’线截取的截面图。与上面参照图50和图51描述的存储块BLKi相比，在存储块BLKj中的具有第一高度的第一导电材料211’到213’被提供为在第三方向上相隔特定距离。
在实施例中，存储块BLKj的等效电路可以对应于上面参照图22描述的等效电路BLKa_3。
如上面参照图7和图8所描述的，存储块BLKj被擦除，之后以各个串选择线SSL为单位对擦除的存储单元MC进行擦除验证。
以与上面参照图36到图43描述的方法相同的方法执行对存储块BLKj的擦除和擦除验证。
图54是示出根据实施例的存储块BLKk的透视图。图55是沿图54的IX-IX’线截取的截面图。
参照图54和图55，在衬底111上提供在第一方向上延伸的第一到第四上字线UW1到UW4。第一到第四上字线UW1到UW4被提供为在第二方向上相隔特定距离。提供在第一方向上相隔特定距离、并且在第二方向上穿过第一到第四上字线UW1到UW4的第一上柱UP1。
在衬底111上提供在第一方向上延伸的第一到第四下字线DW1到DW4。第一到第四下字线DW1到DW4被提供为在第二方向上相隔特定距离。第一到第四下字线DW1到DW4被提供为在第三方向上与第一到第四上字线UW1到UW4相隔特定距离。
提供在第一方向上相隔特定距离、并且在第二方向上穿过第一到第四下字线DW1到DW4的第一下柱DP1。此外，提供在第一方向上相隔特定距离、并且在第二方向上穿过第一到第四下字线DW1到DW4的第二下柱DP2。在实施例中，可以在第二方向上平行地布置第一下柱DP1下柱DP1和第二下柱DP2。例如，第一下柱DP1和第二下柱DP2可以被提供为在第三方向上相隔特定距离。
在衬底111上提供在第一方向上延伸的第五到第八上字线UW5到UW8。第五到第八上字线UW5到UW8被提供为在第二方向上相隔特定距离。提供在第一方向上相隔特定距离、并且在第二方向上穿过第五到第八上字线UW5到UW8的第二上柱UP2。
在第一下柱DP1和第二下柱DP2的上方部分上提供在第一方向上延伸的公共源极线CSL。公共源极线CSL可以包括N型硅材料。当公共源极线CSL以没有诸如N型或P型的导电类型的导电材料形成时，可以在公共源极线CSL与第一下柱DP1和第二下柱DP2之间附加地提供N型源极。例如，第一下柱DP1和第二下柱DP2的区域当中的邻近公共源极线CSL的区域可以以N型掺杂，并且可以用作源极。公共源极线CSL以及第一下柱DP1和第二下柱DP2可以分别通过接触插塞连接。在这种情况下，接触插塞可以被以N型掺杂，并且可以用作源极。
分别在第一上柱UP1和第二上柱UP2的上方部分上提供漏极320。漏极320可以包括N型硅材料。在漏极320的部分上，提供在第三方向上延伸的多个位线BL1到BL3。例如，位线BL1到BL3可以被提供为在第一方向上相隔特定距离。在第三方向上提供的第一上柱UP1和第二上柱UP2共同连接到相同的位线。位线BL1到BL3可以包括金属。位线BL1到BL3与漏极320可以通过接触插塞连接。
第一上柱UP1和第二上柱UP2中的每一个包括表层116”和内层114”。第一下柱DP1和第二下柱DP2中的每一个包括表层116”和内层114”。如上面参照图47和图48描述的，第一上柱UP1和第二上柱UP2以及第一下柱DP1和第二下柱DP2的表层116”包括阻挡绝缘层、电荷存储层和隧穿绝缘层。
隧穿绝缘层可以包括热氧化物层。电荷存储层可以包括氮化物层或金属氧化物层(例如，铝氧化物层或铪氧化物层)。阻挡绝缘层可以由单层或多层形成。阻挡绝缘层可以是介电常数高于电荷存储层和隧穿绝缘层的高介电层(例如，铝氧化物层或铪氧化物层)。阻挡绝缘层、电荷存储层和隧穿绝缘层可以形成ONO。
第一上柱UP1和第二上柱UP2以及第一下柱DP1和第二下柱DP2的内层114”可以包括P型硅材料。第一上柱UP1和第二上柱UP2以及第一下柱DP1和第二下柱DP2的内层114”可以用作第二方向主体。
第一上柱UP1和第一下柱DP1通过第一管道接触件(pipe contact)PC1连接。举例来说，第一上柱UP1和第一下柱DP1的表层116”通过第一管道接触件PC1的表层连接。第一管道接触件PC1的表层可以包括与第一上柱UP1和第一下柱DP1的表层116”相同的材料。
第一上柱UP1和第一下柱DP1的内层114”通过第一管道接触件PC1的内层连接。第一管道接触件PC1的内层可以包括与第一上柱UP1和第一下柱DP1的内层114”相同的材料。
也就是说，第一上柱UP1与第一到第四上字线UW1到UW4形成第一上串，并且第一下柱DP1与第一到第四下字线DW1到DW4形成第一下串。第一上串和第一下串分别通过第一管道接触件PC1连接。漏极320和位线BL1到BL3连接到第一上串的一端。共源线CSL连接到第一下串的一端。也就是说，第一上串和第一下串形成连接在位线BL1到BL3与公共源极线CSL之间的多个NAND串NS。
同样地，第二上柱UP2与第五到第八上字线UW5到UW8形成第二上串，并且第二下柱DP2和第一到第四下字线DW1到DW4形成第二下串。第二上串和第二下串分别通过第二管道接触件PC2连接。漏极320和位线BL1到BL3连接到第二上串的一端。公共源极线CSL连接到第二下串的一端。也就是说，第二上串和第二下串形成连接在位线BL1到BL3与公共源极线CSL之间的多个NAND串NS。
为了分别在第一管道接触件PC1和第二管道接触件PC2中的主体114”中形成沟道，可以提供第一管道接触件栅极和第二管道接触件栅极。可以在第一管道接触件PC1和第二管道接触件PC2的表面上提供第一管道接触件栅极和第二管道接触件栅极。
除了八个晶体管被提供到一个串并且两个串分别连接到第一到第三位线BL1到BL3之外，举例来说，存储块BLKk的等效电路可以对应于上面参照图6、图15以及图25到图31描述的等效电路BLKa_1、BLKa_2以及BLKa_4到BLKa_10之一。
如上面参照图7和图8所描述的，存储块BLKk被擦除，之后以各个串选择线SSL为单位对擦除的存储单元MC进行擦除验证。
以与上面参照图36到图43描述的方法相同的方法执行对存储块BLKk的擦除和擦除验证。
图56是示出根据实施例的存储块BLKl的透视图。图57是沿图56的X-X’线截取的截面图。与上面参照图54和55描述的存储块BLKz相比，在存储块BLKl中，第一下字线被分成第一部分DW1a和第二部分DW1b。第一部分DW1a第二部分DW1b被提供为在第三方向上相隔特定距离。
与第一上柱UP1一起形成NAND串NS的第一下柱DP1穿过第一下字线的第一部分DW1a。与第二上柱UP2一起形成NAND串NS的第二下柱DP2穿过第一下字线的第二部分DW1b。
除了向一个串提供八个晶体管以及两个串分别连接到第一到第三位线BL1到BL3之外，举例来说，存储块BLKl的等效电路可以对应于上面参照图22描述的等效电路BLKa_3。
如上面参照图7和图8所描述的，存储块BLKl被擦除，之后可以以各个串选择线SSL为单位对擦除的存储单元MC进行擦除验证。
以与上面参照图36到图43描述的方法相同的方法执行对存储块BLKl的擦除和擦除验证。
在上面参照图46到图57描述的存储块BLKg到BLKl中，可以形成第一导电材料211p到281p和291’到293’或211’到213’、221p到281p以及291’到293’，然后可以形成柱113’或113a’到113b’。也就是说，第一导电材料211p到281p以及291’到293’或211’到213’、221p到281p以及291’到293’可以包括能够被蚀刻的导电材料。
图58是示出根据本发明构思的实施例的非易失性存储器件100’的框图。除了控制逻辑180之外，非易失性存储器件100’具有与上面参照图1描述的非易失性存储器件100相同的结构。
控制逻辑180连接到地址译码器120、读写电路130、通过/失败检查单元140以及数据输入/输出电路150。控制逻辑180控制非易失性存储器件100’的总体操作。控制逻辑180响应于从外部传送的控制信号CTRL而操作。
控制逻辑180包括擦除控制单元181、串选择线地址锁存器183(以下简称为SSL锁存器)和擦除计数器185。擦除控制单元181控制非易失性存储器件100’的擦除操作。例如，非易失性存储器件100’的擦除操作包括擦除和擦除验证。根据擦除控制单元181的控制在存储单元阵列110的被选存储块中执行擦除和擦除验证。
擦除控制单元181控制地址译码器120、读写电路130和电压生成单元160，以使存储单元阵列110的被选存储块被擦除。擦除控制单元181控制地址译码器120、读写电路130以及电压生成单元160，以便对存储单元阵列110的被选存储块进行擦除验证。例如，擦除控制单元181基于存储在擦除计数器185中的信息控制擦除。例如，擦除控制单元181基于存储在SSL锁存器183中的信息控制擦除验证。
擦除控制单元181基于通过/失败检查单元140的输出识别擦除通过或擦除失败。擦除控制单元181根据擦除通过或擦除失败控制连续的擦除或擦除验证。
SSL锁存器183存储串选择线SSL的地址。例如，根据擦除控制单元181的控制，SSL锁存器183的计数值存储与擦除失败的存储单元相对应的串选择线SSL的地址。例如，根据擦除控制单元181的控制，SSL锁存器183的计数值存储与擦除通过的存储单元相对应的串选择线SSL的地址。
擦除计数器185的计数值(以下简称为擦除计数)对应于存储单元阵列110的特定存储块在擦除操作中被擦除的次数。例如，擦除计数对应于在擦除操作中擦除电压Vers被施加到特定存储块的次数。例如，擦除计数对应于在ISPE中擦除电压(或擦除脉冲)被施加到特定存储块的次数。
如上面参照图7所描述的，非易失性存储器件100’以存储块BLK为单位擦除存储单元MC，并且以各个串选择线SSL为单位对擦除的存储单元MC进行擦除验证。
图59和图60是示出根据本发明构思的实施例的图58的非易失性存储器件100’的操作方法的流程图。
参照图58到图60，在操作S305接收擦除命令和地址。例如，接收的地址对应于至少两个串选择线SSL。
在操作S311重置SSL锁存器183和擦除计数。例如，擦除控制单元181删除存储在SSL锁存器183中的信息，并且其被初始化。
在操作S313，擦除与接收的地址相对应的存储单元MC。举例来说，擦除控制单元181控制地址译码器120和电压生成单元160，以使存储单元阵列110的被选存储块BLK被擦除。例如，可以以与上面参照图1的非易失性存储器件100描述的擦除方法相同地执行对存储块BLK的擦除。
在操作S315选择第一串选择线SSL1。例如，可以选择与擦除的存储单元MC相对应的串选择线SSL1到SSL3中的第一串选择线SSL1。
在操作S317，对与被选串选择线SSL1相对应的存储单元MC进行擦除验证。例如，可以以与上面参照图1的非易失性存储器件100描述的擦除验证方法相同地执行擦除验证。
在操作S319确定是否擦除失败。当经擦除验证的存储单元MC被确定为擦除失败时，执行操作S323。在操作S323，被选串选择线SSL的地址被存储在SSL锁存器183中。当第一串选择线SSL1被选择时，第一串选择线SSL1的地址被存储在SSL锁存器183中。随后，执行操作S325。当擦除验证的存储单元MC被确定为擦除通过时，执行操作S325。
在操作S325确定被选串选择线SSL是否是最后的串选择线SSL。当被选串选择线SSL不是最后的串选择线SSL时，在操作S321选择下一个串选择线SSL。随后，再次执行操作S317到S323。当被选串选择线SSL是最后的串选择线SSL时，执行操作S327。
也就是说，当执行操作S315到S325时，以各个串选择线SSL为单位对擦除的存储单元MC进行擦除验证。与擦除的存储单元MC中的擦除失败的存储单元MC相对应的串选择线SSL的地址被存储在SSL锁存器183中。
在操作S327，确定串选择线SSL的地址是否被存储在SSL锁存器183中。也就是说，确定是否存在擦除验证结果为擦除失败的存储单元MC。当不存在擦除失败的存储单元MC时，即，当SSL锁存器183中未存储串选择线SSL的地址时，在操作S349完成擦除操作。
当串选择线SSL的地址存储在SSL锁存器183中时，即，当存在擦除失败的存储单元MC时，在操作S329对擦除计数向上计数。
在操作S331调整擦除电压Vers。例如，增加擦除电压Vers的电平。例如，电压生成单元160根据擦除控制单元181的控制增加擦除电压Vers的电平。
在操作S333擦除存储块BLK。例如，利用具有调整后的电平的擦除电压Vers再次擦除被选存储块BLK。
在操作S335从SSL锁存器183中选择第一串选择线SSL。例如，可以选择与存储在SSL锁存器183中的串选择线SSL的地址当中的第一地址相对应的串选择线SSL。也就是说，可以选择与擦除失败的存储单元MC相对应的串选择线SSL当中的第一串选择线SSL。
在操作S377，对与被选串选择线SSL相对应的存储单元进行擦除验证。
在操作S339确定擦除通过。当经擦除验证的存储单元MC被确定为擦除通过时，在操作S343从SSL锁存器183中删除被选串选择线SSL的地址。随后，执行操作S345。当经擦除验证的存储单元MC被确定为擦除失败时，省略操作S343，执行操作S345。
在操作S345确定被选串选择线SSL是否是最后的串选择线SSL。例如，确定被选串选择线SSL是否与存储在SSL锁存器183中的串选择线SSL的地址当中的最后的地址相对应。
当被选串选择线SSL不是最后的串选择线SSL时，在操作S341从SSL锁存器341中选择下一个串选择线SSL。随后，再次执行操作S337到S343。
当被选串选择线SSL是最后的串选择线SSL时，执行操作S347。
当执行操作S335到S345时，以各个串选择线SSL为单位，对与存储在SSL锁存器183中的串选择线SSL的地址相对应的存储单元MC进行擦除验证。此外，与擦除失败的存储单元MC相对应的串选择线SSL的地址被存储在SSL锁存器183中。
在操作S347确定SSL锁存器183是否存储串选择线SSL的地址。也就是说，确定是否存在擦除失败的存储单元MC。
当不存在擦除失败的存储单元MC时，即，当SSL锁存器183未存储串选择线SSL的地址时，在操作S349擦除操作完成。当存在擦除失败的存储单元MC时，即，当SSL锁存器183存储了串选择线SSL的地址时，执行操作S351。
在操作S351确定擦除计数是否达到最大值。当擦除计数未达到最大值时，再次执行操作S329到S347。当擦除计数达到最大值时，在操作S353执行错误报告。擦除操作结束。
如上所述，根据擦除控制单元181的控制擦除存储块BLK，并且以各个串选择线SSL为单位对擦除的存储单元MC进行擦除验证。与被确定为擦除失败的存储单元MC相对应的串选择线SSL的地址被存储在SSL锁存器183中。重复擦除和擦除验证，直到不存在存储在SSL锁存器183中的串选择线SSL地址或擦除计数达到最大值为止。
擦除通过和擦除失败的标准可以根据与非易失性存储器件100一起使用的电子设备而改变。例如，当具有n比特纠错功能的设备与非易失性存储器件100’一起使用时，在擦除验证中产生的小于(或等于)n比特的失败比特可以忽略。也就是说，即使在擦除验证中检测到小于(或等于)n比特的失败比特时，也可以确定擦除通过。
图61是示出根据实施例的图58的非易失性存储器件100’的操作方法的流程图。参照图58和图61，在操作S405接收擦除命令和地址。例如，接收的地址对应于至少两个串选择线SSL。
在操作S410设置SSL锁存器183并重置擦除计数。例如，SSL锁存器183被控制为存储与接收的地址相对应的至少两个串选择线SSL的地址。例如，根据擦除控制单元181的控制，SSL锁存器183存储与接收的地址相对应的存储块BLK的串选择线SSL的地址。此外，根据擦除控制单元181的控制初始化擦除计数器185。
在操作S415，擦除与接收的地址相对应的存储单元MC。例如，擦除被选存储块BLK。例如，擦除控制单元181控制地址译码器120和电压生成单元160，以使被选存储块BLK被擦除。可以以与上面参照图1描述的擦除非易失性存储器件100相同的方法执行对非易失性存储器件100’的擦除。
在操作S420从SSL锁存器183中选择第一串选择线SSL1。例如，可以选择与存储在SSL锁存器183中的串选择线SSL的地址当中的第一地址相对应的串选择线SSL。
在操作S425，对与被选串选择线SSL1相对应的存储单元MC进行擦除验证。例如，擦除控制单元181控制地址译码器120、读写电路130和电压生成单元160，以便对与被选串选择线SSL相对应的存储单元MC进行擦除验证。可以以与上面参照图1描述的擦除验证非易失性存储器件100相同的方法，执行对非易失性存储器件100’的擦除验证。
在操作S430确定经擦除验证的存储单元MC是否擦除通过。当经擦除验证的存储单元MC被确定为擦除通过时，在操作S440从SSL锁存器183中删除被选串选择线SSL的地址。随后，执行操作S445。当经擦除验证的存储单元MC被确定为擦除失败时，省略操作S440，执行操作S445。
在操作S445确定是否是最后的串选择线SSL。例如，确定被选串选择线SSL是否是存储在SSL锁存器183中的串选择线SSL的地址当中的最后的地址。当被选串选择线SSL不是最后的串选择线SSL时，在操作S435从SSL锁存器183中选择下一个串选择线SSL。随后，再次执行操作S425到S445。当被选串选择线SSL是最后的串选择线SSL时，执行操作S450。
当执行操作S420到S445时，以各个串选择线SSL为单位对擦除的存储单元MC进行擦除验证。从SSL锁存器183中删除与被确定为擦除通过的存储单元MC相对应的串选择线SSL的地址。也就是说，SSL锁存器183存储与擦除的存储单元MC中擦除失败的存储单元MC相对应的串选择线SSL的地址。
在操作S450，确定SSL锁存器183中是否存储了串选择线SSL的地址。也就是说，确定是否存在被确定为擦除失败的存储单元MC。
当不存在擦除失败的存储单元MC时，即，当在SSL锁存器183中未存储串选择线SSL的地址时，在操作S445擦除操作完成。当存在擦除失败的存储单元MC时，即，当SSL锁存器183中存储有串选择线SSL的地址时，执行操作S460。
在操作S460确定擦除计数是否达到最大值。当擦除计数达到最大值时，在操作S475执行错误报告。擦除操作结束。
当擦除计数未达到最大值时，在操作S465，对其向上计数。此外，在操作S470调整擦除电压Vers。例如，增加擦除电压Vers的电平。例如，电压生成单元160根据擦除控制单元181的控制增加擦除电压Vers的电平。
如上所述，擦除被选存储块BLK，并以各个串选择线SSL为单位对擦除的存储单元MC进行擦除验证。重复擦除和擦除验证，直到存储单元MC擦除通过或擦除计数达到最大值为止。
擦除通过和擦除失败的标准可以根据与非易失性存储器件100一起使用的电子设备而改变。例如，当具有n比特纠错功能的设备与非易失性存储器件100’一起使用时，在擦除验证中产生的小于(或等于)n比特的失败比特可以忽略。也就是说，即使在擦除验证中检测到小于(或等于)n比特的失败比特时，也可以确定擦除通过。
图62是示出上面参照图1或图58描述的非易失性存储器件100或100’的结构的透视图。
参照图62，非易失性存储器件100或100’包括三维存储单元阵列110和平面(planar)外围电路120、130、140、150、160和170或180。
如上面参照图2到图57所描述的，存储单元阵列110包括在与衬底111交叉的方向上堆叠的存储单元。也就是说，存储单元阵列110具有三维结构，其中存储单元以三维结构排列。
另一方面，以提供到衬底11上的单层的元件(element)配置平面外围电路120、130、140、150、160和170或180。也就是说，以具有平面结构的元件配置平面外围电路120、130、140、150、160和170或180。
在实施例中，平面外围电路120、130、140、150、160和170或180被提供到三维存储单元阵列110的一侧。然而，三维存储单元阵列110与平面外围电路120、130、140、150、160和170或180之间的位置关系和数量不局限于此。
例如，平面外围电路120、130、140、150、160和170或180可以被提供到三维存储单元阵列110的至少两侧。并且，可以提供至少两个三维存储单元阵列110，并且平面外围电路120、130、140、150、160和170或180可以被提供到所述至少两个三维存储单元阵列110中的每一个的至少一侧。
图63是示出根据本发明构思的实施例的存储系统1000的框图。
参照图63，根据本发明构思的实施例的存储系统1000包括非易失性存储器件1100和控制器1200。
非易失性存储器件1100具有与上面参照图1描述的非易失性存储器件100或上面参照图58描述的非易失性存储器件100’相同的结构，并且其与非易失性存储器件100或非易失性存储器件100’相同地操作。也就是说，非易失性存储器件1100擦除被选存储块BLK，并以各个串选择线SSL为单位对擦除的存储单元MC进行擦除验证。
控制器1200连接到主机和非易失性存储器件1100。响应于来自主机的请求，控制器1200存取非易失性存储器件1100。例如，控制器1200控制非易失性存储器件1100的读操作、写操作、擦除操作和后台操作。控制器1200提供在非易失性存储器件1100与主机之间的接口。控制器1200驱动用于控制非易失性存储器件1100的固件。
在实施例中，如上面参照图1和图58描述的，控制器1200向非易失性存储器件1100提供控制信号CTRL和地址ADDR。此外，控制器1200与非易失性存储器件1100交换数据DATA。
在实施例中，控制器1200向非易失性存储器件1100提供擦除命令和地址。响应于从控制器1200提供的擦除命令和地址，非易失性存储器件1100以根据本发明构思的实施例的操作方法执行擦除和擦除验证。例如，非易失性存储器件1100擦除与接收的地址相对应的存储单元MC，并以各个串选择线SSL为单位对擦除的存储单元MC进行擦除验证。
非易失性存储器件1100将擦除操作的结果发送到控制器1200。例如，当与接收的地址相对应的存储单元MC擦除通过时，非易失性存储器件1100可以向控制器1200提供指示擦除通过的信号。当在与接收的地址相对应的存储单元MC擦除通过之前擦除计数达到最大值时，非易失性存储器件1100向控制器1200提供错误报告。
在实施例中，控制器1200还可以包括RAM、处理单元、主机接口和存储器接口。RAM被用作处理单元的工作存储器、非易失性存储器件1100与主机之间的高速缓冲存储器、以及非易失性存储器件1100与主机之间的缓冲存储器中的至少一个。处理单元控制控制器1200的总体操作。
主机接口包括用于主机与控制器1200之间的数据交换的协议。举例来说，控制器1200通过多种接口协议中的至少一种与外部设备(例如，主机)通信，所述多种接口协议诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互联(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型组件小型接口(SCSI)协议、增强型小磁盘接口(ESDI)协议和集成驱动器电子电路(IDE)协议。存储器接口与非易失性存储器件1100接口。例如，存储器接口包括NAND(与非)接口或NOR(或非)接口。
存储系统1000还可以包括纠错块。纠错块利用纠错码(ECC)检测和纠正从非易失性存储器件1100读取的数据的错误。举例来说，纠错块被作为控制器1200的元件提供。纠错块可以作为非易失性存储器件1100的元件提供。
控制器1200和非易失性存储器件1100可以集成为一个半导体器件。举例来说，控制器1200和非易失性存储器件1100可以集成为一个半导体器件，以构成存储卡。例如，控制器1200和非易失性存储器件1100被集成为一个半导体器件，以构成存储卡，诸如PC卡(个人计算机存储卡国际协会(Personal Computer Memory Card International Association)，PCMCIA)、紧凑型闪存卡(compact flash card，CF)，智能媒体卡(SM、SMC)、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)和通用闪速存储器件(UFS)。
控制器120和非易失性存储器件1100集成为一个半导体器件，以构成半导体驱动器(固态驱动器(Solid State Drive，SSD))。半导体驱动器(SSD)包括用于在半导体存储器中存储数据的存储单元。当存储系统1000被用作半导体驱动器(SSD)时，可以显著提高连接到该存储系统1000的主机的操作速度。
再例如，存储系统1000被提供作为电子设备的各种元件之一，所述电子设备诸如计算机、超移动PC(Ultra Mobile PC，UMPC)、工作站、上网本(net-book)、个人数字助理(PDA)、便携式计算机、上网板(web tablet)、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航设备、黑匣子、数码相机、数字多媒体广播(DMB)播放器、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、用于在无线环境下发送/接收信息的设备、配置家庭网络的各种电子设备之一、配置计算机网络的各种电子设备之一、配置车联网(telematics network)的各种电子设备之一、RFID器件以及配置计算系统的各种元件之一。
非易失性存储器件1100或存储系统1000可以以各种类型的封装来实现。例如，非易失性存储器件1100或存储系统1000可以以如下封装类型来实现，从而被安装，所述封装类型诸如层叠封装(Package on Package，PoP)、球栅阵列(Ball grid array，BGA)、芯片尺寸封装(Chip scale package，CSP)、塑料带引线芯片载体(Plastic Leaded Chip Carrier，PLCC)、塑料双列直插封装(Plastic Dual In-Line Package，PDIP)、叠片内裸片封装(Die in Waffle Pack，DIWP)、晶圆内裸片形式(Die in Wafer Form，DIWF)、板上芯片(Chip OnBoard，COB)、陶瓷双列直插封装(Ceramic Dual In-Line Package，CERDIP)、塑料标准四边扁平封装(Metric Quad Flat Pack，MQFP)、薄型四边扁平封装(Thin Quad FlatPack，TQFP)、小外型封装(Small Outline Package，SOP)、缩小外型封装(Shrink Small Outline Package，SSOP)、薄型小尺寸封装(ThinSmall Outline Package，TSOP)、薄型四边扁平封装(Thin QuadFlatPack，TQFP)、系统级封装(System In Package，SIP)、多芯片封装(Multi ChipPackage，MCP)、晶圆级堆叠封装(Wafer Level Stack Package，WLSP)、晶圆内裸片形式(Die in Wafer Form，DIWF)、叠片上裸片实现(Die On WafflePackage，DOWP)、晶圆级结构封装(Wafer-level Fabricated Package，WFP)和晶圆级处理堆叠封装(Wafer-Level Processed Stack Package，WSP)。
图64是根据本发明构思的实施例的存储系统的框图。
参照图64，存储系统2000包括非易失性存储器件2100和控制器2200。非易失性存储器件2100包括多个非易失性存储器芯片。多个非易失性存储器芯片被分成多个组。每组非易失性存储器芯片通过公共通道与控制器2200通信。举例来说，示出了多个非易失性存储器芯片通过第一通道CH1到第k通道CHk与控制器2200通信。
每个非易失性存储器芯片具有与上面参照图1描述的非易失性存储器件100或上面参照图58描述的非易失性存储器件100’相同的结构，并且其与非易失性存储器件100或非易失性存储器件100’相同地操作。也就是说，每个非易失性存储器芯片擦除被选存储块BLK，并以各个串选择线SSL为单位对擦除的存储单元MC进行擦除验证。
在图64中，多个非易失性存储器芯片连接到一个通道。然而，也可以修改存储系统2000以使一个非易失性存储器芯片可以连接到一个通道。
图65是根据本发明构思的实施例的计算系统的框图。
参照图65，计算系统3000包括中央处理单元(CPU)3100、RAM 3200、用户接口3300、电源3400和存储系统2000。
存储系统2000通过系统总线3500电连接到CPU 3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的或由CPU 3100处理的数据可以存储在存储系统2000中。
在图65中，示出了非易失性存储器件2100通过控制器2200连接到系统总线3500。然而，非易失性存储器件2100可以直接连接到系统总线3500。
在图65中，示出了提供上面参照图64描述的存储系统2000。然而，也可以将存储系统2000替代为上面参照图63描述的存储系统1000。
计算系统3000可以包括所有在上面分别参照图63和图64描述的存储系统1000和2000。
在上面描述的本发明构思的实施例中，基于串选择线和字线描述了重置存储地址的锁存器的操作以及删除存储在锁存器中的地址的操作。重置的锁存器不局限于具有特定值。在实施例中，如果重置的锁存器未存储地址，则重置的锁存器可以被应用为具有不同的逻辑值。同样地，当从锁存器中删除特定地址时，从中删除地址的存储区域的逻辑值不受限制。
根据本发明构思的实施例，在擦除操作中执行擦除(例如，ISPE)和擦除验证。因此，提供具有增强的可靠性的非易失性存储器件、其操作方法以及包括该非易失性存储器件的存储系统。
尽管已经参照附图描述了本发明的示范性实施例，但应当理解，本发明不局限于那些具体的实施例，本领域普通技术人员可以在其中进行各种改变和修改而不偏离本发明的范围和精神。所有这些改变和修改都应包括在所附权利要求所限定的本发明的范围之内。

Claims (26)

1.一种操作非易失性存储器件的方法，所述方法包括：
对与多个串选择线SSL相关联的存储单元执行擦除操作，所述与多个串选择线SSL相关联的存储单元构成存储块；
在验证对与第一串选择线SSL相关联的第一存储单元的擦除操作之后，验证对与第二串选择线SSL相关联的第二存储单元的擦除操作；
在擦除操作之前重置串选择线SSL计数和擦除计数；以及
在验证对与第一串选择线SSL相关联的第一存储单元的擦除操作通过时，在验证对与第二串选择线SSL相关联的第二存储单元的擦除操作之前，对串选择线SSL计数向上计数。
2.如权利要求1所述的方法，其中，验证对第一存储单元和第二存储单元的擦除操作包括：从各个存储单元识别擦除通过或擦除失败。
3.一种操作非易失性存储器件的方法，所述方法包括：
对与多个串选择线SSL相关联的存储单元执行擦除操作，所述与多个串选择线SSL相关联的存储单元构成存储块；
在验证对与第一串选择线SSL相关联的第一存储单元的擦除操作之后，验证对与第二串选择线SSL相关联的第二存储单元的擦除操作；
在擦除操作之前重置串选择线SSL计数和擦除计数；以及
在验证对与第一串选择线SSL相关联的第一存储单元的擦除操作失败时对擦除计数向上计数，并调整用于擦除存储块的擦除电压。
4.如权利要求3所述的方法，还包括：当擦除计数达到预设值时执行错误报告。
5.如权利要求3所述的方法，其中，非易失性存储器件的存储单元在与存储单元布置于其上的衬底的长轴垂直的方向上堆叠。
6.一种操作非易失性存储器件的方法，所述方法包括：
对与多个串选择线SSL相关联的存储单元执行擦除操作，所述与多个串选择线SSL相关联的存储单元构成存储块；
在验证对与第一串选择线SSL相关联的第一存储单元的擦除操作之后，验证对与第二串选择线SSL相关联的第二存储单元的擦除操作；以及，
在擦除操作之前重置串选择线SSL锁存器和擦除计数。
7.如权利要求6所述的方法，还包括：当验证对与第一串选择线SSL相关联的第一存储单元的擦除操作失败时，将第一串选择线SSL的地址存储到串选择线SSL锁存器中。
8.如权利要求7所述的方法，还包括：在完成验证对与所述多个串选择线SSL相关联的存储单元的擦除操作之后，当串选择线SSL锁存器存储第一串选择线SSL的地址时，向上计数所述擦除计数，并调整用于擦除存储块的擦除电压。
9.如权利要求8所述的方法，还包括：验证对与第一串选择线SSL相关联的第一存储单元的擦除操作。
10.如权利要求9所述的方法，还包括：当验证对与第一串选择线SSL相关联的第一存储单元的擦除操作通过时，从串选择线SSL锁存器中删除第一串选择线SSL的地址。
11.一种操作非易失性存储器件的方法，所述方法包括：
对与多个串选择线SSL相关联的存储单元执行擦除操作，所述与多个串选择线SSL相关联的存储单元构成存储块；
在验证对与第一串选择线SSL相关联的第一存储单元的擦除操作之后，验证对与第二串选择线SSL相关联的第二存储单元的擦除操作；以及
在擦除操作之前设置串选择线SSL锁存器并重置擦除计数。
12.如权利要求11所述的方法，还包括：当验证对与第一串选择线SSL相关联的第一存储单元的擦除操作通过时，从串选择线SSL锁存器中删除第一串选择线SSL的地址。
13.如权利要求12所述的方法，还包括：在完成验证对与所述多个串选择线SSL相关联的存储单元的擦除操作之后，当串选择线SSL锁存器存储保持在串选择线SSL锁存器中的第二串选择线SSL的地址时，向上计数所述擦除计数，并调整用于擦除存储块的擦除电压。
14.一种非易失性存储器件，包括：
存储单元阵列，包括与多个串选择线SSL相关联的存储单元；
电压生成单元，被配置为生成用于对与串选择线SSL相关联的存储单元执行擦除操作的擦除电压，所述与多个串选择线SSL相关联的存储单元构成存储块；
控制逻辑，被配置为在验证对与第一串选择线SSL相关联的第一存储单元的擦除操作之后，验证对与第二串选择线SSL相关联的第二存储单元的擦除操作；
地址译码器，其通过串选择线SSL、字线以及至少一个地选择线GSL连接到所述存储单元阵列；
读/写电路，其通过位线连接到所述存储单元阵列；以及
通过/失败检查单元，用于确定对存储单元的擦除操作的验证是失败还是通过，
其中，所述控制逻辑包括擦除控制单元、串选择线SSL计数器和擦除计数器，所述擦除控制单元从所述通过/失败检查单元接收通过/失败数据。
15.一种非易失性存储器件，包括：
存储单元阵列，包括与多个串选择线SSL相关联的存储单元；
电压生成单元，被配置为生成用于对与串选择线SSL相关联的存储单元执行擦除操作的擦除电压，所述与多个串选择线SSL相关联的存储单元构成存储块；
控制逻辑，被配置为在验证对与第一串选择线SSL相关联的第一存储单元的擦除操作之后，验证对与第二串选择线SSL相关联的第二存储单元的擦除操作；
地址译码器，其通过串选择线SSL、字线以及至少一个地选择线GSL连接到所述存储单元阵列；
读/写电路，其通过位线连接到所述存储单元阵列；以及
通过/失败检查单元，用于确定对存储单元的擦除操作的验证是失败还是通过，
其中，所述控制逻辑包括擦除控制单元、串选择线SSL地址锁存器和擦除计数器，所述擦除控制单元从所述通过/失败检查单元接收通过/失败数据。
16.如权利要求15所述的非易失性存储器件，其中，所述非易失性存储器件被配置为从控制器接收信号。
17.如权利要求16所述的非易失性存储器件，其中，所述控制器包括RAM、处理单元、主机接口和存储器接口。
18.如权利要求15所述的非易失性存储器件，其中，所述非易失性存储器件被配置为向纠错块发送错误信号。
19.一种在非易失性存储器件中验证擦除操作的方法，所述方法包括：
从构成存储块的多个选择线SSL中选择第一串选择线SSL，同时不选择第二串选择线SSL；
验证对连接到与所选择的第一串选择线SSL相关联的字线的存储单元的擦除操作；
根据验证对连接到与所选择的第一串选择线SSL相关联的字线的存储单元的擦除操作的结果，更新SSL地址锁存器；
选择第二串选择线SSL，同时不选择所述第一串选择线SSL；
验证对连接到与所选择的第二串选择线SSL相关联的字线的存储单元的擦除操作；以及
根据验证对连接到与所选择的第二串选择线SSL相关联的字线的存储单元的擦除操作的结果，更新所述SSL地址锁存器。
20.如权利要求19所述的方法，还包括：预充电布置在所述存储块中的位线。
21.如权利要求20所述的方法，其中，用于预充电所述位线的电压包括电源电压Vcc。
22.如权利要求19所述的方法，其中，选择第一串选择线SSL包括向所述第一串选择线SSL施加电源电压Vcc。
23.如权利要求22所述的方法，其中，不选择第二串选择线SSL包括向所述第二串选择线SSL施加地电压Vss。
24.如权利要求23所述的方法，其中，验证对连接到与所选择的第一串选择线SSL相关联的字线的存储单元的擦除操作包括：向所述字线施加地电压Vss。
25.如权利要求19所述的方法，还包括：向地选择线GSL施加地电压Vss。
26.如权利要求19所述的方法，还包括：公共源极线施加地电压Vss。
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