KR20230168390A - 스토리지 장치 및 전자 시스템 - Google Patents

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KR20230168390A
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Abstract

스토리지 장치는, 복수의 제1 비휘발성 메모리들 및 복수의 제2 비휘발성 메모리들을 포함하는 메모리 장치; 및 서로 다른 속성을 갖는 데이터를 상기 메모리 장치의 서로 다른 영역에 구분하여 저장하는 컨트롤러를 포함하고, 상기 컨트롤러는 상기 복수의 제1 비휘발성 메모리들을 이용하여 미러링 기법으로 데이터를 저장하는 제1 메모리 어레이를 구성하고, 상기 복수의 제2 비휘발성 메모리들을 이용하여 스트라이핑 기법으로 데이터를 저장하는 제2 메모리 어레이를 구성하며, 호스트로부터 수신되는 데이터의 속성에 따라 상기 데이터를 제1 메모리 어레이 또는 상기 제2 메모리 어레이에 구분하여 저장한다.

Description

스토리지 장치 및 전자 시스템{STORAGE DEVICE AND ELECTRONIC SYSTEM}
본 발명은 비휘발성 메모리를 포함하는 스토리지 장치, 및 상기 스토리지 장치를 포함하는 전자 시스템에 관한 것이다.
플래시 메모리 장치는 컴퓨터, 스마트폰, PDA, 디지털 카메라, 캠코더, 보이스 리코더, MP3 플레이어, 휴대용 컴퓨터(Handheld PC)와 같은 정보 기기들의 음성 및 영상 데이터 저장 매체로서 널리 사용되고 있다. 플래시 메모리 기반의 대용량 스토리지 장치의 대표적인 예로 SSD(Solid State Drive)가 있다.
스토리지 장치는, 호스트로부터의 라이트 요청(write request)과 함께 제공되는 스트림 ID(Identifier)에 따라 데이터를 구분하여 저장하는 멀티 스트림 기능을 지원할 수 있다.
본 발명은 멀티 스트림 기능을 지원하는 스토리지 장치에서, 데이터에 할당된 스트림 ID에 따라 데이터마다 다른 입출력 성능 및 데이터 복구 성능을 제공하고자 한다.
본 발명은 전자 시스템에서, 호스트가 데이터의 속성에 따라 상기 데이터에 스트림 ID를 할당할 수 있으며, 스토리지 장치가 상기 데이터에 할당된 스트림 ID에 따라 다른 저장 기법을 적용함으로써 데이터의 속성에 따라 다른 입출력 성능 및 데이터 복구 성능을 제공하고자 한다.
본 발명의 실시 예에 따른 스토리지 장치는, 복수의 제1 비휘발성 메모리들 및 복수의 제2 비휘발성 메모리들을 포함하는 메모리 장치; 및 서로 다른 속성을 갖는 데이터를 상기 메모리 장치의 서로 다른 영역에 구분하여 저장하는 컨트롤러를 포함하고, 상기 컨트롤러는 상기 복수의 제1 비휘발성 메모리들을 이용하여 미러링 기법으로 데이터를 저장하는 제1 메모리 어레이를 구성하고, 상기 복수의 제2 비휘발성 메모리들을 이용하여 스트라이핑 기법으로 데이터를 저장하는 제2 메모리 어레이를 구성하며, 호스트로부터 수신되는 데이터의 속성에 따라 상기 데이터를 제1 메모리 어레이 또는 상기 제2 메모리 어레이에 구분하여 저장한다.
본 발명의 실시 예에 따른 스토리지 장치는, 복수의 비휘발성 메모리들을 포함하는 메모리 장치; 및 상기 메모리 장치를 제어하는 컨트롤러를 포함하고, 상기 컨트롤러는 상기 복수의 비휘발성 메모리들을 동일한 비트 밀도를 갖는 비휘발성 메모리들끼리 그루핑하여 복수의 메모리 어레이들을 구성하고, 상기 복수의 메모리 어레이들이 서로 다른 저장 기법으로 데이터를 저장하도록 제어하며, 호스트로부터 라이트 요청과 함께 수신된 데이터의 스트림 ID에 기초하여 상기 데이터를 저장하기 위한 타겟 메모리 어레이를 결정하며, 상기 타겟 메모리 어레이에 적용된 저장 기법을 이용하여 상기 타겟 메모리 어레이에 포함된 비휘발성 메모리들에 상기 데이터를 저장한다.
본 발명의 실시 예에 따른 전자 시스템은, 호스트; 및 데이터를 미러링 기법으로 저장하는 제1 메모리 어레이 및 상기 데이터를 스트라이핑 기법으로 저장하는 제2 메모리 어레이를 포함하는 스토리지 장치를 포함하며, 상기 호스트는 복수의 스트림 ID들 각각을 서로 다른 속성을 갖는 데이터에 할당하고, 상기 복수의 스트림 ID들을 상기 미러링 기법 및 스트라이핑 기법 중 어느 하나의 저장 기법에 매핑하고, 상기 복수의 스트림 ID들과 상기 저장 기법 간의 맵핑 정보를 상기 스토리지 장치로 제공하고, 상기 스토리지 장치는 상기 맵핑 정보에 기초하여 상기 복수의 스트림 ID들과 상기 제1 메모리 어레이 또는 상기 제2 메모리 어레이 간의 맵핑 관계를 결정하며, 상기 호스트로부터의 데이터를 상기 데이터에 할당된 스트림 ID에 따라 상기 제1 메모리 어레이 또는 상기 제2 메모리 어레이에 구분하여 저장한다.
본 발명의 실시 예에 따른 스토리지 장치는, 데이터에 할당된 스트림 ID에 따라 상기 데이터를 서로 다른 메모리 어레이에 저장하고, 서로 다른 메모리 어레이가 서로 다른 기법으로 데이터를 저장하도록 제어함으로써, 데이터에 할당된 스트림 ID에 따라 입출력 성능 및 데이터 복구 성능을 차별화할 수 있다.
본 발명의 실시 예에 따른 전자 시스템에서, 호스트는 속성이 다른 데이터에 서로 다른 스트림 ID를 할당할 수 있으며, 스토리지 장치는 데이터의 속성에 따라 상이한 입출력 성능 및 데이터 복구 성능을 제공할 수 있다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 포함하는 전자 시스템을 나타내는 도면이다.
도 2는 본 발명의 실시 예에 따른 스토리지 장치를 나타내는 블록도이다.
도 3 내지 도 5는 비휘발성 메모리를 더욱 자세히 설명하기 위한 도면들이다.
도 6은 본 발명의 실시 예에 따른 스토리지 장치를 나타내는 블록도이다.
도 7 내지 도 8은 본 발명의 실시 예에 따른 미러링 기법을 설명하기 위한 도면이다.
도 9 내지 도 11은 본 발명의 실시 예에 따른 스트라이핑 기법을 설명하기 위한 도면들이다.
도 12는 스토리지 장치에 포함된 메모리 어레이들과 스트림 ID들 간의 맵핑 관계를 나타내는 테이블이다.
도 13은 데이터 속성과 스트림 ID 간의 맵핑 관계를 나타내는 테이블이다.
도 14 내지 도 15는 본 발명의 실시 예에 따른 스토리지 장치의 동작을 설명하기 위한 도면들이다.
도 16은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 시스템을 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 포함하는 전자 시스템을 나타내는 도면이다.
전자 시스템(10)은 호스트(100) 및 스토리지 장치(200)를 포함할 수 있다. 또한, 스토리지 장치(200)는 컨트롤러(210) 및 메모리 장치(220)를 포함할 수 있다.
호스트(100)는 전자 장치, 예를 들어 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함할 수 있다. 호스트(100)는 적어도 하나의 운영 체제(OS: operating system)를 포함할 수 있다. 운영 체제는 호스트(100)의 기능 및 동작을 전반적으로 관리 및 제어할 수 있다.
스토리지 장치(200)는 호스트(100)로부터의 요청에 따라 데이터를 저장하기 위한 저장 매체들을 포함할 수 있다. 일 예로서, 스토리지 장치(200)는 SSD(Solid State Drive), 임베디드(embedded) 메모리 및 착탈 가능한 외장(external) 메모리 중 적어도 하나를 포함할 수 있다. 스토리지 장치(200)가 SSD인 경우, 스토리지 장치(200)는 NVMe(non-volatile memory express) 표준을 따르는 장치일 수 있다. 스토리지 장치(200)가 임베디드 메모리 혹은 외장(external) 메모리인 경우, 스토리지 장치(200)는 UFS(universal flash storage) 혹은 eMMC(embedded multi-media card) 표준을 따르는 장치일 수 있다. 호스트(100)와 스토리지 장치(200)는 각각 채용된 표준 프로토콜에 따른 패킷을 생성하고 이를 전송할 수 있다.
메모리 장치(220)는 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있다. 메모리 장치(220)는 프로그램 동작을 통해 호스트(100)로부터 제공된 데이터를 저장할 수 있고, 리드 동작을 통해 메모리 장치(220)에 저장된 데이터를 출력할 수 있다. 메모리 장치(220)는 복수의 비휘발성 메모리들(NVM)을 포함할 수 있다. 비휘발성 메모리들(NVM) 복수의 메모리 블록들을 포함할 수 있다. 메모리 블록은 각각이 복수의 메모리 셀들을 포함하는 복수의 페이지들을 포함할 수 있다. 메모리 셀들은 페이지 단위로 프로그램(program) 또는 리드(read)될 수 있으며, 메모리 블록 단위로 이레이즈(erase)될 수 있다.
메모리 장치(220)가 플래시 메모리를 포함할 때, 상기 플래시 메모리는 2D NAND 메모리나 3D(또는 수직형, Vertical) NAND(VNAND) 메모리를 포함할 수 있다. 다른 예로서, 스토리지 장치(200)는 다른 다양한 종류의 비휘발성 메모리들을 포함할 수도 있다. 예를 들어, 스토리지 장치(200)에는 MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torgue MRAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), PRAM(Phase RAM), 저항 메모리(Resistive RAM) 및 다른 다양한 종류의 메모리가 적용될 수 있다.
컨트롤러(210)는 호스트(100)로부터의 요청에 응답하여 메모리 장치(220)를 제어할 수 있다. 예를 들어, 컨트롤러(210)는 메모리 장치(220)로부터 리드된 데이터를 호스트(100)로 제공하고, 호스트(100)로부터 제공된 데이터를 메모리 장치(220)에 저장할 수 있다. 이러한 동작을 위해, 컨트롤러(210)는 메모리 장치(220)의 리드, 프로그램, 이레이즈 등의 동작을 제어할 수 있다.
컨트롤러(210)는 호스트(100)로부터의 요청에 응답하여 수행되는 포그라운드 동작(foreground operation)뿐만 아니라, 메모리 장치(220)를 관리하기 위한 백그라운드 동작(background operation)을 수행할 수 있다. 예를 들어, 메모리 장치(220)는 프로그램 동작의 단위와 이레이즈 동작의 단위가 상이하며, 덮어쓰기를 지원하지 않는 특성을 가질 수 있다. 이러한 특성으로 인해, 메모리 장치(220)에 저장된 데이터를 업데이트할 때 메모리 장치(220)에 저장되는 무효 데이터의 양이 증가하고, 유효 데이터가 분산될 수 있다. 컨트롤러(210)는 메모리 장치(220)에 분산되어 있는 유효 데이터를 수집하고, 메모리 장치(220)의 여유 공간을 확보하기 위해 가비지 콜렉션 동작을 수행할 수 있다.
컨트롤러(210)의 프로세싱 자원의 양은 제한되어 있으므로, 가비지 콜렉션 동작이 너무 자주 수행되는 경우 스토리지 장치(200)의 데이터 입출력 성능이 저하되는 오버헤드(overhead)가 발생할 수 있다. 만약 메모리 장치(220)에서 비슷한 속성을 갖는 데이터끼리 모아서 저장할 수 있다면, 데이터가 업데이트되는 경우에도 유효 데이터가 적게 분산될 수 있으며, 가비지 콜렉션의 수행으로 인한 오버헤드가 완화될 수 있다.
스토리지 장치(200)는 오버헤드를 완화하기 위해, 멀티 스트림 기능을 지원할 수 있다. 멀티 스트림 기능은, 스토리지 장치(200)가 동일한 속성을 갖는 데이터를 모아서 저장하고, 서로 다른 속성을 갖는 데이터는 분리하여 저장하는 기능을 지칭할 수 있다. 호스트(100)는 스토리지 장치(200)가 데이터를 속성에 따라 구분하여 저장할 수 있도록, 데이터에 대한 라이트 요청을 스토리지 장치(200)로 제공할 때 상기 데이터의 속성에 따른 스트림 ID(Identifier)를 함께 제공할 수 있다.
한편, 호스트(100)는 스토리지 장치(200)가 데이터의 속성에 따라 서로 다른 입출력 성능 및 데이터 복구 성능을 발휘하기를 요구할 수 있다. 예를 들어, 호스트(100)는 로그 데이터, 메타 데이터와 같은 시스템 데이터를 스토리지 장치(200)로부터 신속하게 획득하기를 요구할 수 있다. 그리고, 스토리지 장치(200)에 저장된 시스템 데이터에 에러가 있을 때 상기 시스템 데이터가 신속하게 복구되기를 요구할 수 있다. 반면에, 호스트(100)는 스토리지 장치(200)가 유저 데이터에 대해서는 높은 저장 용량을 제공하기를 요구할 수 있다. 이러한 호스트(100)의 요구는, 스토리지 장치(200)가 단지 데이터의 속성에 따라 데이터를 서로 다른 공간에 분리하여 저장하는 것만으로는 달성되기 어려울 수 있다.
본 발명의 실시 예에 따르면, 스토리지 장치(200)는 복수의 비휘발성 메모리들(NVM)을 그루핑하여 복수의 메모리 어레이들(221, 222)을 구성할 수 있다. 스토리지 장치(200)는 호스트(100)로부터 수신되는 데이터에 할당된 스트림 ID에 기초하여, 데이터를 복수의 메모리 어레이들(221, 222)에 구분하여 저장할 수 있다. 스토리지 장치(200)는 복수의 메모리 어레이들(221, 222)에 서로 다른 저장 기법을 사용하여 데이터를 저장할 수 있다.
예를 들어, 스토리지 장치(200)는 제1 메모리 어레이(221)에 포함된 제1 비휘발성 메모리들(NVM1) 간에는 데이터를 미러링할 수 있으며, 제2 메모리 어레이(222)에 포함된 제2 비휘발성 메모리들(NVM2)에는 데이터를 스트라이핑할 수 있다. 제1 메모리 어레이(221)는 제2 메모리 어레이(222)에 비해 데이터를 신속하게 입출력할 수 있으며, 데이터에 에러가 발생한 경우 데이터를 신속하게 복구할 수 있다. 반면에, 제2 메모리 어레이(222)는 제1 메모리 어레이(221)에 비해 다량의 데이터를 효율적으로 저장할 수 있다.
본 발명의 실시 예에 따르면, 호스트(100)가 데이터 속성에 따라 데이터에 서로 다른 스트림 ID를 할당할 수 있으며, 스토리지 장치(200)가 서로 다른 스트림 ID가 할당된 데이터를 서로 다른 저장 기법을 사용하여 저장할 수 있다. 예를 들어, 호스트(100)는 시스템 데이터와 유저 데이터에 서로 다른 스트림 ID를 할당할 수 있다. 스토리지 장치(200)는 상기 스트림 ID에 기초하여, 시스템 데이터를 제1 메모리 어레이(221)에 저장하고, 유저 데이터를 제2 메모리 어레이(222)에 저장할 수 있다.
시스템 데이터는 제1 비휘발성 메모리들(NVM1) 각각에서 미러링될 수 있으며, 유저 데이터는 제2 비휘발성 메모리들(NVM2)에 스트라이핑될 수 있다. 스토리지 장치(200)는 시스템 데이터의 입출력 성능 및 데이터 복구 성능을 개선할 수 있으며, 유저 데이터의 저장 공간을 효율적으로 사용할 수 있다. 요컨대, 스토리지 장치는 데이터의 속성에 따라 차별화된 입출력 성능 및 데이터 복구 성능을 제공할 수 있다.
이하에서, 도 2를 참조하여 스토리지 장치(200)가 복수의 메모리 어레이들(221, 222)을 구성하는 일 예가 자세히 설명된다.
도 2는 본 발명의 실시 예에 따른 스토리지 장치를 나타내는 블록도이다.
도 2를 참조하면, 스토리지 장치(200)는 컨트롤러(210) 및 메모리 장치(220)를 포함할 수 있다. 도 2의 컨트롤러(210) 및 메모리 장치(220)는 도 1을 참조하여 설명된 것들과 대응할 수 있다.
메모리 장치(220)는 복수의 비휘발성 메모리들을 포함할 수 있다. 도 1을 참조하여 설명된 바에 따르면, 복수의 비휘발성 메모리들은 복수의 제1 비휘발성 메모리들(NVM1) 및 제2 비휘발성 메모리들(NVM2)로 그루핑되어 제1 메모리 어레이(221) 및 제2 메모리 어레이(222)를 구성할 수 있다.
도 2를 참조하면, 제1 비휘발성 메모리들(NVM11, NVM12)은 제1 메모리 어레이들(2211-2214)을 구성할 수 있으며, 제2 비휘발성 메모리들(NVM21-NVM26)은 제2 메모리 어레이들(2221-2224)을 구성할 수 있다. 도 2의 제1 비휘발성 메모리들(NVM11, NVM12) 각각은 도 1의 제1 비휘발성 메모리(NVM1)에 대응할 수 있으며, 도 2의 제2 비휘발성 메모리들(NVM21-NVM26) 각각은 도 1의 제2 비휘발성 메모리(NVM2)에 대응할 수 있다. 도 2의 제1 메모리 어레이들(2211-2214) 각각은 도 1의 제1 메모리 어레이(221)에 대응할 수 있으며, 도 2의 제2 메모리 어레이들(2221-2224) 각각은 도 1의 제2 메모리 어레이(222)에 대응할 수 있다.
비휘발성 메모리들(NVM11-NVM26) 각각은 웨이(way)를 통해 채널에 연결될 수 있다. 예를 들어, 제1 비휘발성 메모리들(NVM11, NVM12)은 웨이들(W11-W24)을 통해 제1 및 제2 채널(CH1, CH2)에 연결될 수 있으며, 제2 비휘발성 메모리들(NVM21-NVM26)은 웨이들(W31-W84)을 통해 제3 내지 제8 채널(CH3-CH8)에 연결될 수 있다.
예시적인 실시 예에서, 비휘발성 메모리들(NVM11-NVM26) 각각은 컨트롤러(210)로부터의 개별적인 커맨드에 따라 동작할 수 있는 임의의 메모리 단위로 구현될 수 있다. 예를 들어, 비휘발성 메모리들(NVM11-NVM26) 각각은 칩(chip) 또는 다이(die)로 구현될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 그리고, 스토리지 장치(200)에 포함되는 채널들의 개수 및 각 채널에 연결되는 비휘발성 메모리들의 개수 또한 제한되지 않는다.
컨트롤러(210)는 복수의 채널들(CH1-CH8)을 통해 메모리 장치(220)와 신호들을 송수신할 수 있다. 예를 들어, 컨트롤러(210)는 채널들(CH1-CH8)을 통해 메모리 장치(220)로 커맨드들, 어드레스들 및 데이터를 전송하거나, 메모리 장치(220)로부터 데이터를 수신할 수 있다.
컨트롤러(210)는 각각의 채널을 통해 해당 채널에 연결된 비휘발성 메모리들 중 하나를 선택하고, 선택된 비휘발성 메모리와 신호들을 송수신할 수 있다. 컨트롤러(210)는 채널을 통해 선택된 비휘발성 메모리로 커맨드, 어드레스 및 데이터를 전송하거나, 선택된 비휘발성 메모리로부터 데이터를 수신할 수 있다.
컨트롤러(210)는 서로 다른 채널들을 통해 메모리 장치(120)와 신호들을 병렬적으로 송수신할 수 있다. 예를 들어, 컨트롤러(210)는 제1 채널(CH1)을 통해 메모리 장치(220)로 커맨드를 전송하는 동안 제2 채널(CH2)을 통해 메모리 장치(220)로 다른 커맨드를 전송할 수 있다. 그리고, 컨트롤러(210)는 제1 채널(CH1)을 통해 메모리 장치(220)로부터 데이터를 수신하는 동안, 제2 채널(CH2)을 통해 메모리 장치(220)로부터 다른 데이터를 수신할 수 있다.
동일한 채널을 통해 컨트롤러(210)와 연결된 비휘발성 메모리들 각각은 병렬적으로 내부 동작을 수행할 수 있다. 예를 들어, 컨트롤러(210)는 제1 채널(CH1)을 통해 비휘발성 메모리들(NVM1)로 커맨드 및 어드레스를 순차적으로 전송할 수 있다. 비휘발성 메모리들(NVM11)로 커맨드 및 어드레스가 전송되면, 비휘발성 메모리들(NVM1) 각각은 상기 커맨드에 따른 동작을 병렬적으로 수행할 수 있다.
이하에서, 도 3 내지 도 5를 참조하여 비휘발성 메모리들에 대해 더욱 자세히 설명된다.
도 3은 비휘발성 메모리를 나타내는 예시적인 블록도이다. 도 3을 참조하면, 비휘발성 메모리(300)는 제어 로직 회로(320), 메모리 셀 어레이(330), 페이지 버퍼(340), 전압 생성기(350), 및 로우 디코더(360)를 포함할 수 있다. 도 3에는 도시되지 않았으나, 비휘발성 메모리(300)는 외부로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 외부와 데이터(DATA)를 주고받기 위한 메모리 인터페이스 회로를 더 포함할 수 있고, 또한 컬럼 로직, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더 등을 더 포함할 수 있다.
제어 로직 회로(320)는 비휘발성 메모리(300) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(320)는 메모리 인터페이스 회로(310)로부터의 커맨드(CMD) 및/또는 어드레스(ADDR)에 응답하여 각종 제어 신호들을 출력할 수 있다. 예를 들어, 제어 로직 회로(320)는 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR), 및 컬럼 어드레스(Y-ADDR)를 출력할 수 있다.
메모리 셀 어레이(330)는 복수의 메모리 블록들(BLK1 내지 BLKz)을 포함할 수 있고(z는 양의 정수), 복수의 메모리 블록들(BLK1 내지 BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(330)는 비트 라인들(BL)을 통해 페이지 버퍼부(340)에 연결될 수 있고, 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(360)에 연결될 수 있다.
예시적인 실시 예에서, 메모리 셀 어레이(330)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있다. 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 본 명세서에 인용 형식으로 결합된다. 예시적인 실시 예에서, 메모리 셀 어레이(330)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.
페이지 버퍼(340)는 복수의 페이지 버퍼들(PB1 내지 PBn)을 포함할 수 있고(n은 3 이상의 정수), 복수의 페이지 버퍼들(PB1 내지 PBn)은 복수의 비트 라인들(BL)을 통해 메모리 셀들과 각각 연결될 수 있다. 페이지 버퍼(340)는 컬럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 적어도 하나의 비트 라인을 선택할 수 있다. 페이지 버퍼(340)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 프로그램 동작 시, 페이지 버퍼(340)는 선택된 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 인가할 수 있다. 독출 동작 시, 페이지 버퍼(340)는 선택된 비트 라인의 전류 또는 전압을 감지하여 메모리 셀에 저장된 데이터를 감지할 수 있다.
전압 생성기(350)는 전압 제어 신호(CTRL_vol)를 기반으로 프로그램, 독출, 및 소거 동작들을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 생성기(350)는 워드 라인 전압(VWL)으로서 프로그램 전압, 독출 전압, 프로그램 검증 전압, 소거 전압 등을 생성할 수 있다.
로우 디코더(360)는 로우 어드레스(X-ADDR)에 응답하여 복수의 워드 라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 예를 들어, 프로그램 동작 시, 로우 디코더(360)는 선택된 워드 라인으로 프로그램 전압 및 프로그램 검증 전압을 인가하고, 독출 동작 시, 선택된 워드 라인으로 독출 전압을 인가할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 스토리지 장치에 적용될 수 있는 3D V-NAND 구조에 대해 설명하기 위한 도면이다. 스토리지 장치의 비휘발성 메모리가 3D V-NAND 타입의 플래시 메모리로 구현될 경우, 비휘발성 메모리를 구성하는 복수의 메모리 블록 각각은 도 4에 도시된 바와 같은 등가 회로로 표현될 수 있다.
도 4에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 4를 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 4에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 게이트 라인(GTL1, GTL2, ..., GTL8)에 연결될 수 있다. 게이트 라인(GTL1, GTL2, ..., GTL8)은 워드 라인들에 해당할 수 있으며, 게이트 라인(GTL1, GTL2, ..., GTL8)의 일부는 더미 워드 라인에 해당할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인들(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 4에는 메모리 블록(BLKi)이 여덟 개의 게이트 라인(GTL1, GTL2, ..., GTL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
구현에 따라, 비휘발성 메모리들(NVM1, NVM2)은 다양한 비트 밀도(bit density)를 가질 수 있다. 비휘발성 메모리의 비트 밀도는, 해당 비휘발성 메모리에 포함된 메모리 셀들 각각이 저장할 수 있는 데이터 비트 수를 지칭할 수 있다.
도 5는 다양한 비트 밀도를 갖는 메모리 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.
도 5를 참조하면, 각 그래프의 가로 축은 문턱전압의 크기, 세로 축은 메모리 셀들의 개수를 나타낸다.
메모리 셀이 1 비트의 데이터를 저장하는 SLC(Single Level Cell)인 경우, 메모리 셀은 제1 프로그램 상태(P1) 또는 제2 프로그램 상태(P2) 중 어느 하나의 상태에 해당하는 문턱전압을 가질 수 있다. 리드 전압(Va1)은 제1 프로그램 상태(P1) 및 제2 프로그램 상태(P2)를 구분하기 위한 전압일 수 있다. 제1 프로그램 상태(P1)를 갖는 메모리 셀은 리드 전압(Va1) 보다 낮은 문턱전압을 가지므로 온셀(On Cell)로 리드될 수 있다. 제2 프로그램 상태(P2)를 갖는 메모리 셀은 리드 전압(Va1) 보다 높은 문턱전압을 가지므로 오프셀(Off Cell)로 리드될 수 있다.
메모리 셀이 2비트의 데이터를 저장하는 MLC(Multiple Level Cell)인 경우, 메모리 셀은 제1 프로그램 상태 내지 제4 프로그램 상태들(P1~P4) 중 어느 하나의 상태에 해당하는 문턱전압을 가질 수 있다. 제1 내지 제3 리드 전압들(Vb1~Vb3)은 제1 프로그램 상태 내지 제4 프로그램 상태들(P1~P4) 각각을 구분하기 위한 리드 전압들일 수 있다.
메모리 셀이 3비트의 데이터를 저장하는 TLC(Triple Level Cell)인 경우, 메모리 셀은 제1 내지 제8 프로그램 상태들(P1~P8) 중 어느 하나의 상태에 해당하는 문턱전압을 가질 수 있다. 제1 내지 제7 리드 전압들(Vc1~Vc7)은 제1 내지 제8 프로그램 상태들(P1~P8) 각각을 구분하기 위한 리드 전압들일 수 있다.
메모리 셀이 4비트의 데이터를 저장하는 QLC(Quadruple Level Cell)인 경우, 메모리 셀은 제1 내지 제16 프로그램 상태들(P1~P16) 중 어느 하나의 상태를 가질 수 있다. 제1 내지 제15 리드 전압들(Vd1~Vd15)은 제1 내지 제16 프로그램 상태들(P1~P16)각각을 구분하기 위한 리드 전압들일 수 있다.
SLC, MLC, TLC 및 QLC 중에서 SLC의 비트 밀도가 가장 낮고, QLC의 비트 밀도가 가장 높을 수 있다. 비트 밀도가 높은 메모리 셀일수록 많은 양의 데이터를 저장할 수 있지만, 해당 메모리 셀에 형성될 수 있는 프로그램 상태들의 개수 및 각 프로그램 상태를 구분하기 위한 리드 전압의 개수가 증가할 수 있다. 따라서, 비트 밀도가 높은 메모리 셀에는 각 프로그램 상태가 정교하게 프로그램되어야 하며, 문턱 전압 분포가 열화되었을 때 데이터가 잘못 리드될 가능성이 크다. 즉, 메모리 셀의 비트 밀도가 높을수록 해당 메모리 셀에 저장된 데이터의 신뢰성이 낮아질 수 있다.
본 발명의 실시 예에 따르면, 제1 비휘발성 메모리들(NVM1)은 제2 비휘발성 메모리들(NVM2)에 비해 상대적으로 낮은 비트 밀도를 가질 수 있다. 스토리지 장치(200)는 상대적으로 신뢰성이 높은 메모리 셀들을 포함하는 제1 비휘발성 메모리들(NVM1)에 데이터를 미러링함으로써 데이터의 안정성을 증대시킬 수 있다. 그리고, 스토리지 장치(200)는 상대적으로 높은 밀도의 데이터를 저장할 수 있는 메모리 셀들을 포함하는 제2 비휘발성 메모리들(NVM2)에 데이터를 스트라이핑함으로써 저장 공간을 더욱 효율적으로 사용할 수 있다.
도 6은 본 발명의 실시 예에 따른 스토리지 장치(200)를 나타내는 도면이다.
도 6을 참조하면, 스토리지 장치(200)는 컨트롤러(210) 및 메모리 장치(220)를 포함할 수 있다. 도 6의 컨트롤러(210) 및 메모리 장치(220)는 도 1 및 도 2를 참조하여 설명된 것들과 대응할 수 있다.
도 1 및 도 2를 참조하여 설명된 것과 같이, 메모리 장치(220)는 복수의 비휘발성 메모리들(NVM1, NVM2)을 포함할 수 있다. 제1 및 제2 채널(CH1, CH2)에 연결된 제1 비휘발성 메모리들(NVM1)은 제1 메모리 어레이(221)를 구성할 수 있고, 제3 내지 제8 채널에 연결된 제2 비휘발성 메모리들(NVM2)은 제2 메모리 어레이(222)를 구성할 수 있다.
본 발명의 실시 예에 따르면, 제1 비휘발성 메모리들(NVM1)은 상대적으로 비트 밀도가 낮은 메모리 셀들을 포함할 수 있고, 제2 비휘발성 메모리들(NVM2)은 상대적으로 비트 밀도가 높은 메모리 셀들을 포함할 수 있다. 예를 들어, 제1 비휘발성 메모리들(NVM1)은 SLC들로 구현될 수 있으며, 제2 비휘발성 메모리들(NVM2)은 MLC들, TLC들, 또는 QLC들로 구현될 수 있다.
컨트롤러(210)는 호스트 인터페이스(211), 메모리 인터페이스(212) 및 CPU(Central Processing Unit, 213)를 포함할 수 있다. 또한, 컨트롤러(210)는 패킷 매니저(216), 버퍼 메모리(217), ECC(Error Correction Code) 엔진(218) 및 AES(Advanced Encryption Standard) 엔진(219)을 더 포함할 수 있다. CPU(213)는 데이터 할당부(214) 및 FTL(Flash Translation Layer, 215)를 구동할 수 있으며, 컨트롤러(210)는 데이터 할당부(214) 및 FTL(215)가 로딩되는 워킹 메모리(도시되지 않음)를 더 포함할 수 있다.
호스트 인터페이스(211)는 호스트(100)와 패킷(packet)을 송수신할 수 있다. 호스트(100)로부터 호스트 인터페이스(211)로 전송되는 패킷은 커맨드(command) 혹은 메모리 장치(220)에 기록될 데이터 등을 포함할 수 있으며, 호스트 인터페이스(211)로부터 호스트(100)로 전송되는 패킷은 커맨드에 대한 응답(response) 혹은 메모리 장치(220)로부터 독출된 데이터 등을 포함할 수 있다.
메모리 인터페이스(212)는 메모리 장치(220)에 기록될 데이터를 메모리 장치(220)로 송신하거나, 메모리 장치(220)로부터 독출된 데이터를 수신할 수 있다. 이러한 메모리 인터페이스(212)는 토글(Toggle) 혹은 온파이(Open NAND Flash Interface; ONFI)와 같은 표준 규약을 준수하도록 구현될 수 있다.
데이터 할당부(214)는 호스트(100)로부터 수신되는 데이터에 할당된 스트림 ID에 기초하여, 서로 다른 스트림 ID에 할당된 데이터를 제1 메모리 어레이(221) 및 제2 메모리 어레이(222)에 구분하여 저장할 수 있다.
데이터 할당부(214)는 제1 메모리 어레이(221)에 포함되는 제1 비휘발성 메모리들(NVM1)이 데이터를 미러링하도록 제어할 수 있다. 예를 들어, 제1 메모리 어레이(221)에 저장되는 데이터는, 제1 메모리 어레이(221)에 포함되는 제1 비휘발성 메모리들(NVM1)에 복제될 수 있다. 제1 비휘발성 메모리들(NVM1)의 메모리 셀들의 비트 밀도가 상대적으로 낮으므로, 제1 비휘발성 메모리들(NVM1)의 데이터 복제본에 에러가 드물게 발생할 수 있다. 또한, 제1 메모리 어레이(221)에 저장되는 둘 이상의 데이터 복제본 중에서 하나의 복제본에 에러가 발생하더라도 나머지 복제본을 이용하여 데이터를 복구할 수 있다.
그리고, 데이터 할당부(214)는 제2 메모리 어레이(222)에 포함되는 제2 비휘발성 메모리들(NVM2)이 데이터를 스트라이핑하도록 제어할 수 있다. 예를 들어, 제2 메모리 어레이(222)에 할당되는 데이터는, 제2 비휘발성 메모리들(NVM2) 중 둘 이상의 비휘발성 메모리에 걸쳐서 스트라이핑될 수 있다. 데이터가 스트라이핑된다는 것은, 논리적으로 연속한 데이터 청크들이 복수의 비휘발성 메모리들에 라운드 로빈(round-robin) 방식으로 나누어 저장되는 것을 지칭할 수 있다.
한편, 데이터 할당부(214)는 정해진 수의 데이터 청크들에 패리티 연산을 수행하여 패리티 청크를 생성하고, 상기 패리티 청크도 상기 데이터 청크들과 함께 스트라이핑할 수 있다. 스토리지 장치(200)는 어떤 데이터 청크에 에러가 있는 경우, 상기 데이터 청크와 함께 스트라이핑된 다른 데이터 청크들 및 패리티 청크를 이용하여 상기 데이터 청크를 복원할 수 있다. 스토리지 장치(200)는 제2 비휘발성 메모리들(NVM2)의 저장 공간에 다량의 데이터를 효율적으로 저장하면서도, 데이터의 복구를 가능하게 할 수 있다.
FTL(215)은 주소 매핑(address mapping), 웨어-레벨링(wear-leveling), 가비지 콜렉션(garbage collection)과 같은 여러 기능을 수행할 수 있다. 주소 매핑 동작은 호스트(100)로부터 수신한 논리 주소(logical address)를, 메모리 장치(220) 내에 데이터를 실제로 저장하는 데 사용되는 물리 주소(physical address)로 바꾸는 동작이다. 웨어-레벨링은 메모리 장치(220) 내의 블록(block)들이 균일하게 사용되도록 하여 특정 블록의 과도한 열화를 방지하기 위한 기술로, 예시적으로 물리 블록(physical block)들의 소거 카운트들을 밸런싱하는 펌웨어 기술을 통해 구현될 수 있다. 가비지 콜렉션은, 블록의 유효 데이터를 새 블록에 복사한 후 기존 블록을 소거(erase)하는 방식을 통해 메모리 장치(220) 내에서 사용 가능한 용량을 확보하기 위한 기술이다.
패킷 매니저(216)는 호스트(100)와 협의된 인터페이스의 프로토콜에 따른 패킷(Packet)을 생성하거나, 호스트(100)로부터 수신된 패킷(Packet)으로부터 각종 정보를 파싱할 수 있다.
버퍼 메모리(217)는 메모리 장치(220)에 기록될 데이터 혹은 메모리 장치(220)로부터 독출될 데이터를 임시로 저장할 수 있다. 버퍼 메모리(217)는 컨트롤러(210) 내에 구비되는 구성일 수 있으나, 컨트롤러(210)의 외부에 배치되어도 무방하다.
ECC 엔진(218)은 메모리 장치(220)로부터 독출되는 독출 데이터에 대한 오류 검출 및 정정 기능을 수행할 수 있다. 보다 구체적으로, ECC 엔진(218)은 메모리 장치(220)에 기입될 기입 데이터에 대하여 패리티 비트(parity bit)들을 생성할 수 있으며, 이와 같이 생성된 패리티 비트들은 기입 데이터와 함께 메모리 장치(220) 내에 저장될 수 있다. 메모리 장치(220)로부터의 데이터 독출 시, ECC 엔진(218)은 독출 데이터와 함께 메모리 장치(220)로부터 독출되는 패리티 비트들을 이용하여 독출 데이터의 에러를 정정하고, 에러가 정정된 독출 데이터를 출력할 수 있다.
AES 엔진(219)은, 컨트롤러(210)로 입력되는 데이터에 대한 암호화(encryption) 동작과 복호화(decryption) 동작 중 적어도 하나를, 대칭 키 알고리즘(symmetric-key algorithm)를 이용하여 수행할 수 있다.
이하에서, 도 7 내지 도 11을 참조하여 스토리지 장치(200)가 메모리 어레이에 데이터를 저장하는 기법들이 상세히 설명된다.
도 7 내지 도 8은 본 발명의 실시 예에 따른 미러링 기법을 설명하기 위한 도면이다.
도 7을 참조하면, 컨트롤러(210)는 제1 채널(CH1)을 통해 비휘발성 메모리(NVM11)와 연결되고, 제2 채널(CH2)을 통해 비휘발성 메모리(NVM12)와 연결될 수 있다. 비휘발성 메모리들(NVM11, NVM12)은 도 1, 도 2 및 도 6 등을 참조하여 설명된 제1 메모리 어레이(221)에 포함되는 메모리들을 지칭할 수 있다.
컨트롤러(210)는 제1 메모리 어레이(221)에 포함된 비휘발성 메모리들(NVM11, NVM12) 간에 데이터가 미러링되도록 제어할 수 있다. 예를 들어, 컨트롤러(210)는 호스트(100)로부터 데이터를 수신하면, 상기 데이터를 비휘발성 메모리들(NVM11, NVM12)에 각각 저장할 수 있다.
예를 들어, 컨트롤러(210)는 호스트(100)로부터 수신된 데이터를 일정한 크기의 데이터 유닛들(DATAa-DATAf)로 나누고, 각 데이터 유닛에 대해 CRC(Cyclic Redundancy Check)값(CRCV)을 부가함으로써 데이터 청크들(DCHUNK)을 생성할 수 있다. CRC값(CRCV)은 도 6을 참조하여 설명된 컨트롤러(210)의 ECC 엔진(218)에 의해 생성될 수 있다. 컨트롤러(210)는 데이터 청크들(DCHUNK)을 비휘발성 메모리들(NVM11, NVM12)에 각각 저장할 수 있다. 도 7은 비휘발성 메모리들(NVM11, NVM12)에 동일한 데이터 유닛들(DATAa-DATAf)을 포함하는 데이터 청크들(DCHUNK)이 미러링된 경우를 예시한다.
도 8을 참조하면, 비휘발성 메모리들(NVM11, NVM12)에 저장된 데이터 청크들 중 어느 하나의 데이터 청크에 에러가 발생하더라도, 나머지 데이터 청크를 이용하여 데이터를 복구할 수 있다. 예를 들어, 호스트(100)로부터 데이터 유닛(DATAa)에 대한 리드 요청이 수신되면, 컨트롤러(210)는 비휘발성 메모리들(NVM11, NVM12)로부터 데이터 유닛(DATAa)을 포함하는 데이터 청크들(DCHUNK1, DCHUNK2)을 획득할 수 있다.
컨트롤러(210)는 데이터 청크들 중 하나의 CRC 연산을 수행함으로써 상기 데이터 청크에 에러가 있는지 여부를 체크할 수 있다. 도 8의 예에서, 컨트롤러(210)가 비휘발성 메모리(NVM11)로부터 획득한 제1 데이터 청크(DCHUNK1)에 대해 CRC 연산을 수행한 결과 제1 데이터 청크(DCHUNK)에 에러가 있는 것으로 결정될 수 있다. 컨트롤러(210)는 비휘발성 메모리(NVM12)에 미러링된 제2 데이터 청크(DCHUNK2)를 이용하여 호스트(100)에 데이터를 제공할 수 있다. 그리고, 제2 데이터 청크(DCHUNK2)를 비휘발성 메모리들(NVM11, NVM12)로 다시 복제함으로써 에러 있는 데이터 청크를 저장하는 제1 메모리 어레이(221)를 복구할 수 있다.
실시 예에 따라, 비휘발성 메모리들(NVM11, NVM12)은 SLC들을 포함할 수 있다. 따라서, 비휘발성 메모리들(NVM11, NVM12)에 저장된 데이터 청크들에는 에러가 드물게 발생할 수 있다.
비휘발성 메모리들(NVM11, NVM12)은 서로 독립적으로 리드 동작을 수행할 수 있으며, 서로 다른 채널들(CH1, CH2)에 연결되어 컨트롤러(210)와 병렬적으로 통신할 수 있다. 컨트롤러(210)는 비휘발성 메모리(NVM11)로부터 제1 데이터 청크(DCHUNK1)를 획득하는 것과 동시에, 비휘발성 메모리(NVM12)로부터 제2 데이터 청크(DCHUNK2)을 획득할 수 있다. 따라서, 컨트롤러(210)는 제1 데이터 청크(DCHUNK1)에 에러가 있을 때, 미리 획득한 제2 데이터 청크(DCHUNK2)를 이용하여 데이터를 제공 및 복구할 수 있다.
즉, 제1 메모리 어레이(221)에 저장된 데이터 청크들에는 에러가 드물게 발생할 수 있으며, 일부 데이터 청크들에 에러가 발생하더라도 스토리지 장치(200)는 데이터 복구를 신속하게 수행할 수 있다.
도 9 내지 도 11은 본 발명의 실시 예에 따른 스트라이핑 기법을 설명하기 위한 도면들이다.
도 9를 참조하면, 컨트롤러(210)는 제3 내지 제8 채널(CH3-CH8)을 통해 비휘발성 메모리들(NVM21-NVM26)과 연결될 수 있다. 비휘발성 메모리들(NVM21-NVM26)은 도 1, 도 2 및 도 6 등을 참조하여 설명된 제2 메모리 어레이(222)에 포함되는 메모리들을 지칭할 수 있다.
컨트롤러(210)는 제2 메모리 어레이(222)에 포함된 비휘발성 메모리들(NVM21-NVM26) 간에 데이터가 스트라이핑되도록 제어할 수 있다.
예를 들어, 컨트롤러(210)는 정해진 수의 데이터 청크들을 이용하여 패리티 청크를 생성하고, 상기 데이터 청크들 및 패리티 청크를 비휘발성 메모리들(NVM21-NVM26)에 분산하여 저장할 수 있다. 비휘발성 메모리들(NVM21-NVM26)에 분산하여 저장될 수 있는 데이터의 단위는 스트라이프로 지칭될 수 있다.
도 10은 하나의 스트라이프를 예시한다. 스트라이프는 정해진 수의 데이터 청크들(DCHUNK1-DCHUNK5) 및 패리티 청크(PCHUNK)를 포함할 수 있다. 하나의 스트라이프에 포함된 데이터 청크들(DCHUNK1-DCHUNK5)은 논리적으로 연속하는 데이터를 포함할 수 있다. 예를 들어, 컨트롤러(210)는 호스트(100)로부터 수신된 연속하는 데이터를 정해진 크기의 데이터 유닛들(DATAa1-DATAa5)로 나눌 수 있다. 그리고, 컨트롤러(210)는 데이터 유닛들(DATAa1-DATAa5) 각각에 CRC값(CRCV)을 부가함으로써 데이터 청크들(DCHUNK1-DCHUNK5)을 생성할 수 있다.
패리티 청크(PCHUNK)는, 정해진 개수의 데이터 청크들(DCHUNK1-DCHUNK5)을 이용한 패리티 연산에 기초하여 생성될 수 있다. 예를 들어, 도 6을 참조하여 설명된 ECC 엔진(218)은 데이터 청크들(DCHUNK1-DCHUNK5) 각각에서 순서대로 나열된 복수의 비트들에 대해, 동일한 순서를 갖는 비트들끼리 XOR 연산을 수행함으로써 복수의 패리티 비트들을 생성하고, 생성된 패리티 비트들을 패리티 청크(PCHUNK)로 구성할 수 있다. 그러나, 본 발명에 적용될 수 있는 패리티 연산 방식은 이에 제한되지 않는다.
한편, 컨트롤러(210)가 데이터를 스트라이핑 기법으로 저장하는 경우 패리티 연산이 요구되므로, 데이터를 미러링 기법으로 저장하는 경우에 비해 데이터 입출력 성능이 다소 낮아질 수 있다. 그러나, 컨트롤러(210)가 데이터를 스트라이핑 기법으로 저장하는 경우, 데이터를 미러링 기법으로 저장하는 경우에 비해 동일한 용량을 갖는 저장 공간에 더 많은 양의 데이터 청크들을 저장할 수 있다.
도 11을 참조하면, 스트라이프에 포함된 데이터 청크에 에러가 발생하더라도, 컨트롤러(210)는 상기 스트라이프에 포함된 나머지 데이터 청크들 및 패리티 청크를 이용하여 데이터를 유지 및 복원할 수 있다. 예를 들어, 컨트롤러(210)는 호스트(100)로부터 데이터(DATAa3)에 대한 요청이 수신되면, 제2 메모리 어레이(222)에 포함된 비휘발성 메모리들(NVM21-NVM26)로부터 데이터(DATAa3)를 포함하는 스트라이프를 획득할 수 있다.
컨트롤러(210)는 데이터(DATAa3)를 포함하는 제3 데이터 청크(DCHUNK3)에 대한 CRC 연산을 수행함으로써 제3 데이터 청크(DCHUNK3)에 에러가 있는지 여부를 체크할 수 있다. 만약 제3 데이터 청크(DCHUNK3)에 에러가 있는 경우, 컨트롤러(210)는 로드된 스트라이프에서 나머지 데이터 청크들 및 패리티 청크(PCHUNK)를 이용하여 패리티 연산을 수행함으로써 제3 데이터 청크(DCHUNK3)를 복구할 수 있다. 예를 들어, 데이터 청크들(DCHUNK1-DCHUNK5)에 대한 XOR 연산을 수행함으로써 패리티 청크(PCHUNK)를 생성한 경우, 나머지 데이터 청크들 및 패리티 청크(PCHUNK)에 XOR 연산을 수행함으로써 상기 데이터 청크를 복구할 수 있다.
컨트롤러(210)는 복구된 제3 데이터 청크(DCHUNK3)를 이용하여 호스트(100)에 데이터를 제공할 수 있으며, 복구된 제3 데이터 청크(DCHUNK3)를 포함하는 스트라이프를 비휘발성 메모리들(NVM21-NVM26)에 분산하여 저장함으로써 에러가 있는 데이터를 저장하는 제2 메모리 어레이(222)를 복구할 수도 있다.
비휘발성 메모리들(NVM21-NVM26)은 서로 독립적으로 리드 동작을 수행할 수 있으며, 서로 다른 채널들(CH3-CH8)에 연결되어 컨트롤러(210)와 병렬적으로 통신할 수 있다. 컨트롤러(210)는 호스트(100)로부터 리드 요청된 데이터가 스트라이프에 포함된 데이터 청크들 중 일부 데이터 청크에 포함된 경우라도, 비휘발성 메모리들(NVM21-NVM26)로부터 스트라이프 전체를 병렬적으로 획득할 수 있다. 컨트롤러(210)는 일부 데이터 청크에 에러가 있을 때, 미리 획득한 나머지 데이터 청크들 및 패리티 청크를 이용하여 데이터를 복구함으로써 호스트(100)의 리드 요청에 신속하게 응답할 수 있다.
실시 예에 따라, 비휘발성 메모리들(NVM21-NVM26)은 MLC, TLC, QLC 등의 메모리 셀들을 포함할 수 있다. 따라서, 스토리지 장치(200)는 제2 메모리 어레이(222)에 저장된 일부 데이터 청크에 에러가 발생하는 경우에 패리티 청크를 이용하여 데이터 청크를 복구할 수 있으면서도, 제2 메모리 어레이(222)의 저장 공간을 효율적으로 이용할 수 있다.
한편, 도 9 내지 도 11을 참조하여, 6개의 비휘발성 메모리들에 5개의 데이터 청크들 및 1개의 패리티 청크가 스트라이핑되는 경우를 예로 들어 본 발명의 실시 예가 설명되었다. 그러나, 본 발명은 N개의(N은 자연수) 비휘발성 메모리들에 (N-1)개의 데이터 청크들 및 1개의 패리티 청크가 스트라이핑되는 경우로 제한되지 않는다. 예를 들어, 하나의 스트라이프에 (N-2)개의 데이터 청크들, 및 상기 (N-2)개의 데이터 청크들을 이용하여 생성되는 2개의 패리티 청크들이 포함될 수도 있다.
도 7 내지 도 11을 참조하여 설명된 바에 따르면, 스토리지 장치(200)는 미러링 기법으로 데이터를 저장하는 제1 메모리 어레이(221) 및 스트라이핑 기법으로 데이터를 저장하는 제2 메모리 어레이(222)를 포함할 수 있다. 제1 메모리 어레이(221)는 제2 메모리 어레이(222)에 비해 데이터를 더욱 신속하게 복구할 수 있다는 장점을 가지며, 제2 메모리 어레이(222)는 제1 메모리 어레이(221)에 비해 동일한 용량을 갖는 저장 공간에 더 많은 양의 데이터를 저장할 수 있는 장점을 가질 수 있다.
본 발명의 실시 예에 따르면, 스토리지 장치(200)는 제1 메모리 어레이(221)에 시스템 데이터를 저장함으로써 시스템 데이터의 높은 안정성 및 높은 입출력 성능을 보장할 수 있으며, 시스템 데이터에 에러가 발생했을 때 상기 시스템 데이터를 신속하게 복구할 수 있다. 그리고, 스토리지 장치(200)는 제2 메모리 어레이(222)에 다량의 유저 데이터를 효율적으로 저장할 수 있다.
이하에서, 도 12 내지 도 15를 참조하여 스토리지 장치(200)가 데이터에 할당된 스트림 ID에 따라 데이터를 복수의 메모리 어레이들에 구분하여 저장함으로써, 데이터 속성에 따라 차별화된 성능을 제공할 수 있는 방법이 자세히 설명된다.
도 12는 스토리지 장치에 포함된 메모리 어레이들과 스트림 ID들 간의 맵핑 관계를 나타내는 테이블이다.
도 12를 참조하면, 스트림 ID '1' 및 '2'에 할당된 데이터는 제1 메모리 어레이에 저장될 수 있으며, 스트림 ID '3' 및 '4'에 할당된 데이터는 제2 메모리에 저장될 수 있다. 앞서 설명된 본 발명의 실시 예에 따르면, 스토리지 장치(200)는 제1 메모리 어레이에 미러링 기법으로 데이터를 저장할 수 있으며, 제2 메모리 어레이에 스트라이핑 기법으로 데이터를 저장할 수 있다.
컨트롤러(210)는 메모리 어레이들과 스트림 ID들 간의 맵핑 관계를 나타내는 맵핑 테이블을 저장할 수 있다. 컨트롤러(210)는 호스트(100)로부터 데이터에 대한 라이트 요청과 함께 상기 데이터에 할당된 스트림 ID를 수신하면, 상기 맵핑 테이블을 참조하여 상기 데이터를 저장하기 위한 타겟 메모리 어레이를 결정할 수 있다. 컨트롤러(210)는 상기 타겟 메모리 어레이에 적용되는 저장 기법을 이용하여 상기 데이터를 저장할 수 있다. 예를 들어, 컨트롤러(210)는 제1 메모리 어레이(221)에 저장될 데이터는 미러링 기법을 이용하여 저장할 수 있으며, 제2 메모리 어레이(222)에 저장될 데이터는 스트라이핑 기법을 이용하여 저장할 수 있다.
본 발명의 실시 예에 따르면, 스트림 ID와 저장 기법 간의 관계가 호스트(100)와 스토리지 장치(200) 간에 공유될 수 있다. 호스트(100)는 데이터 속성에 따라 데이터에 스트림 ID를 할당하고, 스토리지 장치(200)에 상기 데이터에 대한 라이트 요청과 함께 상기 스트림 ID를 제공함으로써 스토리지 장치(200)가 데이터 속성에 따라 데이터에 서로 다른 저장 기법을 적용하도록 요청할 수 있다.
도 13은 데이터 속성과 스트림 ID 간의 맵핑 관계를 나타내는 테이블이다.
호스트(100)는 서로 다른 속성을 갖는 데이터에 서로 다른 스트림 ID를 할당할 수 있다. 도 13의 예에서, 로그 데이터, 메타 데이터, 데이터베이스 및 멀티미디어에 각각 스트림 ID '1', '2', '3', '4'가 할당될 수 있다.
도 12 및 도 13을 함께 참조하면, 스토리지 장치(200)는 호스트(100)로부터의 라이트 요청에 응하여 로그 데이터, 메타 데이터와 같은 시스템 데이터를 제1 메모리 어레이에 미러링 기법으로 저장하고, 데이터베이스, 멀티미디어와 같은 유저 데이터를 제2 메모리 어레이에 스트라이핑 기법으로 저장할 수 있다.
이하에서, 도 14 및 도 15를 참조하여 스토리지 장치(200)가 데이터 속성에 따라 다른 저장 기법을 적용할 수 있도록 하는 호스트(100) 및 스토리지 장치(200)의 동작이 설명된다.
도 14는 본 발명의 제1 실시 예에 따른 호스트(100) 및 스토리지 장치(200)의 동작을 나타내는 도면이다.
도 14를 참조하면, 단계 S11에서 호스트(100)는 데이터 속성에 따라 서로 다른 스트림 ID를 할당할 수 있다. 호스트(100)는 스트림 ID에 할당된 데이터 속성 정보에 따라, 어떤 스트림 ID에 어떤 저장 기법이 적용되어야 하는지를 결정할 수 있다. 그리고, 호스트(100)는 단계 S12에서 스트림 ID에 따른 저장 기법을 지시하는 요청을 스토리지 장치로 제공할 수 있다. 단계 S13에서, 스토리지 장치(200)는 호스트(100)로부터 상기 요청을 수신하고, 스트림 ID와 저장 기법 간의 매핑 정보를 저장할 수 있다.
호스트(100)는 단계 S14에서, 라이트 요청을 제공할 때 스트림 ID를 함께 제공할 수 있다. 예를 들어, 호스트(100)는 라이트 요청, 라이트될 데이터, 상기 데이터의 논리 주소 및 상기 데이터의 속성에 따라 결정된 스트림 ID를 제공할 수 있다.
스토리지 장치(200)는 단계 S15에서, 상기 호스트(100)로부터의 라이트 요청과 함께 수신된 스트림 ID 및 상기 매핑 정보를 참조하여, 상기 스트림 ID에 해당하는 타겟 메모리 어레이에 데이터를 저장할 수 있다.
도 15는 본 발명의 제2 실시 예에 따른 호스트(100) 및 스토리지 장치(200)의 동작을 나타내는 도면이다.
도 15를 참조하면, 단계 S21에서 스토리지 장치(200)는 메모리 어레이들과 스트림 ID를 맵핑할 수 있다. 스토리지 장치(200)는 메모리 어레이들에 적용되는 저장 기법을 사전에 결정할 수 있다. 따라서, 메모리 어레이들에 스트림 ID가 맵핑되면, 각 스트림 ID에 대응하는 저장 기법이 맵핑될 수 있다.
단계 S22에서, 스토리지 장치(100)는 상기 스트림 ID와 저장 기법 간의 맵핑 정보를 호스트로 제공할 수 있다. 단계 S23에서, 호스트(100)는 상기 제공된 맵핑 정보를 참조하여, 데이터 유형에 따라 서로 다른 스트림 ID를 할당할 수 있다.
단계 S24에서, 호스트(100)는 스토리지 장치(200)로 라이트 요청을 제공할 때, 스트림 ID를 함께 제공할 수 있다. 단계 S24는, 도 15를 참조하여 설명된 단계 S14와 실질적으로 동일한 방식으로 수행될 수 있다. 단계 S25에서, 스토리지 장치(200)는 상기 라이트 요청에 응하여, 상기 맵핑 정보를 참조하여 상기 스트림 ID에 해당하는 타겟 메모리 어레이에 데이터를 저장할 수 있다. 단계 S25는, 도 15를 참조하여 설명된 단계 S15와 실질적으로 동일한 방식으로 수행될 수 있다.
본 발명의 실시 예에 따르면, 스토리지 장치(200)는 서로 다른 스트림 ID를 갖는 데이터를 구분하여 저장할 수 있을 뿐만 아니라, 서로 다른 저장 기법을 이용하여 저장할 수 있다. 스토리지 장치(200)는 호스트(100)가 데이터 속성에 따라 데이터에 스트림 ID를 할당하도록 함으로써, 데이터 속성에 따라 차별화된 데이터 입출력 성능, 데이터의 안정성, 데이터 복구 성능 등을 제공할 수 있다.
도 16은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 시스템을 나타내는 도면이다.
도 16은 본 발명의 일 실시예에 따른 스토리지(storage) 장치가 적용된 시스템(1000)을 도시한 도면이다. 도 16의 시스템(1000)은 기본적으로 휴대용 통신 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기 또는 IOT(internet of things) 기기와 같은 모바일(mobile) 시스템일 수 있다. 하지만 도 16의 시스템(1000)은 반드시 모바일 시스템에 한정되는 것은 아니고, 개인용 컴퓨터(personal computer), 랩탑(laptop) 컴퓨터, 서버(server), 미디어 재생기(media player) 또는 내비게이션(navigation)과 같은 차량용 장비(automotive device) 등이 될 수도 있다.
도 16을 참조하면, 시스템(1000)은 메인 프로세서(main processor)(1100), 메모리(1200a, 1200b) 및 스토리지 장치(1300a, 1300b)를 포함할 수 있으며, 추가로 촬영 장치(image capturing device)(1410), 사용자 입력 장치(user input device)(1420), 센서(1430), 통신 장치(1440), 디스플레이(1450), 스피커(1460), 전력 공급 장치(power supplying device)(1470) 및 연결 인터페이스(connecting interface)(1480) 중 하나 이상을 포함할 수 있다.
메인 프로세서(1100)는 시스템(1000)의 전반적인 동작, 보다 구체적으로는 시스템(1000)을 이루는 다른 구성 요소들의 동작을 제어할 수 있다. 이와 같은 메인 프로세서(1100)는 범용 프로세서, 전용 프로세서 또는 애플리케이션 프로세서(application processor) 등으로 구현될 수 있다.
메인 프로세서(1100)는 하나 이상의 CPU 코어(1110)를 포함할 수 있으며, 메모리(1200a, 1200b) 및/또는 스토리지 장치(1300a, 1300b)를 제어하기 위한 컨트롤러(1120)를 더 포함할 수 있다. 실시예에 따라서는, 메인 프로세서(1100)는 AI(artificial intelligence) 데이터 연산 등 고속 데이터 연산을 위한 전용 회로인 가속기(accelerator)(1130)를 더 포함할 수 있다. 이와 같은 가속기(1130)는 GPU(Graphics Processing Unit), NPU(Neural Processing Unit) 및/또는 DPU(Data Processing Unit) 등을 포함할 수 있으며, 메인 프로세서(1100)의 다른 구성 요소와는 물리적으로 독립된 별개의 칩(chip)으로 구현될 수도 있다.
메모리(1200a, 1200b)는 시스템(1000)의 주기억 장치로 사용될 수 있으며, SRAM 및/또는 DRAM 등의 휘발성 메모리를 포함할 수 있으나, 플래시 메모리, PRAM 및/또는 RRAM 등의 비휘발성 메모리를 포함할 수도 있다. 메모리(1200a, 1200b)는 메인 프로세서(1100)와 동일한 패키지 내에 구현되는 것도 가능하다.
스토리지 장치(1300a, 1300b)는 전원 공급 여부와 관계 없이 데이터를 저장하는 비휘발성 저장 장치로서 기능할 수 있으며, 메모리(1200a, 1200b)에 비해 상대적으로 큰 저장 용량을 가질 수 있다. 스토리지 장치(1300a, 1300b)는 스토리지 컨트롤러(1310a, 1310b)와, 스토리지 컨트롤러(1310a, 1310b)의 제어 하에 데이터를 저장하는 비휘발성 메모리(non-volatile memory, NVM)(1320a, 1320b)를 포함할 수 있다. 비휘발성 메모리(1320a, 1320b)는 2D(2-dimensional) 구조 혹은 3D(3-dimensional) V-NAND(Vertical NAND) 구조의 플래시 메모리를 포함할 수 있으나, PRAM 및/또는 RRAM 등의 다른 종류의 비휘발성 메모리를 포함할 수도 있다.
스토리지 장치(1300a, 1300b)는 메인 프로세서(1100)와는 물리적으로 분리된 상태로 시스템(1000)에 포함될 수도 있고, 메인 프로세서(1100)와 동일한 패키지 내에 구현될 수도 있다. 또한, 스토리지 장치(1300a, 1300b)는 SSD(solid state device) 혹은 메모리 카드(memory card)와 같은 형태를 가짐으로써, 후술할 연결 인터페이스(1480)와 같은 인터페이스를 통해 시스템(1000)의 다른 구성 요소들과 탈부착 가능하도록 결합될 수도 있다. 이와 같은 스토리지 장치(1300a, 1300b)는 UFS(Universal Flash Storage), eMMC(embedded multi-media card) 혹은 NVMe(non-volatile memory express)와 같은 표준 규약이 적용되는 장치일 수 있으나, 반드시 이에 한정되는 건 아니다.
촬영 장치(1410)는 정지 영상 또는 동영상을 촬영할 수 있으며, 카메라(camera), 캠코더(camcorder) 및/또는 웹캠(webcam) 등일 수 있다.
사용자 입력 장치(1420)는 시스템(1000)의 사용자로부터 입력된 다양한 유형의 데이터를 수신할 수 있으며, 터치 패드(touch pad), 키패드(keyboard), 키보드(keyboard), 마우스(mouse) 및/또는 마이크(microphone) 등일 수 있다.
센서(1430)는 시스템(1000)의 외부로부터 획득될 수 있는 다양한 유형의 물리량을 감지하고, 감지된 물리량을 전기 신호로 변환할 수 있다. 이와 같은 센서(1430)는 온도 센서, 압력 센서, 조도 센서, 위치 센서, 가속도 센서, 바이오 센서(biosensor) 및/또는 자이로스코프(gyroscope) 센서 등일 수 있다.
통신 장치(1440)는 다양한 통신 규약에 따라 시스템(1000) 외부의 다른 장치들과의 사이에서 신호의 송신 및 수신을 수행할 수 있다. 이와 같은 통신 장치(1440)는 안테나, 트랜시버(transceiver) 및/또는 모뎀(MODEM) 등을 포함하여 구현될 수 있다.
디스플레이(1450) 및 스피커(1460)는 시스템(1000)의 사용자에게 각각 시각적 정보와 청각적 정보를 출력하는 출력 장치로 기능할 수 있다.
전력 공급 장치(1470)는 시스템(1000)에 내장된 배터리(도시되지 않음) 및/또는외부 전원으로부터 공급되는 전력을 적절히 변환하여 시스템(1000)의 각 구성 요소들에게 공급할 수 있다.
연결 인터페이스(1480)는 시스템(1000)과, 시스템(1000)에 연결되어 시스템(1000과 데이터를 주고받을 수 있는 외부 장치 사이의 연결을 제공할 수 있다. 연결 인터페이스(1480)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe, IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC, UFS, eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다.
시스템(1000)에서 생성되는 데이터는 다양한 속성을 가질 수 있다. 본 발명의 실시 예에 따르면, 스토리지 장치(1300a, 1300b) 각각은 상기 데이터의 속성에 따라 데이터를 구분하여 저장할 수 있다. 메인 프로세서(1100)는 스토리지 장치(1300a, 1300b)에 저장할 데이터의 속성에 따라 상기 데이터에 스트림 ID를 할당하고, 상기 데이터에 대한 라이트 요청과 함께 상기 스트림 ID를 제공할 수 있다. 스토리지 장치(1300a, 1300b)는 상기 라이트 요청과 함께 수신되는 스트림 ID를 참조하여, 데이터를 속성에 따라 복수의 메모리 어레이에 구분하여 저장할 수 있으며, 서로 다른 저장 기법을 사용하여 저장할 수 있다. 예를 들어, 스토리지 장치(1300a, 1300b)에서 시스템 데이터가 미러링 기법으로 저장됨으로써 시스템 데이터의 안정성 및 복구 성능이 개선되며, 유저 데이터가 스트라이핑 기법으로 저장됨으로써 스토리지 장치(1300a, 1300b)의 저장 공간이 효율적으로 이용될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 호스트
200: 스토리지 장치
210: 컨트롤러
220: 메모리 장치

Claims (20)

  1. 스토리지 장치에 있어서,
    복수의 제1 비휘발성 메모리들 및 복수의 제2 비휘발성 메모리들을 포함하는 메모리 장치; 및
    서로 다른 속성을 갖는 데이터를 상기 메모리 장치의 서로 다른 영역에 구분하여 저장하는 컨트롤러를 포함하고,
    상기 컨트롤러는
    상기 복수의 제1 비휘발성 메모리들을 이용하여 미러링 기법으로 데이터를 저장하는 제1 메모리 어레이를 구성하고, 상기 복수의 제2 비휘발성 메모리들을 이용하여 스트라이핑 기법으로 데이터를 저장하는 제2 메모리 어레이를 구성하며, 호스트로부터 수신되는 데이터의 속성에 따라 상기 데이터를 제1 메모리 어레이 또는 상기 제2 메모리 어레이에 구분하여 저장하는
    를 포함하는 스토리지 장치.
  2. 제1항에 있어서,
    상기 복수의 제1 비휘발성 메모리들은 제1 비트 밀도를 가지며,
    상기 복수의 제2 비휘발성 메모리들은 상기 제1 비트 밀도보다 높은 제2 비트 밀도를 가지는
    스토리지 장치.
  3. 제1항에 있어서,
    상기 복수의 제1 비휘발성 메모리들은 SLC(Single Level Cell)들을 포함하고,
    상기 복수의 제2 비휘발성 메모리들은 MLC(Multi Level Cell)들, TLC(Triple Level Cell)들 또는 QLC(Quadruple Level Cell)들을 포함하는
    스토리지 장치.
  4. 제1항에 있어서,
    상기 스토리지 장치는
    상기 컨트롤러 및 상기 메모리 장치를 연결하는 복수의 채널들을 더 포함하고,
    상기 복수의 제1 비휘발성 메모리들 및 상기 복수의 제2 비휘발성 메모리들각각은 상기 복수의 채널들 중 서로 다른 채널을 통해 상기 컨트롤러와 연결되는
    스토리지 장치.
  5. 제1항에 있어서,
    상기 컨트롤러는
    상기 호스트로부터 수신된 데이터를 정해진 크기의 데이터 유닛들로 나누고, 상기 데이터 유닛들 각각에 대한 CRC(Cyclic Redundancy Check)값들을 생성하고, 상기 데이터 유닛들 각각에 상기 CRC값들을 부가한 복수의 데이터 청크들을 생성하며, 상기 복수의 데이터 청크들을 상기 복수의 제1 비휘발성 메모리들 각각에 저장함으로써, 상기 데이터를 상기 미러링 기법으로 상기 제1 메모리 어레이에 저장하는
    스토리지 장치.
  6. 제5항에 있어서,
    상기 컨트롤러는
    상기 호스트로부터 리드 요청을 수신하고, 상기 리드 요청의 타겟 데이터 청크가 상기 제1 메모리 어레이에 저장된 경우 상기 복수의 제1 비휘발성 메모리들 각각으로부터 타겟 데이터 청크들을 로드하고, 상기 타겟 데이터 청크들 중 하나의 데이터 청크에서 에러가 검출된 경우, 상기 타겟 데이터 청크들 중 나머지 데이터 청크를 이용하여 상기 리드 요청에 대한 응답을 상기 호스트로 제공하는
    스토리지 장치.
  7. 제6항에 있어서,
    상기 컨트롤러는
    상기 복수의 제1 비휘발성 메모리들로부터 상기 타겟 데이터 청크들을 병렬로 획득하는
    스토리지 장치.
  8. 제6항에 있어서,
    상기 컨트롤러는
    상기 나머지 데이터 청크를 상기 복수의 제1 비휘발성 메모리들 각각에 저장함으로써 상기 제1 메모리 어레이를 복구하는
    스토리지 장치.
  9. 제1항에 있어서,
    상기 컨트롤러는
    상기 호스트로부터 수신된 데이터를 정해진 크기의 데이터 유닛들로 나누고, 상기 데이터 유닛들 각각에 대한 CRC(Cyclic Redundancy Check)값들을 생성하고, 상기 데이터 유닛들 각각에 상기 CRC 값들을 부가한 복수의 데이터 청크들을 생성하며, 상기 복수의 데이터 청크들 중 정해진 개수의 데이터 청크들에 대한 패리티 연산을 수행함으로써 패리티 청크를 생성하고, 상기 정해진 개수의 데이터 청크들 및 상기 패리티 청크를 포함하는 스트라이프를 상기 복수의 제2 비휘발성 메모리들에 분산하여 저장함으로써, 상기 스트라이핑 기법으로 상기 데이터를 상기 제2 메모리에 저장하는
    스토리지 장치.
  10. 제9항에 있어서,
    상기 컨트롤러는
    상기 호스트로부터 리드 요청을 수신하고, 상기 리드 요청의 타겟 데이터 청크가 상기 제2 메모리 어레이에 저장된 경우 상기 복수의 제2 비휘발성 메모리들로부터 상기 타겟 데이터 청크가 포함된 스트라이프를 로드하고, 상기 타겟 데이터 청크에서 에러가 검출된 경우, 상기 스트라이프에 포함된 나머지 데이터 청크들 및 패리티 청크를 이용하여 상기 타겟 데이터 청크를 복구하며, 상기 복구된 타겟 데이터 청크를 상기 호스트로 제공하는
    스토리지 장치.
  11. 제10항에 있어서,
    상기 컨트롤러는
    상기 복수의 제2 비휘발성 메모리들로부터 상기 스트라이프에 포함된 데이터 청크들 및 패리티 청크를 병렬로 획득하는
    스토리지 장치.
  12. 제10항에 있어서,
    상기 컨트롤러는
    상기 복구된 타겟 데이터 청크, 상기 나머지 데이터 청크들 및 상기 패리티 청크를 상기 복수의 제2 비휘발성 메모리들에 분산하여 저장함으로써 상기 제2 메모리 어레이를 복구하는
    스토리지 장치.
  13. 제1항에 있어서,
    상기 서로 다른 속성을 갖는 데이터에는 서로 다른 스트림 ID(Identifier)가 할당되고,
    상기 컨트롤러는
    상기 호스트로부터 수신되는 데이터 속성을, 상기 데이터와 함께 수신되는 스트림 ID에 기초하여 결정하는
    스토리지 장치.
  14. 제13항에 있어서,
    상기 컨트롤러는
    복수의 스트림 ID들을 상기 미러링 기법 및 스트라이핑 기법 중 어느 하나의 저장 기법에 매핑하고, 상기 복수의 스트림 ID들과 상기 저장 기법 간의 맵핑 정보를 상기 호스트로 제공하는
    스토리지 장치.
  15. 제1항에 있어서,
    상기 스토리지 장치는 SSD(Solid State Drive)이며,
    상기 복수의 제1 비휘발성 메모리들 및 상기 복수의 제2 비휘발성 메모리들 각각은 메모리 칩인
    스토리지 장치.
  16. 스토리지 장치에 있어서,
    복수의 비휘발성 메모리들을 포함하는 메모리 장치; 및
    상기 메모리 장치를 제어하는 컨트롤러를 포함하고,
    상기 컨트롤러는
    상기 복수의 비휘발성 메모리들을 동일한 비트 밀도를 갖는 비휘발성 메모리들끼리 그루핑하여 복수의 메모리 어레이들을 구성하고, 상기 복수의 메모리 어레이들이 서로 다른 저장 기법으로 데이터를 저장하도록 제어하며, 호스트로부터 라이트 요청과 함께 수신된 데이터의 스트림 ID에 기초하여 상기 데이터를 저장하기 위한 타겟 메모리 어레이를 결정하며, 상기 타겟 메모리 어레이에 적용된 저장 기법을 이용하여 상기 타겟 메모리 어레이에 포함된 비휘발성 메모리들에 상기 데이터를 저장하는
    스토리지 장치.
  17. 전자 시스템에 있어서,
    호스트; 및
    데이터를 미러링 기법으로 저장하는 제1 메모리 어레이 및 상기 데이터를 스트라이핑 기법으로 저장하는 제2 메모리 어레이를 포함하는 스토리지 장치를 포함하며,
    상기 호스트는
    복수의 스트림 ID들 각각을 서로 다른 속성을 갖는 데이터에 할당하고, 상기 복수의 스트림 ID들을 상기 미러링 기법 및 스트라이핑 기법 중 어느 하나의 저장 기법에 매핑하고, 상기 복수의 스트림 ID들과 상기 저장 기법 간의 맵핑 정보를 상기 스토리지 장치로 제공하고,
    상기 스토리지 장치는
    상기 맵핑 정보에 기초하여 상기 복수의 스트림 ID들과 상기 제1 메모리 어레이 또는 상기 제2 메모리 어레이 간의 맵핑 관계를 결정하며, 상기 호스트로부터의 데이터를 상기 데이터에 할당된 스트림 ID에 따라 상기 제1 메모리 어레이 또는 상기 제2 메모리 어레이에 구분하여 저장하는
    전자 시스템.
  18. 제17항에 있어서,
    상기 호스트는
    시스템 데이터에 할당된 스트림 ID들을 미러링 기법에 매핑하고, 유저 데이터에 할당된 스트림 ID들을 스트라이핑 기법에 매핑하는
    전자 시스템.
  19. 제18항에 있어서,
    상기 시스템 데이터는
    메타 데이터 및 로그 데이터를 포함하고,
    상기 유저 데이터는
    멀티미디어 및 데이터베이스를 포함하는
    전자 시스템.
  20. 제19항에 있어서,
    상기 제1 메모리 어레이는
    각각이 SLC들을 포함하는 복수의 제1 비휘발성 메모리들을 포함하고,
    상기 제2 메모리 어레이는
    각각이 MLC들, TLC들 또는 QLC들을 포함하는 복수의 제2 비휘발성 메모리들을 포함하는
    전자 시스템.

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