KR20220087297A - 처리 코드를 실행하는 스토리지 장치 및 이의 동작 방법 - Google Patents

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KR20220087297A
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이창준
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Abstract

스토리지 장치의 동작 방법이 개시된다. 본 개시의 예시적 실시예에 따른 코어, 및 메모리를 포함하는 스토리지 장치의 동작 방법은, 호스트 장치로부터 수신한 기입 명령에 응답하여, 제1 태스크를 실행할 수 있도록 구성된 제1 처리 코드를 수신하고, 근접 데이터 처리(NDP)를 위해 상기 메모리에 별도로 마련된 제1 논리 유닛(Logical Unit)에 상기 제1 처리 코드를 저장하는 단계, 상기 호스트 장치로부터 수신한 활성화 명령에 응답하여, 상기 제1 처리 코드를 실행할 상기 코어를 활성화하는 단계 및 상기 호스트 장치로부터 수신한 실행 명령에 응답하여, 상기 코어가 상기 제1 태스크를 실행하는 단계를 포함할 수 있다.

Description

처리 코드를 실행하는 스토리지 장치 및 이의 동작 방법{STORAGE DEVICE EXECUTING PROCESSING CODE, AND OPERATING METHOD THEREOF}
본 개시의 기술적 사상은 스토리지 장치에 관한 것으로서, 상세하게는 처리 코드를 실행하는 스토리지 장치 및 이의 동작 방법에 관한 것이다.
비휘발성 메모리 장치를 이용하는 SSD(Solid State Drive), NVMe(Non-Volatile Memory express), eMMC(embedded Multi-Media Card), UFS(Universal Flash Storage)와 같은 스토리지 장치가 널리 사용되고 있다. 스토리지 장치는 메모리 동작을 처리하기 위한 코어를 포함하고, 호스트 장치와 상호 작용한다.
호스트 장치는 스토리지 장치에 저장된 데이터를 호스트 메모리로 로딩하고, 호스트 프로세서에서 데이터를 처리한다. 스토리지 장치와 호스트 장치간의 데이터 전송 과정에서 오버헤드가 발생한다. 그러나, 높은 컴퓨팅 능력이 요구됨에 따라, 호스트 장치의 처리 속도가 향상될 필요가 있다.
본 개시의 기술적 사상이 해결하려는 과제는 태스크를 위한 처리 코드를 직접 실행할 수 있는 스토리지 장치 및 이의 동작 방법을 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 예시적 실시예에 따른 스토리지 장치의 동작 방법이 개시된다. 본 개시의 기술적 사상의 일측면에 따른 코어, 및 메모리를 포함하는 스토리지 장치의 동작 방법은, 호스트 장치로부터 수신한 기입 명령에 응답하여, 제1 태스크를 실행할 수 있도록 구성된 제1 처리 코드를 수신하고, 근접 데이터 처리(NDP)를 위해 상기 메모리에 별도로 마련된 제1 논리 유닛(Logical Unit)에 상기 제1 처리 코드를 저장하는 단계, 상기 호스트 장치로부터 수신한 활성화 명령에 응답하여, 상기 제1 처리 코드를 실행할 상기 코어를 활성화하는 단계 및 상기 호스트 장치로부터 수신한 실행 명령에 응답하여, 상기 코어가 상기 제1 태스크를 실행하는 단계를 포함할 수 있다.
본 개시의 기술적 사상의 예시적 실시예에 따른 코어, 및 메모리를 포함하는 스토리지 장치의 동작 방법은, 호스트 장치로부터, 태스크를 실행하기 위해 구성된 처리 코드가 암호화된 암호 코드를 수신하는 단계, 개인 키에 기반하여 상기 암호 코드의 해시 값을 검증하고, 검증 성공에 따라 상기 암호 코드를 복호화함으로써 상기 처리 코드를 획득하는 단계, 상기 처리 코드를 근접 데이터 처리(NDP)를 위해 상기 메모리에 별도로 마련된 제1 논리 유닛에 저장하는 단계, 상기 코어가 유휴 상태인 경우 상기 코어를 활성화하는 단계 및 상기 코어가 상기 태스크를 수행하는 단계를 포함할 수 있다.
본 개시의 기술적 사상의 예시적 실시예에 따른 메모리 컨트롤러 및 메모리 장치를 포함하는 스토리지 장치에 있어서, 상기 메모리 컨트롤러는, 코어, 상기 코어에 밀접하게 결합된 서브 메모리 및 상기 코어 및 상기 서브 메모리와 연결된 주 메모리를 포함하고, 상기 메모리 장치는, 논리 유닛(Logical Unit)으로서, 근접 데이터 처리(NDP)를 위해 별도로 마련되고, 태스크를 실행하는 처리 코드를 저장하는 제1 논리 유닛을 포함하고, 상기 코어는, 상기 제1 논리 유닛에 저장된 상기 처리 코드에 기초하여 상기 태스크를 실행하는 것을 특징으로 할 수 있다.
본 개시의 기술적 사상의 예시적 실시예에 따른 스토리지 장치 및 이의 동작 방법은 스토리지 장치에서 직접 처리 코드를 실행할 수 있으므로 스토리지 장치와 호스트 장치의 데이터 전송 간 발생하는 오버헤드 및 전력 소비를 줄일 수 있다. 또한, 호스트 장치까지 데이터가 전송될 필요가 없으므로 지연 시간(latency)이 감축될 수 있다.
또한, 본 개시의 기술적 사상의 예시적 실시예에 따른 스토리지 장치 및 이의 동작 방법은 스토리지 장치의 컴퓨팅 능력을 이용함으로써 컴퓨팅 자원의 분산 및 병렬 처리를 이룰 수 있고, 이에 따라 호스트 장치 및 스토리지 장치를 포함하는 메모리 시스템의 처리 속도 향상, 전력 소모 및 발열 저하를 도모할 수 있다.
도 1은 본 개시의 예시적인 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2a는 본 개시의 예시적인 실시예에 따른 메모리 장치를 나타내는 블록도이고, 도 2b는 본 개시의 예시적인 실시예에 따른 논리 유닛(Logical Unit)을 나타내는 블록도이다.
도 3a 및 도 3b는 본 개시의 예시적인 실시예에 따른 웰-노운(Well-known) 영역을 나타내는 표이다.
도 4는 본 개시의 예시적인 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 5는 본 개시의 예시적인 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 6은 본 개시의 예시적인 실시예에 따른 스토리지 장치의 동작 방법을 나타내는 흐름도이다.
도 7a 및 도 7b는 본 개시의 예시적인 실시예에 따른 명령 및 리스폰스의 구성을 나타내는 표이다.
도 8은 본 개시의 예시적인 실시예에 따른 메모리 시스템의 동작 방법을 보다 상세히 나타내는 흐름도이다.
도 9는 본 개시의 예시적인 실시예에 따른 메모리 시스템의 동작 방법을 보다 상세히 나타내는 흐름도이다.
도 10은 본 개시의 예시적인 실시예에 따른 메모리 시스템의 동작 방법을 보다 상세히 나타내는 흐름도이다.
도 11은 본 개시의 예시적인 실시예에 따른 메모리 시스템의 동작 방법을 보다 상세히 나타내는 흐름도이다.
도 12는 본 개시의 예시적인 실시예에 따른 스토리지 장치의 동작 방법을 나타내는 흐름도이다.
도 13은 본 개시의 예시적인 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 14a, 도 14b 및 도 14c는 본 개시의 예시적인 실시예에 따른 명령의 구성을 나타내는 표이다.
도 15는 본 개시의 예시적인 실시예에 따른 스토리지 장치가 적용된 시스템을 나타내는 블록도이다.
도 16은 본 개시의 예시적인 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 17은 본 개시의 예시적인 실시예에 따라 도 16의 AES 엔진을 보다 상세히 나타내는 블록도이다.
도 18은 본 개시의 예시적인 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 19는 본 개시의 예시적인 실시예에 따른 UFS 시스템을 설명하는 블록도이다.
도 20은 본 개시의 예시적인 실시예에 따른 스토리지 장치에 적용될 수 있는 3D V-NAND 구조를 설명하는 도면이다.
도 21은 본 개시의 예시적인 실시예에 따른 스토리지 장치에 적용될 수 있는 3D V-NAND 구조를 설명하는 도면이다.
도 22는 본 개시의 예시적인 실시예에 따른 메모리 시스템이 적용될 수 있는 데이터 센터를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적인 실시예에 따른 메모리 시스템(10)을 나타내는 블록도이다.
도 1을 참조하면, 예시적인 실시예에 따른 메모리 시스템(10)은 데이터를 처리하기 위해 임시 저장하거나, 처리된 데이터를 저장하는 메모리를 구비한 전자 시스템의 일 구현예일 수 있다. 예를 들어, 메모리 시스템(10)은 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 내비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
본 개시에 따른 메모리 시스템(10)은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 개시에 따른 메모리 시스템(10)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package 등의 형태로 실장될 수 있다.
메모리 시스템(10)은 스토리지 장치(100) 및 호스트 장치(200)를 포함할 수 있다. 호스트 장치(200)는 스토리지 장치(100)에 메모리 동작을 요청(REQUEST)할 수 있고, 스토리지 장치(100)는 요청에 따라 데이터를 독출, 소거, 또는 기입할 수 있으며, 결과로서 응답(RESPONSE)을 호스트 장치(200)에 제공할 수 있다.
스토리지 장치(100)는 저장 영역에 데이터를 저장할 수 있다. 저장 영역은 섹터(Sector), 페이지(Page), 블록(Block) 등 스토리지 장치(100) 내부의 논리적 또는 물리적 저장 영역을 의미할 수 있다.
스토리지 장치(100)는 하나 이상의 플래시 메모리 칩들을 포함할 수 있다. 예시적인 실시예에서, 스토리지 장치(100)는 호스트 장치(200)에 내장되는 임베디드(embedded) 메모리일 수 있다. 예를 들어, 스토리지 장치(100)는 eMMC(embedded Multi Media Card) 또는 임베디드 UFS 메모리 장치일 수 있다. 예시적인 실시예에서, 스토리지 장치(100)는 호스트 장치(200)에 착탈 가능한 외장(external) 메모리일 수 있다. 예를 들어, 스토리지 장치(100)는 UFS 메모리 카드, CF(Compact Flash), SD(Secure Digital), Micro-SD(Micro Secure Digital), Mini-SD(Mini Secure Digital), xD(extreme Digital) 또는 메모리 스틱(Memory Stick)일 수 있다.
스토리지 장치(100)는 메모리 컨트롤러(110) 및 메모리 장치(130)를 포함할 수 있다.
메모리 컨트롤러(110)는 스토리지 장치(100)를 전반적으로 제어할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 메모리 장치(130)의 동작들을 스케줄링하거나, 스토리지 장치(100)에서 처리되는 신호들/데이터를 인코딩 및 디코딩할 수 있다. 예시적인 실시예에서, 메모리 컨트롤러(110)는 메모리 장치(130)가 데이터를 기입, 독출, 또는 소거하도록 메모리 장치(130)를 제어할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 호스트 장치(200)로부터의 독출 요청(Read Request) 또는 기입 요청(Write Request)에 응답하여 메모리 장치(130)에 저장된 데이터를 독출하거나 또는 메모리 장치(130)에 데이터를 프로그램하도록 메모리 장치(130)를 제어할 수 있다.
예시적인 실시예에서, 메모리 컨트롤러(110)는 메모리 장치(130)에 어드레스(Address), 명령(Command) 및 제어 신호를 제공함으로써, 메모리 장치(130)에 대한 프로그램(Program), 독출(Read) 및 소거(Erase) 동작을 제어할 수 있다. 또한, 호스트 장치(200)의 요청에 따른 데이터를 메모리 장치(130)에 프로그램하기 위한 데이터와 독출된 데이터가 메모리 컨트롤러(110)와 메모리 장치(130) 사이에서 송수신될 수 있다.
메모리 컨트롤러(110)는 코어(111), 서브 메모리(113) 및 주 메모리(115)를 포함할 수 있다.
코어(111)는 메모리 장치(130)에 메모리 동작을 수행하기 위한 다양한 연산을 처리할 수 있다. 예시적인 실시예에 따르면, 코어(111)는 호스트 장치(200)로부터의 요청을 해독하고, 요청에 상응하는 메모리 동작(예를 들어, 독출 동작, 기입 동작, 또는 소거 동작)을 위한 메모리 할당, 신호 생성, 데이터 호출 및 저장 등 다양한 연산을 처리할 수 있다.
서브 메모리(113)는 코어(111)의 데이터 처리를 보조할 수 있다. 예시적인 실시예에 따르면, 서브 메모리(113)는 코어(111)에서 처리되는 연산이 신속하게 수행되기 위해 데이터를 임시로 저장하거나, 처리된 연산이 바로 보관될 수 있도록 내부 버퍼로서 기능할 수 있다.
예시적인 실시예에 따르면, 서브 메모리(113)는 코어(111)에 밀접하게 결합된 메모리(Tightly Coupled Memory; TCM)일 수 있다. 예시적인 실시예에 따르면, 서브 메모리(113)는 캐시(cache) 메모리 보다는 속도가 느리지만, 코어(111)에 직접 결합됨으로서 주 메모리(115)와 코어(111)간의 데이터 처리 속도를 완충할 수 있다. 즉, 서브 메모리(113)는 고속 메모리 인터페이스 기능을 지원할 수 있다.
예시적인 실시예에 따르면, 서브 메모리(113)는 지시 밀접 결합 메모리(Instruction TCM; ITCM) 및 데이터 밀접 결합 메모리(Data TCM; DTCM)를 포함할 수 있다. 예를 들어, 지시 밀접 결합 메모리(ITCM)는 64 비트 버스를 포함하며, 데이터 밀접 결합 메모리(DTCM)는 32비트 버스를 포함하나, 이에 제한되지는 않는다.
예시적인 실시예에 따르면, 서브 메모리(113)의 주소는 고정되므로, 코어(111)는 동일한 주소를 이용하여 서브 메모리(113)에 접근할 수 있다. 예를 들어, 지시 밀접 결합 메모리(ITCM)는 0x0000000를 주소로서 이용할 수 있고, 데이터 밀접 결합 메모리(DTCM)는 0x200000000를 주소로서 이용할 수 있다. 서브 메모리(113)의 주소가 고정됨에 따라, 서브 메모리(113)로의 접근 시간은 일정할 수 있다. 예시적인 실시예에서, 서브 메모리(113)는 하나의 칩으로 구현될 수 있다.
예시적인 실시예에서, 서브 메모리(113)는 SRAM(static random access memory), 또는 듀얼-포트(dual-port) SRAM와 같은 휘발성(volatile) 메모리로 구현될 수 있으나, 이에 제한되지는 않는다.
주 메모리(115)는 메모리 장치(130)에 저장된 데이터를 로딩하고, 코어(111)에서의 처리를 위해 데이터를 제공할 수 있다. 예시적인 실시예에서, 메모리 컨트롤러(110)는 스토리지 장치(100)에 저장된 데이터를 주 메모리(115)로 패치 로드(patch load)할 수 있고, 코어(111)의 펫치(fetch) 동작 수행에 따라 데이터를 서브 메모리(113)로 이동시킬 수 있다. 본 개시에서, 용어 '패치 로드'는 메모리 장치(130)에 저장된 데이터를 메모리 컨트롤러(110)의 주 메모리(115)로 로딩하는 동작, 또는 메모리 장치(130)에 저장된 데이터를 메모리 컨트롤러(110)로 로딩하는 동작을 의미할 수 있다고, 용어 ' '펫치'는 코어에 인접한 메모리(예를 들어, 캐시 메모리, TCM 등)에 미리 로딩된 데이터를 처리 주체(예를 들어, 코어(111))가 직접 해독하는 동작을 의미할 수 있다. 예를 들어, 주 메모리(115)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory), DDR2 SDRAM, DDR3 SDRAM, DDR4 SDRAM, DDR5 SDRAM 등과 같은 동적 랜덤 억세스 메모리(Dynamic Random Access Memory, DRAM)일 수 있으나, 이에 제한되지는 않는다.
메모리 장치(130)는 호스트 장치(200)로부터의 요청에 따라 데이터를 저장하기 위한 저장 매체들을 포함할 수 있다. 예시적인 실시예에서, 메모리 장치(130)는 비휘발성 메모리 장치를 포함할 수 있다. 예시적인 실시예에서, 메모리 장치(130)는 낸드 플래시 메모리(NAND-type Flash Memory), MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), PRAM(Phase RAM), 저항 메모리(Resistive RAM), 나노튜브 RAM(Nanottube RAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리(holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory) 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory) 등 다양한 종류의 메모리가 적용된 장치일 수 있다.
예시적인 실시예에서, 메모리 장치(130)는 플래시 메모리를 포함할 수 있고, 상기 플래시 메모리는 2D NAND 메모리 어레이나 3D(또는 수직형, Vertical) NAND(VNAND) 메모리 어레이를 포함할 수 있다. 상기 3D 메모리 어레이는 실리콘 기판 위에 배치되는 활성 영역을 가지는 메모리 셀들의 어레이들, 또는 상기 메모리 셀들의 동작과 관련된 회로로서 상기 기판상에 또는 상기 기판 내에 형성된 회로의 적어도 하나의 물리적 레벨에 모놀리식(monolithic)으로 형성될 수 있다. 상기 용어 "모놀리식"은 상기 어레이를 구성하는 각 레벨의 층들이 상기 어레이 중 각 하부 레벨의 층들의 바로 위에 적층되어 있음을 의미한다. 일 실시 예에서, 상기 3D 메모리 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 Vertical NAND 스트링들을 포함할 수 있다. 상기 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 동 제8,553,466호, 동 제8,654,587호, 동 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3D 메모리 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들간에 공유되어 있는 3D 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합될 수 있다.
메모리 장치(130)는 복수의 메모리 블록들을 포함할 수 있고, 복수의 메모리 블록들 각각은 복수의 페이지(Page)들을 포함할 수 있으며, 복수의 페이지들 각각은 워드라인(wordline)에 연결된 복수의 메모리 셀들을 포함할 수 있다. 예시적인 실시예에서, 메모리 장치(130)는, 복수의 메모리 블록이 포함된 복수의 플레인들(plane)을 포함하며, 특히 복수의 플레인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 예시적인 실시예에 따르면, 메모리 장치(130)는 기입 동작 또는 독출 동작을 페이지 단위로 수행할 수 있고, 소거 동작은 블록 단위로 수행할 수 있다.
메모리 장치(130)는 논리 유닛(LU)로 부트 영역(140), 사용자 데이터 영역(150), 및 웰-노운(Well-known) 영역(160)을 포함할 수 있다. 부트 영역(140), 사용자 데이터 영역(150), 및 웰-노운() 영역(160) 각각은 적어도 하나의 논리 유닛(Logical Unit)으로 구현될 수 있다. 논리 유닛(LU)은 SCSI(Small Computer System Interface)(스커지, 또는 스카시) 태스크를 처리하고, 작업 관리 기능을 수행하는 외부 주소 지정이 가능한 독립적 기능부일 수 있다. 예를 들어, 논리 유닛(LU)은 부트 코드, 애플리케이션 코드, 및 대용량 스토리지 데이터 애플리케이션을 저장하기 위해 이용될 수 있다. SCSI는 소형 컴퓨터를 위한 주변기기 연결에 이용되는 인터페이스(Interface) 표준이다.
부트 영역(140)은 파일 시스템을 구성하기 위해 필요한 기본 정보를 포함할 수 있다. 사용자 데이터 영역(150)은 사용자의 데이터를 실질적으로 저장할 수 있다. 웰-노운 영역(160)은 SCSI 또는 UFS 표준을 위해 정의된 특정 기능을 수행하는 명령들을 포함할 수 있다. 부트 영역(140), 사용자 데이터 영역(150), 및 웰-노운 영역(160)은 도 2a 및 도 3b에 해당하는 단락에서 보다 상세히 설명된다.
본 개시의 예시적인 실시예에 따르면, 웰-노운 영역(160)은 스토리지 컴퓨팅을 지원하는 인-스토리지-컴퓨팅 논리 유닛(In Storage Computing Logical Unit; ISC_LU)(161)를 포함할 수 있다. 예시적인 실시예에 따르면, 인-스토리지-컴퓨팅 논리 유닛(161)은 논리적 저장 영역으로서, 스토리지 장치(100) 내에서 연산이 수행되기 위한 내부 버퍼 기능을 지원하거나, 내부 메모리로 기능할 수 있다.
본 개시의 예시적인 실시예에 따르면, 인-스토리지-컴퓨팅 논리 유닛(161)은 처리 코드(Processing Code)를 저장할 수 있다. 처리 코드는 호스트 장치(200)에서 처리되고, 태스크의 실행을 위한 프로그래밍 언어로 작성된 코드이다. 태스크는 사용자로부터 요청된 특정한 작업이다. 예시적인 실시예에서, 압축, 암호화, 양자화, 행렬 연산, 부동소수점 변환, 트리서치, 스왑, 중복 제거, 가지 치기, 렌더링, 데이터마이닝 등이 태스크로 요청될 수 있다.
예시적인 실시예에서, 처리 코드는 필요에 따라 갱신될 수 있다. 예를 들어, 처리 코드는 최신 알고리즘으로 갱신됨으로써 태스크의 효율을 향상시킬 수 있다. 예시적인 실시예에서, 처리 코드는 재프로그램될 수 있다.
본 개시의 예시적인 실시예에 따르면 스토리지 장치(100)는 호스트 장치(200)로부터 제공받은 처리 코드를 인-스토리지-컴퓨팅 논리 유닛(161)에 저장할 수 있다. 처리 코드는 코어(111)에 연결된 주 메모리(115)로 패치 로드(patch load)된 후, 코어(111)에 의해 펫칭(fetching)될 수 있다. 본 개시의 예시적인 실시예에 따라 코어(111)에서 처리 코드가 실행됨으로써, 스토리지 장치(100)가 태스크를 수행할 수 있다.
메모리 장치(130)는, 1 비트 데이터를 저장하는 단일 레벨 셀(SLC: Single Level Cell) 또는 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 멀티 레벨 셀(MLC: Multi Level Cell)을 포함할 수 있다. 예를 들어, 메모리 장치(130)는 3 비트 데이터를 저장할 수 있는 트리플 레벨 셀(TLC: Triple Level Cell), 또는 4 비트 데이터를 저장할 수 있는 쿼드러플 레벨 셀(QLC: Quadruple Level Cell)을 포함할 수도 있고, 또는 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀을 포함할 수도 있다.
메모리 컨트롤러(110)와 메모리 장치(130)는 하나 이상의 채널을 통해 명령, 어드레스 및 데이터를 송/수신할 수 있다. 호스트 장치(200)로부터 전달된 명령이 어느 채널을 통해 메모리 장치의 어느 저장 영역에서 수행될지는, 호스트 장치(200)로부터 전달된 논리 주소(Logical Address) 또는 논리 블록 주소(Logical Block Address, LBA)에 의해 정해질 수 있다.
호스트 장치(200)는 하나 이상의 전자 회로, 칩, 장치의 동작들에 따라, 호스트 장치(200)의 사용자에게 다양한 서비스를 제공할 수 있다. 예시적인 실시예에 따르면, 호스트 장치(200)는, 사용자로부터 요청된 태스크를 처리하기 위해 다양한 연산을 수행할 수 있고, 사용자에게 태스크 결과를 제공할 수 있다. 예시적 실시예에 따른 호스트 장치(200)는 애플리케이션 등을 포함할 수 있다.
또한, 호스트 장치(200)는 적어도 하나의 운영 시스템(Operation System)을 포함할 수 있고, 운영 시스템은, 호스트 장치(200)의 기능 및 동작을 전반적으로 관리 및 제어하고, 메모리 시스템(10)을 사용하는 사용자와 호스트 장치(200) 간에 상호 동작을 제공할 수 있다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트 장치(200)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다.
일반 운영 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은, 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템으로, 윈도우(windows) 및 크롬(chrome) 등을 포함하고, 기업용 운영 시스템은, 고성능을 확보 및 지원하도록 특성화된 시스템으로, 윈도 서버(windows server), 리눅스(linux) 및 유닉스(unix) 등을 포함할 수 있다. 운영 시스템에서의 모바일 운영 시스템은, 사용자들에게 이동성 서비스 제공 기능 및 시스템의 절전 기능을 지원하도록 특성화된 시스템으로, 안드로이드(android), iOS, 윈도 모바일(windows mobile) 등을 포함할 수 있다. 예시적 실시예에서, 호스트 장치(200)는 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(10)과의 동작 수행을 위해 운영 시스템을 실행한다, 여기서, 호스트는, 사용자 요청에 해당하는 복수의 명령들을 메모리 시스템(10)으로 전송하며, 그에 따라 메모리 시스템(10)에서는 명령들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행할 수 있다.
예시적 실시예에 따른 호스트 장치(200)는 UFS(Universal Flash Storage) 프로토콜을 지원하기 위한 UFS 호스트 컨트롤 드라이버를 포함할 수 있다. 그러나, 본 개시는 이에 제한되지 않고, eMMC(embedded Multi-Media Card) 프로토콜, 또는 NVMe(Non Volatile Memory express) 프로토콜을 지원하기 위한 드라이버를 포함할 수 있다.
호스트 장치(200)는 프로세서(210) 및 호스트 메모리(230)를 포함할 수 있다.
프로세서(210)는 호스트 장치(200)의 전반적인 동작, 보다 구체적으로는 호스트 장치(200)를 이루는 다른 구성 요소들의 동작을 제어할 수 있다. 이와 같은 메인 프로세서(1100)는 범용 프로세서, 전용 프로세서 또는 애플리케이션 프로세서(application processor) 등으로 구현될 수 있다. 예시적인 실시예에서, 프로세서(210)는 전용 논리 회로(예컨대, FPGA(Field Programmable Gate Array), ASICs(Application Specific Integrated Circuits) 등)를 포함하는 연산 프로세서(예를 들어, CPU(Central Processing Unit), GPU(Graphic Processing Unit), AP(Application Processor) 등)로 구현될 수 있으나 이에 제한되지 않는다.
호스트 메모리(230)는 휘발성 메모리, 또는 비휘발성 메모리를 포함할 수 있다. 예를 들어, 호스트 메모리(230)는 휘발성 메모리로서, DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory), DDR2 SDRAM, DDR3 SDRAM, DDR4 SDRAM, DDR5 SDRAM 등과 같은 동적 랜덤 억세스 메모리(Dynamic Random Access Memory, DRAM)를 포함할 수 있고, 비휘발성 메모리로서 낸드 플래시 메모리(NAND-type Flash Memory), MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), PRAM(Phase RAM), 저항 메모리(Resistive RAM), 나노튜브 RAM(Nanottube RAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리(holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory) 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory) 등 다양한 종류의 메모리가 적용된 장치를 포함할 수 있다.
예시적인 실시예에 따르면, 호스트 메모리(230)는 프로세서(210)가 데이터를 처리하기 위한 버퍼 기능을 지원할 수 있다. 예시적인 실시예에 따르면, 호스트 메모리(230)는 프로세서(210)가 태스크를 수행하기 위한 처리 코드를 저장할 수 있다. 예시적인 실시예에 따르면, 호스트 메모리(230)는 스토리지 장치(100)에 요청한 메모리 동작에 따른 결과를 버퍼링할 수 있다. 예시적인 실시예에 따르면, 호스트 메모리(230)는 스토리지 장치(100)에 기입 요청할 데이터를 저장할 수 있다.
예시적 실시예에 따라, 프로세서(210)와 호스트 메모리(230)는 별도의 반도체 칩으로 구현될 수 있다. 또는, 예시적 실시예에서, 프로세서(210)와 호스트 메모리(230)는 동일한 반도체 칩에 집적될 수 있다. 예를 들어, 프로세서(210)는 애플리케이션 프로세서(Application Processor)에 구비되는 다수의 모듈들 중 어느 하나일 수 있으며, 상기 애플리케이션 프로세서는 시스템 온 칩(System on Chip, SoC)으로 구현될 수 있다. 또한, 호스트 메모리(230)는 애플리케이션 프로세서 내에 구비되는 임베디드 메모리이거나, 또는 상기 애플리케이션 프로세서의 외부에 배치되는 메모리 장치 또는 메모리 모듈일 수 있다.
호스트 장치(200)는 스토리지 장치(100)의 구동에 관련된 각종 장치들을 더 포함할 수 있다. 일 예로서, 호스트 애플리케이션 및 장치 드라이버 등의 소프트웨어 모듈(미도시)이 더 구비될 수 있고, 소프트웨어 모듈은 호스트 메모리(230)에 로딩됨으로써 프로세서(210)에 의해 실행될 수 있다.
스토리지 장치(100)와 호스트 장치(200)는 다양한 종류의 인터페이스를 통해 서로 통신할 수 있다. 예시적인 실시예에 따르면, 스토리지 장치(100)와 호스트 장치(200)는 UFS(universal flash storage), ATA(advanced technology attachment), SATA(serial ATA), e-SATA(external SATA), SCSI(small computer small interface), SAS(serial attached SCSI) 등과 같은 표준 인터페이스를 통해 연결될 수 있다. 호스트 장치(200)와 스토리지 장치(100)는 각각 채용된 인터페이스의 프로토콜에 따른 패킷을 생성하고 이를 전송할 수 있다. 이 외에도, 메모리 시스템(10)에는 스토리지 장치(100)와 호스트 장치(200) 사이의 통신을 위한 인터페이스의 일 예로서, PATA(Parallel Advanced Technology Attachment), PCI(peripheral component interconnection), PCI-E(PCI-Express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(Multi Media Card), eMMC(embedded Multi Media Card), CF(Compact Flash) 카드 인터페이스, ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 방식이 적용될 수 있고, 이에 제한되지 않는다.
기계 학습이 널리 이용되고, 처리되는 데이터의 크기 및 양이 증대됨에 따라 메모리 시스템에도 높은 컴퓨팅 능력, 및 저 전력성이 요구된다. 호스트 장치(200)가 태스크를 수행하기 위해서는, 호스트 장치(200)가 스토리지 장치(100)에 저장된 처리 코드를 호스트 메모리(230)에 로딩하고, 로딩된 데이터를 프로세서(210)가 해독해야 한다. 호스트 장치(200)와 스토리지 장치(100) 간의 데이터 통신 동안, 처리 시간의 지연(지연 시간; latency), 및 오버헤드가 발생하고, 장치 간 인터페이싱에 의한 전력 소모 및 발열이 발생한다. 예를 들어, 데이터가 메모리 장치(130)에서부터 호스트 메모리(230)까지 전송되는 동안, 처리가 지연되며, 전력 소모가 발생한다.
본 개시의 예시적인 실시예에 따른 메모리 시스템(10)은 스토리지 장치(100)에서 직접 처리 코드를 실행할 수 있으므로, 호스트 장치(200) 및 스토리지 장치(100)간의 오버헤드 및 전력 소비를 감축할 수 있다. 또한, 본 개시의 예시적인 실시예에 따른 메모리 시스템(10)은 호스트 장치(200)와 함께, 유휴 상태인 스토리지 장치(100)의 컴퓨팅 능력을 활용할 수 있으므로 컴퓨팅 자원의 분산 및 병렬 처리를 이룰 수 있으므로, 메모리 시스템(10)의 전반적인 성능 개선이 이루어질 수 있다. 또한, 본 개시의 예시적인 실시예에 따른 메모리 시스템(10)은 전력 및 발열을 감축할 수 있다.
도 2a는 본 개시의 예시적인 실시예에 따른 메모리 장치(130)를 나타내는 블록도이고, 도 2b는 본 개시의 예시적인 실시예에 따른 논리 유닛(LU)을 나타내는 블록도이다. 도 1이 함께 참조된다.
도 2a를 참조하면, 메모리 장치(130)는 부트 영역(140), 사용자 데이터 영역(150), 및 웰-노운 영역(160)을 포함할 수 있다.
논리 유닛(LU)은 SCSI 태스크를 처리하고, 작업 관리 기능을 수행하는 외부 주소 지정이 가능한 독립적 기능부일 수 있다. 예를 들어, 논리 유닛(LU)은 부트 코드, 애플리케이션 코드, 및 대용량 스토리지 데이터 애플리케이션을 저장하기 위해 이용될 수 있다.
메모리 장치(130)는 논리 유닛(LU)으로서, 부트 영역(140), 사용자 데이터 영역(150) 및 웰-노운 영역(160)을 포함할 수 있다. 부트 영역(140), 사용자 데이터 영역(150) 및 웰-노운 영역(160) 각각은 적어도 하나의 논리 유닛(LU)을 포함한다. 그러나, 도 2a에 도시된 논리 유닛의 수는 예시에 불과하고, 명시된 논리 유닛의 개수에 제한되지 않는다.
부트 영역(140)은 파일 시스템을 구성하기 위해 필요한 기본 정보를 포함할 수 있다. 예시적인 실시예에서, 부트 영역(140)은 파일 시스템이 볼륨에 액세스하기 위해 필요한 정보를 포함할 수 있다. 예를 들어, 부트 영역(140)은 메모리 시스템을 동작시키는 운영 체제를 위해 필요한 로더를 포함할 수 있고, 부트 영역(140)은 운영 체제의 커널 파일을 로드할 수 있다.
부트 영역(140)은 메모리 장치의 파티션 중 첫번째 블록, 또는 첫번째 블록 그룹에 할당될 수 있다. 예시적인 실시예에서, 부트 영역(140)은 제0 논리 유닛(LU0)(141), 및 제1 논리 유닛(LU1)(143)을 포함할 수 있고, 제0 논리 유닛(LU) 및 제1 논리 유닛(LU) 각각은 부팅에 필요한 정보를 포함할 수 있다.
사용자 데이터 영역(150)은 사용자의 데이터가 실질적으로 저장할 수 있다. 예시적인 실시예에 따르면, 사용자 데이터 영역(150)은 호스트 장치(200)를 통해 스토리지 장치(100)에 저장하도록 요청된 데이터를 저장할 수 있다. 예시적인 실시예에서, 사용자 데이터 영역(150)은 제2 논리 유닛(LU2)(151) 내지 제(N-1) 논리 유닛(LU(N-1))(155)을 포함할 수 있다. 제2 논리 유닛(151) 내지 제(N-1) 논리 유닛(155)은 사용자 데이터를 저장할 수 있다.
웰-노운 영역(160)은 SCSI 또는 UFS 표준을 위해 정의된 특정 기능을 수행하는 명령들을 포함할 수 있다. 예시적인 실시예에 따르면, 웰-노운 영역(160)은 REPORT LUNS 논리 유닛(167), UFS Device 논리 유닛(165), BOOT 논리 유닛(164), RPMB(Replay Protected Memory Block) 논리 유닛(163) 등의 논리 유닛을 포함할 수 있고, 각 논리 유닛은 특정한 기능을 제공하는 명령들을 포함할 수 있다. 웰-노운 영역(160)의 논리 유닛들 각각은 웰-노운 논리 유닛 번호(W-LUN)를 포함할 수 있다.
예시적인 실시예에서, 웰-노운 영역(160)은 특정한 명령만을 처리하도록 정의될 수 있다. 예를 들어, 웰-노운 영역(160)에 정의된 명령이 아닌 명령이 입력된다면, '유효하지 않은 명령' 이라는 취지의 응답이 출력될 수 있다.
인-스토리지-컴퓨팅 논리 유닛(ISC_LU)(161)은 호스트 장치(200)로부터 제공받은 처리 코드를 저장할 수 있다. 본 개시의 예시적인 실시예에 따르면, 인-스토리지-컴퓨팅 논리 유닛(161)은 스토리지 장치(도 1, 100)의 코어(도 1, 111)에서 태스크가 실행될 수 있도록 처리 코드를 저장할 수 있다. 본 개시의 예시적인 실시예에 따르면, 처리 코드는 인-스토리지-컴퓨팅 논리 유닛(161)에서 서브 메모리(도 1, 113)로 로딩된 후, 코어(111)에 의해 펫칭(fetching)될 수 있다.
본 개시의 예시적인 실시예에 따르면, 인-스토리지-컴퓨팅 논리 유닛(161)은 스토리지 장치(100)의 코어(111) 개수에 상응하는 만큼 존재할 수 있다. 예시적인 실시예에서, 코어(111)의 개수가 k개(k는 자연수)인 경우, 메모리 장치(130)는 인-스토리지-컴퓨팅 논리 유닛(161)을 k개 포함할 수 있다. 본 개시의 예시적인 실시예에 따르면, 스토리지 장치에 복수의 코어들이 포함된 경우, 복수의 코어들 각각은 각기 대응되는 인-스토리지-컴퓨팅 논리 유닛(161)에서 처리 코드를 각각 펫칭할 수 있다.
RPMB 논리 유닛(163)은 다시 쓰기를 방지할 수 있다. UFS Device 논리 유닛(165)은 UFS 규격을 채택한 호스트 장치와 스토리 장치 간의 상호 작용을 지원할 수 있다. REPORT LUNS 논리 유닛(167)은 논리 유닛의 인벤토리를 제공할 수 있다.
도 2b를 참조하면, 논리 유닛(LU)은 2개의 플레인들(PLANE1, PLANE2)을 포함할 수 있다.
제1 플레인(PLANE1)은 캐시 레지스터(181_1), 데이터 레지스터(182_1), 제1 블록(183_1), 제2 블록(184_1) 내지 제m 블록(185_1)을 포함할 수 있고, 제2 플레인(PLANE2)은 캐시 레지스터(181_2), 데이터 레지스터(182_2), 제2 블록(183_2), 제2 블록(184_2) 내지 제m 블록(185_2)을 포함할 수 있다.
캐시 레지스터(181_1)는 데이터 통신을 관장할 수 있다. 예시적인 실시예에서, 메모리 동작으로서 독출 동작이 수행되는 경우, 캐시 레지스터(181_1)는 데이터 레지스터(182_1)로부터 데이터를 제공받아 데이터(DQ)에 전송할 수 있다. 예시적인 실시예에서, 메모리 동작으로서 기입 동작이 수행되는 경우, 캐시 레지스터(181_1)는 데이터(DQ)로부터 데이터 레지스터(182_1)로 데이터를 제공할 수 있다. 예를 들어, 데이터(DQ)와 연결된 데이터 핀은 8개일 수 있고, 데이터(DQ)는 8비트(bit)로 데이터를 전송할 수 있다. 예를 들어, 캐시 레지스터(181_1)의 크기는 2048바이트(Byte), 또는 예비 공간을 포함한 2176 바이트(Byte)일 수 있으나, 이에 제한되지는 않는다.
데이터 레지스터(182_1)는 메모리 장치(130)가 페이지 단위로 데이터를 처리하도록 제어할 수 있다. 예시적인 실시예에서, 데이터 레지스터(182_1)는 캐시 레지스터(181_1)가 접근 가능할 때(즉, 사용 중이 아닐 때), 데이터를 캐시 레지스터로 전송함으로써 데이터 레지스터(182_1)의 상태를 접근 가능 상태로 만들 수 있고, 제1 내지 제m 블록들(183_1, 184_1, 185_1)로부터 다음 페이지의 데이터를 전송받을 수 있다. 예를 들어, 데이터 레지스터(182_1)의 크기는 2048바이트(Byte), 또는 예비 공간을 포함한 2176 바이트(Byte)일 수 있으나, 이에 제한되지는 않는다.
제1 블록(183_1) 내지 제m 블록(185_1) 각각은 복수의 페이지를 포함할 수 있다(m은 1보다 큰 자연수).
제2 플레인(PLANE2)의 각 구성은 제1 플레인(PLANE1)의 설명된 각 구성과 유사한 기능을 제공하므로, 중복되는 설명은 생략된다. 각 플레인은 독립적이며 대등하나, 메모리의 주소를 인터리빙할 수 있다. 예를 들어, 제1 플레인(PLANE1)은 홀수 번째 메모리를, 제2 플레인(PLANE2)은 짝수 번째 메모리를 각각 할당받을 수 있다.
예시적인 실시예에서, 1개의 페이지의 크기는 2048 바이트(byte), 또는 예비 공간을 포함한 2176 바이트일 수 있으나, 이에 제한되지 않는다. 예를 들어, 1개의 블록은 64개의 페이지를 포함할 수 있으나, 이에 제한되지는 않는다. 예를 들어, 제1 플레인(PLANE1)에 포함된 블록은 1024개일 수 있으나, 이에 제한되지는 않는다. 하나의 논리 유닛(LU)은 두 개의 플레인으로 구성되어 있으므로, 예시된 수치에 따르면, 하나의 논리 유닛(LU)은 2176 메가바이트(메가바이트)일 수 있다.
도 2b에서는 설명의 편의를 위해 2 개의 플레인이 논리 유닛(LU)을 구성하는 것으로 도시되었으나, 본 개시의 기술적 사상은 플레인의 개수에 제한되지 않는다.
예시적인 실시예에 따르면, 하나의 메모리 다이는 캐시 레지스터(181_1 또는 182_1), 데이터 레지스터(182_1 또는 182_2), 제1 블록 내지 제m 블록(183_1~185_1 또는 183_2~185_2)을 포함할 수 있다. 예시적인 실시예에 따르면, 메모리 장치(도 2a, 130)에 포함된 메모리 다이는 하나 이상의 플레인(PLANE1 또는 PLANE2)을 포함할 수 있다.
예시적인 실시예에 따르면, 도 2b에 도시된 것과 유사하게, 하나의 메모리 다이 내에 포함된 하나 이상의 플레인(PLANE1 또는 PLANE2)들의 집합으로서 논리 유닛(LU)가 구성될 수 있다. 예를 들어, 하나의 메모리 다이는 적어도 하나의 논리 유닛(LU)을 포함할 수 있다. 예를 들어, 하나의 메모리 다이는 8Gb(Giga-Byte)일 수 있으며, 제1 논리 유닛(LU0)(도 2a, 141)은 1Gb, 제2 논리 유닛(LU1)(도2a, 143)은 2Gb로 각각 설정될 수 있으며, 유저 데이터 영역(도 2a, 150) 및 웰-노운 영역(도 2a, 160)이 나머지 4Gb를 할당받을 수 있다.
예시적인 실시예에 따르면, 도 2b에 도시된 것과 달리, 하나 이상의 메모리 다이의 집합으로서 논리 유닛(LU)이 구성될 수 있다. 예를 들어, 논리 유닛(LU)은 두 개 이상의 복수의 메모리 다이를 포함할 수 있고, 따라서 논리 유닛(LU)은 복수 개의 플레인을 포함할 수 있다. 예를 들어, 하나의 메모리 다이는 8Gb(Giga-Byte)일 수 있으며, 제1 논리 유닛(LU0)(141)은 2개의 메모리 다이들의 집합으로서 16Gb로 설정될 수 있다.
예시적인 실시예에 따르면, 논리 유닛(LU)은 메모리 다이의 형태, 메모리 다이가 플레인을 포함하는 개수에 제한되지 않고, 다양한 조합으로서 데이터 처리를 위한 단위가 될 수 있다.
도 3a 및 도 3b는 본 개시의 예시적인 실시예에 따른 웰-노운(Well-known) 영역을 나타내는 표이다.
도 3a를 참조하면, 논리 유닛(LU)은 확장 가능 주소를 가지고, 독립적으로 SCSI 태스크를 처리할 수 있으며, 태스크 관리 함수를 실행할 수 있다. 논리 유닛(LU)은 다른 논리 유닛(LU)과 독립적이다. UFS 쉘(shall)은 bMaxNumberLU로 특정되는 일정 수량의 논리 유닛을 지원할 수 있다. 논리 유닛(LU)은 부트 코드, 애플리케이션 코드, 및 대용량 저장 데이터 애플리케이션을 저장할 수 있다. 웰-노운 영역(160)의 논리 유닛들 각각은 웰-노운 논리 유닛 번호(Well-known Logical Unit Number; W-LUN)을 포함할 수 있다.
예시적인 실시예에 따르면, UPIU(UFS Protocol Information Unit)에 8 비트의 LUN(Logical Unit Number) 영역(field)이 포함될 수 있다. UPIU는 UFS 호스트 장치 및 UFS 스토리지 장치 간의 UTP(UFS Transport Protocol) 계층에서의 교환 단위일 수 있다. 8비트의 LUN 영역은 LUN 또는 W-LUN을 제공할 수 있다.
예시적인 실시예에서, LUN 영역(field)의 최상위 비트(MSB, 즉 7번째 비트)인 WLUN_ID에는 비트 "0" 또는 비트 "1" 이 할당될 수 있다. 예를 들어, LUN 영역의 최상위 비트(MSB)는 논리 유닛인 경우에는 WLUN_ID가 "0"으로 설정되고, 웰-노운 논리 유닛인 경우에는 "1"으로 설정될 수 있다. 예시적인 실시예에 따르면, LUN 영역의 최상위 비트를 확인하면 논리 유닛의 종류를 판단할 수 있다.
예시적인 실시예에서, LUN 영역(field)의 잔여 비트(즉, 0~6번째 비트)인 UNIT_NUMBER_ID에는 LUN 값 또는 W-LUN 값이 설정될 수 있다. 예시적인 실시예에 따르면, LUN 영역의 최상위 비트를 제외한 잔여 비트를 확인하면 논리 유닛의 고유 번호를 판단할 수 있다. 예를 들어, LUN 값, 또는 W-LUN 값은 0보다 크거나 같고, 127보다 작거나 같을 수 있으나, 이에 제한되는 것은 아니다.
도 3b를 참조하면, 웰-노운 영역(160)에 정의된 논리 유닛으로서 REPORT LUNS 논리 유닛(도 2a, 167), UFS Device 논리 유닛(도 2a, 165), Boot 논리 유닛, RPMB(Replay Protected Memory Block) 논리 유닛(도 2a, 163)이 설명된다.
REPORT LUNS 논리 유닛(167)은 SPC(SCSI Primary Commands)에 정의되고, 논리 유닛의 인벤토리를 제공할 수 있다. REPORT LUNS 명령은 애플리케이션 클라이언트가 메모리 시스템과 관련된 특정 정보를 수신하도록 요청(REQUEST)을 발행할 수 있다.
UFS Device 논리 유닛(165)은 장치 레벨의 상호 작용을 지원할 수 있다. 예를 들어, 웰-노운 영역(160)은 전력 모드 제어, 장치 와이핑 등의 상호 작용을 지원할 수 있다.
Boot 논리 유닛은 호스트 장치(200)의 지정에 따라, 부트 코드를 포함하는 실제 논리 유닛에 대한 가상 참조를 제공할 수 있다. Boot 논리 유닛은 부트 코드에 접근하기 위해 시스템의 시동시 독출될 수 있다.
RPMB(Replay Protected Memory Block) 논리 유닛(163)은 RPMB 보안 정의에 따라 자체 독립 프로세스 및 메모리 공간을 사용함으로써 RPMB 기능을 제공할 수 있다.
웰-노운 영역(160)에 정의된 논리 유닛들의 W-LUN 및 LUN 영역이 REPORT LUNS 논리 유닛(167)을 예시로 설명된다. REPORT LUNS 논리 유닛(167)의 W-LUN은 16진수"01h(hexadeca)"로 설정될 수 있고, LUN 영역은 16진수 "81h"로 설정될 수 있다. 예시적인 실시예에 따르면, LUN 영역의 16진수 "81"은 2진수 "1000_0001"이다. 도 3a에서의 LUN 영역에 대한 비트 할당을 참조하면, REPORT LUNS 논리 유닛(167)의 LUN 영역의 최상위 비트(MSB)는 "1" 이므로, UFS 스토리지 장치는 '웰 노운 논리 유닛'에 대한 정보임을 판별할 수 있다.
본 개시의 예시적인 실시예에 따르면, 스토리지 장치(도 1, 100)는 웰 노운 논리 영역으로서 인-스토리지-컴퓨팅 논리 유닛(도 1, 161)을 포함할 수 있다. 예시적인 실시예에 따르면, 인-스토리지-컴퓨팅 논리 유닛(161)의 LUN은 16진수 “B8h”로 설정될 수 있다. 그러나, 이는 예시적인 실시예에 불과하고, 인-스토리지-컴퓨팅 논리 유닛(161)의 LUN은, 이진수의 최상위 비트가 “1”인 다양한 16진수로서 설정될 수 있다.
본 개시의 예시적인 실시예에 따르면, 인-스토리지-컴퓨팅 논리 유닛(161)은 스토리지 장치(100)의 코어(111) 개수에 상응하는 만큼 존재할 수 있다. 이 경우, 복수의 인-스토리지-컴퓨팅 논리 유닛들의 LUN은 각각 "B8h", "B9h", "BAh" 등으로 코어(111)의 개수만큼 설정될 수 있다.
도 4는 본 개시의 예시적인 실시예에 따른 메모리 시스템(10a)을 나타내는 블록도이다. 도 4는 도 1의 메모리 시스템(10)의 구현의 일 예일 수 있다. 도 1이 함께 참조된다.
도 4를 참조하면, 메모리 시스템(10a)은 메모리 컨트롤러(110a), 메모리 장치(130a), 및 호스트 장치(200)를 포함할 수 있다. 메모리 컨트롤러(110a)는 코어(111a) 및 서브 메모리(113a)를 포함할 수 있고, 메모리 장치(130a)는 사용자 데이터 영역(150a) 및 인-스토리지-컴퓨팅 논리 유닛(161a)을 포함할 수 있으며, 호스트 장치(200)는 프로세서(210)를 포함할 수 있다. 도 4의 프로세서(210), 서브 메모리(113a), 코어(111a), 인-스토리지-컴퓨팅 논리 유닛(161a), 사용자 데이터 영역(150a)은 도 1에서 설명된 프로세서(210), 서브 메모리(113), 코어(111), 인-스토리지-컴퓨팅 논리 유닛(161), 사용자 데이터 영역(150)과 유사한 기능을 제공할 수 있고, 중복되는 설명은 생략된다.
예시적인 실시예에서, 호스트 장치(200)는 메모리 컨트롤러(110a)에 커맨드(CMD)을 제공하고, 그 결과로서 리스폰스(RESP)를 제공받을 수 있다. 또한, 호스트 장치(200)는 데이터(DATA)를 메모리 컨트롤러(110a)에 제공할 수 있다. 본 개시에서는 설명의 편의를 위해 데이터(DATA)가 메모리 컨트롤러(110a)로 제공된다고 설명되나, 데이터(DATA)는 메모리 장치(130a)에 직접 제공되고 페이지 버퍼(미도시)를 통해 메모리 셀 어레이(미도시)에 제공될 수 있음이 이해되어야 한다.
본 개시의 예시적인 실시예에 따르면, 메모리 컨트롤러(110a)가 메모리 장치(130a)에 메모리 동작(예를 들어, 독출 동작, 기입 동작, 또는 소거 동작)을 하지 않는 유휴 상태일 때, 메모리 컨트롤러(110a)의 포함된 코어(111a)의 컴퓨팅 능력이 활용될 수 있다. 호스트 장치(200)에서의 연산 대신, 데이터가 저장된 스토리지 장치에서의 연산은 인-스토리지-컴퓨팅(In Storage Computing; ISC)이라고 지칭된다. 또한, 호스트 장치(200)의 프로세서(210) 대신, 데이터가 저장된 메모리 공간과 상대적으로 가까운 곳에 위치한 처리 장치에서 태스크를 수행하는 것은 인접 데이터 처리(Near Data Processing; NDP)로 지칭된다. 본 개시의 예시적인 실시예에 따르면, 메모리 컨트롤러(110a)의 코어(111a)는 호스트 장치(200)의 태스크 중 일부를 분산 처리함으로써 인-스토리지-컴퓨팅(ISC), 또는 근접 데이터 처리(NDP)가 이루어질 수 있다.
본 개시의 예시적인 실시예에 따르면, 호스트 장치(200)는 인-스토리지-컴퓨팅 논리 유닛(161a)에 처리 코드(Processing Code; PC)를 제공할 수 있다. 처리 코드(PC)는 호스트 장치(200)에 요구된 태스크를 실행하는 프로그램 코드일 수 있다. 예를 들어, 처리 코드(PC)는 압축, 암호화, 양자화, 행렬 연산, 부동소수점 변환, 트리서치, 스왑, 중복 제거, 가지 치기, 렌더링, 데이터마이닝을 위한 프로그래밍 언어로 작성된 코드일 수 있다. 본 개시의 예시적인 실시예에 따르면, 처리의 실시간성이 요구되지 않거나, 대용량 반복 작업이 필요한 태스크는 근접 데이터 처리(NDP)에 적합할 수 있다. 그러나, 태스크는 전술된 처리에 국한되지 않고, 메모리 시스템(10a)의 컴퓨팅 능력이 요구되는 다양한 실행 동작을 의미할 수 있다. 또한, 처리 코드(PC)는 알고리즘의 개선에 따라 갱신될 수 있고, 갱신된 처리 코드는 다시 인-스토리지-컴퓨팅 논리 유닛(161a)에 저장될 수 있다. 예시적인 실시예에서, 처리 코드(PC)의 재프로그래밍이 실현될 수 있다.
본 개시의 예시적인 실시예에 따르면, 호스트 장치(200)는 처리 코드(PC)를 암호화하여 제공할 수 있다. 본 개시의 예시적인 실시예에 따르면, 호스트 장치(200)는 메모리 컨트롤러(110a)에게 공개 키를 요청할 수 있고, 메모리 컨트롤러(110a)는 암호화 방식을 결정하고, 결정된 암호화 방식에 따른 공개 키를 호스트 장치(200)에 제공할 수 있다. 호스트 장치(200)는 공개 키에 기반하여 처리 코드(PC)를 제공할 수 있다. 예시적인 실시예에서, 공개키 암호화 방식으로서 RSA, DSA 등이 암호화 방식이 이용될 수 있으나, 이에 국한되지 않고 다양한 암호화 방식이 본 개시에 적용될 수 있다.
본 개시의 예시적인 실시예에 따르면, 메모리 컨트롤러(110a)는 공개 키에 의해 암호화된 처리 코드를, 개인 키를 이용하여 검증할 수 있다. 예시적인 실시예에서, 개인 키에 따른 해시값의 비교를 통해 처리 코드(PC)가 인증된 호스트 장치(200)로부터 제공된 것인지를 판단할 수 있다. 검증이 성공하는 경우, 메모리 컨트롤러(110a)는 인-스토리지-컴퓨팅 논리 유닛(161a)에 처리 코드(PC)를 저장할 수 있다.
본 개시의 예시적인 실시예에 따르면, 호스트 장치(200)는 인-스토리지-컴퓨팅 논리 유닛(161a)의 크기, 개수, 및 활성화 여부를 포함하는 디스크립션을 스토리지 장치에 제공할 수 있다. 스토리지 장치는 호스트 장치(200)의 요청에 따라 인-스토리지-컴퓨팅 논리 유닛(161a)의 크기, 개수를 할당할 수 있고, 인-스토리지-컴퓨팅 논리 유닛(161a) 각각의 활성화 여부를 설정할 수 있다. 예를 들어, 호스트 장치(200)는 메모리 컨트롤러(110a)에 포함된 코어(111a)의 개수에 따라 컴퓨팅 논리 유닛(LU)의 크기를 요청할 수 있다. 예를 들어, 호스트 장치(200)는 복수의 코어들이 존재하는 경우, 각 코어마다 특정 태스크를 달리 수행하도록 코어 마다 컴퓨팅 논리 유닛(LU)을 달리 할당하고 활성화할 수 있다.
본 개시의 예시적인 실시예에 따르면, 호스트 장치(200)는 메모리 컨트롤러(110a)의 상태(status)를 확인할 수 있다. 메모리 컨트롤러(110a)는 호스트 장치(200)의 상태 확인 요청에 따라 코어의 개수, 제조사, 일련 번호, 코어 타입, TCM의 주소, TCM의 사이즈, 웰-노운 영역(160)에 포함된 논리 유닛의 개수 등을 포함하는 정보를 호스트 장치(200)에 제공할 수 있다.
본 개시의 예시적인 실시예에 따르면, 메모리 컨트롤러(110a)는 호스트 장치(200)의 활성화 요청에 따라, 메모리 동작을 수행하지 않는 유휴(idle) 상태일 때, 인-스토리지-컴퓨팅 논리 유닛(161a)에 저장된 처리 코드(PC)를 로딩할 수 있다. 예시적인 실시예에서, 메모리 컨트롤러(110a)는 처리 코드(PC)를 인-스토리지-컴퓨팅 논리 유닛(161a)으로부터 서브 메모리(113a)로 로드할 수 있다.
사용자 데이터 영역(150a)은 제2 논리 유닛(151a), 제3 논리 유닛(153a) 내지 제(N-1) 논리 유닛(155a)을 포함할 수 있다. 태스크를 수행하기 위해서는 사용자가 입력하거나 미리 저장된 대상 데이터가 메모리로부터 독출될 필요가 있다. 본 개시는 메모리로부터 독출될 대상 데이터를 독출 데이터(RDAT)로 정의한다. 메모리 장치(130a)는 독출 데이터(RDAT)를 사용자 데이터 영역(150a)의 논리 유닛들(151a, 153a, 155a) 중 어느 하나에 저장할 수 있다. 예를 들어, 제2 논리 유닛(151a)은 독출 데이터(RDAT)를 저장할 수 있다.
본 개시의 예시적인 실시예에 따르면, 코어(111a)는 호스트 장치(200)의 활성화 요청에 기초하여 서브 메모리(113a)에 로딩된 처리 코드(PC)를 펫치하고, 사용자 데이터 영역(150a)으로부터 독출 데이터(RDAT)를 제공받을 수 있다.
본 개시의 예시적인 실시예에 따르면, 코어(111a)는 호스트 장치(200)의 실행 요청에 따라 독출 데이터(RDAT)를 이용하여 태스크를 수행할 수 있다. 코어(111a)의 태스크 실행 결과인 태스크 결과는 다시 사용자 데이터 영역(150a)에 저장될 수 있다. 본 개시는 사용자 데이터 영역(150a)의 논리 유닛에 저장되는 태스크 결과를 프로그램 데이터(PDAT)라고 정의한다. 본 개시의 예시적인 실시예에 따르면 코어(111a)에서 태스크가 실행될 수 있고, 그 결과인 프로그램 데이터(PDAT)는 사용자 데이터 영역(150a)의 논리 유닛들(151a, 153a, 155a) 중 어느 하나에 저장될 수 있다. 예를 들어, 제3 논리 유닛(153a)은 프로그램 데이터(PDAT)를 저장할 수 있다.
본 개시의 예시적인 실시예에 따르면, 코어(111a)는 프로그램 데이터(PDAT)를 메모리 장치(130a)에 저장함으로써 태스크 결과를 호스트 장치(200)에 모두 제공하지 않을 수 있다. 본 개시의 예시적인 실시예에 따르면, 코어(111a)는 메모리 장치(130a)에 저장된 프로그램 데이터(PDAT)의 어드레스(ADDR)만을 호스트 장치(200)에 제공할 수 있다.
본 개시의 예시적인 실시예에 따르면, 메모리 시스템(10a)은 인-스토리지-컴퓨팅(ISC)(또는, 인접 데이터 처리(NDP))를 이용함으로써, 컴퓨팅 자원의 분산화 및 병렬화를 성취할 수 있다. 또한, 본 개시의 예시적 실시예에 따른 메모리 시스템(10a)은 전력 소모 및 지연 시간을 감축하고 처리 속도를 증대시킬 수 있다.
도 4에서, 호스트 장치(200)와 메모리 컨트롤러(110a) 간의 어드레스(ADDR), 커맨드(CMD), 리스폰스(RESP) 및 데이터(DATA) 통신 및 호스트 장치(200)와 인-스토리지-컴퓨팅 논리 유닛(161a) 간의 처리 코드(PC) 통신은 양 측간 전송되는 신호를 개념적으로 도시한 것이고, 각 신호들의 통신을 위해 별도의 물리적 신호 라인이 요구되는 것으로 해석될 수는 없으며, 이는 이하의 도 5에 대한 설명에도 동일하다. 호스트 장치(200) 및, 메모리 컨트롤러(110a)와 인-스토리지-컴퓨팅 논리 유닛(161a)을 포함하는 스토리지 장치(도 1, 100) 간의 통신을 위한 물리적 신호 라인은 도 19에서 보다 상세히 설명된다.
도 5는 본 개시의 예시적인 실시예에 따른 메모리 시스템(10b)을 나타내는 블록도이다. 도 5는 도 1의 메모리 시스템(10)의 구현의 일 예일 수 있다. 도 1 및 도 4가 함께 참조된다.
도 5를 참조하면, 메모리 시스템(10b)은 메모리 컨트롤러(110b), 메모리 장치(130b), 및 호스트 장치(200)를 포함할 수 있다. 메모리 컨트롤러(110b)는 제1 코어(112b_1), 제2 코어(112b_2), 제1 서브 메모리(114b_1) 및 제2 서브 메모리(114b_2)를 포함할 수 있고, 메모리 장치(130b)는 사용자 데이터 영역(150b) 및 인-스토리지-컴퓨팅 논리 유닛(161b)을 포함할 수 있으며, 인-스토리지-컴퓨팅 논리 유닛(161b)은 제1 인-스토리지-컴퓨팅 논리 유닛(162b_1) 및 제2 인-스토리지-컴퓨팅 논리 유닛(162b_2)을 포함할 수 있다. 호스트 장치(200)는 프로세서(210)를 포함할 수 있다. 도 5의 프로세서(210), 서브 메모리들(114b_1, 114b_2), 코어들(112b_1, 112b_2), 인-스토리지-컴퓨팅 논리 유닛들(162b_1, 162b_2), 사용자 데이터 영역(150b)은 도 4에서 설명된 프로세서(210), 서브 메모리(113a), 코어(111a), 인-스토리지-컴퓨팅 논리 유닛(161a), 사용자 데이터 영역(150a)과 유사한 기능을 제공할 수 있고, 중복되는 설명은 생략된다.
메모리 컨트롤러(110b)는 복수의 코어들 및 코어와 밀접하게 결합된 메모리로서 서브 메모리들을 포함할 수 있다. 예시적인 실시예에서, 메모리 컨트롤러(110)는 제1 코어(111), 제1 코어(111)와 밀접하게 결합된 제1 서브 메모리(113), 제2 코어(111) 및 제2 코어(111)와 밀접하게 결합된 제2 서브 메모리(113)를 포함할 수 있다. 제1 코어(111), 제1 코어(111)와 밀접하게 결합된 제1 서브 메모리(113)는 제1 처리부(115b_1)로, 제2 코어(111), 제2 코어(111)와 밀접하게 결합된 제2 서브 메모리(113)는 제2 처리부(115b_2)로 각각 지칭될 수 있다.
제1 코어(112b_1) 및 제2 코어(112b_2) 각각은 호스트 장치(200)에서 요청된 복수의 태스크들 각각을 실행하기 위한 전용 코어로 기능할 수 있다. 예시적인 실시예에 따르면, 제1 코어(112b_1)는 복수의 태스크들 중 제1 태스크를 처리하기 위해 특화되거나, 제1 태스크를 주로 처리할 수 있고, 제2 코어(112b_2)는 복수의 태스크들 중 제2 태스크를 처리하기 위해 특화되거나, 제2 태스크를 주로 처리할 수 있다. 예를 들어, 제1 코어(112b_1)는 압축을 주로 처리할 수 있고, 제2 코어(112b_2)는 부동소수점 연산을 주로 처리할 수 있다. 도 5에는 코어 및 서브 메모리가 각 2개인 것으로 도시되었으나, 이는 설명의 편의를 위함이고 복수 개의 코어들 및 서브 메모리들이 각각 메모리 컨트롤러(110b)에 마련될 수 있다.
인-스토리지-컴퓨팅 논리 유닛(161b)은 코어의 개수에 상응하는 만큼 논리 유닛들을 포함할 수 있다. 본 개시의 예시적인 실시예에 따르면, 코어들이 2개임에 따라, 제1 인-스토리지-컴퓨팅 논리 유닛(162b_1) 및 제2 인-스토리지-컴퓨팅 논리 유닛(162b_2)이 존재할 수 있다. 제1 인-스토리지-컴퓨팅 논리 유닛(162b_1)은 제1 태스크를 실행하기 위한 처리 코드를 저장할 수 있고, 제2 인-스토리지-컴퓨팅 논리 유닛(162b_2)은 제2 태스크를 실행하기 위한 처리 코드를 저장할 수 있다. 예를 들어, 제1 인-스토리지-컴퓨팅 논리 유닛(162b_1)은 압축을 위한 처리 코드를 저장할 수 있고, 제2 인-스토리지-컴퓨팅 논리 유닛(162b_2)은 부동소수점 연산을 위한 처리 코드를 저장할 수 있다.
본 개시의 예시적인 실시예에 따르면, 호스트 장치(200)는 제1 인-스토리지-컴퓨팅 논리 유닛(162b_1) 및 제2 인-스토리지-컴퓨팅 논리 유닛(162b_2) 각각에 처리 코드(PC)를 제공할 수 있다. 처리 코드(PC)는 제1 태스크를 위한 처리 코드, 및 제2 태스크를 위한 처리 코드를 포함할 수 있다. 메모리 장치(130b)는 해시 검증이 성공한 처리를 복호화하고, 제1 인-스토리지-컴퓨팅 논리 유닛(162b_1) 또는 제2 인-스토리지-컴퓨팅 논리 유닛(162b_2)에 각각에 상응하는 태스크를 위한 처리 코드를 저장할 수 있다.
본 개시의 예시적인 실시예에 따르면, 제1 처리부(115b_1)는 제1 인-스토리지-컴퓨팅 논리 유닛(162b_1)에서 제1 태스크를 위한 처리 코드를 로딩할 수 있다. 예시적인 실시예에서, 제1 서브 메모리(114b_1)는 제1 태스크를 위한 처리 코드를 로드할 수 있고, 제1 코어(112b_1)는 제1 태스크를 위한 처리 코드를 펫칭하고 제1 독출 영역(R1)(151b)에서 제1 독출 데이터를 로딩함으로써 제1 태스크를 수행할 수 있다. 태스크 결과는 제1 프로그램 영역(P1)(155b)에 저장될 수 있다. 예시적인 실시예에서, 제2 서브 메모리(114b_2)는 제2 태스크를 위한 처리 코드를 로드할 수 있고, 제2 코어(112b_2)는 제2 태스크를 위한 처리 코드를 펫칭하고 제2 독출 영역(R2)(153b)에서 제2 독출 데이터를 로딩함으로써 제2 태스크를 수행할 수 있다. 태스크 결과는 제2 프로그램 영역(P2)(157b)에 저장될 수 있다.
제1 태스크를 위한 처리 코드, 제2 태스크를 위한 처리 코드, 제1 독출 데이터, 제2 독출 데이터, 제1 프로그램 데이터 및 제2 프로그램 데이터는 통신을 위해 버스를 이용할 수 있다.
제1 코어(112b_1)는 제1 태스크의 수행 결과에 따른 제1 프로그램 영역(155b)에 저장된 데이터의 주소를 호스트 장치(200)에 제공할 수 있고, 제2 코어(112b_2)는 제2 태스크의 수행 결과에 따른 제2 프로그램 영역(157b)에 저장된 데이터의 주소를 호스트 장치(200)에 제공할 수 있다.
도 6은 본 개시의 예시적인 실시예에 따른 스토리지 장치(100)의 동작 방법을 나타내는 흐름도이다. 도 1 및 도 4가 함께 참조된다.
단계 S110에서, 처리 코드(PC)가 인-스토리지-컴퓨팅 논리 유닛(ISC_LU)에 저장될 수 있다. 본 개시의 예시적인 실시예에 따르면, 호스트 장치(도 1, 200)는 태스크를 실행하기 위한 처리 코드(도 4, PC)를 인-스토리지-컴퓨팅 논리 유닛(161)에 저장할 수 있다. 본 개시의 예시적인 실시예에 따르면, 메모리 컨트롤러(도 1, 110)는 암호화된 처리 코드를 해시값을 이용해 검증할 수 있고, 검증에 성공한 처리 코드를 인-스토리지-컴퓨팅 논리 유닛(161)에 저장할 수 있다.
단계 S130에서, 복수의 코어들이 존재하는 경우, 복수의 코어들 중 태스크를 실행할 대상 코어에 밀접하게 결합된 메모리인 서브 메모리에 처리 코드가 로딩될 수 있다. 예시적인 실시예에 따르면, 태스크를 실행할 코어(도 1, 111)인 대상 코어(Target Core)에 밀접하게 결합된 서브 메모리(도 1, 113)에 처리 코드(PC)가 로딩될 수 있다. 예시적인 실시예에서, 대상 코어(111)는 메모리 동작을 처리하지 않는 유휴 상태일 수 있다.
단계 S150에서, 처리 코드가 펫칭될 수 있다. 예시적인 실시예에 따르면, 대상 코어(111)는 처리 코드(PC)를 펫칭할 수 있다. 단계 S150, 또는 단계 S130, 및 단계 S150은 코어를 활성화하는 단계로 지칭될 수 있다. 코어의 활성화는 태스크의 실행의 준비가 완료됨을 의미할 수 있다.
단계 S170에서, 코어는 호스트의 실행 요청에 따라 처리 코드를 실행할 수 있고, 태스크의 수행이 이루어질 수 있다. 예시적인 실시예에 따르면, 코어(111)는 사용자 데이터 영역(도 1, 150)에 포함된 독출 데이터(도 4, RDAT)를 참조함으로써 태스크를 수행할 수 있다.
도 7a 및 도 7b는 본 개시의 예시적인 실시예에 따른 명령 및 리스폰스의 구성을 나타내는 표이다. 도 1이 함께 참조된다.
UPIU(UFS Protocol Information Unit)는 UFS 규격을 채택하는 호스트 장치 및 UFS 규격을 채택하는 스토리지 장치 간의 UTP(UFS Transport Protocol) 계층에서의 교환 단위일 수 있다. 예시적인 실시예에서, 호스트 장치(도 1, 200) 및 스토리지 장치(도 1, 100) 각각은 명령 UPIU, 및 응답 UPIU를 통해 정보를 교환할 수 있다.
도 7a를 참조하면, UFS 규격을 채택한 호스트 장치(200)에서 스토리지 장치(100)로 전송되는 명령 UPIU는 32 개의 영역으로 구성될 수 있고, 각 영역은 1 바이트(byte)다. 예시적인 실시예에서, 명령의 종류가 어떤 것인지는 제16 영역 내지 제31 영역까지의 16 바이트로 구성된 CDB(Command Description Block)의 판독을 통해 확인될 수 있다. 예시적인 실시예에 따르면, 제2 영역에 할당된 LUN의 최상위 비트(MSB)가 1이면 웰 노운 논리 유닛임이 판단될 수 있고, 0이면 일반 논리 유닛임이 판단될 수 있다.
도 7b를 참조하면, UFS 규격을 채택한 스토리지 장치(100)에서, UFS 규격을 채택한 호스트 장치(200)로 전송되는 응답 UPIU는 32 바이트(byte)로 구성될 수 있다. 응답 UPIU는, 명령 UPIU의 제3 영역인 “Task Tag”에 상응하는 값을, 제3 영역에 기재함으로써 명령 UPIU가 정상적으로 수신되었는지를 반환할 수 있다. 또한, 예시적인 실시예에 따르면, 정상적으로 명령 UPIU가 처리된다면, 제6 영역의 “Response” 및 제7 영역의 “Status”값이 0으로 반환될 수 있다. 제 6 영역 및 제7 영역의 비트값이 모두 0이면 명령 UPIU의 전송은 성공을 의미할 수 있다.
명령 UPIU 및 응답 UPIU는 각각 큐잉될 수 있다. 예를 들어, 명령 UPIU 및 응답 UPIU 각각은 64개만큼 명령 또는 응답을 각각 큐잉할 수 있다. 큐잉이 가능함에 따라, 복수 개의 명령 및/또는 응답이 동시에, 또는 한번에 전달 및 처리될 수 있다.
도 8은 본 개시의 예시적인 실시예에 따른 메모리 시스템의 동작 방법을 보다 상세히 나타내는 흐름도이다. 도 1 및 도 4가 함께 참조된다. 도 8은 도 6의 단계 S110을 보다 구체화한 것이다. 도 8 내지 도 11은 메모리 시스템(도 1, 10)에 대한 전체적인 설명을 위해 스토리지 장치(100) 외에 호스트 장치(200)에 대한 설명을 더 포함한다.
단계 S111에서, 호스트 장치(200)는 기입 명령(W_CMD) UPIU를 스토리지 장치(100)에 전송할 수 있다.
단계 S112에서, 스토리지 장치(100)는 기입 명령 UPIU에 기초하여 기입될 데이터의 크기를 확인할 수 있다. 예시적인 실시예에 따르면, 기입 명령 UPIU에는 처리 코드(도 4, PC)의 크기 정보가 포함될 수 있다. 스토리지 장치(100)에 포함된 인-스토리지-컴퓨팅 논리 유닛(도 1, 161)은 저장 공간의 크기가 한정적일 수 있다. 예시적인 실시예에 따른 스토리지 장치(100)는 처리 코드(PC)의 크기가 인-스토리지-컴퓨팅 논리 유닛(161)의 크기보다 큰 경우, 처리 코드(PC)의 크기를 인-스토리지-컴퓨팅 논리 유닛(161)의 크기만큼 분절하고, 처리 코드(PC)를 여러 번에 나누어 받을 수 있도록 응답할 수 있다.
단계 S113에서, 스토리지 장치(100)는 제1 전송 준비(Ready To Transfer; RTT) UPIU(RTT1 UPIU)를 호스트 장치(200)에 전송할 수 있고, 단계 S114에서, 스토리지 장치(100)는 제2 전송 준비 UPIU(RTT2 UPIU)를 호스트 장치(200)에 전송할 수 있다. 예시적인 실시예에 따르면, 스토리지 장치(100)는 기입될 데이터인 처리 코드(PC)의 크기를 확인하고, 처리 코드(PC)의 크기가 인-스토리지-컴퓨팅 논리 유닛(161)보다 큼에 따라, 처리 코드(PC)를 2개로 나누어 받도록 처리할 수 있다.
단계 S115에서, 호스트 장치(200)는 데이터(즉, 처리 코드)를 전송 준비 UPIU의 개수에 상응하는 만큼 분절해 로딩할 수 있다. 호스트 장치(200)는 처리 코드(PC)를 인-스토리지-컴퓨팅 논리 유닛(161)의 크기에 상응하도록 분절할 수 있다.
단계 S116에서, 호스트 장치(200)는 제1 데이터 출력 UPIU(D_OUT1 UPIU)를 전송할 수 있다. 단계 S117에서, 호스트 장치(200)는 제2 데이터 출력 UPIU(D_OUT2 UPIU)를 전송할 수 있다. 제1 데이터 출력 UPIU(D_OUT1 UPIU) 및 제2 데이터 출력 UPIU(D_OUT2 UPIU)은 처리 코드(PC)를 포함할 수 있다.
단계 S118에서, 스토리지 장치(100)는 수신이 완료되었는지 확인할 수 있다. 예시적인 실시예에서, 스토리지 장치(100)는 단계 S112의 결과로서 전송 준비 UPIU를 전송한 개수를 인지하고 있으므로, 그에 상응하는 개수만큼 데이터 출력 UPIU의 개수가 수신되었는지를 확인할 수 있다.
단계 S119에서, 처리 코드(PC) 전체의 수신이 완료됨에 따라, 기입 응답(W_RESPONSE) UPIU가 호스트 장치(200)로 전송될 수 있다.
도 9는 본 개시의 예시적인 실시예에 따른 메모리 시스템의 동작 방법을 보다 상세히 나타내는 흐름도이다. 도 9는 도 6의 단계 S130을 보다 구체화한 것이다. 도 1 및 도 4가 함께 참조된다.
단계 S131에서, 제1 패치 로드 명령(P_CMD1) UPIU는 스토리지 장치로 전송될 수 있다. 예시적인 실시예에서, 호스트 장치(200)는 스토리지 장치(100)가 메모리 동작을 수행하지 않는 유휴 상태임에 따라 제1 패치 로드 명령(P_CMD1)을 발행 또는 전송할 수 있다.
단계 S132에서, 인-스토리지-컴퓨팅 논리 유닛에 저장된 처리 코드는 코어에 밀접하게 결합된 서브 메모리로 로딩될 수 있다. 예시적인 실시예에 따르면, 스토리지 장치(100)는 인-스토리지-컴퓨팅 논리 유닛(161)에 저장된 제1 처리 코드를 제1 서브 메모리(113)로 패칭할 수 있다.
단계 S133에서, 제1 패치 로드 응답(P_RESPONSE1) UPIU가 전송될 수 있다. 예시적인 실시예에 따르면, 스토리지 장치(100)는 패치 로딩 동작의 완료에 따라, 제1 패치 로드 응답(P_RESPONSE1)을 호스트 장치(200)로 전송할 수 있다.
단계 S134에서, 제2 패치 로드 명령(P_CMD2) UPIU는 스토리지 장치로 전송될 수 있다. 예시적인 실시예에서, 스토리지 장치(100)가 복수의 코어들을 포함하고, 코어들 각각은 서로 다른 태스크를 수행할 수 있으므로, 패치 로드 명령은 각각의 태스크의 개수에 상응하는 만큼 발행될 수 있다.
단계 S135에서, 인-스토리지-컴퓨팅 논리 유닛에 저장된 처리 코드는 코어에 밀접하게 결합된 서브 메모리로 로딩될 수 있다. 예시적인 실시예에 따르면, 스토리지 장치(100)는 인-스토리지-컴퓨팅 논리 유닛(161)에 저장된 제2 처리 코드를 제2 서브 메모리(113)로 로딩할 수 있다.
단계 S136에서, 제1 패치 로드 응답(P_RESPONSE1) UPIU가 전송될 수 있다. 예시적인 실시예에 따르면, 스토리지 장치(100)는 패치 로딩 동작의 완료에 따라, 제2 패치 로드 응답(P_RESPONSE2)을 호스트 장치(200)로 전송할 수 있다.
도 10은 본 개시의 예시적인 실시예에 따른 메모리 시스템의 동작 방법을 보다 상세히 나타내는 흐름도이다. 도 10은 도 6의 단계 S150을 보다 구체화한 것이다. 도 1 및 도 4가 함께 참조된다.
단계 S151에서, 제1 펫치 명령(F_CMD1) UPIU는 스토리지 장치로 전송될 수 있다. 예시적인 실시예에서, 호스트 장치(200)는 스토리지 장치(100)가 메모리 동작을 수행하지 않는 유휴 상태임에 따라 제1 펫치 명령(F_CMD1)을 발행 또는 전송할 수 있다.
단계 S152에서, 서브 메모리에 로딩된 처리 코드(PC)는 적어도 하나의 코어 중 태스크를 처리할 대상 코어에서 펫치될 수 있다. 예시적인 실시예에 따르면, 대상 코어(111)는 제1 서브 메모리(113)에 저장된 제1 처리 코드를 펫치할 수 있다.
단계 S153에서, 제1 펫치 응답(F_RESPONSE1) UPIU가 전송될 수 있다. 예시적인 실시예에 따르면, 스토리지 장치(100)는 펫치 동작의 완료에 따라, 제1 펫치 응답(F_RESPONSE1)을 호스트 장치(200)로 전송할 수 있다.
단계 S154에서, 제2 패치 로드 명령(P_CMD2) UPIU는 스토리지 장치로 전송될 수 있다. 예시적인 실시예에서, 스토리지 장치(100)가 복수의 코어들을 포함하고, 코어들 각각은 서로 다른 태스크를 수행할 수 있으므로, 펫치 명령은 각각의 태스크의 개수에 상응하는 만큼 발행될 수 있다.
단계 S155에서, 서브 메모리에 로딩된 처리 코드(PC)는 적어도 하나의 코어 중 태스크를 처리할 대상 코어에서 펫치될 수 있다. 복수의 코어들 마다 각각 활성화될 수 있으므로, 펫치 동작을 수행하는 대상 코어는 매번 상이할 수 있다. 예시적인 실시예에 따르면, 대상 코어(111)는 제2 서브 메모리(113)에 저장된 제2 처리 코드를 펫치할 수 있다.
단계 S156에서, 제2 펫치 응답(F_RESPONSE2) UPIU가 전송될 수 있다. 예시적인 실시예에 따르면, 스토리지 장치(100)는 펫치 동작의 완료에 따라, 제2 펫치 응답(F_RESPONSE2)을 호스트 장치(200)로 전송할 수 있다.
도 11은 본 개시의 예시적인 실시예에 따른 메모리 시스템의 동작 방법을 보다 상세히 나타내는 흐름도이다. 도 11은 도 6의 단계 S170을 보다 구체화한 것이다. 도 1 및 도 4가 함께 참조된다.
단계 S171에서, 제1 실행 명령(O_CMD1) UPIU는 스토리지 장치로 전송될 수 있다. 예시적인 실시예에서, 호스트 장치(200)는 제1 실행 명령(O_CMD1)을 발행하고, 스토리지 장치(100)로 전송할 수 있다.
단계 S172에서, 제1 처리 코드에 상응하는 제1 태스크의 처리가 실행될 수 있다. 예시적인 실시예에 따르면, 제1 처리 코드는 제1 태스크의 수행과 관련될 수 있다.
단계 S173에서, 제1 실행 응답(O_RESPONSE1) UPIU가 전송될 수 있다. 예시적인 실시예에 따르면, 스토리지 장치(100)는 실행 동작의 완료에 따라, 제1 실행 응답(O_RESPONSE1)을 호스트 장치(200)로 전송할 수 있다.
단계 S174에서, 제2 패치 로드 명령(P_CMD2) UPIU는 스토리지 장치로 전송될 수 있다. 예시적인 실시예에서, 스토리지 장치(100)가 복수의 코어들을 포함하고, 코어들 각각은 서로 다른 태스크를 수행할 수 있으므로, 실행 명령은 각각의 태스크의 개수에 상응하는 만큼 발행될 수 있다.
단계 S175에서, 제2 처리 코드에 상응하는 제2 태스크의 처리가 실행될 수 있다. 예시적인 실시예에 따르면, 제2 처리 코드는 제2 태스크의 수행과 관련될 수 있고, 제1 태스크와는 독립적일 수 있다.
단계 S176에서, 제2 실행 응답(O_RESPONSE2) UPIU가 전송될 수 있다. 예시적인 실시예에 따르면, 스토리지 장치(100)는 실행 동작의 완료에 따라, 제2 실행 응답(O_RESPONSE2)을 호스트 장치(200)로 전송할 수 있다. 제2 실행 응답(O_RESPONSE2)에는 제2 실행에 따른 제2 태스크의 결과가 저장된 주소가 함꼐 제공될 수 있다.
도 12는 본 개시의 예시적인 실시예에 따른 스토리지 장치의 동작 방법을 나타내는 흐름도이다.
도 1 및 도 12를 함께 참조하면, 단계 S211에서, 메모리 컨트롤러(110)는 기입 명령(W_CMD)을 수신할 수 있다. 예시적인 실시예에 따르면, 기입 명령(W_CMD)은 호스트 장치(200)로부터 메모리 컨트롤러(110)를 포함하는 스토리지 장치(100)에 전송될 수 있다.
단계 S212에서, 메모리 컨트롤러(110)는 상태 정보(STATUS)를 요청할 수 있다. 예시적인 실시예에서, 상태 정보(STATUS)는 코어의 개수, 제조사, 일련 번호, 코어 타입, TCM의 주소, TCM의 사이즈, 웰-노운 영역(160)에 포함된 논리 유닛의 개수 등을 포함할 수 있다. 단계 S213에서, 메모리 장치(130)는 상태 정보(STATUS)를 반환할 수 있다.
단계 S214에서, 데이터가 전송될 수 있다. 예시적인 실시예에 따르면, 메모리 컨트롤러(110)는 상태 정보(STATUS)에 기초하여 처리 코드(PC)에 상응하는 데이터를 메모리 장치(130)에 제공할 수 있다.
단계 S215에서, 메모리 장치(130)는 처리 코드(PC)에 상응하는 데이터를 인-스토리지-컴퓨팅 논리 유닛(ISC_LU)(161)에 저장할 수 있다. 예시적인 실시예에 따르면, 메모리 장치(130)로 제공되는 데이터는 메모리 컨트롤러(110)에 의해 암호화 해시 검증이 성공된 것일 수 있다.
단계 S216에서, 저장 완료 정보가 반환될 수 있다. 예시적인 실시예에 따르면, 메모리 장치(130)는 처리 코드의 분할 전송을 수신하고, 분할된 처리 코드 각각을 논리 유닛에 저장할 수 있고, 저장 완료를 확인할 수 있다.
단계 S217에서, 메모리 컨트롤러(110)는 기입 응답(W_RESP)을 호스트 장치(200)에 제공할 수 있다.
단계 S218에서, 메모리 컨트롤러(110)는 패치 로드 명령(P_CMD)을 수신할 수 있다. 예시적인 실시예에서, 패치 로드 명령(P_CMD)은 호스트 장치(200)로부터 제공된 명령 UPIU에 포함될 수 있다. 단계 S219에서, 메모리 컨트롤러(110)는 메모리 장치(130)에 패치 로딩 동작을 요청할 수 있다. 단계 S210에서, 메모리 장치(130)는 인-스토리지-컴퓨팅 논리 유닛으로부터 서브 메모리로 처리 코드(PC)에 해당하는 데이터를 로딩할 수 있다. 단계 S221에서, 메모리 장치(130)는 패치 완료 정보를 반환할 수 있다. 단계 S222에서, 메모리 컨트롤러(110)는 패치 로드 응답(P_RESP)을 호스트 장치(200)에 제공할 수 있다.
단계 S223에서, 메모리 컨트롤러(110)는 펫치 명령(F_CMD)을 수신할 수 있다. 예시적인 실시예에서, 펫치 명령(F_CMD)은 호스트 장치(200)로부터 제공된 명령 UFIU에 포함될 수 있다. 단계 S224에서, 메모리 컨트롤러(110)는 메모리 장치(130)에 펫치 동작을 요청할 수 있다. 단계 S225에서, 메모리 장치(130)는 서브 메모리로부터 처리 코드(PC)에 해당하는 데이터를 펫치할 수 있다. 단계 S226에서, 메모리 장치(130)는 펫치 완료 정보를 반환할 수 있다. 단계 S227에서, 메모리 컨트롤러(110)는 펫치 응답(F_RESF)을 호스트 장치(200)에 제공할 수 있다.
단계 S228에서, 메모리 컨트롤러(110)는 실행 명령(O_CMD)을 수신할 수 있다. 예시적인 실시예에서, 실행 명령(O_CMD)은 호스트 장치(200)로부터 제공된 명령 UOIU에 포함될 수 있다. 단계 S229에서, 메모리 컨트롤러(110)는 메모리 장치(130)에 실행 동작을 요청할 수 있다. 단계 S230에서, 메모리 장치(130)는 서브 메모리로부터 처리 코드(PC)에 해당하는 데이터를 실행할 수 있다. 단계 S231에서, 메모리 장치(130)는 실행 완료 정보를 반환할 수 있다. 예시적인 실시예에서, 메모리 장치(130)는 태스크 결과가 저장된 주소를 메모리 컨트롤러(110)에 제공할 수 있고, 태스크 결과가 저장된 주소는 호스트 장치(200)에 제공될 수 있다.
도 13은 본 개시의 예시적인 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
단계 S311에서, 초기 정보가 요청된다. 예시적인 실시예에 따르면, 호스트 장치(200)는 스토리지 장치(100)의 상태 정보(STATUS)를 요청할 수 있다. 예시적인 실시예에서, 상태 정보(STATUS)는 코어의 개수, 제조사, 일련 번호, 코어 타입, TCM의 주소, TCM의 사이즈, 웰-노운 영역(160)에 포함된 논리 유닛의 개수 등을 포함할 수 있다. 단계 S312에서, 스토리지 장치(100)는 상태 정보(STATUS)를 반환할 수 있다.
단계 S313에서, 호스트 장치(200)는 스토리지 장치(100)가 인-스토리지-컴퓨팅 논리 유닛(ISC_LU)을 지원하는지 여부를 확인할 수 있다. 스토리지 장치(100)가 인-스토리지-컴퓨팅 논리 유닛(ISC_LU)을 지원하지 않는다면 인-스토리지-컴퓨팅(ISC)을 위한 일련의 동작은 수행되지 않을 수 있다.
단계 S314에서, 호스트 장치(200)는 공개 키를 스토리지 장치(100)에 요청할 수 있다. 단계 S315에서, 스토리지 장치(100)는 암호화 방식을 결정할 수 있다. 암호화 방식으로서 RSA 암호화 방법, DSA 암호화 방법 등 다양한 공개키 기반 암호화 방법이 채용될 수 있다. 단계 S316에서, 스토리지 장치(100)는 결정된 암호화 방법에 따른 공개 키를 호스트 장치(200)에 제공할 수 있다.
단계 S317에서, 호스트 장치(200)는 공개 키를 이용하여 태스크를 위한 처리 코드(PC)를 암호화할 수 있다. 단계 S318에서, 호스트 장치(200)는 암호화된 데이터를 스토리지 장치(100)로 전송할 수 있다. 예시적인 실시예에서, 암호화된 데이터는 처리 코드가 공개 키에 기반하여 암호화된 것일 수 있다.
단계 S319에서, 스토리지 장치(100)는 개인 키에 기반하여 암호화된 데이터의 해시 값을 검증할 수 있다. 단계 S320에서, 검증 성공에 따라, 스토리지 장치(100)는 암호화된 데이터를 복호화할 수 있고, 복호화에 따른 처리 코드(PC)를 인-스토리지-컴퓨팅 논리 유닛에 저장할 수 있다.
단계 S321에서, 호스트 장치(200)는 스토리지 장치(100)가 유휴 상태임에 따라 대상 코어를 활성화할 수 있다. 예시적인 실시예에서, 코어의 활성화는 처리 코드의, 코어에 밀접하게 결합된 메모리로의 패치, 및 코어에 의한 처리 코드의 펫치를 포함할 수 있다.
단계 S322에서, 호스트 장치(200)는 디스크립션을 스토리지 장치에 전송할 수 있다. 예시적인 실시예에 따르면, 디스크립션은 인-스토리지-컴퓨팅 논리 유닛(161)의 크기, 개수, 및 활성화 여부를 포함할 수 있다.
단계 S323에서, 스토리지 장치(100)는 인-스토리지-컴퓨팅 논리 유닛(161)에 저장된 처리 코드(PC)를 대상 코어로 로딩할 수 있다. 예시적인 실시예에서, 대상 코어가 처리 코드를 펫칭함에 따라 처리 코드는 실행될 준비를 갖출 수 있다.
단계 S324에서, 호스트 장치(200)는 태스크를 처리를 시작할 수 있다. 단계 S325에서, 태스크의 처리가 요청될 수 있다. 단계 S326에서, 스토리지 장치(100)는 처리 코드(PC)를 이용하여 태스크를 수행할 수 있다. 단계 S327에서, 태스크의 수행 결과인 태스크 결과는 스토리지 장치(100)에 저장될 수 있고, 저장된 데이터의 주소는 호스트 장치(200)로 제공될 수 있다.
도 14는 본 개시의 예시적인 실시예에 따른 명령의 구성을 나타내는 표이다.
도 14를 참조하면, 벤더 명령의 구성이 구분되어 도시된다. 예시적인 실시예에 따르면, 벤더 명령의 동작 코드(OPCODE)는 16진수 "C0h"로 정의될 수 있다.
CDB의 첫 번째 바이트 영역([0])은 벤더 명령을 의미하고, 그 값은 16진수"C0"일 수 있다. CDB의 두 번째 바이트 영역([1])은 다양 한 벤더 명령 중 어떤 벤더 명령인지를 구별하는 코드값이다. 예를 들어, CDB의 두 번째 바이트 영역([1])은 스토리지 장치의 특정 부분의 상태를 확인하거나, 호스트 장치(200)에게 제공하기 위한 기존의 벤더 기능들을 제공할 수 있다.
본 개시의 예시적 실시예에 따르면, CDB의 두 번째 바이트 영역([1])에 해당하는 VENDOR OPERATION CODE 부분에 인-스토리지-컴퓨팅 논리 유닛(161)이 관련될 수 있다. 예를 들어, 인-스토리지-컴퓨팅 논리 유닛(161)에 처리 코드를 저장하거나, 저장된 처리 코드를 수행하도록 활성화 명령이 발행될 수 있다.
도 15는 본 개시의 예시적인 실시예에 따른 스토리지 장치(100)가 적용된 시스템(1000)을 나타내는 블록도이다.
도 15에는 도 1의 메모리 시스템(10)이 적용될 수 있다. 도 15의 시스템(1000)은 기본적으로 휴대용 통신 폰(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기 또는 IOT(internet of things) 기기와 같은 모바일(mobile) 시스템일 수 있다. 하지만 도 15의 시스템(1000)은 반드시 모바일 시스템에 한정되는 것은 아니고, 개인용 컴퓨터(personal computer), 랩탑(laptop) 컴퓨터, 서버(server), 미디어 재생기(media player) 또는 내비게이션(navigation)과 같은 차량용 장비(automotive device) 등이 될 수도 있다.
도 15을 참조하면, 시스템(1000)은 메인 프로세서(main processor)(1100), 메모리(1200a, 1200b) 및 스토리지 장치(1300a, 1300b)를 포함할 수 있으며, 추가로 촬영 장치(image capturing device)(1410), 사용자 입력 장치(user input device)(1420), 센서(1430), 통신 장치(1440), 디스플레이(1450), 스피커(1460), 전력 공급 장치(power supplying device)(1470) 및 연결 인터페이스(connecting interface)(1480) 중 하나 이상을 포함할 수 있다.
메인 프로세서(1100)는 시스템(1000)의 전반적인 동작, 보다 구체적으로는 시스템(1000)을 이루는 다른 구성 요소들의 동작을 제어할 수 있다. 이와 같은 메인 프로세서(1100)는 범용 프로세서, 전용 프로세서 또는 애플리케이션 프로세서(application processor) 등으로 구현될 수 있다.
메인 프로세서(1100)는 하나 이상의 CPU 코어(1110)를 포함할 수 있으며, 메모리(1200a, 1200b) 및/또는 스토리지 장치(1300a, 1300b)를 제어하기 위한 컨트롤러(1120)를 더 포함할 수 있다. 실시예에 따라서는, 메인 프로세서(1100)는 AI(artificial intelligence) 데이터 연산 등 고속 데이터 연산을 위한 전용 회로인 가속기(accelerator) 블록(1130)을 더 포함할 수 있다. 이와 같은 가속기 블록(1130)은 GPU(Graphics Processing Unit), NPU(Neural Processing Unit) 및/또는 DPU(Data Processing Unit) 등을 포함할 수 있으며, 메인 프로세서(1100)의 다른 구성 요소와는 물리적으로 독립된 별개의 칩(chip)으로 구현될 수도 있다.
메모리(1200a, 1200b)는 시스템(1000)의 주기억 장치로 사용될 수 있으며, SRAM 및/또는 DRAM 등의 휘발성 메모리를 포함할 수 있으나, 플래시 메모리, PRAM 및/또는 RRAM 등의 비휘발성 메모리를 포함할 수도 있다. 메모리(1200a, 1200b)는 메인 프로세서(1100)와 동일한 패키지 내에 구현되는 것도 가능하다.
스토리지 장치(1300a, 1300b)는 전원 공급 여부와 관계 없이 데이터를 저장하는 비휘발성 저장 장치로서 기능할 수 있으며, 메모리(1200a, 1200b)에 비해 상대적으로 큰 저장 용량을 가질 수 있다. 스토리지 장치(1300a, 1300b)는 스토리지 컨트롤러(1310a, 1310b)와, 스토리지 컨트롤러(1310a, 1310b)의 제어 하에 데이터를 저장하는 비휘발성(non-volatile memory, NVM) 비휘발성 메모리(1320a, 1320b)를 포함할 수 있다. 비휘발성 메모리(1320a, 1320b)는 2D(2-dimensional) 구조 혹은 3D(3-dimensional) 구조의 V-NAND 플래시 메모리를 포함할 수 있으나, PRAM 및/또는 RRAM 등의 다른 종류의 비휘발성 메모리를 포함할 수도 있다.
스토리지 장치(1300a, 1300b)는 메인 프로세서(1100)와는 물리적으로 분리된 상태로 시스템(1000)에 포함될 수도 있고, 메인 프로세서(1100)와 동일한 패키지 내에 구현될 수도 있다. 또한, 스토리지 장치(1300a, 1300b)는 SSD(solid state device) 혹은 메모리 카드(memory card)와 같은 형태를 가짐으로써, 후술할 연결 인터페이스(1480)와 같은 인터페이스를 통해 시스템(1000)의 다른 구성 요소들과 탈부착 가능하도록 결합될 수도 있다. 이와 같은 스토리지 장치(1300a, 1300b)는 UFS(universal flash storage), eMMC(embedded multi-media card) 혹은 NVMe(non-volatile memory express)와 같은 표준 규약이 적용되는 장치일 수 있으나, 반드시 이에 한정되는 건 아니다.
촬영 장치(1410)는 정지 영상 또는 동영상을 촬영할 수 있으며, 카메라(camera), 캠코더(camcorder) 및/또는 웹캠(webcam) 등일 수 있다.
사용자 입력 장치(1420)는 시스템(1000)의 사용자로부터 입력된 다양한 유형의 데이터를 수신할 수 있으며, 터치 패드(touch pad), 키보드(keyboard), 키보드(keyboard), 마우스(mouse) 및/또는 마이크(microphone) 등일 수 있다.
센서(1430)는 시스템(1000)의 외부로부터 획득될 수 있는 다양한 유형의 물리량을 감지하고, 감지된 물리량을 전기 신호로 변환할 수 있다. 이와 같은 센서(1430)는 온도 센서, 압력 센서, 조도 센서, 위치 센서, 가속도 센서, 바이오 센서(biosensor) 및/또는 자이로스코프(gyroscope) 등일 수 있다.
통신 장치(1440)는 다양한 통신 규약에 따라 시스템(1000) 외부의 다른 장치들과의 사이에서 신호의 송신 및 수신을 수행할 수 있다. 이와 같은 통신 장치(1440)는 안테나, 트랜시버(transceiver) 및/또는 모뎀(MODEM) 등을 포함하여 구현될 수 있다.
디스플레이(1450) 및 스피커(1460)는 시스템(1000)의 사용자에게 각각 시각적 정보와 청각적 정보를 출력하는 출력 장치로 기능할 수 있다.
전력 공급 장치(1470)는 시스템(1000)에 내장된 배터리(도시 안함) 및/또는외부 전원으로부터 공급되는 전력을 적절히 변환하여 시스템(1000)의 각 구성 요소들에게 공급할 수 있다.
연결 인터페이스(1480)는 시스템(1000)과, 시스템(1000)에 연결되어 시스템(1000과 데이터를 주고받을 수 있는 외부 장치 사이의 연결을 제공할 수 있다. 연결 인터페이스(1480)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe(NVM express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC(embedded multi-media card), UFS(Universal Flash Storage), eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다.
도 16은 본 개시의 예시적인 실시예에 따른 메모리 시스템(10)을 나타내는 블록도이다.전술된 도 1의 메모리 시스템(10)에 대한 설명은, 도 16에 대한 이하의 설명과 상충되지 않는 범위 내에서 적용될 수 있다.
메모리 시스템(10)은 호스트 장치(200) 및 스토리지 장치를 포함할 수 있다. 또한, 스토리지 장치는 메모리 컨트롤러(110) 및 메모리 장치(130)를 포함할 수 있다. 또한, 본 개시의 예시적인 실시예에 따라, 호스트 장치(200)는 프로세서(210) 및 호스트 메모리(230)를 포함할 수 있다. 호스트 메모리(230)는 스토리지 장치로 전송될 데이터, 혹은 스토리지 장치로부터 전송된 데이터를 임시로 저장하기 위한 버퍼 메모리로서 기능할 수 있다.
스토리지 장치는 호스트 장치(200)로부터의 요청에 따라 데이터를 저장하기 위한 저장 매체들을 포함할 수 있다. 일 예로서, 스토리지 장치는 SSD(Solid State Drive), 임베디드(embedded) 메모리 및 착탈 가능한 외장(external) 메모리 중 적어도 하나를 포함할 수 있다. 스토리지 장치가 SSD인 경우, 스토리지 장치는 NVMe(non-volatile memory express) 표준을 따르는 장치일 수 있다. 스토리지 장치가 임베디드 메모리 혹은 외장(external) 메모리인 경우, 스토리지 장치는 UFS(universal flash storage) 혹은 eMMC(embedded multi-media card) 표준을 따르는 장치일 수 있다. 호스트 장치(200)와 스토리지 장치는 각각 채용된 표준 프로토콜에 따른 패킷을 생성하고 이를 전송할 수 있다.
스토리지 장치의 메모리 장치(130)가 플래시 메모리를 포함할 때, 상기 플래시 메모리는 2D NAND 메모리 어레이나 3D(또는 수직형, Vertical) NAND(VNAND) 메모리 어레이를 포함할 수 있다. 다른 예로서, 스토리지 장치는 다른 다양한 종류의 비휘발성 메모리들을 포함할 수도 있다. 예를 들어, 스토리지 장치는 MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torgue MRAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), PRAM(Phase RAM), 저항 메모리(Resistive RAM) 및 다른 다양한 종류의 메모리가 적용될 수 있다.
예시적 실시예에 따라, 프로세서(210)와 호스트 메모리(230)는 별도의 반도체 칩으로 구현될 수 있다. 또는, 일부 실시예들에서, 프로세서(210)와 호스트 메모리(230)는 동일한 반도체 칩에 집적될 수 있다. 일 예로서, 프로세서(210)는 애플리케이션 프로세서(Application Processor)에 구비되는 다수의 모듈들 중 어느 하나일 수 있으며, 상기 애플리케이션 프로세서는 시스템 온 칩(System on Chip, SoC)으로 구현될 수 있다. 또한, 호스트 메모리(230)는 상기 애플리케이션 프로세서 내에 구비되는 임베디드 메모리이거나, 또는 상기 애플리케이션 프로세서의 외부에 배치되는 비휘발성 메모리 또는 메모리 모듈일 수 있다.
프로세서(210)는 버퍼 메모리(119)의 데이터(예컨대, 기록 데이터)를 메모리 장치(130)에 저장하거나, 메모리 장치(130)의 데이터(예컨대, 독출 데이터)를 버퍼 메모리(119)에 저장하는 동작을 관리할 수 있다.
메모리 컨트롤러(110)는 호스트 인터페이스(190), 메모리 인터페이스(120) 및 코어(111)를 포함할 수 있다. 또한, 메모리 컨트롤러(110)는 플래시 변환 계층(Flash Translation Layer(FTL), 112), 패킷 매니저(117), 버퍼 메모리(119), ECC(error correction code) 엔진(116) 및 AES(advanced encryption standard) 엔진(118)을 더 포함할 수 있다. 메모리 컨트롤러(110)는 플래시 변환 계층(FTL, 112)가 로딩되는 워킹 메모리(미도시)를 더 포함할 수 있으며, 코어(111)가 플래시 변환 계층을 실행하는 것에 의해 비휘발성 메모리에 대한 데이터 기록 및 독출 동작이 제어될 수 있다.
호스트 인터페이스(190)는 호스트 장치(200)와 패킷(packet)을 송수신할 수 있다. 호스트 장치(200)로부터 호스트 인터페이스(190)로 전송되는 패킷은 명령(command) 혹은 메모리 장치(130)에 기록될 데이터 등을 포함할 수 있으며, 호스트 인터페이스(190)로부터 호스트 장치(200)로 전송되는 패킷은 명령에 대한 응답(response) 혹은 메모리 장치(130)로부터 독출된 데이터 등을 포함할 수 있다. 메모리 인터페이스(120)는 메모리 장치(130)에 기록될 데이터를 메모리 장치(130)로 송신하거나, 메모리 장치(130)로부터 독출된 데이터를 수신할 수 있다. 이러한 메모리 인터페이스(120)는 토글(Toggle) 혹은 온파이(ONFI)와 같은 표준 규약을 준수하도록 구현될 수 있다.
플래시 변환 계층(112)은 어드레스 매핑(address mapping), 웨어-레벨링(wear-leveling), 가비지 콜렉션(garbage collection)과 같은 여러 기능을 수행할 수 있다. 어드레스 매핑 동작은 호스트로부터 수신한 논리 어드레스(logical address)를, 메모리 장치(130) 내에 데이터를 실제로 저장하는 데 사용되는 물리 어드레스(physical address)로 바꾸는 동작이다. 웨어-레벨링은 메모리 장치(130) 내의 블록(block)들이 균일하게 사용되도록 하여 특정 블록의 과도한 열화를 방지하기 위한 기술로, 예시적으로 물리 블록(physical block)들의 소거 카운트들을 밸런싱하는 펌웨어 기술을 통해 구현될 수 있다. 가비지 콜렉션은, 블록의 유효 데이터를 새 블록에 복사한 후 기존 블록을 소거(erase)하는 방식을 통해 메모리 장치(130) 내에서 사용 가능한 용량을 확보하기 위한 기술이다.
패킷 매니저(117)는 호스트 장치(200)와 협의된 인터페이스의 프로토콜에 따른 패킷(Packet)을 생성하거나, 호스트 장치(200)로부터 수신된 패킷(Packet)으로부터 각종 정보를 파싱할 수 있다. 또한, 버퍼 메모리(119)는 메모리 장치(130)에 기록될 데이터 혹은 메모리 장치(130)로부터 독출될 데이터를 임시로 저장할 수 있다. 버퍼 메모리(119)는 메모리 컨트롤러(110) 내에 구비되는 구성일 수 있으나, 메모리 컨트롤러(110)의 외부에 배치되어도 무방하다.
ECC 엔진(116)은 메모리 장치(130)로부터 독출되는 독출 데이터에 대한 오류 검출 및 정정 기능을 수행할 수 있다. 보다 구체적으로, ECC 엔진(116)은 메모리 장치(130)에 기입될 기입 데이터에 대하여 패리티 비트(parity bit)들을 생성할 수 있으며, 이와 같이 생성된 패리티 비트들은 기입 데이터와 함께 메모리 장치(130) 내에 저장될 수 있다. 메모리 장치(130)로부터의 데이터 독출 시, ECC 엔진(116)은 독출 데이터와 함께 메모리 장치(130)로부터 독출되는 패리티 비트들을 이용하여 독출 데이터의 에러를 정정하고, 에러가 정정된 독출 데이터를 출력할 수 있다.
AES 엔진(118)은, 메모리 컨트롤러(110)로 입력되는 데이터에 대한 암호화(encryption) 동작과 복호화(decryption) 동작 중 적어도 하나를, 대칭 키 알고리즘(symmetric-key algorithm)를 이용하여 수행할 수 있다.
도 17은 본 개시의 예시적인 실시예에 따라 도 16의 AES 엔진(118)을 보다 상세히 나타내는 블록도이다.
AES 엔진(118)은 AES(advanced encryption standard) 알고리즘을 이용한 데이터의 암호화 및 복호화를 수행할 수 있으며, 암호화기(121) 및 복호화기(123)를 포함할 수 있다. 도 2e는 서로 별개의 모듈로 구현된 암호화기(121)와 복호화기(123)를 도시하고 있으나, 이와는 달리 암호화와 복호화를 모두 수행할 수 있는 하나의 모듈이 AES 엔진(118) 내에 구현되는 것도 가능하다. 메모리(115)는 버퍼 역할을 하는 휘발성 메모리(예를 들어, 도 16의 114)일 수 있지만, 비휘발성 메모리일 수도 있다.
AES 엔진(118)은 메모리(115)로부터 전송된 제1 데이터를 수신할 수 있다. 암호화기(121)는 메모리(115)로부터 전송된 제1 데이터를 암호화 키(encryption key)를 이용하여 암호화함으로써 제2 데이터를 생성할 수 있다. 상기 제2 데이터는 AES 엔진(118)으로부터 메모리(115)로 전송되어, 메모리(115) 내에 저장될 수 있다.
또한, AES 엔진(118)은 메모리(115)로부터 전송된 제3 데이터를 수신할 수 있다. 제3 데이터는 상기 제1 데이터를 암호화하는 데 이용된 암호화 키와 동일한 암호화 키로 암호화된 데이터일 수 있다. 복호화기(123)는 메모리(115)로부터 전송된 제3 데이터를, 상기 제1 데이터를 암호화하는 데 이용된 암호화 키와 동일한 암호화 키로 복호화하여 제4 데이터를 생성할 수 있다. 상기 제4 데이터는 AES 엔진(118)으로부터 메모리(115)로 전송되어, 메모리(115) 에 저장될 수 있다.
도 18은 본 개시의 예시적인 실시예에 따른 메모리 시스템(10)을 나타내는 블록도이다. 전술된 도 1의 메모리 시스템(10)에 대한 설명은, 도 18에 대한 이하의 설명과 상충되지 않는 범위 내에서 적용될 수 있다. 도 18을 참조하면, 메모리 시스템(10)은 메모리 장치(130) 및 메모리 컨트롤러(110)를 포함할 수 있다. 메모리 시스템(10)은 복수의 채널들(CH1~CHm)을 지원할 수 있고, 메모리 장치(130)와 메모리 컨트롤러(110)는 복수의 채널들(CH1~CHm)을 통해 연결될 수 있다. 예를 들어, 메모리 시스템(10)은 SSD(Solid State Drive)와 같은 스토리지 장치로 구현될 수 있다.
메모리 장치(130)는 복수의 비휘발성 메모리 장치들(NVM11~NVMmn)을 포함할 수 있다. 비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 대응하는 웨이(way)를 통해 복수의 채널들(CH1~CHm) 중 하나에 연결될 수 있다. 예를 들어, 비휘발성 메모리 장치들(NVM11~NVM1n)은 웨이들(W11~W1n)을 통해 제1 채널(CH1)에 연결되고, 비휘발성 메모리 장치들(NVM21~NVM2n)은 웨이들(W21~W2n)을 통해 제2 채널(CH2)에 연결될 수 있다. 예시적인 실시 예에서, 비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 메모리 컨트롤러(110)로부터의 개별적인 명령에 따라 동작할 수 있는 임의의 메모리 단위로 구현될 수 있다. 예를 들어, 비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 칩(chip) 또는 다이(die)로 구현될 수 있으나, 본 개시가 이에 한정되는 것은 아니다.
메모리 컨트롤러(110)는 복수의 채널들(CH1~CHm)을 통해 메모리 장치(130)와 신호들을 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 채널들(CH1~CHm)을 통해 메모리 장치(130)로 명령들(CMDa~CMDm), 어드레스들(ADDRa~ADDRm), 및 데이터(DATAa~DATAm)를 메모리 장치(130)로 전송하거나, 메모리 장치(130)로부터 데이터(DATAa~DATAm)를 수신할 수 있다.
메모리 컨트롤러(110)는 각각의 채널을 통해 해당 채널에 연결된 비휘발성 메모리 장치들 중 하나를 선택하고, 선택된 비휘발성 메모리 장치와 신호들을 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 제1 채널(CH1)에 연결된 비휘발성 메모리 장치들(NVM11~NVM1n) 중 비휘발성 메모리 장치(NVM11)를 선택할 수 있다. 메모리 컨트롤러(110)는 선택된 비휘발성 메모리 장치(NVM11)로 제1 채널(CH1)을 통해 명령(CMDa), 어드레스(ADDRa), 및 데이터(DATAa)를 전송하거나, 선택된 비휘발성 메모리 장치(NVM11)로부터 데이터(DATAa)를 수신할 수 있다.
메모리 컨트롤러(110)는 서로 다른 채널들을 통해 메모리 장치(130)와 신호들을 병렬적으로 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 제1 채널(CH1)을 통해 메모리 장치(130)로 명령(CMDa)을 전송하는 동안 제2 채널(CH2)을 통해 메모리 장치(130)로 명령(CMDb)을 전송할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 제1 채널(CH1)을 통해 메모리 장치(130)로부터 데이터(DATAa)를 수신하는 동안 제2 채널(CH2)을 통해 메모리 장치(130)로부터 데이터(DATAb)를 수신할 수 있다.
메모리 컨트롤러(110)는 메모리 장치(130)의 전반적인 동작을 제어할 수 있다. 메모리 컨트롤러(110)는 채널들(CH1~CHm)로 신호를 전송하여 채널들(CH1~CHm)에 연결된 비휘발성 메모리 장치들(NVM11~NVMmn) 각각을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 제1 채널(CH1)로 명령(CMDa) 및 어드레스(ADDRa)를 전송하여 비휘발성 메모리 장치들(NVM11~NVM1n) 중 선택된 하나를 제어할 수 있다.
비휘발성 메모리 장치들(NVM11~NVMmn) 각각은 메모리 컨트롤러(110)의 제어에 따라 동작할 수 있다. 예를 들어, 비휘발성 메모리 장치(NVM11)는 제1 채널(CH1)로 제공되는 명령(CMDa), 어드레스(ADDRa), 및 데이터(DATAa)에 따라 데이터(DATAa)를 프로그램할 수 있다. 예를 들어, 비휘발성 메모리 장치(NVM21)는 제2 채널(CH2)로 제공되는 명령(CMDb) 및 어드레스(ADDRb)에 따라 데이터(DATAb)를 독출하고, 독출된 데이터(DATAb)를 메모리 컨트롤러(110)로 전송할 수 있다.
도 18에는 메모리 장치(130)가 m개의 채널을 통해 메모리 컨트롤러(110)와 통신하고, 메모리 장치(130)가 각각의 채널에 대응하여 n개의 비휘발성 메모리 장치를 포함하는 것으로 도시되나, 채널들의 개수와 하나의 채널에 연결된 비휘발성 메모리 장치의 개수는 다양하게 변경될 수 있다.
도 19는 본 개시의 예시적인 실시예에 따른 UFS 시스템(2000)을 설명하는 블록도이다. 예시적인 실시예에 따르면, 도 1의 메모리 시스템(10)을 구성하는 스토리지 장치(100) 및 호스트 장치(200) 각각은 UFS 규격을 채택할 수 있다. UFS 시스템(2000)은 JEDEC(Joint Electron Device Engineering Council)에서 발표하는 UFS 표준(standard)을 따르는 시스템으로서, UFS 호스트(2100), UFS 장치(2200) 및 UFS 인터페이스(2300)를 포함할 수 있다. 전술된 도 1의 메모리 시스템(10)에 대한 설명은, 도 19에 대한 이하의 설명과 상충되지 않는 범위 내에서 도 19의 UFS 시스템(2000)에도 적용될 수 있다.
도 19는 호스트 장치(도 1, 200) 및 스토리지 장치(도 1, 100)간의 통신을 위한 물리적 신호 라인을 보다 구체적으로 설명한다. 예시적인 실시예에서, 도 4를 참조하여 호스트 장치(200)와 메모리 컨트롤러(110a) 간의 어드레스(ADDR), 커맨드(CMD), 리스폰스(RESP) 및 데이터(DATA) 통신 및 호스트 장치(200)와 인-스토리지-컴퓨팅 논리 유닛(161a) 간의 처리 코드(PC) 통신이 개념적으로 도시된 것에 비해, 도 19는 각 신호들의 통신을 물리적 신호 라인 관점에서 설명할 수 있다.
도 19를 참조하면, UFS 호스트(2100)와 UFS 장치(2200)는 UFS 인터페이스(2300)를 통해 상호 연결될 수 있다. 도 1의 메인 프로세서(1100)가 애플리케이션 프로세서일 경우, UFS 호스트(2100)는 해당 애플리케이션 프로세서의 일부로서 구현될 수 있다. UFS 호스트 컨트롤러(2110) 및 호스트 메모리(2140)는 도 1의 메인 프로세서(1100)의 컨트롤러(1120) 및 메모리(1200a, 1200b)에 각각 대응될 수 있다. UFS 장치(2200)는 도 1의 스토리지 장치(1300a, 1300b)에 대응될 수 있으며, UFS 장치 컨트롤러(2210) 및 비휘발성 메모리(2220)는 도 1의 스토리지 컨트롤러(1310a, 1310b) 및 비휘발성 메모리(1320a, 1320b)에 각각 대응될 수 있다.
UFS 호스트(2100)는 UFS 호스트 컨트롤러(2110), 애플리케이션(2120), UFS 드라이버(2130), 호스트 메모리(2140) 및 UIC(UFS interconnect) 레이어(2150)를 포함할 수 있다. UFS 장치(2200)는 UFS 장치 컨트롤러(2210), 비휘발성 메모리(2220), 스토리지 인터페이스(2230), 장치 메모리(2240), UIC 레이어(2250) 및 레귤레이터(2260)를 포함할 수 있다. 비휘발성 메모리(2220)는 복수의 메모리 유닛(2221)으로 구성될 수 있으며, 이와 같은 메모리 유닛(2221)은 2D 구조 혹은 3D 구조의 V-NAND 플래시 메모리를 포함할 수 있으나, PRAM 및/또는 RRAM 등의 다른 종류의 비휘발성 메모리를 포함할 수도 있다. UFS 장치 컨트롤러(2210)와 비휘발성 메모리(2220)는 스토리지 인터페이스(2230)를 통해 서로 연결될 수 있다. 스토리지 인터페이스(2230)는 토글(Toggle) 혹은 온파이(ONFI)와 같은 표준 규약을 준수하도록 구현될 수 있다.
애플리케이션(2120)은 UFS 장치(2200)의 기능을 이용하기 위해 UFS 장치(2200)와의 통신을 원하는 프로그램을 의미할 수 있다. 애플리케이션(2120)은 UFS 장치(2200)에 대한 입출력을 위해 입출력 요청(input-output request, IOR)을 UFS 드라이버(2130)로 전송할 수 있다. 입출력 요청(IOR)은 데이터의 독출(read) 요청, 저장(write) 요청 및/또는 소거(discard) 요청 등을 의미할 수 있으나, 반드시 이에 한정되는 것은 아니다.
UFS 드라이버(2130)는 UFS-HCI(host controller interface)를 통해 UFS 호스트 컨트롤러(2110)를 관리할 수 있다. UFS 드라이버(2130)는 애플리케이션(2120)에 의해 생성된 입출력 요청을 UFS 표준에 의해 정의된 UFS 명령으로 변환하고, 변환된 UFS 명령을 UFS 호스트 컨트롤러(2110)로 전달할 수 있다. 하나의 입출력 요청은 복수의 UFS 명령으로 변환될 수 있다. UFS 명령은 기본적으로 SCSI 표준에 의해 정의된 명령일 수 있지만, UFS 표준 전용 명령일 수도 있다.
UFS 호스트 컨트롤러(2110)는 UFS 드라이버(2130)에 의해 변환된 UFS 명령을 UIC 레이어(2150)와 UFS 인터페이스(2300)를 통해 UFS 장치(2200)의 UIC 레이어(2250)로 전송할 수 있다. 이 과정에서, UFS 호스트 컨트롤러(2110)의 UFS 호스트 레지스터(2111)는 명령 큐(command queue, CQ)로서의 역할을 수행할 수 있다.
UFS 호스트(2100) 측의 UIC 레이어(2150)는 MIPI M-PHY(2151)와 MIPI UniPro(2152)를 포함할 수 있으며, UFS 장치(2200) 측의 UIC 레이어(2250) 또한 MIPI M-PHY(2251)와 MIPI UniPro(2252)을 포함할 수 있다.
UFS 인터페이스(2300)는 기준 클락(REF_CLK)을 전송하는 라인, UFS 장치(2200)에 대한 하드웨어 리셋 신호(RESET_n)를 전송하는 라인, 차동 입력 신호 쌍(DIN_T와 DIN_C)을 전송하는 한 쌍의 라인 및 차동 출력 신호 쌍(DOUT_T와 DOUT_C)을 전송하는 한 쌍의 라인을 포함할 수 있다.
UFS 호스트(2100)로부터 UFS 장치(2200)로 제공되는 기준 클락의 주파수 값은 19.2MHz, 26MHz, 38.4MHz 및 52MHz의 네 개의 값 중 하나일 수 있으나, 반드시 이에 한정되지는 않는다. UFS 호스트(2100)는 동작 중에도, 즉 UFS 호스트(2100)와 UFS 장치(2200) 사이에서 데이터 송수신이 수행되는 중에도 기준 클락의 주파수 값을 변경할 수 있다. UFS 장치(2200)는 위상 동기 루프(phase-locked loop, PLL) 등을 이용하여, UFS 호스트(2100)로부터 제공받은 기준 클락으로부터 다양한 주파수의 클락을 생성할 수 있다. 또한, UFS 호스트(2100)는 기준 클락의 주파수 값을 통해 UFS 호스트(2100)와 UFS 장치(2200) 간의 데이터 레이트(data rate)의 값을 설정할 수도 있다. 즉, 상기 데이터 레이트의 값은 기준 클락의 주파수 값에 의존하여 결정될 수 있다.
UFS 인터페이스(2300)는 복수의 레인들(multiple lanes)을 지원할 수 있으며, 각 레인은 차동(differential) 쌍으로 구현될 수 있다. 예컨대, UFS 인터페이스는 하나 이상의 수신 레인(receive lane)과 하나 이상의 송신 레인(transmit lane)을 포함할 수 있다. 도 19에서, 차동 입력 신호 쌍(DIN_T와 DIN_C)을 전송하는 한 쌍의 라인은 수신 레인을, 차동 출력 신호 쌍(DOUT_T와 DOUT_C)을 전송하는 한 쌍의 라인은 송신 레인을 각각 구성할 수 있다. 도 19에서는 하나의 송신 레인과 하나의 수신 레인을 도시하였지만, 송신 레인과 수신 레인의 수는 변경될 수 있다.
수신 레인 및 송신 레인은 직렬 통신(serial communication) 방식으로 데이터를 전송할 수 있으며, 수신 레인과 송신 레인이 분리된 구조에 의해 UFS 호스트(2100)와 UFS 장치(2200) 간의 풀 듀플렉스(full-duplex) 방식의 통신이 가능하다. 즉, UFS 장치(2200)는 수신 레인을 통해 UFS 호스트(2100)로부터 데이터를 수신받는 동안에도, 송신 레인을 통해 UFS 호스트(2100)로 데이터를 송신할 수 있다. 또한, UFS 호스트(2100)로부터 UFS 장치(2200)로의 명령과 같은 제어 데이터와, UFS 호스트(2100)가 UFS 장치(2200)의 비휘발성 메모리(2220)에 저장하고자 하거나 비휘발성 메모리(2220)로부터 독출하고자 하는 사용자 데이터는 동일한 레인을 통해 전송될 수 있다. 이에 따라, UFS 호스트(2100)와 UFS 장치(2200) 간에는 한 쌍의 수신 레인과 한 쌍의 송신 레인 외에 데이터 전송을 위한 별도의 레인이 더 구비될 필요가 없다.
예시적인 실시예에서, 차동 입력 신호 쌍(DIN_T와 DIN_C) 및 차동 출력 신호 쌍(DOUT_T와 DOUT_C)이 통신되는 핀은 차동 직렬 핀으로 지칭될 수 있다. 차동 직렬 핀을 통과하는 신호들(DIN_T, DIN_C, DOUT_T, DOUT_C)의 토글링에 따라 커맨드(CMD), 리스폰스(RESP), 데이터(DATA), 또는 어드레스(ADDR) 등이 구분될 수 있다. 예시적인 실시예에 따르면 도 4에서는 데이터(DATA) 및 처리 코드(PC)가 논리적으로 서로 상이한 것으로 도시되었으나, 신호들(DIN_T, DIN_C, DOUT_T, DOUT_C)의 토글링에 따라 데이터(DATA)는 처리 코드(PC)를 의미할 수 있거나, 스토리지 장치(100)에 저장될 사용자 데이터(USER DATA)일 수 있다.
UFS 장치(2200)의 UFS 장치 컨트롤러(2210)는 UFS 장치(2200)의 동작을 전반적으로 제어할 수 있다. UFS 장치 컨트롤러(2210)는 논리적인 데이터 저장 단위인 LU(logical unit)(2211)를 통해 비휘발성 메모리(2220)를 관리할 수 있다. LU(2211)의 개수는 8개일 수 있으나, 이에 한정되는 것은 아니다. UFS 장치 컨트롤러(2210)는 플래시 변환 계층(flash translation layer, FTL)을 포함할 수 있으며, FTL의 어드레스 매핑(address mapping) 정보를 이용하여 UFS 호스트(2100)로부터 전달된 논리적인 데이터 주소, 예컨대 LBA(logical block address)를 물리적인 데이터 주소로, 예컨대 PBA(physical block address)로 변환할 수 있다. UFS 시스템(2000)에서 사용자 데이터(user data)의 저장을 위한 논리 블록(logical block)은 소정 범위의 크기를 가질 수 있다. 예컨대, 논리 블록의 최소 크기는 4Kbyte로 설정될 수 있다.
UFS 호스트(2100)로부터의 명령이 UIC 레이어(2250)를 통해 UFS 장치(2200)로 입력되면, UFS 장치 컨트롤러(2210)는 입력된 명령에 따른 동작을 수행하고, 상기 동작이 완료되면 완료 응답을 UFS 호스트(2100)로 전송할 수 있다.
일례로서, UFS 호스트(2100)가 UFS 장치(2200)에 사용자 데이터를 저장하고자 할 경우, UFS 호스트(2100)는 데이터 저장 명령을 UFS 장치(2200)로 전송할 수 있다. 사용자 데이터를 전송받을 준비가 되었다(ready-to-transfer)는 응답을 UFS 장치(2200)로부터 수신하면, UFS 호스트(2100)는 사용자 데이터를 UFS 장치(2200)로 전송할 수 있다. UFS 장치 컨트롤러(2210)는 전송받은 사용자 데이터를 장치 메모리(2240) 내에 임시로 저장하고, FTL의 어드레스 매핑 정보에 기초하여 장치 메모리(2240)에 임시로 저장된 사용자 데이터를 비휘발성 메모리(2220)의 선택된 위치에 저장할 수 있다.
또 다른 예로서, UFS 호스트(2100)가 UFS 장치(2200)에 저장된 사용자 데이터를 독출하고자 할 경우, UFS 호스트(2100)는 데이터 독출 명령을 UFS 장치(2200)로 전송할 수 있다. 명령을 수신한 UFS 장치 컨트롤러(2210)는 상기 데이터 독출 명령에 기초하여 비휘발성 메모리(2220)로부터 사용자 데이터를 독출하고, 독출된 사용자 데이터를 장치 메모리(2240) 내에 임시로 저장할 수 있다. 이러한 독출 과정에서, UFS 장치 컨트롤러(2210)는 내장된 ECC(error correction code) 엔진(미도시)을 이용하여, 독출된 사용자 데이터의 에러를 검출하고 정정할 수 있다. 보다 구체적으로, ECC 엔진은 비휘발성 메모리(2220)에 기입될 기입 데이터에 대하여 패리티 비트(parity bit)들을 생성할 수 있으며, 이와 같이 생성된 패리티 비트들은 기입 데이터와 함께 비휘발성 메모리(2220) 내에 저장될 수 있다. 비휘발성 메모리(2220)로부터의 데이터 독출 시, ECC 엔진은 독출 데이터와 함께 비휘발성 메모리(2220)로부터 독출되는 패리티 비트들을 이용하여 독출 데이터의 에러를 정정하고, 에러가 정정된 독출 데이터를 출력할 수 있다.
그리고, UFS 장치 컨트롤러(2210)는 장치 메모리(2240) 내에 임시로 저장된 사용자 데이터를 UFS 호스트(2100)로 전송할 수 있다. 아울러, UFS 장치 컨트롤러(2210)는 AES(advanced encryption standard) 엔진(미도시)을 더 포함할 수 있다. AES 엔진은, UFS 장치 컨트롤러(2210)로 입력되는 데이터에 대한 암호화(encryption) 동작과 복호화(decryption) 동작 중 적어도 하나를, 대칭 키 알고리즘(symmetric-key algorithm)을 이용하여 수행할 수 있다.
UFS 호스트(2100)는 명령 큐로 기능할 수 있는 UFS 호스트 레지스터(2111)에 UFS 장치(2200)로 송신될 명령들을 순서에 따라 저장하고, 상기 순서대로 UFS 장치(2200)에 명령을 송신할 수 있다. 이 때, UFS 호스트(2100)는 이전에 송신된 명령이 아직 UFS 장치(2200)에 의해 처리 중인 경우에도, 즉 이전에 송신된 명령이 UFS 장치(2200)에 의해 처리가 완료되었다는 통지를 받기 전에도 명령 큐에 대기 중인 다음 명령을 UFS 장치(2200)로 송신할 수 있으며, 이에 따라 UFS 장치(2200) 역시 이전에 송신된 명령을 처리하는 중에도 다음 명령을 UFS 호스트(2100)로부터 수신할 수 있다. 이와 같은 명령 큐에 저장될 수 있는 명령의 최대 개수(queue depth)는 예컨대 32개일 수 있다. 또한, 명령 큐는 헤드 포인터(head point)와 테일 포인터(tail pointer)를 통해 큐에 저장된 명령 열의 시작과 끝을 각각 나타내는 원형 큐(circular queue) 타입으로 구현될 수 있다.
복수의 메모리 유닛(2221) 각각은 메모리 셀 어레이(미도시)와 상기 메모리 셀 어레이의 작동을 제어하는 제어 회로(미도시)를 포함할 수 있다. 상기 메모리 셀 어레이는 2차원 메모리 셀 어레이 또는 3차원 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 셀을 포함하며, 각각의 메모리 셀은 1비트의 정보를 저장하는 셀(single level cell, SLC)일 수도 있지만, MLC(multi level cell), TLC(triple level cell), QLC(quadruple level cell)와 같이 2비트 이상의 정보를 저장하는 셀일 수도 있다. 3차원 메모리 셀 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직으로 배향되는(vertically oriented) 수직 NAND 스트링을 포함할 수 있다.
UFS 장치(2200)에는 전원 전압으로서 VCC, VCCQ, VCCQ2 등이 입력될 수 있다. VCC는 UFS 장치(2200)를 위한 주 전원 전압으로서, 2.4~3.6V의 값을 가질 수 있다. VCCQ는 낮은 범위의 전압을 공급하기 위한 전원 전압으로서, 주로 UFS 장치 컨트롤러(2210)를 위한 것이며. 1.14~1.26V의 값을 가질 수 있다. VCCQ2는 VCC보다는 낮지만 VCCQ보다는 높은 범위의 전압을 공급하기 위한 전원 전압으로서, 주로 MIPI M-PHY(2251)와 같은 입출력 인터페이스를 위한 것이며, 1.7~1.95V의 값을 가질 수 있다. 상기 전원 전압들은 레귤레이터(2260)를 거쳐 UFS 장치(2200)의 각 구성 요소들을 위해 공급될 수 있다. 레귤레이터(2260)는 전술한 전원 전압들 중 서로 다른 것에 각각 연결되는 단위 레귤레이터의 집합으로 구현될 수 있다.
도 20은 본 개시의 예시적인 실시예에 따른 스토리지 장치에 적용될 수 있는 3D V-NAND 구조를 설명하는 도면이다.
도 20은 본 개시의 예시적 실시예에 따른 UFS 장치에 적용될 수 있는 3D V-NAND 구조에 대해 설명하기 위한 도면이다. UFS 장치의 스토리지 모듈이 3D V-NAND 타입의 플래시 메모리로 구현될 경우, 스토리지 모듈을 구성하는 복수의 메모리 블록 각각은 도 20에 도시된 바와 같은 등가 회로로 표현될 수 있다.
도 20에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 20을 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 20에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 게이트 라인(GTL1, GTL2, ..., GTL8)에 연결될 수 있다. 게이트 라인(GTL1, GTL2, ..., GTL8)은 워드 라인들에 해당할 수 있으며, 게이트 라인(GTL1, GTL2, ..., GTL8)의 일부는 더미 워드 라인에 해당할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 20에는 메모리 블록(BLK)이 여덟 개의 게이트 라인(GTL1, GTL2, ..., GTL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
도 21은 본 개시의 예시적인 실시예에 따른 스토리지 장치(100)에 적용될 수 있는 3D V-NAND 구조를 가지는 메모리 장치(400)를 설명하는 도면이다.
도 21을 참조하면, 메모리 장치(400)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
메모리 장치(400)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(210z), 층간 절연층(215), 제1 기판(210z)에 형성되는 복수의 회로 소자들(220a, 220b, 220c), 복수의 회로 소자들(220a, 220b, 220c) 각각과 연결되는 제1 메탈층(230a, 230b, 230c), 제1 메탈층(230a, 230b, 230c) 상에 형성되는 제2 메탈층(240a, 240b, 240c)을 포함할 수 있다. 예시적 실시예에서, 제1 메탈층(230a, 230b, 230c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(240a, 240b, 240c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(230a, 230b, 230c)과 제2 메탈층(240a, 240b, 240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(240a, 240b, 240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(240a, 240b, 240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(240a, 240b, 240c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(215)은 복수의 회로 소자들(220a, 220b, 220c), 제1 메탈층(230a, 230b, 230c), 및 제2 메탈층(240a, 240b, 240c)을 커버하도록 제1 기판(210z) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에 하부 본딩 메탈(271b, 272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(271b, 272b)과 상부 본딩 메탈(371b, 372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(310)과 공통 소스 라인(320)을 포함할 수 있다. 제2 기판(310) 상에는, 제2 기판(310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(331-338; 330)이 적층될 수 있다. 워드라인들(330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(310)의 상면에 수직하는 방향으로 연장되어 워드라인들(330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(350c) 및 제2 메탈층(360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(350c)은 비트라인 컨택일 수 있고, 제2 메탈층(360c)은 비트라인일 수 있다. 예시적 실시예에서, 비트라인(360c)은 제2 기판(310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
도 21에 도시한 예시적 실시예에서, 채널 구조체(CH)와 비트라인(360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(393)를 제공하는 회로 소자들(220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(371c, 372c)과 연결되며, 상부 본딩 메탈(371c, 372c)은 페이지 버퍼(393)의 회로 소자들(220c)에 연결되는 하부 본딩 메탈(271c, 272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(330)은 제2 기판(310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(341-347; 340)와 연결될 수 있다. 워드라인들(330)과 셀 컨택 플러그들(340)은, 제2 방향을 따라 워드라인들(330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(330)에 연결되는 셀 컨택 플러그들(340)의 상부에는 제1 메탈층(350b)과 제2 메탈층(360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(340)은 주변 회로 영역(PERI)에서 로우 디코더(394)를 제공하는 회로 소자들(220b)과 전기적으로 연결될 수 있다. 예시적 실시예에서, 로우 디코더(394)를 제공하는 회로 소자들(220b)의 동작 전압은, 페이지 버퍼(393)를 제공하는 회로 소자들(220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(393)를 제공하는 회로 소자들(220c)의 동작 전압이 로우 디코더(394)를 제공하는 회로 소자들(220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(380) 상부에는 제1 메탈층(350a)과 제2 메탈층(360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(380), 제1 메탈층(350a), 및 제2 메탈층(360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(205, 305)이 배치될 수 있다. 도 21를 참조하면, 제1 기판(210z)의 하부에는 제1 기판(210z)의 하면을 덮는 하부 절연막(201) 이 형성될 수 있으며, 하부 절연막(201) 상에 제1 입출력 패드(205)가 형성될 수 있다. 제1 입출력 패드(205)는 제1 입출력 컨택 플러그(203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결되며, 하부 절연막(201)에 의해 제1 기판(210z)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(203)와 제1 기판(210z) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(203)와 제1 기판(210z)을 전기적으로 분리할 수 있다.
도 21를 참조하면, 제2 기판(310)의 상부에는 제2 기판(310)의 상면을 덮는 상부 절연막(301)이 형성될 수 있으며, 상부 절연막(301) 상에 제2 입출력 패드(305)가 배치될 수 있다. 제2 입출력 패드(305)는 제2 입출력 컨택 플러그(303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(303)가 배치되는 영역에는 제2 기판(310) 및 공통 소스 라인(320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(305)는 제3 방향(Z축 방향)에서 워드라인들(330)과 오버랩되지 않을 수 있다. 도 21를 참조하면, 제2 입출력 컨택 플러그(303)는 제2 기판(310)의 상면에 평행한 방향에서 제2 기판(310)과 분리되며, 셀 영역(CELL)의 층간 절연층(315)을 관통하여 제2 입출력 패드(305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(205)와 제2 입출력 패드(305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(400)는 제1 기판(210z)의 상부에 배치되는 제1 입출력 패드(205)만을 포함하거나, 또는 제2 기판(310)의 상부에 배치되는 제2 입출력 패드(305)만을 포함할 수 있다. 또는, 메모리 장치(400)가 제1 입출력 패드(205)와 제2 입출력 패드(305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(400)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(372a)과 동일한 형태의 하부 메탈 패턴(276a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(276a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에는 하부 본딩 메탈(271b, 272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(252)과 동일한 형태의 상부 메탈 패턴(392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(392) 상에는 콘택을 형성하지 않을 수 있다.
도 22는 본 개시의 예시적인 실시예에 따른 메모리 시스템이 적용될 수 있는 데이터 센터(3000)를 나타내는 블록도이다. 예시적인 실시예에서, 데이터 센터(3000)에는 도 1의 메모리 시스템(10)이 적용될 수 있다.
도 22를 참조하면, 데이터 센터(3000)는 각종 데이터를 모아두고 서비스를 제공하는 시설로서, 데이터 스토리지 센터라고 지칭될 수도 있다. 데이터 센터(3000)는 검색 엔진 및 데이터 베이스 운용을 위한 시스템일 수 있으며, 은행 등의 기업 또는 정부기관에서 사용되는 컴퓨팅 시스템일 수 있다. 데이터 센터(3000)는 애플리케이션 서버들(3100 내지 3100n) 및 스토리지 서버들(3200 내지 3200m)을 포함할 수 있다. 애플리케이션 서버들(3100 내지 3100n)의 개수 및 스토리지 서버들(3200 내지 3200m)의 개수는 실시예에 따라 다양하게 선택될 수 있고, 애플리케이션 서버들(3100 내지 3100n)의 개수 및 스토리지 서버들(3200 내지 3200m)의 개수는 서로 다를 수 있다.
애플리케이션 서버(3100) 또는 스토리지 서버(3200)는 프로세서(3110, 3210) 및 메모리(3120, 3220) 중 적어도 하나를 포함할 수 있다. 스토리지 서버(3200)를 예시로 설명하면, 프로세서(3210)는 스토리지 서버(3200)의 전반적인 동작을 제어할 수 있고, 메모리(3220)에 액세스하여 메모리(3220)에 로딩된 명령어 및/또는 데이터를 실행할 수 있다. 메모리(3220)는 DDR SDRAM(Double Data Rate Synchronous DRAM), HBM(High Bandwidth Memory), HMC(Hybrid Memory Cube), DIMM(Dual In-line Memory Module), Optane DIMM 또는 NVMDIMM(Non-Volatile DIMM)일 수 있다. 실시예에 따라, 스토리지 서버(3200)에 포함되는 프로세서(3210)의 개수 및 메모리(3220)의 개수는 다양하게 선택될 수 있다. 예시적 실시예에서, 프로세서(3210)와 메모리(3220)는 프로세서-메모리 페어를 제공할 수 있다. 예시적 실시예에서, 프로세서(3210)와 메모리(3220)의 개수는 서로 다를 수도 있다. 프로세서(3210)는 단일 코어 프로세서 또는 다중 코어 프로세서를 포함할 수 있다. 스토리지 서버(3200)에 대한 상기 설명은, 애플리케이션 서버(3100)에도 유사하게 적용될 수 있다. 실시예에 따라, 애플리케이션 서버(3100)는 스토리지 장치(3150)를 포함하지 않을 수도 있다. 스토리지 서버(3200)는 적어도 하나 이상의 스토리지 장치(3250)를 포함할 수 있다. 스토리지 서버(3200)에 포함되는 스토리지 장치(3250)의 개수는 실시예에 따라 다양하게 선택될 수 있다.
애플리케이션 서버들(3100 내지 3100n) 및 스토리지 서버들(3200 내지 3200m)은 네트워크(3300)를 통해 서로 통신할 수 있다. 네트워크(3300)는 FC(Fibre Channel) 또는 이더넷(Ethernet) 등을 이용하여 구현될 수 있다. 이 때, FC는 상대적으로 고속의 데이터 전송에 사용되는 매체이며, 고성능/고가용성을 제공하는 광 스위치를 사용할 수 있다. 네트워크(3300)의 액세스 방식에 따라 스토리지 서버들(3200 내지 3200m)은 파일 스토리지, 블록 스토리지, 또는 오브젝트 스토리지로서 제공될 수 있다.
예시적 실시예에서, 네트워크(1300)는 SAN(Storage Area Network)와 같은 스토리지 전용 네트워크일 수 있다. 예를 들어, SAN은 FC 네트워크를 이용하고 FCP(FC Protocol)에 따라 구현된 FC-SAN일 수 있다. 다른 예를 들어, SAN은 TCP/IP 네트워크를 이용하고 iSCSI(SCSI over TCP/IP 또는 Internet SCSI) 프로토콜에 따라 구현된 IP-SAN일 수 있다. 다른 실시예에서, 네트워크(1300)는 TCP/IP 네트워크와 같은 일반 네트워크일 수 있다. 예를 들어, 네트워크(1300)는 FCoE(FC over Ethernet), NAS(Network Attached Storage), NVMe-oF(NVMe over Fabrics) 등의 프로토콜에 따라 구현될 수 있다.
이하에서는, 애플리케이션 서버(3100) 및 스토리지 서버(3200)를 중심으로 설명하기로 한다. 애플리케이션 서버(3100)에 대한 설명은 다른 애플리케이션 서버(3100n)에도 적용될 수 있고, 스토리지 서버(3200)에 대한 설명은 다른 스토리지 서버(3200m)에도 적용될 수 있다.
애플리케이션 서버(3100)는 사용자 또는 클라이언트가 저장 요청한 데이터를 네트워크(3300)를 통해 스토리지 서버들(3200 내지 3200m) 중 하나에 저장할 수 있다. 또한, 애플리케이션 서버(3100)는 사용자 또는 클라이언트가 독출 요청한 데이터를 스토리지 서버들(3200 내지 3200m) 중 하나로부터 네트워크(3300)를 통해 획득할 수 있다. 예를 들어, 애플리케이션 서버(3100)는 웹 서버 또는 DBMS(Database Management System) 등으로 구현될 수 있다.
애플리케이션 서버(3100)는 네트워크(3300)를 통해 다른 애플리케이션 서버(3100n)에 포함된 메모리(3120n) 또는 스토리지 장치(3150n)에 액세스할 수 있고, 또는 네트워크(3300)를 통해 스토리지 서버들(3200-3200m)에 포함된 메모리(3220-3220m) 또는 스토리지 장치(3250-3250m)에 액세스할 수 있다. 이로써, 애플리케이션 서버(3100)는 애플리케이션 서버들(3100-3100n) 및/또는 스토리지 서버들(3200-3200m)에 저장된 데이터에 대해 다양한 동작들을 수행할 수 있다. 예를 들어, 애플리케이션 서버(3100)는 애플리케이션 서버들(3100-3100n) 및/또는 스토리지 서버들(3200-3200m) 사이에서 데이터를 이동 또는 카피(copy)하기 위한 명령어를 실행할 수 있다. 이 때 데이터는 스토리지 서버들(3200-3200m)의 스토리지 장치(3250-3250m)로부터 스토리지 서버들(3200-3200m)의 메모리들(3220-3220m)을 거쳐서, 또는 바로 애플리케이션 서버들(3100-3100n)의 메모리(3120-3120n)로 이동될 수 있다. 네트워크(3300)를 통해 이동하는 데이터는 보안 또는 프라이버시를 위해 암호화된 데이터일 수 있다.
스토리지 서버(3200)를 예시로 설명하면, 인터페이스(3254)는 프로세서(3210)와 컨트롤러(3251)의 물리적 연결 및 NIC(3240)와 컨트롤러(3251)의 물리적 연결을 제공할 수 있다. 예를 들어, 인터페이스(3254)는 스토리지 장치(3250)를 전용 케이블로 직접 접속하는 DAS(Direct Attached Storage) 방식으로 구현될 수 있다. 또한, 예를 들어, 인터페이스(1254)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe(NVM express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC(embedded multi-media card), UFS(Universal Flash Storage), eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다.
스토리지 서버(3200)는 스위치(3230) 및 NIC(3240)을 더 포함할 수 있다. 스위치(3230)는 프로세서(3210)의 제어에 따라 프로세서(3210)와 스토리지 장치(3250)를 선택적으로 연결시키거나, NIC(3240)과 스토리지 장치(3250)를 선택적으로 연결시킬 수 있다.
예시적 실시예에서 NIC(3240)는 네트워크 인터페이스 카드, 네트워크 어댑터 등을 포함할 수 있다. NIC(3240)는 유선 인터페이스, 무선 인터페이스, 블루투스 인터페이스, 광학 인터페이스 등에 의해 네트워크(3300)에 연결될 수 있다. NIC(3240)는 내부 메모리, DSP, 호스트 버스 인터페이스 등을 포함할 수 있으며, 호스트 버스 인터페이스를 통해 프로세서(3210) 및/또는 스위치(3230) 등과 연결될 수 있다. 호스트 버스 인터페이스는, 앞서 설명한 인터페이스(3254)의 예시들 중 하나로 구현될 수도 있다. 예시적 실시예에서, NIC(3240)는 프로세서(3210), 스위치(3230), 스토리지 장치(3250) 중 적어도 하나와 통합될 수도 있다.
스토리지 서버들(3200-3200m) 또는 애플리케이션 서버들(3100-3100n)에서 프로세서는 스토리지 장치들(3130-3130n, 3250-3250m) 또는 메모리들(3120-3120n, 3220-3220m)로 명령을 전송하여 데이터를 프로그램하거나 리드할 수 있다. 이 때 데이터는 ECC(Error Correction Code) 엔진을 통해 에러 정정된 데이터일 수 있다. 데이터는 데이터 버스 변환(Data Bus Inversion: DBI) 또는 데이터 마스킹(Data Masking: DM) 처리된 데이터로서, CRC(Cyclic Redundancy Code) 정보를 포함할 수 있다. 데이터는 보안 또는 프라이버시를 위해 암호화된 데이터일 수 있다.
스토리지 장치(3150-3150m, 3250-3250m)는 프로세서로부터 수신된 리드 명령에 응답하여, 제어 신호 및 명령/어드레스 신호를 NAND 플래시 메모리 장치(3252-3252m)로 전송할 수 있다. 이에 따라 NAND 플래시 메모리 장치(3252-3252m)로부터 데이터를 독출하는 경우, RE(Read Enable) 신호는 데이터 출력 제어 신호로 입력되어, 데이터를 DQ 버스로 출력하는 역할을 할 수 있다. RE 신호를 이용하여 DQS(Data Strobe)를 생성할 수 있다. 명령과 어드레스 신호는 WE(Write Enable) 신호의 상승 엣지 또는 하강 엣지에 따라 페이지 버퍼에 래치될 수 있다.
컨트롤러(3251)는 스토리지 장치(3250)의 동작을 전반적으로 제어할 수 있다. 예시적 실시예에서, 컨트롤러(3251)는 SRAM(Static Random Access Memory)을 포함할 수 있다. 컨트롤러(3251)는 기입 명령에 응답하여 낸드 플래시(3252)에 데이터를 기입할 수 있고, 또는 독출 명령에 응답하여 낸드 플래시(3252)로부터 데이터를 독출할 수 있다. 예를 들어, 기입 명령 및/또는 독출 명령은 스토리지 서버(3200) 내의 프로세서(3210), 다른 스토리지 서버(3200m) 내의 프로세서(3210m) 또는 애플리케이션 서버(3100, 3100n) 내의 프로세서(3110, 3110n)로부터 제공될 수 있다. DRAM(3253)은 낸드 플래시(3252)에 기입될 데이터 또는 낸드 플래시(3252)로부터 독출된 데이터를 임시 저장(버퍼링)할 수 있다. 또한, DRAM(3253)은 메타 데이터를 저장할 수 있다. 여기서, 메타 데이터는 사용자 데이터 또는 낸드 플래시(3252)를 관리하기 위해 컨트롤러(3251)에서 생성된 데이터이다. 스토리지 장치(3250)는 보안 또는 프라이버시를 위해 SE(Secure Element)를 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 코어, 및 메모리를 포함하는 스토리지 장치의 동작 방법에 있어서,
    호스트 장치로부터 수신한 기입 명령에 응답하여, 제1 태스크를 실행할 수 있도록 구성된 제1 처리 코드를 수신하고, 근접 데이터 처리(NDP)를 위해 상기 메모리에 별도로 마련된 제1 논리 유닛(Logical Unit)에 상기 제1 처리 코드를 저장하는 단계;
    상기 호스트 장치로부터 수신한 활성화 명령에 응답하여, 상기 제1 처리 코드를 실행할 상기 코어를 활성화하는 단계; 및
    상기 호스트 장치로부터 수신한 실행 명령에 응답하여, 상기 코어가 상기 제1 태스크를 실행하는 단계를 포함하는 스토리지 장치의 동작 방법.
  2. 청구항 1에 있어서,
    상기 스토리지 장치는, 상기 코어를 포함하는 메모리 컨트롤러를 포함하고,
    상기 제1 처리 코드를 저장하는 단계는,
    상기 메모리 컨트롤러에 의해, 상기 기입 명령에 기초하여 상기 제1 처리 코드의 크기를 확인하는 단계; 및
    상기 메모리 컨트롤러에 의해, 상기 제1 처리 코드의 크기에 상응하는 횟수만큼 상기 제1 처리 코드를 분할해 수신하는 단계를 포함하는 것을 특징으로 하는 스토리지 장치의 동작 방법.
  3. 청구항 2에 있어서,
    상기 스토리지 장치는, 상기 코어에 밀접하게 결합된 서브 메모리를 더 포함하고,
    상기 제1 처리 코드의 크기를 확인하는 단계는,
    상기 메모리 컨트롤러에 의해, 상기 서브 메모리의 단위 저장 크기와 상기 제1 처리 코드의 크기를 비교하는 단계; 및
    상기 메모리 컨트롤러에 의해, 상기 제1 처리 코드의 크기에 상응하는 횟수만큼 전송 준비 응답을 상기 호스트 장치에 전송하는 단계를 포함하는 것을 특징으로 하는 스토리지 장치의 동작 방법.
  4. 청구항 1에 있어서,
    상기 호스트 장치로부터, 제2 태스크를 실행할 수 있도록 구성된 제2 처리 코드를 수신하는 단계; 및
    상기 근접 데이터 처리를 위해 상기 메모리에 별도로 마련된 제2 논리 유닛에 상기 제2 처리 코드를 저장하는 단계를 더 포함하는 것을 특징으로 하는 스토리지 장치의 동작 방법.
  5. 청구항 1에 있어서,
    상기 스토리지 장치는, 상기 코어에 밀접하게 결합된 서브 메모리를 더 포함하고,
    상기 활성화 명령은 로드 명령 및 펫치 명령을 포함하고,
    상기 코어를 활성화하는 단계는,
    상기 로드 명령에 기초하여, 상기 제1 논리 유닛으로부터 상기 서브 메모리에 상기 제1 처리 코드를 패치(patch) 로딩하는 단계; 및
    상기 펫치 명령에 기초하여, 상기 서브 메모리에 로딩된 상기 제1 처리 코드를 펫치(fetch)하는 단계를 포함하는 것을 특징으로 하는 스토리지 장치의 동작 방법.
  6. 청구항 5에 있어서,
    상기 제1 처리 코드를 펫치하는 단계는,
    상기 펫치 명령을 큐에 저장하는 단계; 및
    상기 큐의 순서에 따른 상기 펫치 명령에 기초하여, 상기 코어가 상기 서브 메모리로부터 펫치를 수행하는 단계를 포함하는 것을 특징으로 하는 스토리지 장치의 동작 방법.
  7. 청구항 1에 있어서,
    상기 코어를 활성화하는 단계는 상기 코어가 유휴 상태인 경우에 수행되는 것을 특징으로 하는 스토리지 장치의 동작 방법.
  8. 청구항 7에 있어서,
    상기 유휴 상태는
    상기 코어가 독출 동작, 기입 동작 또는 소거 동작을 포함하는 메모리 동작을 수행하지 않는 상태인 것을 특징으로 하는 스토리지 장치의 동작 방법.
  9. 청구항 1에 있어서,
    상기 제1 태스크를 실행하는 단계는,
    태스크 결과를 사용자 데이터를 위해 마련된 제2 논리 유닛에 저장하는 단계; 및
    상기 태스크 결과가 저장된 어드레스를 상기 호스트 장치에 전송하는 단계를 포함하는 것을 특징으로 하는 스토리지 장치의 동작 방법.
  10. 청구항 1에 있어서,
    상기 제1 논리 유닛은,
    웰-노운(Well Known) 영역에 포함된 것을 특징으로 하는 스토리지 장치의 동작 방법.
  11. 청구항 1에 있어서,
    상기 제1 태스크는,
    압축, 암호화, 양자화, 행렬 연산, 부동소수점 변환, 트리 서치, 스왑, 중복 제거, 가지 치기, 렌더링, 또는 데이터마이닝을 포함하는 것을 특징으로 하는 스토리지 장치의 동작 방법.
  12. 청구항 1에 있어서,
    상기 제1 처리 코드는,
    재프로그램될 수 있는 것을 특징으로 하는 스토리지 장치의 동작 방법.
  13. 코어, 및 메모리를 포함하는 스토리지 장치의 동작 방법에 있어서,
    호스트 장치로부터, 태스크를 실행하기 위해 구성된 처리 코드가 암호화된 암호 코드를 수신하는 단계;
    개인 키에 기반하여 상기 암호 코드의 해시 값을 검증하고, 검증 성공에 따라 상기 암호 코드를 복호화함으로써 상기 처리 코드를 획득하는 단계;
    상기 처리 코드를 근접 데이터 처리(NDP)를 위해 상기 메모리에 별도로 마련된 제1 논리 유닛에 저장하는 단계;
    상기 코어가 유휴 상태인 경우 상기 코어를 활성화하는 단계; 및
    상기 코어가 상기 태스크를 수행하는 단계를 포함하는 스토리지 장치의 동작 방법.
  14. 청구항 13에 있어서,
    상기 암호 코드를 수신하는 단계는,
    상기 호스트 장치의 공개 키 요청에 따라, 암호화 방법을 결정하고, 공개 키를 상기 호스트 장치에 제공하는 단계; 및
    상기 공개 키에 기반하여 암호화된 상기 암호 코드를 상기 호스트 장치로부터 수신하는 단계를 포함하는 것을 특징으로 하는 스토리지 장치의 동작 방법.
  15. 청구항 13에 있어서,
    상기 암호 코드를 암호화한 방법은,
    RSA 암호화 방법, SHA 암호화 방법, ECC 암호화 방법, 및 DSA 암호화 방법을 포함하는 것을 특징으로 하는 스토리지 장치의 동작 방법.
  16. 청구항 13에 있어서,
    상기 스토리지 장치는, 상기 코어에 밀접하게 결합된 서브 메모리를 더 포함하고,
    상기 코어를 활성화하는 단계는,
    상기 제1 논리 유닛에 저장된 상기 처리 코드를 상기 서브 메모리로 로딩하는 단계; 및
    상기 코어가 상기 처리 코드를 해석하는 단계를 포함하는 것을 특징으로 하는 스토리지 장치의 동작 방법.
  17. 메모리 컨트롤러 및 메모리 장치를 포함하는 스토리지 장치에 있어서,
    상기 메모리 컨트롤러는,
    코어;
    상기 코어에 밀접하게 결합된 서브 메모리; 및
    상기 코어 및 상기 서브 메모리와 연결된 주 메모리를 포함하고,
    상기 메모리 장치는,
    논리 유닛(Logical Unit)으로서, 근접 데이터 처리(NDP)를 위해 별도로 마련되고, 태스크를 실행하는 처리 코드를 저장하는 제1 논리 유닛을 포함하고,
    상기 코어는,
    상기 제1 논리 유닛에 저장된 상기 처리 코드에 기초하여 상기 태스크를 실행하는 것을 특징으로 하는 스토리지 장치.
  18. 청구항 17에 있어서,
    상기 태스크는 상기 코어가 유휴 상태일 때 실행되는 것을 특징으로 하는 스토리지 장치.
  19. 청구항 17에 있어서,
    상기 메모리 장치는,
    부트 영역;
    사용자 데이터 영역; 및
    웰-노운 영역을 포함하고,
    상기 제1 논리 유닛은 상기 웰-노운 영역에 포함된 것을 특징으로 하는 스토리지 장치.
  20. 청구항 19에 있어서,
    상기 코어는,
    상기 태스크의 실행 결과를 상기 사용자 데이터 영역에 포함된 제2 논리 유닛에 저장하는 것을 특징으로 하는 스토리지 장치.
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