KR102523141B1 - 휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 불휘발성 메모리 모듈 - Google Patents

휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 불휘발성 메모리 모듈 Download PDF

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Abstract

본 발명은 불휘발성 메모리 모듈에 관한 것이다. 본 발명의 불휘발성 메모리 모듈은, 불휘발성 메모리 장치, 불휘발성 메모리 장치를 제어하는 제어기, 불휘발성 메모리 장치의 캐시 메모리로 사용되는 휘발성 메모리 장치, 그리고 외부 장치로부터 커맨드 및 어드레스를 수신하고, 수신된 커맨드 및 어드레스에 응답하여 제1 버스를 통해 휘발성 메모리 장치로 제1 커맨드 및 제1 어드레스를 전송하고, 그리고 제2 버스를 통해 제어기로 제2 커맨드 및 제2 어드레스를 전송하는 모듈 컨트롤러를 포함한다. 제1 어드레스에 응답하여, 휘발성 메모리 장치는 둘 이상의 메모리 데이터 라인 그룹들에 각각 둘 이상의 캐시 데이터들을 로드하고, 그리고 둘 이상의 태그 데이터 라인 그룹들에 각각 둘 이상의 태그들을 로드한다.

Description

휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 불휘발성 메모리 모듈{NONVOLATILE MEMORY MODULE COMPRISING VOLATILE MEMORY DEVICE AND NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 메모리에 관한 것으로 더욱 상세하게는 휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 불휘발성 메모리 모듈에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phosphide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불 휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다.
특히, DRAM은 빠른 응답 속도 및 빠른 동작 속도를 갖기 때문에, 시스템의 주 메모리(main memory)로써 널리 사용된다. 그러나, DRAM은 전원 공급이 차단되면 데이터가 소멸되는 휘발성 메모리이기 때문에, DRAM에 저장된 데이터를 보존하기 위해서는 별도의 장치가 요구된다. 또한, DRAM은 캐패시터를 사용하여 데이터를 저장하기 때문에, 단위 셀의 크기가 크고, 이로 인하여, 제한된 영역에 DRAM 용량을 증가시키는데 어려움이 있다.
본 발명의 목적은 불휘발성 메모리 및 휘발성 메모리를 사용하여 대용량 및 고성능을 갖는 불휘발성 메모리 모듈을 제공하는데 있다.
본 발명의 실시 예들에 따른 불휘발성 메모리 모듈은, 불휘발성 메모리 장치, 불휘발성 메모리 장치를 제어하도록 구성되는 제어기, 불휘발성 메모리 장치의 캐시 메모리로 사용되는 휘발성 메모리 장치, 그리고 외부 장치로부터 커맨드 및 어드레스를 수신하고, 수신된 커맨드 및 어드레스에 응답하여, 제1 버스를 통해 휘발성 메모리 장치로 제1 커맨드 및 제1 어드레스를 전송하고, 그리고 제2 버스를 통해 제어기로 제2 커맨드 및 제2 어드레스를 전송하도록 구성되는 모듈 컨트롤러를 포함한다. 제1 어드레스에 응답하여, 휘발성 메모리 장치는 둘 이상의 메모리 데이터 라인 그룹들에 각각 둘 이상의 캐시 데이터들을 로드하고, 그리고 둘 이상의 태그 데이터 라인 그룹들에 각각 둘 이상의 태그들을 로드하도록 구성된다.
본 발명의 실시 예들에 따른 불휘발성 메모리 모듈은, 불휘발성 메모리 장치, 불휘발성 메모리 장치를 제어하도록 구성되는 제어기, 불휘발성 메모리 장치의 캐시 메모리로 사용되는 휘발성 메모리 장치, 외부 장치로부터 커맨드 및 어드레스를 수신하고, 수신된 커맨드 및 어드레스에 응답하여, 제1 버스를 통해 휘발성 메모리 장치로 제1 커맨드 및 제1 어드레스를 전송하고, 그리고 제2 버스를 통해 제어기로 제2 커맨드 및 제2 어드레스를 전송하도록 구성되는 모듈 컨트롤러, 그리고 데이터 라인들을 통해 외부 장치와 데이터를 교환하고, 둘 이상의 메모리 데이터 라인 그룹들을 통해 제어기 및 휘발성 메모리 장치와 데이터를 교환하도록 구성되는 데이터 버퍼를 포함한다. 휘발성 메모리 장치는 둘 이상의 메모리 데이터 라인 그룹들에 각각 대응하는 둘 이상의 태그 데이터 라인 그룹들을 통해 모듈 컨트롤러 및 제어기와 통신하도록 구성된다. 휘발성 메모리 장치는 둘 이상의 메모리 데이터 라인 그룹들 및 둘 이상의 태그 데이터 라인 그룹들에 기반하여, 불휘발성 메모리 장치에 대한 둘 이상의 웨이를 갖는 세트 연관 캐시(set associative cache) 메모리를 형성한다.
본 발명에 따르면, 불휘발성 메모리 장치 및 휘발성 메모리 장치를 사용하여 대용량 및 고성능을 갖는 불휘발성 메모리 모듈이 제공된다. 특히, 휘발성 메모리 장치는 불휘발성 메모리 장치에 대한 둘 이상의 웨이들을 갖는 세트 연관 캐시 메모리를 형성한다. 따라서 향상된 성능 및 감소된 비용을 갖는 불휘발성 메모리 모듈이 제공된다.
도 1은 본 발명의 실시 예에 따른 사용자 시스템을 예시적으로 보여주는 블록도이다.
도 2는 도 1의 불휘발성 메모리 모듈을 상세하게 보여주는 블록도이다.
도 3은 도 2의 불휘발성 메모리 모듈의 쓰기 동작을 보여주는 순서도이다.
도 4는 도 3의 동작 방법을 상세하게 설명하기 위한 타이밍도이다.
도 5는 도 3의 동작 방법의 응용 예를 상세하게 설명하기 위한 타이밍도이다.
도 6은 도 2의 불휘발성 메모리 모듈의 읽기 동작을 보여주는 순서도이다.
도 7은 5의 읽기 동작을 상세하게 설명하기 위한 타이밍도이다.
도 8은 도 2의 불휘발성 메모리 모듈의 다른 읽기 동작을 보여주는 순서도이다.
도 9는 도 8의 읽기 동작을 상세하게 설명하기 위한 타이밍도이다.
도 10은 도 8의 읽기 동작의 응용 예를 상세하게 설명하기 위한 타이밍도이다.
도 11은 도 8의 읽기 동작의 다른 응용 예를 상세하게 설명하기 위한 타이밍도이다.
도 12는 도 8의 읽기 동작의 또 다른 응용 예를 상세하게 설명하기 위한 타이밍도이다.
도 13은 도 2의 휘발성 메모리의 캐시 구조를 설명하기 위한 도면이다.
도 14는 도 13의 태그를 상세하게 설명하기 위한 도면이다.
도 15는 도 2의 불휘발성 메모리 모듈의 응용 예를 보여주는 도면이다.
도 16은 도 2의 불휘발성 메모리 모듈의 다른 예를 보여주는 블록도이다.
도 17은 도 2의 불휘발성 메모리 모듈의 다른 예를 보여주는 블록도이다.
도 18은 도 2의 불휘발성 메모리 모듈의 다른 예를 보여주는 블록도이다.
도 19는 본 발명에 따른 불휘발성 메모리 모듈에 포함된 불휘발성 메모리를 예시적으로 보여주는 블록도이다.
도 20은 본 발명에 따른 불휘발성 메모리 모듈의 불휘발성 메모리에 포함된 메모리 블록들 중 제1 메모리 블록을 예시적으로 보여주는 회로도이다.
도 21은 본 발명에 따른 불휘발성 메모리 모듈의 휘발성 메모리를 예시적으로 보여주는 블록도이다.
도 22는 본 발명의 실시 예들에 따른 데이터 버퍼를 보여주는 블록도이다.
도 23은 본 발명에 따른 불휘발성 메모리 모듈이 적용된 서버 시스템을 예시적으로 보여주는 도면이다.
도 24는 본 발명에 따른 불휘발성 메모리 모듈이 적용된 사용자 시스템을 예시적으로 보여주는 블록도이다.
이하에서, 첨부된 도면들을 참조하여 본 발명의 실시 예들이 상세하게 설명된다. 이하의 설명에서, 상세한 구성들 및 구조들과 같은 세부적인 사항들은 단순히 본 발명의 실시 예들의 전반적인 이해를 돕기 위하여 제공된다. 그러므로 본 발명의 기술적 사상 및 범위로부터의 벗어남 없이 본문에 기재된 실시 예들의 변형들은 당업자에 의해 수행될 수 있다. 더욱이, 잘 알려진 기능들 및 구조들에 대한 설명들은 명확성 및 간결성을 위하여 생략된다. 본문에서 사용된 용어들은 본 발명의 기능들을 고려하여 정의된 용어들이며, 특정 기능에 한정되지 않는다. 용어들의 정의는 상세한 설명에 기재된 사항을 기반으로 결정될 수 있다.
이하의 도면들 또는 상세한 설명에서의 모듈들은 도면에 도시되거나 또는 상세한 설명에 기재된 구성 요소 이외에 다른 것들과 연결될 수 있다. 모듈들 또는 구성 요소들 사이의 연결은 각각 직접적 또는 비직접적일 수 있다. 모듈들 또는 구성 요소들 사이의 연결은 각각 통신에 의한 연결이거나 또는 물리적인 접속일 수 있다.
상세한 설명에서 사용되는 부 또는 유닛(unit), 모듈(module), 계층(layer) 등의 용어를 참조하여 설명되는 구성 요소들은 소프트웨어, 또는 하드웨어, 또는 그것들의 조합의 형태로 구현될 수 있다. 예시적으로, 소프트웨어는 기계 코드, 펌웨어, 임베디드 코드, 및 애플리케이션 소프트웨어일 수 있다. 예를 들어, 하드웨어는 전기 회로, 전자 회로, 프로세서, 컴퓨터, 집적 회로, 집적 회로 코어들, 압력 센서, 관성 센서, 멤즈(MEMS; microelectromechanical system), 수동 소자, 또는 그것들의 조합을 포함할 수 있다.
다르게 정의되지 않는 한, 본문에서 사용되는 기술적 또는 과학적인 의미를 포함하는 모든 용어들은 본 발명이 속하는 기술 분야에서의 당업자에 의해 이해될 수 있는 의미를 갖는다. 일반적으로 사전에서 정의된 용어들은 관련된 기술 분야에서의 맥락적 의미와 동등한 의미를 갖도록 해석되며, 본문에서 명확하게 정의되지 않는 한, 이상적 또는 과도하게 형식적인 의미를 갖도록 해석되지 않는다.
또한, 이하에서, 설명의 편의를 위하여 특정 실시 예들을 기반으로 본 발명이 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니며, 다양한 실시 예들 각각이 구현되거나 또는 다양한 실시 예들의 조합이 구현될 수 있다.
도 1은 본 발명의 실시 예에 따른 사용자 시스템을 예시적으로 보여주는 블록도이다. 도 1을 참조하면, 사용자 시스템(10)은 불휘발성 메모리 모듈들(100), 프로세서(101), 칩셋(102), 그래픽 처리 유닛(103), 입출력 장치(104), 스토리지 장치(105)를 포함한다. 예시적으로, 사용자 시스템(10)은 컴퓨터, 노트북, 서버, 워크 스테이션, 휴대용 통신 단말기, PDA(Personal Digital Assistant), PMP(Portable Media Player), 스마트폰, 또는 웨어러블(Wearable) 장치와 같은 컴퓨팅 시스템일 수 있다.
사용자 시스템(10)은 불휘발성 메모리 모듈(100), 프로세서(101), 칩셋(102), 그래픽 처리 유닛(103), 입출력 장치(104), 및 스토리지 장치(105)를 포함한다.
프로세서(101)는 사용자 시스템(100)의 제반 동작을 제어할 수 있다. 프로세서(101)는 사용자 시스템(100)에서 수행되는 다양한 연산을 수행하고, 데이터를 처리할 수 있다.
불휘발성 메모리 모듈(100)은 프로세서(101)와 직접적으로 연결될 수 있다. 예를 들어, 불휘발성 메모리 모듈(100)은 듀얼 인-라인 메모리 모듈(DIMM; Dual In-line Memory Module) 형태를 가질 수 있고, 불휘발성 메모리 모듈(100)은 프로세서(101)와 직접적으로 연결된 DIMM 소켓에 장착되어 프로세서(101)와 통신할 수 있다. 예시적으로, 불휘발성 메모리 모듈(100)은 NVDIMM 프로토콜을 기반으로 프로세서(101)와 통신할 수 있다.
불휘발성 메모리 모듈(100)은 프로세서(101)의 주 메모리 또는 동작 메모리로써 사용될 수 있다. 불휘발성 메모리 모듈(100)은 불휘발성 메모리 및 휘발성 메모리를 포함할 수 있다. 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같이 전원 공급이 차단되어도 데이터가 소실되지 않는 메모리를 포함할 수 있다. 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같이 전원이 차단되면, 데이터가 소실되는 메모리를 포함할 수 있다.
예시적으로, 불휘발성 메모리 모듈(100)의 불휘발성 메모리는 사용자 시스템(10) 또는 프로세서(101)의 주 메모리(main memory)로써 사용되고, 휘발성 메모리는 사용자 시스템(10), 프로세서(101), 또는 불휘발성 메모리 모듈(100)의 캐시 메모리(cache memory)로써 사용될 수 있다.
칩셋(102)은 프로세서(101)와 전기적으로 연결되고, 프로세서(101)의 제어에 따라 사용자 시스템(10)의 하드웨어를 제어할 수 있다. 예를 들어, 칩셋(102)은 주요 버스들을 통해 GPU(103), 입출력 장치(104), 및 스토리지 장치(105)와 각각 연결되고, 주요 버스들에 대한 브릿지 역할을 수행할 수 있다.
GPU(103)는 사용자 시스템(10)의 영상 데이터를 출력하기 위한 일련의 연산 동작을 수행할 수 있다. 예시적으로, GPU(103)는 시스템-온-칩 형태로 프로세서(101) 내에 실장될 수 있다.
입출력 장치(104)는 사용자 시스템(10)으로 데이터 또는 명령어를 입력하거나 또는 외부로 데이터를 출력하는 다양한 장치들을 포함한다. 예를 들어, 입출력 장치(104)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자, 온도 센서, 생체 인식 센서 등과 같은 사용자 입력 장치들 및 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 장치들을 포함할 수 있다.
스토리지 장치(105)는 사용자 시스템(10)의 대용량 저장 매체로서 사용될 수 있다. 스토리지 장치(105)는 하드 디스크 드라이브, SSD (Solid State Drive), 메모리 카드, 메모리 스틱, 임베디드 스토리지(Embedded Storage) 등과 같은 대용량 저장 매체들을 포함할 수 있다.
도 2는 도 1의 불휘발성 메모리 모듈을 상세하게 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 불휘발성 메모리 모듈(100)은 모듈 컨트롤러(110), 이종 메모리 장치(120), 데이터 버퍼(130), 및 직렬 프레즌스 검출 칩(140)(SPD chip; Serial Presence Detect chip)을 포함한다.
모듈 컨트롤러(110)는 프로세서(101)로부터 커맨드/어드레스(CA)를 수신하고, 수신된 커맨드/어드레스(CA)에 응답하여 이종 메모리 장치(120)를 제어할 수 있다. 예를 들어, 모듈 컨트롤러(110)는 프로세서(101)로부터의 커맨드/어드레스(CA)에 응답하여 커맨드/어드레스(CA_n) 및 커맨드/어드레스(CA_v)를 이종 메모리 장치(120)로 제공할 수 있다.
예시적으로, 커맨드/어드레스(CA_n)는 이종 메모리 장치(120)에 포함된 불휘발성 메모리(123)를 제어하기 위한 커맨드/어드레스이고, 커맨드/어드레스(CA_v)는 이종 메모리 장치(120)에 포함된 휘발성 메모리(121)를 제어하기 위한 커맨드/어드레스일 수 있다.
이하에서, 간결한 설명을 위하여, 프로세서(101)로부터 제공되는 커맨드/어드레스(CA)는 '모듈 커맨드/어드레스'라 칭하고, 모듈 컨트롤러(110)로부터 휘발성 메모리(121)로 제공되는 커맨드/어드레스(CA_v)는 'VM(Volatile Memory) 커맨드/어드레스'라 칭하고, 모듈 컨트롤러(110)로부터 NVM 제어기(122)로 제공되는 커맨드/어드레스(CA_n)는 'NVM(Nonvolatile Memory) 커맨드/어드레스'라 칭한다.
예시적으로, NVM 커맨드/어드레스(CA_n) 및 VM 커맨드/어드레스(CA_v)와 서로 다른 커맨드/어드레스 버스를 통해 제공될 수 있다.
예시적으로, 모듈 컨트롤러(110)는 RCD(Register Clock Driver)일 수 있다
이종 메모리 장치(120)는 휘발성 메모리(121), 불휘발성 메모리 제어기(122)(NVM 제어기), 및 불휘발성 메모리(123)를 포함한다. 휘발성 메모리(121)는 모듈 컨트롤러(110)로부터의 VM 커맨드/어드레스(CA_v)에 응답하여 동작할 수 있다. 휘발성 메모리(121)는 제1 영역(R1) 및 제2 영역(R2)을 포함한다.
휘발성 메모리(121)는 VM 커맨드/어드레스(CA_v)에 응답하여 제1 영역(R1)에 저장된 데이터를 제1 메모리 데이터 라인들(MDQ1) 및 제1 태그 데이터 라인들(TDQ1)에 로드하거나, 제1 메모리 데이터 라인들(MDQ1) 및 제1 태그 데이터 라인들(TDQ1)에 로드된 데이터를 제1 영역(R1)에 저장할 수 있다. 휘발성 메모리(121)는 VM 커맨드/어드레스(CA_v)에 응답하여 제2 영역(R2)에 저장된 데이터를 제2 메모리 데이터 라인들(MDQ2) 및 제1 태그 데이터 라인들(TDQ2)에 로드하거나, 제2 메모리 데이터 라인들(MDQ2) 및 제2 태그 데이터 라인들(TDQ2)에 로드된 데이터를 제2 영역(R2)에 저장할 수 있다. 예를 들어, 제1 메모리 데이터 라인들(MDQ1), 제2 메모리 데이터 라인들(MDQ2), 제1 태그 데이터 라인들(TDQ1) 및 제2 태그 데이터 라인들(TDQ2) 각각은 복수의 데이터 라인들을 포함하는 데이터 라인 그룹일 수 있다.
NVM 제어기(122)는 모듈 컨트롤러(110)로부터의 NVM 커맨드/어드레스(CA_n)에 응답하여 동작할 수 있다. 예를 들어, NVM 제어기(122)는 모듈 컨트롤러(110)로부터의 NVM 커맨드/어드레스(CA_n)에 따라, 제1 메모리 데이터 라인들(MDQ1) 또는 제2 메모리 데이터 라인들(MDQ2)에 로드된 데이터를 불휘발성 메모리(123)에 프로그램하거나, 또는 불휘발성 메모리(123)로부터 읽은 데이터를 제1 메모리 데이터 라인(MDQ1) 또는 제2 메모리 데이터 라인(MDQ2)에 로드할 수 있다.
NVM 제어기(122)는 불휘발성 메모리(123)를 제어하기 위한 다양한 동작을 수행할 수 있다. 예를 들어, NVM 제어기(122)는 불휘발성 메모리(123)를 효율적으로 사용하기 위하여 가비지 콜렉션, 웨어 레벨링, 어드레스 변환 등과 같은 동작을 수행할 수 있다. 예시적으로, NVM 제어기(122)는 에러 정정 회로, 랜더마이져 등과 같은 구성 요소들을 더 포함할 수 있다. 또한, NVM 제어기(122)는 VM 커맨드/어드레스(CA_v)를 수신하여, 휘발성 메모리(121)에서 수행되는 동작들을 모니터할 수 있다.
데이터 버퍼(130, DB)는 제1 메모리 데이터 라인들(MDQ1) 및 제2 메모리 데이터 라인들(MDQ2)을 통해 수신되는 데이터를 저장(예를 들어 버퍼링)할 수 있다. 데이터 버퍼(130)는 제1 메모리 데이터 라인들(MDQ1)을 통해 수신된 데이터를 제1 메모리 데이터 라인들(MDQ1)에 로드할 수 있다. 데이터 버퍼(130)는 제2 메모리 데이터 라인들(MDQ2)을 통해 수신된 데이터를 제2 메모리 데이터 라인들(MDQ2)에 로드할 수 있다. 데이터 버퍼(130)는 제1 메모리 데이터 라인들(MDQ1)을 통해 수신된 데이터와 제2 메모리 데이터 라인들(MDQ2)을 통해 수신된 데이터 중 하나의 데이터를 데이터 라인들(DQ)을 통해 출력할 수 있다. 데이터 버퍼(130)는 데이터 라인들(DQ)을 통해 수신된 데이터를 제1 메모리 데이터 라인들(MDQ1) 또는 제2 메모리 데이터 라인들(MDQ2)에 로드할 수 있다. 데이터 라인들(DQ)은 프로세서(101)와 연결될 수 있다.
예시적으로, 데이터 버퍼(130)는 모듈 컨트롤러(110)의 제어(예를 들어, 버퍼 커맨드(미도시))에 응답하여 동작할 수 있다. 예시적으로, 데이터 버퍼(130)는 제1 및 제2 메모리 데이터 라인들(MDQ1, MDQ2) 상의 신호들(또는 데이터들) 및 데이터 라인들(DQ) 상의 신호(또는 데이터)를 구분하는 역할을 수행할 수 있다. 또는 데이터 버퍼(130)는 제1 및 제2 메모리 데이터 라인들(MDQ1, MDQ2) 및 데이터 라인들(DQ) 사이에서 신호(또는 데이터)를 차단(또는 버퍼링)하는 역할을 수행할 수 있다. 즉, 데이터 버퍼(130)에 의해, 제1 및 제2 메모리 데이터 라인들(MDQ1, MDQ2)의 신호들(또는 데이터들)이 데이터 라인들(DQ)의 신호(또는 데이터)에 영향을 미치지 않거나 또는 데이터 라인들(DQ)의 신호(또는 데이터)가 제1 및 제2 메모리 데이터 라인들(MDQ)의 신호들(또는 데이터들)에 영향을 미치지 않을 수 있다.
예시적으로, 제1 및 제2 메모리 데이터 라인들(MDQ1, MDQ2)은 불휘발성 메모리 모듈(100)에 포함된 구성 요소들(예를 들어, 휘발성 메모리, 불휘발성 메모리, 데이터 버퍼 등) 사이의 데이터 전송 경로들일 수 있고, 데이터 라인들(DQ)은 불휘발성 메모리 모듈(100) 및 프로세서(101) 사이의 데이터 전송 경로일 수 있다. 제1 및 제2 태그 데이터 라인들(TDQ1, TDQ2)은 불휘발성 메모리 모듈(100)에 포함된 구성 요소들(예를 들어, 휘발성 메모리, 불휘발성 메모리, 데이터 버퍼 등) 사이에서 태그(TAG)를 송수신하기 위한 전송 경로일 수 있다.
예시적으로, 제1 메모리 데이터 라인들(MDQ1)은 데이터의 전송을 동기화하는 데에 사용되는 제1 메모리 데이터 스트로브 라인(MDQS1)을 포함할 수 있다. 제2 메모리 데이터 라인들(MDQ2)은 데이터의 전송을 동기화하는 데에 사용되는 제2 메모리 데이터 스트로브 라인(MDQS2)을 포함할 수 있다. 제1 태그 데이터 라인들(TDQ1)은 태그의 전송을 동기화하는 데에 사용되는 제1 태그 데이터 스트로브 라인(TDQS1)을 포함할 수 있다. 제2 태그 데이터 라인들(TDQ2)은 태그의 전송을 동기화하는 데에 사용되는 제2 태그 데이터 스트로브 라인(TDQS2)을 포함할 수 있다. 데이터 라인들(DQ)은 데이터의 전송을 동기화하는 데에 사용되는 데이터 스트로브 라인(DQS)을 포함할 수 있다.
SPD(140)는 프로그램 가능 읽기 전용 기억 장치(EEPROM; Electrically Erasable Programmable Read-Only Memory)일 수 있다. SPD(140)는 불휘발성 메모리 모듈(100)의 초기 정보 또는 장치 정보(DI)를 포함할 수 있다. 예시적으로, SPD(140)는 불휘발성 메모리 모듈(100)의 모듈 형태, 모듈 구성, 저장 용량, 모듈 종류, 실행 환경 등과 같은 장치 정보(DI)를 포함할 수 있다. 불휘발성 메모리 모듈(100)이 포함된 사용자 시스템(10)이 부팅될 때, 프로세서(101)는 SPD(140)로부터 장치 정보(DI)를 읽고, 이를 기반으로 불휘발성 메모리 모듈(100)을 인식할 수 있다. 프로세서(101)는 SPD(140)로부터 읽은 장치 정보(DI)를 기반으로, 불휘발성 메모리 모듈(100)을 제어할 수 있다.
이하에서, 간결한 설명을 위하여, 휘발성 메모리(121)는 DRAM인 것으로 가정하고, 불휘발성 메모리(123)는 낸드 플래시 메모리인 것으로 가정한다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 휘발성 메모리(121)는 다른 종류의 랜덤 액세스 메모리를 포함할 수 있고, 불휘발성 메모리(123)는 다른 종류의 불휘발성 메모리 장치들을 포함할 수 있다.
예시적으로, 휘발성 메모리(121)는 복수의 휘발성 메모리 칩들을 포함할 수 있고, 각 휘발성 메모리 칩들은 별도의 칩, 별도의 패키지 등으로 구현될 수 있다. 각 휘발성 메모리 칩들은 서로 다른 메모리 데이터 라인들 또는 태그 데이터 라인을 통해 모듈 컨트롤러(110) 또는 NVM 제어기(122)와 연결될 수 있다.
예시적으로, 프로세서(101)는 불휘발성 메모리 모듈(100)의 불휘발성 메모리(123)를 메인 메모리로써 사용할 수 있다. 즉, 프로세서(101)는 불휘발성 메모리(123)의 저장 공간을 메인 메모리 영역으로 인식할 수 있다. 휘발성 메모리(121)는 프로세서(101) 및 불휘발성 메모리(123)의 캐시 메모리로써 동작할 수 있다. 예시적으로, 휘발성 메모리(121)는 후 기입 캐시(write-back cache)로 사용될 수 있다. 즉, 프로세서(101)로부터의 모듈 커맨드/어드레스(CA)에 응답하여 모듈 컨트롤러(110) 또는 NVM 제어기(122)는 캐시 히트 또는 캐시 미스를 판별하고, 판별 결과에 따라 휘발성 메모리(121) 또는 불휘발성 메모리(123)를 제어할 수 있다. 캐시 히트 또는 캐시 미스의 결과는 캐시 정보(INFO)로서 프로세서(101)로 전달될 수 있다. 예시적으로, 캐시 정보(INFO)는 모듈 컨트롤러(110) 및 NVM 제어기(122)에 의해 공유될 수 있다.
예시적으로, 캐시 히트는 프로세서(101)로부터 수신된 모듈 커맨드/어드레스(CA)와 대응되는 데이터가 휘발성 메모리(121)에 저장되어 있는 경우를 가리킨다. 캐시 미스는 프로세서(101)로부터 수신된 모듈 커맨드/어드레스(CA)와 대응되는 데이터가 휘발성 메모리(121)에 저장되어 있지 않은 경우를 가리킨다.
예시적으로, 모듈 컨트롤러(110)는 태그를 기반으로 캐시 히트 또는 캐시 미스 여부를 판별할 수 있다. 모듈 컨트롤러(110)는 프로세서(101)로부터 수신된 모듈 커맨드/어드레스(CA) 및 태그를 비교함으로써 캐시 히트 또는 캐시 미스 여부를 판별할 수 있다.
예시적으로, 태그는 휘발성 메모리(121)에 저장된 데이터와 대응되는 어드레스(address)의 일부를 포함할 수 있다. 태그는 휘발성 메모리(121)에 저장된 데이터의 모듈 어드레스 중에서 불휘발성 메모리(123)와 연관된 확장 어드레스를 포함할 수 있다. 예시적으로, 모듈 컨트롤러(110)는 제1 및 제2 태그 데이터 라인들(TDQ1, TDQ2)을 통해 휘발성 메모리(121)와 태그를 교환할 수 있다. 예시적으로, 휘발성 메모리(121)에 데이터가 기입될 때, 모듈 컨트롤러(110)의 제어에 따라, 데이터와 대응되는 태그가 휘발성 메모리(121)에 함께 기입될 수 있다.
예시적으로, 제1 영역(R1)이 제1 웨이(way)로 동작하고 제2 영역(R1)이 제2 웨이(way)로 동작함으로써, 휘발성 메모리(121)는 2-웨이 세트 연관 캐시(2-way set associative cache)를 형성할 수 있다. 휘발성 메모리(121)가 형성하는 웨이들의 수가 구체적으로 설명되나, 이는 본 발명의 기술적 사상을 간결히 설명하기 위한 예시에 불과하며 본 발명을 한정하지 않는다. 예를 들어, 휘발성 메모리(121)는 둘 이상 또는 셋 이상의 웨이들을 갖는 세트 연관 캐시로 동작할 수 있다.
예시적으로, 휘발성 메모리(121)는 불휘발성 메모리(123)의 n:m(단, n은 자연수이고 n은 m보다 작은 자연수)의 m-웨이 세트 연관 캐시(m-way set associative cache)로 동작할 수 있다. 예를 들어, n은 불휘발성 메모리(123)의 내부의 불휘발성 저장 영역들의 수일 수 있다. m은 휘발성 메모리(121)의 내부 영역들의 수일 수 있다. 도 2에 도시된 바와 같이 휘발성 메모리(121)가 제1 영역(R1) 및 제2 영역(R2)을 포함할 때, m은 2일 수 있다.
휘발성 메모리(121)의 제1 영역(R1) 및 제2 영역(R2) 각각은 불휘발성 메모리(123)의 제1 내지 제n 불휘발성 저장 영역들과 대응될 수 있다. 이 때, 제1 영역(R1) 및 제2 영역(R2) 각각의 용량(또는 사이즈)는 제1 내지 제n 불휘발성 저장 영역들 각각의 용량(또는 사이즈)와 동일할 수 있다. 예시적으로, 제1 영역(R1) 및 제2 영역(R2) 각각은 부가 정보(예를 들어, 태그, ECC, 더티 정보 등)를 저장하기 위한 영역을 더 포함할 수 있다.
비록 도면에 도시되지는 않았으나, 불휘발성 메모리 모듈(100)은 별도의 메모리(미도시)를 더 포함할 수 있다. 별도의 메모리(미도시)는 NVM 제어기(122)에서 사용되는 데이터, 프로그램, 소프트웨어 등과 같은 정보를 저장할 수 있다. 예를 들어, 별도의 메모리는 NVM 제어기(122)에 의해 관리되는 매핑 테이블, FTL 등과 같은 정보를 저장할 수 있다. 또는 별도의 메모리는 불휘발성 메모리(123)로부터 읽은 데이터 또는 불휘발성 메모리(123)에 저장될 데이터를 임시 저장하기 위한 버퍼 메모리일 수 있다.
이하에서, 간결한 설명을 위하여, 휘발성 메모리(121)와 연관된 구성 요소들(예를 들어, 데이터, 태그, 커맨드/어드레스 등)은 '_v'의 참조 기호를 사용하여 표현된다. 예를 들어, 휘발성 메모리(121)를 제어하기 위하여 모듈 컨트롤러(110)로부터 출력되는 VM 커맨드/어드레스는 'CA_v'로 표현되고, 모듈 컨트롤러(110)의 제어에 따라 휘발성 메모리(121)로부터 출력되는 데이터는 'DT_v'로 표현된다.
마찬가지로, 불휘발성 메모리(123)와 연관된 구성 요소들(예를 들어, 데이터, 태그, 커맨드/어드레스 등)은 '_n'의 참조 기호를 사용하여 표현된다. 예를 들어, 불휘발성 메모리(123)를 제어하기 위하여 모듈 컨트롤러(110)로부터 출력되는 NVM 커맨드/어드레스는 'CA_n'로 표현되고, 모듈 컨트롤러(110)의 제어에 따라 불휘발성 메모리(121)로부터 출력되는 데이터는 'DT_n'로 표현된다.
도 3은 도 2의 불휘발성 메모리 모듈의 쓰기 동작을 보여주는 순서도이다. 도 1 내지 도 3을 참조하면, S11 단계에서, 프로세서(101)는 불휘발성 메모리 모듈(100)로 모듈 쓰기 커맨드(WR) 및 어드레스(A)를 전송한다. 쓰기 데이터(DT_w)에 대응하는 어드레스(A)는 불휘발성 메모리(123)의 저장 공간 중 쓰기 데이터(DT_w)가 기입될 공간에 대응하는 논리적 어드레스일 수 있다.
S12 단계에서, 불휘발성 메모리 모듈(100)은 수신된 모듈 쓰기 커맨드 및 어드레스(WR, A)에 응답하여 휘발성 메모리(121)에 대한 읽기 동작을 수행할 수 있다. 예를 들어, 불휘발성 메모리 모듈(100)은 휘발성 메모리(121)의 영역 중 수신된 어드레스(A) 또는 수신된 어드레스(A)의 일부와 대응되는 영역에서 데이터들 및 태그들을 읽을 수 있다. 예시적으로, 불휘발성 메모리 모듈(100)은 읽은 태그들 및 어드레스(A) 또는 어드레스(A)의 일부를 비교함으로써 캐시 히트 또는 캐시 미스 여부를 판별할 수 있다.
S13 단계에서, 불휘발성 메모리 모듈(100)은 S12 단계의 읽기 동작의 결과를 기반으로 플러시 동작을 선택적으로 수행할 수 있다. 예를 들어, S12 단계의 읽기 동작의 결과가 캐시 미스를 가리키는 경우, 불휘발성 메모리 모듈(100)은 휘발성 메모리(121)로부터 읽은 데이터들 중 적어도 하나의 데이터가 불휘발성 메모리(123)에 저장되도록 플러시 동작을 수행할 수 있다. 예시적으로, S12 단계의 읽기 동작의 결과가 캐시 미스를 가리키고, 그리고 휘발성 메모리(121)로부터 읽힌 데이터들이 휘발성 메모리(121)에 기입된 후에 갱신된 경우(즉 더티(dirty) 상태인 경우), 불휘발성 메모리 모듈(100)은 휘발성 메모리(121)로부터 읽은 데이터들 중 적어도 하나의 데이터가 불휘발성 메모리(123)에 저장되도록 플러시 동작을 수행할 수 있다.
예시적으로, 도 2를 참조하여 설명된 바와 같이, 불휘발성 메모리(123)를 제어하는 NVM 제어기(122) 및 휘발성 메모리(121)는 제1 및 제2 메모리 데이터 라인들(MDQ1, MDQ2)을 공유한다. 즉, 휘발성 메모리(121)로부터 읽은 데이터들에 의해 제1 및 제2 메모리 데이터 라인들(MDQ1, MDQ2)의 전압들이 구동될 경우, 불휘발성 메모리(123)를 제어하는 NVM 제어기(122)는 제1 및 제2 메모리 데이터 라인들(MDQ1, MDQ2)을 통해 휘발성 메모리(121)로부터 읽은 데이터들을 수신(또는 감지)할 수 있다. NVM 제어기(122)는 수신된 데이터들 중 적어도 하나의 데이터를 불휘발성 메모리(123)에 프로그램할 수 있다.
예시적으로, S12 단계의 읽기 동작의 결과가 캐시 히트를 가리키는 경우, 또는 S12 단계의 읽기 동작의 결과가 캐시 미스를 가리키고 더티 상태가 아닌 경우, 불휘발성 메모리 모듈(100)은 플러시 동작을 수행하지 않을 수 있다.
예시적으로, 불휘발성 메모리 모듈(100)의 플러시 동작, 캐시 히트 또는 캐시 미스 판별, 더티 상태의 판별과 같은 동작들은 NVM 제어기(122) 또는 모듈 컨트롤러(110)에 의해 수행될 수 있다.
S14 단계에서, 프로세서(101)는 불휘발성 메모리 모듈(100)로 쓰기 데이터(DT_w)를 전송할 수 있다. 예시적으로, S11 단계로부터 미리 정해진 시간이 경과한 이후에, S14 단계의 동작이 수행될 수 있다. 즉, 프로세서(101)는 모듈 쓰기 커맨드(WR) 및 어드레스(A)를 전송하고, 미리 정해진 시간이 경과한 이후에, 불휘발성 메모리 모듈(100)로 쓰기 데이터(DT_w)를 전송할 수 있다. 이 때, 미리 정해진 시간은 쓰기 레이턴시(WL; Write Latency)일 수 있다. 예시적으로, 쓰기 레이턴시(WL)는 불휘발성 메모리 모듈(100)의 동작 특성에 따라 미리 정해진 시간 또는 클럭 주기일 수 있다. 쓰기 레이턴시(WL)에 대한 정보는 SPD(140)에 저장되고, 장치 정보(DI)로써 프로세서(101)로 제공될 수 있다. 프로세서(101)는 장치 정보(DI)를 기반으로 쓰기 데이터(DT_w)를 전송할 수 있다.
S15 단계에서, 불휘발성 메모리 모듈(100)은 수신된 쓰기 데이터(DT_w)를 휘발성 메모리(121) 또는 불휘발성 메모리(133)에 기입 또는 프로그램할 수 있다.
도 4는 도 3의 동작 방법을 상세하게 설명하기 위한 타이밍도이다. 도 4에서, 가로 축은 시간(Time)을 가리킨다. 예시적으로, 본 발명의 기술적 사상에 따른 커맨드, 어드레스, 데이터, 태그 등의 길이 및 타이밍은 도 4에 도시된 타이밍도에 국한되는 것은 아니다.
도 1 내지 도 4를 참조하면, 제1 시간(T1)에, 프로세서(101)는 불휘발성 메모리 모듈(100)로 모듈 커맨드/어드레스(CA)를 전송한다. 예를 들어 모듈 커맨드/어드레스(CA)는 모듈 쓰기 커맨드(WR) 및 제1 어드레스(A1)를 포함할 수 있다.
제2 시간(T2)에, 모듈 컨트롤러(110)는 모듈 커맨드/어드레스(CA)로부터 NVM 커맨드/어드레스(CA_n) 및 VM 커맨드/어드레스(CA_v)를 생성할 수 있다. NVM 커맨드/어드레스(CA_n)는 NVM 쓰기 커맨드(WR_n) 및 제1 어드레스(A1)를 포함할 수 있다. VM 커맨드/어드레스(CA_v)는 VM 읽기 커맨드(RD_v) 및 제1 부분 어드레스(A1')를 포함할 수 있다. 제1 부분 어드레스(A1')는 제1 어드레스(A1)의 일부일 수 있다.
예를 들어, 불휘발성 메모리(123)의 용량은 휘발성 메모리(121)의 용량보다 클 수 있다. 따라서, 휘발성 메모리(121)를 액세스하기 위해 필요한 어드레스의 길이는 불휘발성 메모리(123)를 액세스하기 위해 필요한 어드레스의 길이보다 짧을 수 있다. 모듈 커맨드/어드레스(CA)는 불휘발성 메모리(123)를 액세스하기 위해 필요한 제1 어드레스(A1)를 불휘발성 메모리 모듈(100)로 전송할 수 있다. 제1 어드레스(A1)는 NVM 커맨드/어드레스(CA_n)에 포함되며, 제1 어드레스(A1) 중에서 휘발성 메모리(121)를 액세스하기 위해 필요한 제1 부분 어드레스(A1')가 VM 커맨드/어드레스(CA_v)에 포함될 수 있다. 예시적으로, 제1 어드레스(A1)와 제1 부분 어드레스(A1')의 차이 부분은 휘발성 메모리(121)와 비교하여 불휘발성 메모리(123)에서 제공되는 확장 용량들을 식별할 수 있다.
제3 시간(T3)에, VM 읽기 커맨드(RD_v) 및 제1 부분 어드레스(A1')에 응답하여, 휘발성 메모리(121)는 제1 영역(R1)으로부터 제1 부분 어드레스(A1')를 이용하여 읽은 제1 캐시 데이터(DT_v1)를 제1 메모리 데이터 라인들(MDQ1)에 로드하고, 제1 영역(R1)으로부터 제1 부분 어드레스(A1')를 이용하여 읽은 제1 캐시 태그(TAG_v1)를 제1 태그 데이터 라인들(TDQ1)에 로드할 수 있다.
또한, VM 읽기 커맨드(RD_v) 및 제1 부분 어드레스(A1')에 응답하여, 휘발성 메모리(121)는 제2 영역(R2)으로부터 제1 부분 어드레스(A1')를 이용하여 읽은 제2 캐시 데이터(DT_v2)를 제2 메모리 데이터 라인들(MDQ2)에 로드하고, 제2 영역(R2)으로부터 제1 부분 어드레스(A1')를 이용하여 읽은 제2 캐시 태그(TAG_v2)를 제2 태그 데이터 라인들(TDQ2)에 로드할 수 있다.
모듈 컨트롤러(110) 또는 NVM 제어기(122)는 제1 태그 데이터 라인들(TDQ1) 및 제2 태그 데이터 라인들(TDQ2)에 로드된 제1 및 제2 캐시 태그들(TAG_v1, TAG_v2)에 기반하여 히트 및 미스를 판별할 수 있다. 예를 들어, 제1 캐시 태그(TAG_v1) 및 제1 부분 어드레스(A1')의 합이 제1 어드레스(A1)와 일치할 때에, 제1 캐시 태그(TAG_v1)는 히트로 판별되고, 그렇지 않은 때에 제1 캐시 태그(TAG_v1)는 미스로 판별될 수 있다. 마찬가지로, 제2 캐시 태그(TAG_v2) 및 제1 부분 어드레스(A1')의 합이 제1 어드레스(A1)와 일치할 때에, 제2 캐시 태그(TAG_v2)는 히트로 판별되고, 그렇지 않은 때에 제2 캐시 태그(TAG_v2)는 미스로 판별될 수 있다. 예시적으로, 본 발명의 기술적 사상을 설명하기 위하여, 제1 캐시 태그(TAG_v1)는 히트(HIT)로 판별되고, 제2 캐시 태그(TAG_v2)는 미스(MISS)로 판별되는 것으로 가정된다.
모듈 컨트롤러(110)는 쓰기 데이터(DT_w)가 입력될 타이밍을 고려하여, VM 쓰기 커맨드(WR_v) 및 제1 부분 어드레스(A1')를 포함하는 VM 커맨드/어드레스(CA_v)를 출력할 수 있다. 예시적으로, 도 4 에서 VM 쓰기 커맨드(WR_v) 및 제1 부분 어드레스(A1')는 제3 시간(T3)에 출력되는 것으로 도시되어 있으나, VM 쓰기 커맨드(WR_v) 및 제1 부분 어드레스(A1')가 출력되는 타이밍은 한정되지 않는다. VM 쓰기 커맨드(WR_v) 및 제1 부분 어드레스(A1')가 출력되는 타이밍은 SPD (140)에 저장되며, 프로세서(101)와 공유될 수 있다.
제4 시간(T4)에, 프로세서(101)는 쓰기 데이터(DT_w)를 데이터 라인들(DQ)에 로드할 수 있다. 예를 들어, 프로세서(101)는 VM 쓰기 커맨드(WR_v) 및 제1 부분 어드레스(A1')가 출력되는 타이밍을 고려하여 쓰기 데이터(DT_w)를 데이터 라인들(DQ)에 로드할 수 있다. 예시적으로, 프로세서(101)는 SPD (140)로부터 획득되는 정보에 기반하여, 모듈 쓰기 커맨드(WR) 및 제1 어드레스(A1)를 출력하는 타이밍과 쓰기 데이터(DT_w)를 출력하는 타이밍 사이의 차이인 쓰기 레이턴시(WL)를 설정할 수 있다.
제5 시간(T5)에, 모듈 컨트롤러(110)의 제어에 따라, 데이터 버퍼(130)는 데이터 라인들(DQ)을 통해 수신된 쓰기 데이터(DQ)를 제1 메모리 데이터 라인들(MDQ1) 및 제2 메모리 데이터 라인들(MDQ2)에 로드할 수 있다. 즉, 제1 메모리 데이터 라인들(MDQ1) 및 제2 메모리 데이터 라인들(MDQ2)에 동일한 쓰기 데이터(DT_w)가 로드될 수 있다.
데이터 버퍼(130)가 쓰기 데이터(DT_w)를 로드하는 타이밍에, 모듈 컨트롤러(110) 또는 NVM 제어기(123)는 제1 태그 데이터 라인들(TDQ1) 및 제2 태그 데이터 라인들(TDQ2)에 제1 어드레스(A1)에 대응하는 쓰기 태그(TAG_w)를 로드할 수 있다. 즉, 제1 태그 데이터 라인들(TDQ1) 및 제2 태그 데이터 라인들(TDQ2)에 동일한 쓰기 태그(TAG_w)가 로드될 수 있다. 예를 들어. 쓰기 태그(TAG_w)는 제1 부분 어드레스(A1')와 제1 어드레스(A1)의 차이 부분에 해당할 수 있다.
데이터 버퍼(130)가 쓰기 데이터(DT_w)를 로드하는 타이밍에, 모듈 컨트롤러(110)는 제1 데이터 마스크 신호(DM1)를 비활성화하고 제2 데이터 마스크 신호(DM2)를 활성화할 수 있다. 제1 데이터 마스크 신호(DM1)는 제1 메모리 데이터 라인들(MDQ1) 및 제1 태그 데이터 라인들(TDQ1)에 대응하며, VM 커맨드/어드레스(CA_v)에 포함될 수 있다. 제2 데이터 마스크 신호(DM2)는 제2 메모리 데이터 라인들(MDQ2) 및 제2 태그 데이터 라인들(TDQ2)에 대응하며, VM 커맨드/어드레스(CA_v)에 포함될 수 있다.
제1 데이터 마스크 신호(DM1)가 비활성화됨에 따라, 또는 비활성 상태를 유지함에 따라, 휘발성 메모리(121)는 제3 시간(T3)에 이슈된 VM 쓰기 커맨드(WR_v) 및 제1 부분 어드레스(A1')에 응답하여 제1 메모리 데이터 라인들(MDQ1) 및 제1 태그 데이터 라인들(TDQ1)에 로드된 쓰기 데이터(DT_w) 및 쓰기 태그(TAG_w)를 제1 영역(R1)에 기입할 수 있다.
제2 데이터 마스크 신호(DM2)가 활성화됨에 따라, 휘발성 메모리(121)는 제3 시간(T3)에 VM 쓰기 커맨드(WR_v) 및 제1 부분 어드레스(A1')가 이슈되었음에도 불구하고, 제2 메모리 데이터 라인들(MDQ2) 및 제2 태그 데이터 라인들(TDQ2)에 로드된 쓰기 데이터(DT_w) 및 쓰기 태그(TAG_w)를 제2 영역(R2)에 저장하지 않고 무시할 수 있다.
NVM 제어기(122)는 제1 시간(T1)에 이슈된 모듈 쓰기 커맨드(WR) 및 제1 어드레스(A1)에 기반하여, 제1 메모리 데이터 라인들(MDQ1)에 로드된 쓰기 데이터(DT_w) 및 제2 메모리 데이터 라인들(MDQ2)에 로드된 쓰기 데이터(DT_w) 중에서 하나를 불휘발성 메모리(123)에 기입할 수 있다. 예를 들어, NVM 제어기(122)는 VM 커맨드/어드레스(CA_v)에 포함된 제1 및 제2 데이터 마스크 신호들(DM1, DM2)을 참조할 수 있다. 예를 들어, NVM 제어기(122)는 히트로 판별된 제1 캐시 태그(TAG_v1)에 대응하는 제1 메모리 데이터 라인들(MDQ1)에 로드된 쓰기 데이터(DT_w)를 불휘발성 메모리(123)에 기입할 수 있다. 예를 들어, NVM 제어기(122)는 미스로 판별된 제2 캐시 태그(TAG_v2)에 대응하는 제2 메모리 데이터 라인들(MDQ2)에 로드된 쓰기 데이터(DT_w)를 불휘발성 메모리9123)에 기입할 수 있다. 다른 예로서, NVM 제어기(122)는 제1 메모리 데이터 라인들(MDQ1) 및 제2 메모리 데이터 라인들(MDQ2) 중에서 고정된 메모리 데이터 라인들에 로드된 쓰기 데이터(DT_w)를 불휘발성 메모리(123)에 기입하도록 설정될 수 있다.
상술된 바와 같이, 모듈 커맨드(CA)가 모듈 쓰기 커맨드(WR) 및 제1 어드레스(A1)를 포함할 때에, 휘발성 메모리(121)는 제1 어드레스(A1)에 대응하는 두 개의 캐시 태그들(TAG_v1, TAG_v2) 및 두 개의 캐시 데이터들(DT_v1, DT_v2)을 출력한다. 모듈 컨트롤러(110) 또는 NVM 제어기(122)는 두 개의 캐시 태그들(TAG_v1, TAG_v2)을 이용하여 히트 또는 미스를 판별한다. 하나의 캐시 태그에서 히트가 발생하면, 휘발성 메모리(121)는 히트된 캐시 태그에 대응하는 영역에 쓰기 데이터 및 쓰기 태그를 덮어쓴다. 이때, 데이터 마스크 신호들(DM1, DM2)에 의해, 두 개의 캐시 태그들에 대응하는 영역들 모두에서 덮어쓰기들이 수행되는 것이 방지된다. 따라서, 휘발성 메모리(121)는 불휘발성 메모리(123)에 대해 둘 이상의 웨이들을 갖는 세트 연관 캐시 메모리로 동작할 수 있다.
예시적으로, 두 개의 캐시 태그들(TAG_v1, TAG_v2) 모두가 미스인 경우, 모듈 컨트롤러(110) 또는 NVM 제어기(122)는 두 개의 캐시 태그들(TAG_v1, TAG_v2) 중 하나를 선택하고, 선택된 캐시 태그에 대응하는 영역에 쓰기 태그 및 쓰기 데이터가 저장되도록 데이터 마스크 신호들(DM1, DM2)을 제어할 수 있다. 예를 들어, 모듈 컨트롤러(110) 또는 NVM 제어기(122)는 더티 상태가 아닌 캐시 태그가 선택되도록 데이터 마스크 신호들(DM1, DM2)을 제어할 수 있다. 예를 들어, 모듈 컨트롤러(110) 또는 NVM 제어기(122)는 더 오래 전에 히트가 발생하였거나 더 오래 전에 휘발성 메모리(121)에 저장된 캐시 태그가 선택되도록 데이터 마스크 신호들(DM1, DM2)을 제어할 수 있다.
예를 들어, 선택된 캐시 태그에 대응하는 캐시 데이터가 더티 상태인 경우, 모듈 컨트롤러(110) 또는 NVM 제어기(122)는 더티 상태의 캐시 데이터가 불휘발성 메모리(123)로 플러시된 후에 쓰기 태그 및 쓰기 데이터가 저장되도록 제어할 수 있다.
도 5는 도 3의 동작 방법의 응용 예를 상세하게 설명하기 위한 타이밍도이다. 도 5에서, 가로 축은 시간(Time)을 가리킨다. 예시적으로, 본 발명의 기술적 사상에 따른 커맨드, 어드레스, 데이터, 태그 등의 길이 및 타이밍은 도 5에 도시된 타이밍도에 국한되는 것은 아니다.
도 1 내지 도 3 및 도 5를 참조하면, 제1 시간(T1)에, 프로세서(101)는 불휘발성 메모리 모듈(100)로 모듈 쓰기 커맨드(WR) 및 제1 어드레스(A1)를 포함하는 모듈 커맨드/어드레스(CA)를 전송한다.
제2 시간(T2)에, 모듈 컨트롤러(110)는 모듈 커맨드/어드레스(CA)로부터 NVM 커맨드/어드레스(CA_n) 및 VM 커맨드/어드레스(CA_v)를 생성할 수 있다. NVM 커맨드/어드레스(CA_n)는 NVM 쓰기 커맨드(WR_n) 및 제1 어드레스(A1)를 포함할 수 있다. VM 커맨드/어드레스(CA_v)는 VM 읽기 커맨드(RD_v) 및 제1 부분 어드레스(A1')를 포함할 수 있다.
제3 시간(T3)에, VM 읽기 커맨드(RD_v) 및 제1 부분 어드레스(A1')에 응답하여, 휘발성 메모리(121)는 제1 영역(R1)으로부터 제1 부분 어드레스(A1')를 이용하여 읽은 제1 캐시 데이터(DT_v1)를 제1 메모리 데이터 라인들(MDQ1)에 로드하고, 제1 영역(R1)으로부터 제1 부분 어드레스(A1')를 이용하여 읽은 제1 캐시 태그(TAG_v1)를 제1 태그 데이터 라인들(TDQ1)에 로드할 수 있다.
또한, VM 읽기 커맨드(RD_v) 및 제1 부분 어드레스(A1')에 응답하여, 휘발성 메모리(121)는 제2 영역(R2)으로부터 제1 부분 어드레스(A1')를 이용하여 읽은 제2 캐시 데이터(DT_v2)를 제2 메모리 데이터 라인들(MDQ2)에 로드하고, 제2 영역(R2)으로부터 제1 부분 어드레스(A1')를 이용하여 읽은 제2 캐시 태그(TAG_v2)를 제2 태그 데이터 라인들(TDQ2)에 로드할 수 있다.
모듈 컨트롤러(110) 또는 NVM 제어기(122)는 제1 태그 데이터 라인들(TDQ1) 및 제2 태그 데이터 라인들(TDQ2)에 로드된 제1 및 제2 캐시 태그들(TAG_v1, TAG_v2)에 기반하여 히트 및 미스를 판별할 수 있다. 예시적으로, 제1 캐시 태그(TAG_v1)는 히트(HIT)로 판별되고, 제2 캐시 태그(TAG_v2)는 미스(MISS)로 판별되는 것으로 가정된다.
모듈 컨트롤러(110)는 쓰기 데이터(DT_w)가 입력될 타이밍을 고려하여, VM 쓰기 커맨드(WR_v) 및 제1 부분 어드레스(A1')를 포함하는 VM 커맨드/어드레스(CA_v)를 출력할 수 있다. 예시적으로, VM 쓰기 커맨드(WR_v) 및 제1 부분 어드레스(A1')는 제3 시간(T3)에 출력될 수 있다.
제4 시간(T4)에, 프로세서(101)는 쓰기 데이터(DT_w)를 데이터 라인들(DQ)에 로드할 수 있다.
제5 시간(T5)에, 모듈 컨트롤러(110)의 제어에 따라, 데이터 버퍼(130)는 데이터 라인들(DQ)을 통해 수신된 쓰기 데이터(DQ)를 히트가 발생한 제1 캐시 태그(TAG_v1)에 대응하는 제1 메모리 데이터 라인들(MDQ1)에 로드할 수 있다. 데이터 버퍼(130)가 쓰기 데이터(DT_w)를 로드하는 타이밍에, 모듈 컨트롤러(110) 또는 NVM 제어기(123)는 히트가 발생한 제1 캐시 태그(TAG_v1)에 대응하는 제1 태그 데이터 라인들(TDQ1)에 제1 어드레스(A1)에 대응하는 쓰기 태그(TAG_w)를 로드할 수 있다.
또한, 모듈 컨트롤러(110)의 제어에 따라, 데이터 버퍼(130)는 미스가 발생한 제2 캐시 태그(TAG_v2)에 대응하는 제2 메모리 데이터 라인들(MDQ2)을 통해 수신된 제2 캐시 데이터(DT_v2)를 제2 메모리 데이터 라인들(MDQ2)에 다시 로드할 수 있다. 데이터 버퍼(130)가 제2 캐시 데이터(MDQ2)를 로드하는 타이밍에, 모듈 컨트롤러(110) 또는 NVM 제어기(123)는 미스가 발생한 제2 캐시 태그(TAG_v1)에 대응하는 제2 태그 데이터 라인들(TDQ1)을 통해 수신된 제2 캐시 태그(TAG_v2)를 제2 태그 데이터 라인들(TDQ2)에 다시 로드할 수 있다.
제3 시간(T3)에 이슈된 VM 쓰기 커맨드(WR_v) 및 제1 부분 어드레스(A1')에 응답하여, 휘발성 메모리(121)는 제1 메모리 데이터 라인들(MDQ1) 및 제1 태그 데이터 라인들(TDQ1)에 로드된 쓰기 데이터(DT_w) 및 쓰기 태그(TAG_w)를 제1 영역(R1)에 기입할 수 있다. 또한, 제3 시간(T3)에 이슈된 VM 쓰기 커맨드(WR_v) 및 제1 부분 어드레스(A1')에 응답하여, 휘발성 메모리(121)는 제2 메모리 데이터 라인들(MDQ2) 및 제2 태그 데이터 라인들(TDQ2)에 로드된 제2 캐시 데이터(DT_v2) 및 제2 캐시 태그(TAG_v2)를 제2 영역(R2)에 기입할 수 있다.
NVM 제어기(122)는 제1 시간(T1)에 이슈된 모듈 쓰기 커맨드(WR) 및 제1 어드레스(A1)에 기반하여, 히트가 발생한 제1 캐시 태그(TAG_v1)에 대응하는 제1 메모리 데이터 라인들(MDQ1)에 로드된 쓰기 데이터(DT_w)를 불휘발성 메모리(123)에 기입할 수 있다.
도 4의 타이밍도와 비교하면, 불휘발성 메모리 모듈(100)은 데이터 마스크 신호들(DM1, DM2)을 사용하지 않을 수 있다. 데이터 버퍼(130)는 히트가 발생한 메모리 데이터 라인들에 쓰기 데이터를 로드하고, 미스가 발생한 메모리 데이터 라인들에 이전에 수신된 캐시 데이터를 다시 로드할 수 있다. 모듈 컨트롤러(110) 또는 NVM 제어기(122)는 히트가 발생한 태그 데이터 라인들에 쓰기 태그를 로드하고, 미스가 발생한 태그 데이터 라인들에 이전에 수신된 캐시 태그를 다시 로드할 수 있다. 즉, 휘발성 메모리(121)는 쓰기 데이터 및 쓰기 태그와 이전의 캐시 데이터 및 캐시 태그를 저장함으로써, 둘 이상의 영역들 중 하나의 데이터 및 캐시를 갱신하고 나머지 영역의 데이터 및 캐시를 유지할 수 있다. 따라서, 휘발성 메모리(121)는 불휘발성 메모리(123)에 대해 둘 이상의 웨이들을 갖는 세트 연관 캐시 메모리로 동작할 수 있다.
예시적으로, 두 개의 캐시 태그들(TAG_v1, TAG_v2) 모두가 미스인 경우, 모듈 컨트롤러(110) 또는 NVM 제어기(122)는 두 개의 캐시 태그들(TAG_v1, TAG_v2) 중 하나를 선택하고, 선택된 캐시 태그에 대응하는 영역에 쓰기 태그 및 쓰기 데이터가 저장되도록 데이터 버퍼(130)를 제어할 수 있다. 예를 들어, 모듈 컨트롤러(110) 또는 NVM 제어기(122)는 더티 상태가 아닌 캐시 태그가 선택되도록 데이터 마스크 신호들(DM1, DM2)을 제어할 수 있다. 예를 들어, 모듈 컨트롤러(110) 또는 NVM 제어기(122)는 더 오래 전에 히트가 발생하였거나 더 오래 전에 휘발성 메모리(121)에 저장된 캐시 태그가 선택되도록 데이터 마스크 신호들(DM1, DM2)을 제어할 수 있다.
예를 들어, 선택된 캐시 태그에 대응하는 캐시 데이터가 더티 상태인 경우, 모듈 컨트롤러(110) 또는 NVM 제어기(122)는 더티 상태의 캐시 데이터가 불휘발성 메모리(123)로 플러시된 후에 쓰기 태그 및 쓰기 데이터가 저장되도록 제어할 수 있다.
도 6은 도 2의 불휘발성 메모리 모듈(100)의 읽기 동작을 보여주는 순서도이다. 도 1, 도 2, 및 도 6을 참조하면, S21 단계에서, 프로세서(101)는 불휘발성 메모리 모듈(100)로 모듈 읽기 커맨드(RD) 및 어드레스(A)를 전송한다.
S21 단계에서, 불휘발성 메모리 모듈(100)은 모듈 읽기 커맨드(RD) 및 어드레스(A)에 응답하여, 휘발성 메모리(121)에 대한 읽기 동작을 수행한다. 불휘발성 메모리 모듈(100)은 휘발성 메모리(121)의 영역 중 어드레스(A)와 대응하는 영역에 저장된 데이터 및 태그를 읽을 수 있다.
S22 단계에서, 불휘발성 메모리 모듈(100)은 읽기 결과를 기반으로 캐시 히트 또는 캐시 미스를 판별할 수 있다. 앞서 설명된 바와 같이, 태그(TAG)는 어드레스의 일부 정보를 포함한다. 불휘발성 메모리 모듈(100)은 수신된 어드레스(A) 및 태그(TAG)를 비교함으로써 캐시 히트 또는 캐시 미스를 판별할 수 있다. 수신된 어드레스(A)의 일부와 태그(TAG)가 일치하는 경우, 불휘발성 메모리 모듈(100)은 캐시 히트로 판별하고, 수신된 어드레스의 일부와 태그(TAG)가 일치하지 않는 경우, 불휘발성 메모리 모듈(100)은 캐시 미스로 판별한다.
예시적으로, 캐시 미스로 판별된 경우의 읽기 동작은 도 8을 참조하여 설명된다.
캐시 히트로 판별된 경우, S24 단계에서, 불휘발성 메모리 모듈(100)은 휘발성 메모리(121)로부터 읽은 캐시 데이터(DT_v) 및 캐시 정보(INFO)를 프로세서(101)로 전송한다. 캐시 정보(INFO)는 출력되는 데이터가 캐시 히트인지 또는 캐시 미스인지에 대한 정보를 포함한다. 프로세서(101)는 캐시 정보(INFO)를 통해 수신된 캐시 데이터(DT_v)가 유효한 데이터인지 판별할 수 있다. 즉, 불휘발성 메모리 모듈(100)이 캐시 히트(H)에 대한 정보를 캐시 정보(INFO)로써 제공함으로써 프로세서(101)는 수신된 데이터가 유효한 데이터인 것을 인지할 수 있다.
예시적으로, S21 단계로부터 미리 정해진 시간이 경과한 이후에 S24 단계의 동작이 수행될 수 있다. 즉, 프로세서(101)가 모듈 읽기 커맨드(RD) 및 어드레스(A)를 전송하고, 미리 정해진 시간이 경과한 이후에, 불휘발성 메모리 모듈(100)로부터 읽기 데이터가 수신될 것이다. 이때, 미리 정해진 시간은 읽기 레이턴시(RL; Read Latency)일 수 있다. 읽기 레이턴시(RL)는 불휘발성 메모리 모듈(100)의 동작 특성에 따라 미리 정해진 시간 또는 클럭 주기일 수 있다. 읽기 레이턴시(RL)에 대한 정보는 SPD(140)에 저장되고, 장치 정보(DI)로써 프로세서(101)로 제공될 수 있다. 프로세서(101)는 읽기 레이턴시(RL)를 기반으로 불휘발성 메모리 모듈을 제어할 수 잇다.
도 7은 5의 읽기 동작을 상세하게 설명하기 위한 타이밍도이다. 도 7에서, 가로 축은 시간(Time)을 가리킨다. 예시적으로, 본 발명의 기술적 사상에 따른 커맨드, 어드레스, 데이터, 태그 등의 길이 및 타이밍은 도 5에 도시된 타이밍도에 국한되는 것은 아니다.
도 1, 도 2, 도 6 및 도 7을 참조하면, 제1 시간(T1)에, 프로세서(101)는 불휘발성 메모리 모듈(100)로 모듈 커맨드/어드레스(CA)를 전송한다. 예를 들어 모듈 커맨드/어드레스(CA)는 모듈 읽기 커맨드(RD) 및 제1 어드레스(A1)를 포함할 수 있다.
제2 시간(T2)에, 모듈 컨트롤러(110)는 모듈 커맨드/어드레스(CA)로부터 NVM 커맨드/어드레스(CA_n) 및 VM 커맨드/어드레스(CA_v)를 생성할 수 있다. NVM 커맨드/어드레스(CA_n)는 NVM 읽기 커맨드(RD_n) 및 제1 어드레스(A1)를 포함할 수 있다. VM 커맨드/어드레스(CA_v)는 VM 읽기 커맨드(RD_v) 및 제1 부분 어드레스(A1')를 포함할 수 있다. 제1 부분 어드레스(A1')는 제1 어드레스(A1)의 일부일 수 있다.
제3 시간(T3)에, VM 읽기 커맨드(RD_v) 및 제1 부분 어드레스(A1')에 응답하여, 휘발성 메모리(121)는 제1 영역(R1)으로부터 제1 부분 어드레스(A1')를 이용하여 읽은 제1 캐시 데이터(DT_v1)를 제1 메모리 데이터 라인들(MDQ1)에 로드하고, 제1 영역(R1)으로부터 제1 부분 어드레스(A1')를 이용하여 읽은 제1 캐시 태그(TAG_v1)를 제1 태그 데이터 라인들(TDQ1)에 로드할 수 있다.
또한, VM 읽기 커맨드(RD_v) 및 제1 부분 어드레스(A1')에 응답하여, 휘발성 메모리(121)는 제2 영역(R2)으로부터 제1 부분 어드레스(A1')를 이용하여 읽은 제2 캐시 데이터(DT_v2)를 제2 메모리 데이터 라인들(MDQ2)에 로드하고, 제2 영역(R2)으로부터 제1 부분 어드레스(A1')를 이용하여 읽은 제2 캐시 태그(TAG_v2)를 제2 태그 데이터 라인들(TDQ2)에 로드할 수 있다.
모듈 컨트롤러(110) 또는 NVM 제어기(122)는 제1 태그 데이터 라인들(TDQ1) 및 제2 태그 데이터 라인들(TDQ2)에 로드된 제1 및 제2 캐시 태그들(TAG_v1, TAG_v2)에 기반하여 히트 및 미스를 판별할 수 있다. 예를 들어, 제1 캐시 태그(TAG_v1) 및 제1 부분 어드레스(A1')의 합이 제1 어드레스(A1)와 일치할 때에, 제1 캐시 태그(TAG_v1)는 히트로 판별되고, 그렇지 않은 때에 제1 캐시 태그(TAG_v1)는 미스로 판별될 수 있다. 마찬가지로, 제2 캐시 태그(TAG_v2) 및 제1 부분 어드레스(A1')의 합이 제1 어드레스(A1)와 일치할 때에, 제2 캐시 태그(TAG_v2)는 히트로 판별되고, 그렇지 않은 때에 제2 캐시 태그(TAG_v2)는 미스로 판별될 수 있다. 예시적으로, 본 발명의 기술적 사상을 설명하기 위하여, 제1 캐시 태그(TAG_v1)는 히트(HIT)로 판별되고, 제2 캐시 태그(TAG_v2)는 미스(MISS)로 판별되는 것으로 가정된다.
제4 시간(T4)에, 모듈 컨트롤러(110)의 제어에 따라, 데이터 버퍼(130)는 히트가 발생한 제1 캐시 태그(TAG_v1)에 대응하는 제1 메모리 데이터 라인들(MDQ1)에 로드된 제1 캐시 데이터(DT_v1)를 데이터 라인들(DQ)로 출력할 수 있다. 또한, 모듈 컨트롤러(110)는 히트(HIT)를 가리키는 캐시 정보(INFO)를 프로세서(101)로 출력할 수 있다.
예시적으로, 히트가 발생한 경우, NVM 제어기(122)는 제2 시간(T2)에 이슈된 NVM 읽기 커맨드(RD_n) 및 제1 어드레스(A1)를 무시할 수 있다.
상술된 바와 같이, 프로세서(101)로부터 모듈 읽기 커맨드(RD)가 전달되면, 휘발성 메모리(121)는 복수의 영역들(R1, R2)에 각각 캐시된 캐시 태그들 및 캐시 데이터들을 출력한다. 모듈 컨트롤러(110) 또는 NVM 제어기(122)는 캐시 태그들 및 제1 어드레스(A1)를 비교하여 히트 또는 미스를 발생한다. 모듈 컨트롤러(110)는 히트가 발생한 캐시 데이터가 데이터 라인들(DQ)을 통해 출력되도록 데이터 버퍼(130)를 제어한다. 따라서, 휘발성 메모리(121)는 불휘발성 메모리(123)에 대한 다중 웨이 세트 연관 캐시(multi-way set associative cache)로 동작할 수 있다.
도 8은 도 2의 불휘발성 메모리 모듈(100)의 다른 읽기 동작을 보여주는 순서도이다. 예시적으로, 도 8을 참조하여, 캐시 미스인 경우의 읽기 동작이 설명된다.
도 1, 도 2, 도 6, 및 도 8을 참조하면, S23 단계의 판별 결과가 캐시 미스인 것을 가리키는 경우, S25 단계의 동작이 수행된다. S25 단계에서, 불휘발성 메모리 모듈(100)은 휘발성 메모리(121)로부터 읽은 캐시 데이터(DT_v) 및 캐시 정보(INFO)를 프로세서(101)로 전송한다. 이때, 캐시 정보(INFO)는 캐시 미스(M)에 대한 정보를 포함할 것이다.
예시적으로, 앞서 설명된 바와 같이, S25 단계의 동작 또한 모듈 읽기 커맨드 및 어드레스(RD, A)가 수신된 시점으로부터 읽기 레이턴시(RL) 이후에 수행될 수 있다.
S26 단계에서, 불휘발성 메모리 모듈(100)은 불휘발성 메모리(123)에 대한 선-읽기 동작을 수행할 수 있다. 예시적으로, 선-읽기 동작은 NVM 제어기(122)가 불휘발성 메모리(123)로부터 데이터를 읽고, 읽은 데이터를 NVM 제어기(122)에 포함된 데이터 버퍼(미도시)에 저장하는 동작을 가리킨다. 또는 선-읽기 동작은 프로세서(101)의 명령에 따라 NVM 제어기(122)가 읽기 레이턴시(RL) 이내에 불휘발성 메모리(123)로부터의 데이터를 출력할 수 있도록 읽기 데이터를 준비하는 동작을 가리킨다. 즉, 불휘발성 메모리(123)에 대한 선-읽기 동작이 완료된 경우, 프로세서(101)로부터의 명령에 응답하여 읽기 레이턴시(RL) 이내에 불휘발성 메모리(123)로부터의 데이터가 출력될 것이다.
예시적으로, 선-읽기 동작은 S22 단계 내지 S25 단계의 동작들이 수행되는 동안 수행될 수 있다. 또는 선-읽기 동작은 캐시 미스로 판별된 경우, NVM 제어기(122)에 의해 수행될 수 있다. 예를 들어, NVM 제어기(122)는 모듈 컨트롤러(110)로부터 제1 어드레스(A1)를 수신하고, 제1 및 제2 태그 데이터 라인들(TDQ1, TDQ1)을 통해 제1 및 제2 캐시 태그들(TAG_v1, TAG_v2)을 수신할 수 있다. NVM 제어기(122)는 수신된 제1 어드레스(A1) 및 제1 및 제2 캐시 태그들(TAG_v1, TAG_v2)을 비교함으로써 캐시 히트인지 또는 캐시 미스인지 판별할 수 있다. 또는, NVM 제어기(122)는 모듈 컨트롤러(110)로부터 캐시 정보(INFO)를 수신하여 캐시 히트 또는 캐시 미스를 판별할 수 있다. 판별 결과에 따라, NVM 제어기(122)는 선-읽기 동작을 수행할 수 있다.
선-읽기 동작이 완료된 이후에, S27 단계에서, 불휘발성 메모리 모듈(100)은 레디 신호(RDY)를 프로세서(101)로 제공한다. 예시적으로, 레디 신호(RDY)는 불휘발성 메모리 모듈(100)이 선-읽기 동작을 완료했음을 알리는 신호일 수 있다. 레디 신호(RDY)는 캐시 정보(INFO)가 전송되는 신호 라인을 통해 제공되거나 또는 별도의 신호 라인을 통해 제공될 수 있다.
S28 단계에서, 프로세서(101)는 레디 신호(RDY)에 응답하여 모듈 읽기 커맨드 및 어드레스(NRD, A)를 불휘발성 메모리 모듈(100)로 제공할 수 있다. 예시적으로, 모듈 읽기 커맨드는(NRD)는 S21 단계의 모듈 읽기 커맨드(RD)와 다를 수 있다. 모듈 읽기 커맨드(NRD)는 불휘발성 메모리(123)로부터의 데이터를 읽기 위한 커맨드/어드레스일 수 있다.
S29 단계에서, 모듈 읽기 커맨드 및 어드레스(NRD, A)에 응답하여 불휘발성 메모리 모듈(100)은 불휘발성 메모리(123)로부터 읽힌 데이터의 출력 동작 및 휘발성 메모리(121)에 대한 쓰기 동작을 수행한다. 예를 들어, 불휘발성 메모리 모듈(100)의 NVM 제어기(122)는 선-읽기 동작을 통해 준비된 데이터를 제1 메모리 데이터 라인들(MDQ1) 또는 제2 메모리 데이터 라인들(MDQ2)에 로드할 수 있다. 휘발성 메모리(121)는 제1 메모리 데이터 라인들(MDQ1) 또는 제2 메모리 데이터 라인들(MDQ2)을 통해 NVM 제어기(122)로부터 출력된 데이터(즉, 불휘발성 메모리(123)로부터 출력된 데이터)를 수신하고, 수신된 데이터를 기입할 수 있다. 이때, 휘발성 메모리(121)의 쓰기 동작은 읽기 캐싱 동작일 수 있다.
S2a 단계에서, 불휘발성 메모리 모듈(100)은 불휘발성 메모리(123)로부터의 NVM 데이터(DT_n)를 프로세서(101)로 전송할 수 있다. 예를 들어, 불휘발성 메모리 모듈(100)은 데이터 라인(DQ)을 통해 불휘발성 메모리(123)로부터의 NVM 데이터(DT_n)를 출력할 수 있다. 예시적으로, S2a 단계의 동작은 S28 단계의 동작으로부터 미리 정해진 시간 이후에 수행될 수 있다. 미리 정해진 시간은 읽기 레이턴시(RL')일 수 있다. 예시적으로, 도 8의 읽기 레이턴시(RL')는 도 6의 읽기 레이턴시(RL)와 다를 수 있으며, 이들에 대한 정보는 SPD(140)에 저장되고, 장치 정보(DI)로써 프로세서(101)로 제공될 수 있다.
도 9는 도 8의 읽기 동작을 상세하게 설명하기 위한 타이밍도이다. 도 9에서, 가로 축은 시간(Time)을 가리킨다. 간결한 설명을 위하여, 앞서 설명된 구성과 중복되는 구성들에 대한 상세한 설명은 생략된다.
도 1, 도 2, 도 6, 도 8, 및 도 9를 참조하면, 제1 시간(T1)에, 프로세서(101)는 불휘발성 메모리 모듈(100)로 모듈 커맨드/어드레스(CA)를 전송한다. 예를 들어 모듈 커맨드/어드레스(CA)는 모듈 읽기 커맨드(RD) 및 제1 어드레스(A1)를 포함할 수 있다.
제2 시간(T2)에, 모듈 컨트롤러(110)는 모듈 커맨드/어드레스(CA)로부터 NVM 커맨드/어드레스(CA_n) 및 VM 커맨드/어드레스(CA_v)를 생성할 수 있다. NVM 커맨드/어드레스(CA_n)는 NVM 읽기 커맨드(RD_n) 및 제1 어드레스(A1)를 포함할 수 있다. VM 커맨드/어드레스(CA_v)는 VM 읽기 커맨드(RD_v) 및 제1 부분 어드레스(A1')를 포함할 수 있다. 제1 부분 어드레스(A1')는 제1 어드레스(A1)의 일부일 수 있다.
제3 시간(T3)에, VM 읽기 커맨드(RD_v) 및 제1 부분 어드레스(A1')에 응답하여, 휘발성 메모리(121)는 제1 영역(R1)으로부터 제1 부분 어드레스(A1')를 이용하여 읽은 제1 캐시 데이터(DT_v1)를 제1 메모리 데이터 라인들(MDQ1)에 로드하고, 제1 영역(R1)으로부터 제1 부분 어드레스(A1')를 이용하여 읽은 제1 캐시 태그(TAG_v1)를 제1 태그 데이터 라인들(TDQ1)에 로드할 수 있다.
또한, VM 읽기 커맨드(RD_v) 및 제1 부분 어드레스(A1')에 응답하여, 휘발성 메모리(121)는 제2 영역(R2)으로부터 제1 부분 어드레스(A1')를 이용하여 읽은 제2 캐시 데이터(DT_v2)를 제2 메모리 데이터 라인들(MDQ2)에 로드하고, 제2 영역(R2)으로부터 제1 부분 어드레스(A1')를 이용하여 읽은 제2 캐시 태그(TAG_v2)를 제2 태그 데이터 라인들(TDQ2)에 로드할 수 있다.
모듈 컨트롤러(110) 또는 NVM 제어기(122)는 제1 태그 데이터 라인들(TDQ1) 및 제2 태그 데이터 라인들(TDQ2)에 로드된 제1 및 제2 캐시 태그들(TAG_v1, TAG_v2)에 기반하여 히트 및 미스를 판별할 수 있다. 예시적으로, 제1 캐시 태그(TAG_v1) 및 제2 캐시 태그(TAG_v2) 모두가 미스(MISS)로 판별되는 것으로 가정된다.
제4 시간(T4)에, 모듈 컨트롤러(110)의 제어에 응답하여, 데이터 버퍼(130)는 제1 메모리 데이터 라인들(DMQ1)에 로드된 제1 캐시 데이터(DT_v1) 및 제2 메모리 데이터 라인들(MDQ2)에 로드된 제2 캐시 데이터(DT_v1) 중 하나를 데이터 라인들(DQ)을 통해 출력할 수 있다. 도 9에서 데이터 버퍼(130)는 제1 캐시 데이터(DT_v1)를 출력하는 것으로 가정되나, 한정되지 않는다.
제1 캐시 데이터(DT_v1)를 출력함과 함께, 모듈 컨트롤러(110)는 제1 캐시 데이터(DT_v1)가 무효함을 알리는, 즉 미스(MISS)가 발생하였음을 알리는 캐시 정보(INFO)를 프로세서(101)로 출력할 수 있다. 프로세서(101)는 캐시 정보(INFO)에 기반하여, 데이터 라인들(DQ)을 통해 출력되는 제1 캐시 데이터(DT_v1)가 무효임을 식별할 수 있다.
캐시 미스(MISS)가 판별됨에 따라, NVM 제어기(122)는 NVM 읽기 커맨드(RD_n) 및 제1 어드레스(A1)에 기반하여 불휘발성 메모리(123)로부터 데이터를 읽을 수 있다. 예를 들어, NVM 읽기 커맨드(RD_n) 및 제1 어드레스(A1)에 기반한 읽기 동작은 선-읽기 동작일 수 있다. 불휘발성 메모리(123)로부터 읽힌 NVM 데이터(DT_n)가 NVM 제어기(122)의 내부에 준비되면, NVM 제어기(122)는 선-읽기 동작이 완료되었음을 모듈 컨트롤러(110)에 알릴 수 있다. 예를 들어, NVM 제어기(122)는 선-읽기 동작이 완료되었음을 알리는 신호를 모듈 컨트롤러(110)로 전달할 수 있다.
선-읽기 동작이 완료됨에 따라, 제5 시간(T5)에, 모듈 컨트롤러(110)는 레디 신호(RDY)를 프로세서(101)로 출력한다. 예를 들어, 레디 신호(RDY)는 캐시 정보(INFO)로서 출력될 수 있다.
레디 신호(RDY)에 응답하여, 제6 시간(T6)에, 프로세서(101)는 제2 모듈 읽기 커맨드(NRD) 및 제1 어드레스(A1)를 포함하는 모듈 커맨드/어드레스(CA)를 불휘발성 메모리 모듈(100)로 전송할 수 있다.
제2 모듈 읽기 커맨드(NRD) 및 제1 어드레스(A1)를 포함하는 모듈 커맨드/어드레스(CA)에 응답하여, 제6 시간(T6)에, 모듈 컨트롤러(110)는 NVM 읽기 커맨드(RD_n) 및 제1 어드레스(A1)를 포함하는 NVM 읽기 커맨드/어드레스(CA_n)를 NVM 제어기(122)로 전달할 수 있다.
NVM 제어기(122)로부터 제1 메모리 데이터 라인들(MDQ1) 또는 제2 메모리 데이터 라인들(MDQ2)에 NVM 데이터(DT_n)가 로드되는 시간을 고려하여, 제8 시간(T8)에, 모듈 컨트롤러(110)는 VM 쓰기 커맨드(WR_v) 및 제1 부분 어드레스(A1')를 포함하는 VM 커맨드/어드레스(CA_v)를 휘발성 메모리(121)에 전달할 수 있다.
제9 시간(T9)에, NVM 읽기 커맨드(RD_n) 및 제1 어드레스(A1)에 응답하여, NVM 제어기(122)는 내부에 준비된 NVM 데이터(DT_n)를 제1 메모리 데이터 라인들(MDQ1) 및 제2 메모리 데이터 라인들(MDQ2)에 각각 로드할 수 있다. 즉, 제1 메모리 데이터 라인들(MDQ1) 및 제2 메모리 데이터 라인들(MDQ2)에 동일한 NVM 데이터(DT_n)가 로드될 수 있다.
제1 메모리 데이터 라인들(MDQ1) 및 제2 메모리 데이터 라인들(MDQ2)에 NVM 데이터(DT_n)가 로드되는 타이밍에, 모듈 컨트롤러(110)는 NVM 데이터(DT_n)에 대응하는 NVM 태그(TAG_n)를 제1 태그 데이터 라인들(TDQ1) 및 제2 태그 데이터 라인들(TDQ2)에 로드할 수 있다. 즉, 제1 태그 데이터 라인들(TDQ1) 및 제2 태그 데이터 라인들(TDQ2)에 동일한 NVM 태그(TAG_n)가 로드될 수 있다. 예를 들어, NVM 태그(TAG_n)는 제1 어드레스(A1)로부터 생성될 수 있다. 더 상세하게는, NVM 태그(TAG_n)는 제1 어드레스(A1)로부터 제1 부분 어드레스(A1')에 해당하는 부분을 제거하여 생성될 수 있다.
제1 메모리 데이터 라인들(MDQ1) 및 제2 메모리 데이터 라인들(MDQ2)에 NVM 데이터(DT_n)가 로드되는 타이밍에, 모듈 컨트롤러(110)는 제1 데이터 마스크 신호(DM1) 및 제2 데이터 마스트 신호(DM2) 중 하나를 선택하여 활성화할 수 있다. 예를 들어, 모듈 컨트롤러(110)는 더티 상태가 아닌 데이터에 대응하는 데이터 마스크 신호, 더 오래 전에 휘발성 메모리(121)에 저장된 데이터에 대응하는 데이터 마스크 신호, 또는 더 오래 전에 히트된 태그에 대응하는 데이터 마스크 신호를 선택하여 활성화할 수 있다. 예시적으로, 제2 데이터 마스크 신호(DM2)가 활성화되는 것으로 가정된다.
NVM 데이터(DT_n)가 로드되고 제1 데이터 마스크 신호(DM1)가 활성화될 때에, 휘발성 메모리(121)는 VM 쓰기 커맨드(WR_v) 및 제1 부분 어드레스(A1')에 응답하여 쓰기를 수행할 수 있다. 예를 들어, 제1 데이터 마스크 신호(DM1)가 비활성화됨에 따라 또는 비활성 상태를 유지함에 따라, 휘발성 메모리(121)는 제1 메모리 데이터 라인들(MDQ1)에 로드된 NVM 데이터(DT_n) 및 제1 태그 데이터 라인들(TDQ1)에 로드된 NVM 태그(TAG_n)를 제1 영역(R1)에 저장할 수 있다. 제2 데이터 마스크 신호(DM2)가 활성화됨에 따라, 휘발성 메모리(121)는 VM 쓰기 커맨드(WR_v) 및 제1 부분 어드레스(A1')가 제8 시간(T8)에 이슈되었음에도, 제2 메모리 데이터 라인들(MDQ2)에 로드된 NVM 데이터(DT_n) 및 제2 태그 데이터 라인들(TDQ2)에 로드된 NVM 태그(TAG_n)를 제2 영역(R2)에 저장하지 않을 수 있다.
제10 시간(T10)에, 모듈 컨트롤러(110)의 제어에 응답하여, 데이터 버퍼(130)는 제1 메모리 데이터 라인들(MDQ1) 또는 제2 메모리 데이터 라인들(MDQ2)에 로드된 NVM 데이터(DT_n)를 데이터 라인들(DQ)을 통해 출력할 수 있다.
상술된 바와 같이, 캐시 미스가 발생한 경우, 휘발성 메모리(121)는 불휘발성 메모리(123)로부터 읽힌 NVM 데이터(DT_n) 및 NVM 데이터(DT_n)에 대응하는 NVM 태그(TAG_n)를 저장한다. 이때, 데이터 마스크 신호를 이용하여, 휘발성 메모리(121)의 복수의 영역들 중에서 하나의 영역에 NVM 데이터(DT_n) 및 NVM 태그(TAG_n)가 저장된다. 따라서, 휘발성 메모리(121)는 불휘발성 메모리(123)에 대한 다중 웨이 세트 연관 캐시로 동작할 수 있다.
도 10은 도 8의 읽기 동작의 응용 예를 상세하게 설명하기 위한 타이밍도이다. 도 10에서, 가로 축은 시간(Time)을 가리킨다. 간결한 설명을 위하여, 앞서 설명된 구성과 중복되는 구성들에 대한 상세한 설명은 생략된다.
도 10에서, 제1 시간(T1)에 모듈 커맨드/어드레스(CA)가 수신된 때로부터 제8 시간(T8)에 VM 커맨드/어드레스(CA_v)가 출력될 때까지의 동작은, 도 9에서 제1 시간(T1)에 모듈 커맨드/어드레스(CA)가 수신된 때로부터 제8 시간(T8)에 VM 커맨드/어드레스(CA_v)가 출력될 때까지의 동작과 동일하다. 따라서, 중복되는 설명은 생략된다.
도 1, 도 2, 도 6, 도 8, 및 도 10을 참조하면, 제9 시간(T9)에, NVM 읽기 커맨드(RD_n) 및 제1 어드레스(A1)에 응답하여, NVM 제어기(122)는 내부에 준비된 NVM 데이터(DT_n)를 제1 메모리 데이터 라인들(MDQ1) 및 제2 메모리 데이터 라인들(MDQ2) 중 선택된 하나의 메모리 데이터 라인들에 로드할 수 있다. 예를 들어, NVM 제어기(122) 또는 모듈 컨트롤러(110)는 더티 상태가 아닌 데이터에 대응하는 메모리 데이터 라인들, 더 오래 전에 휘발성 메모리(121)에 저장된 데이터에 대응하는 메모리 데이터 라인들, 또는 더 오래 전에 히트된 태그에 대응하는 메모리 데이터 라인들을 선택할 수 있다. 도 10에서, NVM 제어기(122)는 제1 메모리 데이터 라인들(MDQ1)에 NVM 데이터(DT_n)를 로드하는 것으로 가정된다.
제1 메모리 데이터 라인들(MDQ1)에 NVM 데이터(DT_n)가 로드되는 타이밍에, 모듈 컨트롤러(110)는 NVM 데이터(DT_n)에 대응하는 NVM 태그(TAG_n)를 제1 태그 데이터 라인들(TDQ1)에 로드할 수 있다. 예를 들어, NVM 태그(TAG_n)는 제1 어드레스(A1)로부터 생성될 수 있다. 더 상세하게는, NVM 태그(TAG_n)는 제1 어드레스(A1)로부터 제1 부분 어드레스(A1')에 해당하는 부분을 제거하여 생성될 수 있다.
제1 메모리 데이터 라인들(MDQ1)에 NVM 데이터(DT_n)가 로드되는 타이밍에, 모듈 컨트롤러(110)의 제어에 응답하여, 데이터 버퍼(130)는 NVM 데이터(DT_n)가 로드되지 않은 제2 메모리 데이터 라인들(MDQ2)을 통해 이전에 수신된 제2 캐시 데이터(DT_v2)를 제2 메모리 데이터 라인들(MDQ2)에 다시 로드할 수 있다. 또한, 모듈 컨트롤러(120)는 제2 태그 데이터 라인들(TDQ2)을 통해 이전에 수신된 제2 캐시 태그(TAG_v2)를 제2 태그 데이터 라인들(TDQ2)에 다시 로드할 수 있다.
제1 메모리 데이터 라인들(MDQ1)에 NVM 데이터(DT_n)가 로드되는 타이밍에, 휘발성 메모리(121)는 VM 쓰기 커맨드(WR_v) 및 제1 부분 어드레스(A1')에 응답하여 쓰기를 수행할 수 있다. 예를 들어, 휘발성 메모리(121)는 제1 메모리 데이터 라인들(MDQ1)에 로드된 NVM 데이터(DT_n) 및 제1 태그 데이터 라인들(TDQ1)에 로드된 NVM 태그(TAG_n)를 제1 영역(R1)에 저장할 수 있다. 휘발성 메모리(121)는 제2 메모리 데이터 라인들(MDQ2)에 로드된 제2 캐시 데이터(DT_v2) 및 제2 캐시 태그(TAG_v2)를 제2 영역(R2)에 저장할 수 있다.
제10 시간(T10)에, 모듈 컨트롤러(110)의 제어에 응답하여, 데이터 버퍼(130)는 제1 메모리 데이터 라인들(MDQ1)에 로드된 NVM 데이터(DT_n)를 데이터 라인들(DQ)을 통해 출력할 수 있다.
상술된 바와 같이, 캐시 미스가 발생한 경우, 휘발성 메모리(121)는 복수의 메모리 데이터 라인 그룹들 및 복수의 태그 데이터 라인 그룹들에 로드된 데이터들 및 태그들을 저장한다. 이때, NVM 데이터(DT_n) 및 NVM 태그(TAG_n)가 로드되지 않는 메모리 데이터 라인들 및 태그 데이터 라인들에 이전에 읽혀진 캐시 데이터 및 캐시 태그를 다시 로드함으로써, 휘발성 메모리(121)의 복수의 영역들 중에서 하나의 영역에 NVM 데이터(DT_n) 및 NVM 태그(TAG_n)가 저장된다. 따라서, 휘발성 메모리(121)는 불휘발성 메모리(123)에 대한 다중 웨이 세트 연관 캐시로 동작할 수 있다.
도 11은 도 8의 읽기 동작의 다른 응용 예를 상세하게 설명하기 위한 타이밍도이다. 도 11에서, 가로 축은 시간(Time)을 가리킨다. 간결한 설명을 위하여, 앞서 설명된 구성과 중복되는 구성들에 대한 상세한 설명은 생략된다.
도 1, 도 2, 도 6, 도 8, 및 도 11을 참조하면, 제1 시간(T1)에, 프로세서(101)는 불휘발성 메모리 모듈(100)로 모듈 커맨드/어드레스(CA)를 전송한다. 예를 들어 모듈 커맨드/어드레스(CA)는 모듈 읽기 커맨드(RD) 및 제1 어드레스(A1)를 포함할 수 있다.
제2 시간(T2)에, 모듈 컨트롤러(110)는 제1 어드레스(A1)와 연관된 모듈 커맨드/어드레스(CA)로부터 NVM 커맨드/어드레스(CA_n) 및 VM 커맨드/어드레스(CA_v)를 생성할 수 있다. NVM 커맨드/어드레스(CA_n)는 NVM 읽기 커맨드(RD_n) 및 제1 어드레스(A1)를 포함할 수 있다. VM 커맨드/어드레스(CA_v)는 VM 읽기 커맨드(RD_v) 및 제1 부분 어드레스(A1')를 포함할 수 있다. 제1 부분 어드레스(A1')는 제1 어드레스(A1)의 일부일 수 있다.
제3 시간(T3)에, 불휘발성 메모리 모듈(100)로부터 제1 어드레스(A1)와 연관된 모듈 읽기 커맨드(RD)의 결과가 출력되기 전에, 프로세서(101)는 모듈 읽기 커맨드(RD) 및 제2 어드레스(A2)를 포함하는 모듈 커맨드/어드레스(CA)를 불휘발성 메모리 모듈(100)로 전송할 수 있다.
제4 시간(T4)에, 모듈 컨트롤러(110)는 제2 어드레스(A2)와 연관된 모듈 커맨드/어드레스(CA)로부터 NVM 커맨드/어드레스(CA_n) 및 VM 커맨드/어드레스(CA_v)를 생성할 수 있다. NVM 커맨드/어드레스(CA_n)는 NVM 읽기 커맨드(RD_n) 및 제2 어드레스(A2)를 포함할 수 있다. VM 커맨드/어드레스(CA_v)는 VM 읽기 커맨드(RD_v) 및 제2 부분 어드레스(A2')를 포함할 수 있다. 제2 부분 어드레스(A2')는 제2 어드레스(A2)의 일부일 수 있다.
제5 시간(T5)에, VM 읽기 커맨드(RD_v) 및 제1 부분 어드레스(A1')에 응답하여, 휘발성 메모리(121)는 제1 영역(R1)으로부터 제1 부분 어드레스(A1')를 이용하여 읽은 제11 캐시 데이터(DT_v11)를 제1 메모리 데이터 라인들(MDQ1)에 로드하고, 제1 영역(R1)으로부터 제1 부분 어드레스(A1')를 이용하여 읽은 제11 캐시 태그(TAG_v11)를 제1 태그 데이터 라인들(TDQ1)에 로드할 수 있다.
또한, VM 읽기 커맨드(RD_v) 및 제1 부분 어드레스(A1')에 응답하여, 휘발성 메모리(121)는 제2 영역(R2)으로부터 제1 부분 어드레스(A1')를 이용하여 읽은 제21 캐시 데이터(DT_v21)를 제2 메모리 데이터 라인들(MDQ2)에 로드하고, 제2 영역(R2)으로부터 제1 부분 어드레스(A1')를 이용하여 읽은 제21 캐시 태그(TAG_v21)를 제2 태그 데이터 라인들(TDQ2)에 로드할 수 있다.
모듈 컨트롤러(110) 또는 NVM 제어기(122)는 제1 태그 데이터 라인들(TDQ1) 및 제2 태그 데이터 라인들(TDQ2)에 로드된 제11 및 제21 캐시 태그들(TAG_v11, TAG_v21)에 기반하여 히트 및 미스를 판별할 수 있다. 예시적으로, 제21 캐시 태그(TAG_v21)에서 히트(HIT)가 발생하고 제11 캐시 태그(TAG_v11)에서 미스(MISS)가 발생하는 것으로 가정된다.
제6 시간(T6)에, 모듈 컨트롤러(110)의 제어에 응답하여, 데이터 버퍼(130)는 히트가 발생한 제21 캐시 태그(TAG_v21)에 대응하는 제2 메모리 데이터 라인들(MDQ2)에 로드된 제21 캐시 데이터(DT_v21)를 데이터 라인들(DQ)을 통해 출력할 수 있다.
제21 캐시 데이터(DT_v21)를 출력함과 함께, 모듈 컨트롤러(110)는 제21 캐시 데이터(DT_v21)가 유효함을 알리는, 즉 히트(HIT)가 발생하였음을 알리는 캐시 정보(INFO)를 프로세서(101)로 출력할 수 있다. 프로세서(101)는 캐시 정보(INFO)에 기반하여, 데이터 라인들(DQ)을 통해 출력되는 제21 캐시 데이터(DT_v21)가 유효임을 식별할 수 있다.
제7 시간(T7)에, VM 읽기 커맨드(RD_v) 및 제2 부분 어드레스(A2')에 응답하여, 휘발성 메모리(121)는 제1 영역(R1)으로부터 제1 부분 어드레스(A1')를 이용하여 읽은 제12 캐시 데이터(DT_v12)를 제1 메모리 데이터 라인들(MDQ1)에 로드하고, 제1 영역(R1)으로부터 제1 부분 어드레스(A1')를 이용하여 읽은 제12 캐시 태그(TAG_v12)를 제1 태그 데이터 라인들(TDQ1)에 로드할 수 있다.
또한, VM 읽기 커맨드(RD_v) 및 제1 부분 어드레스(A1')에 응답하여, 휘발성 메모리(121)는 제2 영역(R2)으로부터 제1 부분 어드레스(A1')를 이용하여 읽은 제22 캐시 데이터(DT_v22)를 제2 메모리 데이터 라인들(MDQ2)에 로드하고, 제2 영역(R2)으로부터 제1 부분 어드레스(A1')를 이용하여 읽은 제22 캐시 태그(TAG_v22)를 제2 태그 데이터 라인들(TDQ2)에 로드할 수 있다.
모듈 컨트롤러(110) 또는 NVM 제어기(122)는 제1 태그 데이터 라인들(TDQ1) 및 제2 태그 데이터 라인들(TDQ2)에 로드된 제12 및 제22 캐시 태그들(TAG_v12, TAG_v22)에 기반하여 히트 및 미스를 판별할 수 있다. 예시적으로, 제12 및 제22 캐시 태그들(TAG_v12, TAG_v22)에서 미스(MISS)가 발생하는 것으로 가정된다.
제8 시간(T8)에, 데이터 버퍼(130)는 제1 메모리 데이터 라인들(DMQ1)에 로드된 제12 캐시 데이터(DT_v12) 및 제2 메모리 데이터 라인들(MDQ2)에 로드된 제22 캐시 데이터(DT_v12) 중 하나를 데이터 라인들(DQ)을 통해 출력할 수 있다. 도 11에서 데이터 버퍼(130)는 제22 캐시 데이터(DT_v22)를 출력하는 것으로 가정되나, 한정되지 않는다.
제22 캐시 데이터(DT_v22)를 출력함과 함께, 모듈 컨트롤러(110)는 제22 캐시 데이터(DT_v22)가 무효함을 알리는, 즉 미스(MISS)가 발생하였음을 알리는 캐시 정보(INFO)를 프로세서(101)로 출력할 수 있다. 프로세서(101)는 캐시 정보(INFO)에 기반하여, 데이터 라인들(DQ)을 통해 출력되는 제22 캐시 데이터(DT_v22)가 무효임을 식별할 수 있다.
캐시 미스(MISS)가 판별됨에 따라, NVM 제어기(122)는 NVM 읽기 커맨드(RD_n) 및 제2 어드레스(A2)에 기반하여 불휘발성 메모리(123)로부터 데이터를 읽을 수 있다. 예를 들어, NVM 읽기 커맨드(RD_n) 및 제2 어드레스(A2)에 기반한 읽기 동작은 선-읽기 동작일 수 있다. 불휘발성 메모리(123)로부터 읽힌 NVM 데이터(DT_n)가 NVM 제어기(122)의 내부에 준비되면, NVM 제어기(122)는 선-읽기 동작이 완료되었음을 모듈 컨트롤러(110)에 알릴 수 있다. 예를 들어, NVM 제어기(122)는 선-읽기 동작이 완료되었음을 알리는 신호를 모듈 컨트롤러(110)로 전달할 수 있다.
선-읽기 동작이 완료됨에 따라, 제9 시간(T9)에, 모듈 컨트롤러(110)는 레디 신호(RDY)를 프로세서(101)로 출력한다. 예를 들어, 레디 신호(RDY)는 캐시 정보(INFO)로서 출력될 수 있다.
레디 신호(RDY)에 응답하여, 제10 시간(T10)에, 프로세서(101)는 제2 모듈 읽기 커맨드(NRD) 및 제2 어드레스(A2)를 포함하는 모듈 커맨드/어드레스(CA)를 불휘발성 메모리 모듈(100)로 전송할 수 있다.
제2 모듈 읽기 커맨드(NRD) 및 제2 어드레스(A2)를 포함하는 모듈 커맨드/어드레스(CA)에 응답하여, 제11 시간(T11)에, 모듈 컨트롤러(110)는 NVM 읽기 커맨드(RD_n) 및 제2 어드레스(A2)를 포함하는 NVM 읽기 커맨드/어드레스(CA_n)를 NVM 제어기(122)로 전달할 수 있다.
NVM 제어기(122)로부터 제1 메모리 데이터 라인들(MDQ1) 또는 제2 메모리 데이터 라인들(MDQ2)에 NVM 데이터(DT_n)가 로드되는 시간을 고려하여, 제12 시간(T12)에, 모듈 컨트롤러(110)는 VM 쓰기 커맨드(WR_v) 및 제2 부분 어드레스(A2')를 포함하는 VM 커맨드/어드레스(CA_v)를 휘발성 메모리(121)에 전달할 수 있다.
제13 시간(T13)에, NVM 읽기 커맨드(RD_n) 및 제2 어드레스(A2)에 응답하여, NVM 제어기(122)는 내부에 준비된 NVM 데이터(DT_n)를 제1 메모리 데이터 라인들(MDQ1) 및 제2 메모리 데이터 라인들(MDQ2)에 각각 로드할 수 있다. 제1 메모리 데이터 라인들(MDQ1) 및 제2 메모리 데이터 라인들(MDQ2)에 NVM 데이터(DT_n)가 로드되는 타이밍에, 모듈 컨트롤러(110)는 NVM 데이터(DT_n)에 대응하는 NVM 태그(TAG_n)를 제1 태그 데이터 라인들(TDQ1) 및 제2 태그 데이터 라인들(TDQ2)에 로드할 수 있다.
제1 메모리 데이터 라인들(MDQ1) 및 제2 메모리 데이터 라인들(MDQ2)에 NVM 데이터(DT_n)가 로드되는 타이밍에, 모듈 컨트롤러(110)는 제1 데이터 마스크 신호(DM1) 및 제2 데이터 마스트 신호(DM2) 중 하나를 선택하여 활성화할 수 있다.
NVM 데이터(DT_n)가 로드되고 제1 데이터 마스크 신호(DM1)가 활성화될 때에, 휘발성 메모리(121)는 VM 쓰기 커맨드(WR_v) 및 제1 부분 어드레스(A1')에 응답하여 쓰기를 수행할 수 있다. 예를 들어, 휘발성 메모리(121)는 제1 메모리 데이터 라인들(MDQ1)에 로드된 NVM 데이터(DT_n) 및 제1 태그 데이터 라인들(TDQ1)에 로드된 NVM 태그(TAG_n)를 제1 영역(R1)에 저장할 수 있다. 휘발성 메모리(121)는 제2 메모리 데이터 라인들(MDQ2)에 로드된 NVM 데이터(DT_n) 및 제2 태그 데이터 라인들(TDQ2)에 로드된 NVM 태그(TAG_n)를 제2 영역(R2)에 저장하지 않을 수 있다.
제14 시간(T14)에, 모듈 컨트롤러(110)의 제어에 응답하여, 데이터 버퍼(130)는 제1 메모리 데이터 라인들(MDQ1) 또는 제2 메모리 데이터 라인들(MDQ2)에 로드된 NVM 데이터(DT_n)를 데이터 라인들(DQ)을 통해 출력할 수 있다.
상술된 바와 같이, 프로세서(101)가 불휘발성 메모리 모듈(100)의 응답 없이 연속적으로 모듈 커맨드/어드레스(CA)를 이슈하는 경우에도, 휘발성 메모리(121)는 불휘발성 메모리(123)에 대한 다중 웨이 세트 연관 캐시로 동작할 수 있다.
도 12는 도 8의 읽기 동작의 또 다른 응용 예를 상세하게 설명하기 위한 타이밍도이다. 도 12에서, 가로 축은 시간(Time)을 가리킨다. 간결한 설명을 위하여, 앞서 설명된 구성과 중복되는 구성들에 대한 상세한 설명은 생략된다.
도 12에서, 제1 시간(T1)에 모듈 커맨드/어드레스(CA)가 수신된 때로부터 제8 시간(T8)에 VM 커맨드/어드레스(CA_v)가 출력될 때까지의 동작은, 도 11에서 제1 시간(T1)에 모듈 커맨드/어드레스(CA)가 수신된 때로부터 제12 시간(T12)에 VM 커맨드/어드레스(CA_v)가 출력될 때까지의 동작과 동일하다. 따라서, 중복되는 설명은 생략된다.
도 1, 도 2, 도 6, 도 8, 및 도 12를 참조하면, 제13 시간(T13)에, NVM 읽기 커맨드(RD_n) 및 제1 어드레스(A1)에 응답하여, NVM 제어기(122)는 내부에 준비된 NVM 데이터(DT_n)를 제1 메모리 데이터 라인들(MDQ1) 및 제2 메모리 데이터 라인들(MDQ2) 중 선택된 하나의 메모리 데이터 라인들에 로드할 수 있다. 도 10에서, NVM 제어기(122)는 제1 메모리 데이터 라인들(MDQ1)에 NVM 데이터(DT_n)를 로드하는 것으로 가정된다.
제1 메모리 데이터 라인들(MDQ1)에 NVM 데이터(DT_n)가 로드되는 타이밍에, 모듈 컨트롤러(110)는 NVM 데이터(DT_n)에 대응하는 NVM 태그(TAG_n)를 제1 태그 데이터 라인들(TDQ1)에 로드할 수 있다. 예를 들어, NVM 태그(TAG_n)는 제1 어드레스(A1)로부터 생성될 수 있다.
제1 메모리 데이터 라인들(MDQ1)에 NVM 데이터(DT_n)가 로드되는 타이밍에, 모듈 컨트롤러(110)의 제어에 응답하여, 데이터 버퍼(130)는 NVM 데이터(DT_n)가 로드되지 않은 제2 메모리 데이터 라인들(MDQ2)을 통해 이전에 수신된 제2 캐시 데이터(DT_v2)를 제2 메모리 데이터 라인들(MDQ2)에 다시 로드할 수 있다. 또한, 모듈 컨트롤러(120)는 제2 태그 데이터 라인들(TDQ2)을 통해 이전에 수신된 제2 캐시 태그(TAG_v2)를 제2 태그 데이터 라인들(TDQ2)에 다시 로드할 수 있다.
제1 메모리 데이터 라인들(MDQ1)에 NVM 데이터(DT_n)가 로드되는 타이밍에, 휘발성 메모리(121)는 VM 쓰기 커맨드(WR_v) 및 제1 부분 어드레스(A1')에 응답하여 쓰기를 수행할 수 있다. 예를 들어, 휘발성 메모리(121)는 제1 메모리 데이터 라인들(MDQ1)에 로드된 NVM 데이터(DT_n) 및 제1 태그 데이터 라인들(TDQ1)에 로드된 NVM 태그(TAG_n)를 제1 영역(R1)에 저장할 수 있다. 휘발성 메모리(121)는 제2 메모리 데이터 라인들(MDQ2)에 로드된 제2 캐시 데이터(DT_v2) 및 제2 캐시 태그(TAG_v2)를 제2 영역(R2)에 저장할 수 있다.
제14 시간(T14)에, 모듈 컨트롤러(110)의 제어에 응답하여, 데이터 버퍼(130)는 제1 메모리 데이터 라인들(MDQ1)에 로드된 NVM 데이터(DT_n)를 데이터 라인들(DQ)을 통해 출력할 수 있다.
상술된 바와 같이, 프로세서(101)가 불휘발성 메모리 모듈(100)의 응답 없이 연속적으로 모듈 커맨드/어드레스(CA)를 이슈하는 경우에도, 휘발성 메모리(121)는 불휘발성 메모리(123)에 대한 다중 웨이 세트 연관 캐시로 동작할 수 있다.
도 13은 도 2의 휘발성 메모리의 캐시 구조를 설명하기 위한 도면이다. 간결한 설명을 위하여, 휘발성 메모리(121)의 캐시 구조를 설명하는데 불필요한 구성 요소들은 생략된다. 또한, 불휘발성 메모리(123)의 저장 영역은 제1 내지 제4 영역들(AR1~AR4)로 구분되는 것으로 가정한다. 제1 내지 제4 영역들(AR1~AR4)은 논리적으로 구분된 영역들이며, 불휘발성 메모리(123)의 저장 영역은 제1 내지 제4 영역들(AR1~AR4) 이외의 저장 공간을 더 포함할 수 있다. 휘발성 메모리(121)의 저장 영역은 제1 및 제2 영역들(R1, R2)로 구분될 수 있다.
도 2 및 도 13을 참조하면, 휘발성 메모리(121)는 불휘발성 메모리(123)보다 빠른 액세스 속도를 가질 수 있다. 즉, 불휘발성 메모리(123)에 저장된 데이터 중 일부를 휘발성 메모리(121)에 저장함으로써, 모듈 컨트롤러(110) 또는 프로세서(101)의 요청에 따른 액세스 속도가 향상될 수 있다. 예를 들어, 휘발성 메모리(121)는 불휘발성 메모리(123)의 캐시 메모리로써 사용될 수 있다. 예를 들어, 휘발성 메모리(121)는 불휘발성 메모리(123)에 저장된 데이터 중 일부를 저장할 수 있고, 모듈 컨트롤러(110) 또는 프로세서(101)의 요청에 따라, 저장된 데이터를 출력할 수 있다.
예시적으로, 휘발성 메모리(121)는 불휘발성 메모리(123)의 다중 웨이 세트 연관 캐시(multi-way set associative cache)로 동작할 수 있다. 예를 들어, 휘발성 메모리(121)의 제1 및 제2 영역들(R1, R2) 각각은 복수의 엔트리들(ET1~ETn)을 포함할 수 있다. 하나의 엔트리(ET; Entry)는 캐시의 단위인 하나의 캐시 라인을 형성하며, 데이터 및 태그(TAG)를 저장하는 저장 공간을 가리킬 수 있다. 캐시 라인은 모듈 컨트롤러(110) 또는 프로세서(101)의 요청에 따른 최소 엑세스 단위일 수 있다. 휘발성 메모리(121)의 제1 및 제2 영역들(R1, R2) 각각은 복수의 엔트리들(ET1~ETn)만큼의 저장 용량을 가질 수 있다.
불휘발성 메모리(123)는 제1 내지 제4 영역들(AR1~AR4)을 포함할 수 있다. 제1 내지 제4 영역들(AR1~AR4) 각각은 복수의 캐시 라인들(CL11~CL1n, CL21~CL2n, CL31~CL3n, CL41~CL4n)을 각각 포함할 수 있다. 예시적으로, 복수의 캐시 라인들(CL11~CL1n, CL21~CL2n, CL31~CL3n, CL41~CL4n) 각각은 프로세서(101) 또는 모듈 컨트롤러(110)의 요청에 따른 데이터 액세스 단위의 저장 공간을 가리킬 수 있다.
예를 들어, 제1 영역(AR1)은 캐시 라인들(CL11~CL1n)을 포함할 수 있다. 캐시 라인들(CL11~CL1n) 각각은 제1 및 제2 영역들(R1, R2) 각각의 복수의 엔트리들(ET1~ETn) 각각과 대응될 수 있다. 즉, 제1 캐시 라인(CL11)은 제1 엔트리(ET1)와 대응되고, 제2 캐시 라인(CL12)은 제2 엔트리(ET2)와 대응될 수 있다. 제2 영역(AR1)은 캐시 라인들(CL21~CL2n)을 포함할 수 있고, 캐시 라인들(CL21~CL2n) 각각은 제1 및 제2 영역들(R1, R2) 각각의 복수의 엔트리들(ET1~ETn) 각각과 대응될 수 있다. 마찬가지로, 제3 및 제4 영역들(AR3, AR4) 각각은 캐시 라인들(CL31~CL3n, CL41~CL4n) 각각을 포함하고, 캐시 라인들(CL31~CL3n, CL41~CL4n) 각각은 제1 및 제2 영역들(R1, R2) 각각의 복수의 엔트리들(ET1~ETn) 각각과 대응될 수 있다.
각 엔트리는 저장된 데이터(DT_v)에 대한 태그(TAG)를 포함할 수 있다. 예시적으로, 태그(TAG)는 각 엔트리에 저장된 캐시 데이터(DT_v)가 제1 내지 제4 영역들(AR1~AR4의 캐시 라인들 중 어느 캐시 라인과 대응되는지에 대한 정보일 수 있다.
각 엔트리는 저장된 데이터에 대한 더티 정보(DRT)를 더 포함할 수 있다. 예를 들어, 더티 정보(DRT)는 각 엔트리에 캐시 데이터(DT_v)가 저장된 후에 갱신이 발생하였는지를 가리킬 수 있다. 갱신이 발생한 경우, 더티 정보(DRT)는 더티 상태를 가리키도록 설정될 수 있다. 갱신이 발생하지 않은 경우, 더티 정보(DRT)는 클린 상태를 가리키도록 유지될 수 있다.
예시적으로, 복수의 캐시 라인들(CL11~CL1n, CL21~CL2n, CL31~CL3n, CL41~CL4n) 각각은 프로세서(101)로부터 제공되는 어드레스(A)에 의해 구분 또는 선택될 수 있다. 즉, 프로세서(101)로부터 제공되는 어드레스(A)에 의해 복수의 캐시 라인들(CL11~CL1n, CL21~CL2n, CL31~CL3n, CL41~CL4n) 중 적어도 하나의 캐시 라인이 선택되고, 선택된 캐시 라인에 대한 액세스 동작이 수행될 수 있다.
복수의 엔트리들(ET1~ETn) 각각은 프로세서(101)로부터 제공되는 어드레스(A) 중 적어도 일부(예를 들어, 부분 어드레스)에 의해 구분 또는 선택될 수 있다. 즉, 프로세서(101)로부터 제공되는 어드레스(A) 중 적어도 일부에 의해 제1 및 제2 영역들(R1, R2) 각각에서 복수의 엔트리들(ET1~ETn) 중 적어도 하나의 엔트리가 선택되고, 선택된 엔트리들에 대한 액세스 동작이 수행될 수 있다.
태그(TAG)는 프로세서(101)로부터 제공되는 어드레스(A) 중 적어도 일부 또는 나머지 일부를 포함할 수 있다. 예를 들어, 어드레스(A)에 의해 의 적어도 일부에 의해 제1 및 제2 영역들(R1, R2) 각각에서 복수의 엔트리들(ET1~ETn) 중 적어도 하나가 선택되고, 선택된 엔트리들로부터의 태그들(TAG_v) 중 적어도 하나가 어드레스(A)에 포함되는 경우, 캐시 히트(H)인 것으로 판별될 수 있다. 또는 어드레스(A)의 적어도 일부에 의해 제1 및 제2 영역들(R1, R2) 각각에서 복수의 엔트리들(ET1~ETn) 중 적어도 하나가 선택되고, 선택된 엔트리들로부터의 태그들(TAG_v)이 어드레스(A)에 포함되지 않는 경우, 캐시 미스(M)인 것으로 판별될 수 있다.
상술된 바와 같이, 불휘발성 메모리 모듈(100)이 휘발성 메모리(121)를 캐시 메모리로 사용함으로써, 불휘발성 메모리 모듈(100)의 성능이 향상된다. 이 때, 불휘발성 메모리 모듈(100)은 휘발성 메모리(121)에 저장된 태그들(TAG)을 기반으로 캐시 히트 및 미스 여부를 판별할 수 있다.
도 14는 도 13의 태그를 상세하게 설명하기 위한 도면이다. 도 1, 도 2, 및 도 14를 참조하면, 프로세서(101)로부터 제공되는 어드레스(A)는 행 어드레스(Row Address), 열 어드레스(Column Address) 및 NVM 확장 어드레스(A_n)를 포함할 수 있다. 행 어드레스(Row Address)는 복수의 행 비트들(R1~Ri)을 포함할 수 있고, 열 어드레스(Column Address)는 복수의 열 비트들(C1~Ck)을 포함할 수 있다. 예시적으로, 복수의 행 비트들(R1~Ri) 및 복수의 열 비트들(C1~Ck)에 따라, 휘발성 메모리(121)의 제1 및 제2 영역들(R1, R2) 각각에서 읽기 대상인 엔트리가 선택될 수 있다. 행 어드레스 및 열 어드레스는 휘발성 메모리(121)를 액세스하는 데에 사용되는 부분 어드레스(partial address)일 수 있다. 또한, 복수의 행 비트들(R1~Ri) 및 복수의 열 비트들(C1~Ck)에 따라, 불휘발성 메모리(123)의 복수의 저장 영역들(AR1~AR4) 각각에서 읽기 대상인 캐시 라인이 선택될 수 있다.
불휘발성 확장 어드레스(A_n)는 불휘발성 메모리(123)의 복수의 저장 영역들(AR1~AR4) 중 읽기 대상인 저장 영역을 식별하는 데에 사용될 수 있다.
예시적으로, 태그(TAG)는 불휘발성 확장 어드레스(A_n)를 포함할 수 있다.
예시적으로, 본 발명의 기술적 사상에 따른 어드레스의 구성은 도 14에 도시된 어드레스(A)에 한정되지 않는다. 예를 들어, 프로세서(101)로부터의 어드레스(A)는 칩 어드레스, 뱅크 어드레스, 행 어드레스, 또는 열 어드레스를 더 포함할 수 있다. 또는 프로세서(101)로부터의 어드레스(A)는 다양한 형태의 어드레스(A)로 변형될 수 있다.
또한, 본 발명의 기술적 사상에 따른 태그(TAG)의 구성은 도 14에 도시된 태그(TAG)에 한정되지 않는다. 태그(TAG)는 어드레스(A)의 적어도 일부를 포함할 수 있다. 이때, 어드레스(A)의 적어도 일부는 복수의 행 비트들(R1~Ri) 중 일부 또는 복수의 열 비트들(C1~Ck) 중 일부 또는 그것들의 조합을 포함할 수 있다.
도 15는 도 2의 불휘발성 메모리 모듈(100)의 응용 예를 보여주는 도면이다. 도 1 및 도 15를 참조하면, 불휘발성 메모리 모듈(200)은 모듈 컨트롤러(210), 휘발성 메모리(221), NVM 제어기(222), 불휘발성 메모리(223), 데이터 버퍼(230), SPD (240) 및 태그 제어 회로(250)를 포함할 수 있다. 휘발성 메모리(221), NVM 제어기(222) 및 불휘발성 메모리(223)는 이종 메모리 장치(220)를 형성할 수 있다. 도 2의 불휘발성 메모리 모듈(100)과 비교하면, 불휘발성 메모리 모듈(200)은 태그 제어 회로(250)를 더 포함한다.
모듈 컨트롤러(210)는 프로세서(101)로부터 수신되는 모듈 커맨드/어드레스(CA) 중에서 어드레스(A)를 태그 제어 회로(250)로 전달할 수 있다. 태그 제어 회로(250)는 모듈 컨트롤러(210)로부터 전달되는 어드레스(A)를 제1 및 제2 태그 데이터 라인들(TDQ1, TDQ2)에 로드되는 캐시 태그들(TAG_v1, TAG_v2)과 비교하여 히트 또는 미스를 판별할 수 있다. 태그 제어 회로(250)는 히트 또는 미스를 가리키는 캐시 정보(INFO)를 프로세서(101)로 출력할 수 있다.
태그 제어 회로(250)는 어드레스(A)로부터 쓰기 태그(TAG_w) 또는 NVM 태그(TAG_n)를 생성하고, 쓰기 태그(TAG_w) 또는 NVM 태그(TAG_n)를 제1 태그 데이터 라인들(TDQ1) 또는 제2 태그 데이터 라인들(TDQ2)에 로드할 수 있다.
태그 제어 회로(250)는 제1 태그 데이터 라인들(TDQ1)을 통해 수신된 캐시 태그(TAG_v1)를 저장하고, 저장된 캐시 태그(TAG_v1)를 제1 태그 데이터 라인들(TDQ1)에 로드할 수 있다. 또한, 태그 제어 회로(250)는 제2 태그 데이터 라인들(TDQ2)을 통해 수신된 캐시 태그(TAG_v2)를 저장하고, 저장된 캐시 태그(TAG_v2)를 제2 태그 데이터 라인들(TDQ2)에 로드할 수 있다.
예시적으로, 태그 제어 회로(250)는 도 1 내지 도 14에서 태그와 관련되어 모듈 컨트롤러(110) 또는 NVM 제어기(122)가 수행하는 것으로 설명된 동작들을 모듈 컨트롤러(110) 또는 NVM 제어기(122) 대신에 수행하도록 구성될 수 있다.
도 16은 도 2의 불휘발성 메모리 모듈(100)의 다른 예를 보여주는 블록도이다. 도 1 및 도 16을 참조하면, 불휘발성 메모리 모듈(300)은 모듈 컨트롤러(MC), 복수의 이종 메모리 장치들(HMD), 복수의 데이터 버퍼들(DB), 및 SPD를 포함한다. 간결한 설명을 위하여, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다. 예시적으로, 도 16의 불휘발성 메모리 모듈(300)은 LRDIMM(Load Reduced Dual In-line Memory Module)의 구조를 가질 수 있다.
모듈 컨트롤러(MC)는 프로세서(101)로부터 모듈 커맨드/어드레스(CA)를 수신하고, 수신된 신호에 응답하여 VM 커맨드/어드레스(CA_v) 및 NVM 커맨드 어드레스(CA_n)를 복수의 이종 메모리 장치들(HDM) 각각으로 제공할 수 있다.
복수의 이종 메모리 장치들(HMD) 각각은 도 2 내지 도 15를 참조하여 설명된 휘발성 메모리(121 또는 221), NVM 제어기(122 또는 222), 및 불휘발성 메모리(123 또는 223)를 포함하는 이종 메모리 장치(120 또는 220)일 수 있다. 도 15를 참조하여 설명된 바와 같이, 복수의 이종 메모리 장치들(HMD) 각각은 태그 제어 회로(250)를 더 포함할 수 있다.
예를 들어, 복수의 이종 메모리 장치들(HMD) 각각은 제1 및 제2 메모리 데이터 라인들(MDQ1, MDQ2)을 통해 대응하는 데이터 버퍼(DB)와 연결될 수 있다. 각 데이터 버퍼(DB)는 대응하는 데이터 라인들(DQ)을 통해 외부 장치와 통신할 수 있다. 복수의 이종 메모리 장치들(HMD) 각각은 제1 및 제2 태그 데이터 라인들(TDQ1, TDQ2)을 통해 모듈 컨트롤러(MC)와 통신할 수 있다. 모듈 컨트롤러(MC)는 모듈 커맨드/어드레스(CA)로부터 VM 커맨드/어드레스(CA_v) 및 NVM 커맨드/어드레스(CA_n)를 생성하여 복수의 이종 메모리 장치들(HMD)로 전달할 수 있다. 모듈 컨트롤러(MC)는 제1 및 제2 태그 데이터 라인들(TDQ1, TDQ2)에 로드되는 캐시 태그들(TAG_v1, TAG_v2)에 따라 히트 또는 미스를 판별할 수 있다. 모듈 컨트롤러(MC)는 히트 또는 미스를 캐시 정보(INFO)를 통해 출력할 수 있다.
예시적으로, 도 15를 참조하여 설명된 바와 같이, 복수의 이종 메모리 장치들(HMD) 및 모듈 컨트롤러(MC)와 분리된 태그 제어 회로(250)가 별도로 제공될 수 있다.
도 17은 도 2의 불휘발성 메모리 모듈(100)의 다른 예를 보여주는 블록도이다. 도 1 및 도 17을 참조하면, 불휘발성 메모리 모듈(400)은 모듈 컨트롤러(MC), 복수의 이종 메모리 장치들(HMD), 태그 전용 이종 메모리 장치(TAG HMD), 복수의 데이터 버퍼(DB), 및 SPD를 포함할 수 있다. 간결한 설명을 위하여, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다. 예시적으로, 도 17의 불휘발성 메모리 모듈(400)은 LRDIMM의 구조를 가질 수 있다.
도 17의 불휘발성 메모리 모듈(600)은 도 16의 불휘발성 메모리 모듈(300)과 달리 태그 전용 이종 메모리 장치(TAG HMD)를 포함한다. 복수의 이종 메모리 장치들(HMD) 각각은 캐시 데이터들(DT_v1, DT_v2)를 저장하도록 구성되며, 태그 데이터 라인(TDQ)과 연결되지 않을 수 있다. 태그 전용 이종 메모리 장치(TAG HMD)는 도 2 내지 도 15를 참조하여 설명된, 휘발성 메모리(121 또는 221), NVM 제어기(122 또는 222) 및 불휘발성 메모리(123 또는 223)를 포함할 수 있다. 즉, 태그 전용 이종 메모리 장치(TAG HMD)는 모듈 컨트롤러(MC)의 VM 커맨드/어드레스(CA_v)에 따라 대응되는 캐시 태그들(TAG_v1, TAG_v2)을 저장 및 출력하도록 구성될 수 있다. 이 때, 태그 전용 이종 메모리 장치(TAG HMD)는 모듈 컨트롤러(MC)와 제1 및 제2 태그 데이터 라인들(TDQ1, TDQ2)을 공유하도록 구성될 수 있다.
도 18은 도 2의 불휘발성 메모리 모듈(100)의 다른 예를 보여주는 블록도이다. 도 1 및 도 18을 참조하면, 불휘발성 메모리 모듈(500)은 모듈 컨트롤러(MC), 복수의 휘발성 메모리들(VM11~VM1n, VM21~VM2m), 제1 및 제2 NVM 제어기들(522a, 522b), 복수의 불휘발성 메모리들(NVM11~NVM1k, NVM21~NVM2i), 태그 전용 휘발성 메모리(TVM), SPD, 복수의 데이터 버퍼들(DB), 및 태그 제어 회로(TC; Tag Control circuit)를 포함한다. 간결한 설명을 위하여, 앞서 설명된 구성 요소들에 대한 설명은 생략된다. 예시적으로, 도 18의 불휘발성 메모리 모듈(500)은 LRDIMM의 구조를 가질 수 있다.
복수의 휘발성 메모리들(VM11~VM1n, VM21~VM2m) 중 일부 휘발성 메모리들(예를 들어, VM11~VM1n)은 제1 NVM 제어기(522a)와 제1 및 제2 메모리 데이터 라인들(MDQ1, MDQ2)을 각각 공유하도록 구성된다. 나머지 휘발성 메모리들(예를 들어, VM21~VM2m)은 제2 NVM 제어기(522b)와 제1 및 제2 메모리 데이터 라인들(MDQ1, MDQ2)을 각각 공유하도록 구성된다. 복수의 휘발성 메모리들(VM11~VM1n, VM21~VM2m) 각각은 복수의 데이터 버퍼들(DB) 각각과 메모리 데이터 라인(MDQ)을 공유하도록 구성된다. 복수의 휘발성 메모리들(VM11~VM1n, VM21~VM2m) 각각은 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다.
복수의 불휘발성 메모리들(NVM11~NVM1k, NVM21~NVM2i) 중 일부 불휘발성 메모리들(예를 들어, NVM11~NVM1k)은 제1 NVM 제어기(522a)의 제어에 따라 동작하도록 구성된다. 나머지 불휘발성 메모리들(예를 들어, NVM21~NVM2i)은 제2 NVM 제어기(522b)의 제어에 따라 동작하도록 구성된다.
태그 전용 휘발성 메모리(TVM; tag dedicated volatile memory)는 모듈 컨트롤러(MC), 제1 NVM 제어기(722a), 및 제2 NVM 제어기(722b)와 제1 및 제2 태그 데이터 라인들(TDQ1, TDQ2)을 공유하도록 구성된다.
예시적으로, 도 18에 도시된 구성 요소들 각각은 복수의 반도체 칩들로 구현될 수 있고, 복수의 반도체 칩들 중 적어도 일부는 하나의 패키지로 구현될 수 있다. 예를 들어, 복수의 휘발성 메모리들(VM11~VM1n, VM21~VM2m), 복수의 불휘발성 메모리들(NVM11~NVM1k, NVM21~NVM2i), 제1 NVM 제어기(522a), 및 제2 NVM 제어기(522b) 각각은 별도의 반도체 칩들로 구현될 수 있다. 복수의 휘발성 메모리들(VM11~VM1n, VM21~VM2m), 복수의 불휘발성 메모리들(NVM11~NVM1k, NVM21~NVM2i), 제1 NVM 제어기(522a), 및 제2 NVM 제어기(522b) 중 일부 구성 요소들은 하나의 패키지로 구현될 수 있다.
예를 들어, 복수의 휘발성 메모리들(VM11~VM1n, VM21~VM2m) 중 일부(예를 들어, VM11~VM1n)가 하나의 패키지로 구성되고, NVM 제어기(522a) 및 불휘발성 메모리 모듈들(NVM11~NVM1k, NVM21~NVM2i) 중 일부(NVM11~NVM1k)가 다른 하나의 패키지로 구현될 수 있다.
예시적으로, 태그 전용 휘발성 메모리(TVM)는 복수의 반도체 칩들을 포함할 수 있다. 예를 들어, 태그 전용 휘발성 메모리(TVM)는 복수의 태그 전용 휘발성 메모리 칩들을 포함하고, 복수의 휘발성 메모리 칩들 각각은 서로 동일한 태그 정보, ECC 정보, 더티 정보 등을 저장할 수 있다. 이 경우, 어느 하나의 태그 전용 휘발성 메모리 칩의 정상 동작하지 않더라도, 다른 태그 전용 휘발성 메모리 칩을 통해 정상적으로 태그 정보, ECC 정보, 더티 정보 등을 기입 또는 출력할 수 있다. 예시적으로, 태그 전용 휘발성 메모리(TVM)는 다른 구성 요소들과 별도의 패키지로 구현될 수 있다. 또는 태그 전용 휘발성 메모리(TVM)는 다른 구성 요소들 중 적어도 일부와 함께 패키지로 구현될 수 있다.
태그 제어 회로(TC)는 태그 전용 휘발성 메모리(TVM)와 태그 데이터 라인(TDQ)을 공유하도록 구성된다. 즉, 태그 제어 회로(TC)는 제1 및 제2 태그 데이터 라인들(TDQ1, TDQ2)을 통해 태그 전용 휘발성 메모리(TVM)로부터 태그들을 수신하거나, 또는 태그들을 전송할 수 있다.
태그 제어 회로(TC)는 모듈 컨트롤러(MC)의 제어에 따라 캐시 히트 또는 캐시 미스 여부를 판별하고, 판별 결과를 캐시 정보(INFO)로써 출력할 수 있다. 예를 들어, 태그 제어 회로(TC)는 모듈 컨트롤러(MC)의 제어에 따라 태그 전용 휘발성 메모리(TVM)로부터 태그(TAG)를 수신할 수 있다. 어드레스(A) 및 태그 전용 휘발성 메모리(TVM)로부터의 태그(TAG)를 비교함으로써 캐시 히트 또는 캐시 미스를 판별할 수 있다.
예시적으로, 태그 제어 회로(TC)는 소프트웨어 또는 하드웨어로 구현될 수 있으며, 태그 제어 회로(TC)는 모듈 컨트롤러(MC)에 포함되거나 또는 제1 및 제2 NVM 제어기들(522a, 522b)에 각각 포함될 수 있다.
도 19는 본 발명에 따른 불휘발성 메모리 모듈에 포함된 불휘발성 메모리를 예시적으로 보여주는 블록도이다. 도 19를 참조하면, 불휘발성 메모리(1100)는 메모리 셀 어레이(1110), 어드레스 디코더(1120), 제어 로직 회로(1130), 페이지 버퍼(1140), 및 입출력 회로(1150)를 포함한다.
메모리 셀 어레이(1110)는 복수의 메모리 블록들을 포함하고, 복수의 메모리 블록들 각각은 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들 각각은 복수의 워드라인들(WL)과 각각 연결될 수 있다. 복수의 메모리 셀들 각각은 1-비트를 저장하는 싱글 레벨 셀(SLC)이거나 또는 적어도 2-비트를 저장하는 멀티 레벨 셀(MLC)일 수 있다.
어드레스 디코더(1120)는 NVM 제어기(122)(도 2 참조)로부터 어드레스(ADDR)를 수신하고, 수신된 어드레스(ADDR)를 디코딩할 수 있다. 예시적으로, NVM 제어기(122)로부터 수신된 어드레스(ADDR)는 불휘발성 메모리(1100)의 저장 영역의 물리적 위치를 가리키는 물리적 어드레스(physical address)일 수 있다. 어드레스 디코더(1120)는 디코딩된 어드레스를 기반으로 복수의 워드라인들(WL) 중 적어도 하나의 워드라인을 선택하고, 선택된 워드라인의 전압을 구동할 수 있다. 또한, 어드레스 디코더(1120)는 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)의 전압들을 구동하여, 메모리 셀들을 선택할 수 있다.
제어 로직 회로(1130)는 NVM 제어기(122)(도 2 참조)로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신하고, 수신된 신호들에 응답하여 어드레스 디코더(1120), 페이지 버퍼(1140), 및 입출력 회로(1150)를 제어할 수 있다.
페이지 버퍼(1140)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(1110)와 연결되고, 복수의 데이터 라인들(DL)을 통해 입출력 회로(1150)와 연결된다. 페이지 버퍼(1140)는 복수의 비트 라인들(BL)의 전압을 감지하여 메모리 셀 어레이(1110)에 저장된 데이터를 읽을 수 있다. 또는 페이지 버퍼(1140)는 복수의 데이터 라인들(DL)을 통해 수신되는 데이터를 기반으로 복수의 비트 라인들(BL)의 전압을 제어할 수 있다.
입출력 회로(1150)는 제어 로직 회로(1130)의 제어에 따라 NVM 제어기(122)(도 2 참조)로부터 데이터를 수신하고, 수신된 데이터를 페이지 버퍼(1140)로 전달할 수 있다. 또는 입출력 회로(1150)는 페이지 버퍼(1140)로부터 데이터를 수신하고, 수신된 데이터를 NVM 제어기(122)로 전달할 수 있다.
예시적으로, NVM 제어기(122)는 모듈 컨트롤러(110)(도 2 참조)로부터의 NVM 커맨드/어드레스(CA_n)를 기반으로 어드레스(ADDR), 커맨드(CMD), 및 제어 신호(CTRL)를 생성할 수 있다.
도 20은 본 발명에 따른 불휘발성 메모리 모듈의 불휘발성 메모리에 포함된 메모리 블록들 중 제1 메모리 블록을 예시적으로 보여주는 회로도이다. 예시적으로, 도 20를 참조하여 3차원 구조의 제1 메모리 블록(BLK1)이 설명된다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 다른 메모리 블록들 또한 제1 메모리 블록(BLK1)과 유사한 구조를 가질 수 있다.
도 20을 참조하면, 제1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함한다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배치되어 행들 및 열들을 형성할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함한다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 스트링 선택 트랜지스터들(SSTa, SSTb), 복수의 메모리 셀들(MC1~MC8), 접지 선택 트랜지스터들(GSTa, GSTb), 및 더미 메모리 셀들(DMC1, DMC2)을 포함할 수 있다. 예시적으로, 복수의 셀 스트링들(CS11, CS12, CS21, CS22)에 포함된 복수의 셀 트랜지스터들 각각은 전하 트랩형 플래시(CTF; charge trap flash) 메모리 셀일 수 있다.
복수의 메모리 셀들(MC1~MC8)은 직렬 연결되며, 행 방향 및 열 방향에 의해 형성된 평면과 수직한 방향인 높이 방향(height direction)으로 적층된다. 스트링 선택 트랜지스터들(SSTa, SSTb)은 직렬 연결되고, 직렬 연결된 스트링 선택 트랜지스터들(SSTa, SSTb)은 복수의 메모리 셀들(MC1~MC8) 및 비트라인(BL) 사이에 제공된다. 접지 선택 트랜지스터들(GSTa, GSTb)은 직렬 연결되고, 직렬 연결된 접지 선택 트랜지스터들(GSTa, GSTb)은 복수의 메모리 셀들(MC1~MC8) 및 공통 소스 라인(CSL) 사이에 제공된다.
예시적으로, 복수의 메모리 셀들(MC1~MC8) 및 접지 선택 트랜지스터들(GSTa, GSTb) 사이에 제1 더미 메모리 셀(DMC1)이 제공될 수 있다. 예시적으로, 복수의 메모리 셀들(MC1~MC8) 및 스트링 선택 트랜지스터들(SSTa, SSTb) 사이에 제2 더미 메모리 셀(DMC2)이 제공될 수 있다.
셀 스트링들(CS11, CS12, CS21, CS22)의 접지 선택 트랜지스터들(GSTa, GSTb)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다. 예시적으로, 동일한 행의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 행의 접지 선택 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 제1 접지 선택 트랜지스터들(GSTa)은 제1 접지 선택 라인에 연결될 수 있고, 제2 행의 셀 스트링들(CS21, CS22)의 제1 접지 선택 트랜지스터들(GSTa)은 제2 접지 선택 라인에 연결될 수 있다.
예시적으로, 도면에 도시되지는 않았으나, 기판(미도시)으로부터 동일한 높이에 제공되는 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 높이에 제공되는 접지 선택 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22)의 제1 접지 선택 트랜지스터들(GSTa)은 제1 접지 선택 라인에 연결되고, 제2 접지 선택 트랜지스터들(GSTb)은 제2 접지 선택 라인에 연결될 수 있다.
기판 또는 접지 선택 트랜지스터(GSTa, GSTb)으로부터 동일한 높이의 메모리 셀들은 동일한 워드라인에 공통으로 연결되고, 서로 다른 높이의 메모리 셀들은 서로 다른 워드라인에 연결된다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22)의 제1 내지 제8 메모리 셀들(MC8)은 제1 내지 제8 워드라인들(WL1~WL8)에 각각 공통으로 연결된다.
동일한 높이의 제1 스트링 선택 트랜지스터들(SSTa) 중 동일한 행의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결된다.
마찬가지로, 동일한 높이의 제2 스트링 선택 트랜지스터들(SSTb) 중 동일한 행의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)과 공통으로 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)과 공통으로 연결된다.
예시적으로, 동일한 높이의 더미 메모리 셀들은 동일한 더미 워드라인과 연결되고, 다른 높이의 더미 메모리 셀들은 다른 더미 워드라인과 연결된다. 예를 들어, 제1 더미 메모리 셀들(DMC1)은 제1 더미 워드라인(DWL1)과 연결되고, 제2 더미 메모리 셀들(DMC2)은 제2 더미 워드라인(DWL2)과 연결된다.
예시적으로, 도 21에 도시된 제1 메모리 블록(BLK1)은 예시적인 것이며, 셀 스트링들의 개수는 증가 또는 감소할 수 있으며, 셀 스트링들의 개수에 따라 셀 스트링들이 구성하는 행들 및 열들의 개수는 증가 또는 감소할 수 있다. 또한, 제1 메모리 블록(BLK1)의 셀 트랜지스터들(GST, MC, DMC, SST 등)의 개수들은 각각 증가 또는 감소될 수 있으며, 셀 트랜지스터들의 개수들에 따라 제1 메모리 블록(BLK1)의 높이가 증가 또는 감소할 수 있다. 또한, 셀 트랜지스터들의 개수들에 따라 셀 트랜지스터들과 연결된 라인들(GSL, WL, DWL, SSL 등)의 개수들이 증가 또는 감소될 수 있다.
예시적으로, 본 발명에 따른 불휘발성 메모리는 상술된 구성에 한정되지 않는다. 본 발명의 기술적 사상에 따른 예시적인 실시 예로서, 불휘발성 메모리는 3차원 메모리 어레이를 포함할 수 있다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 모놀리식으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 모놀리식(monolithically)이란 용어는, 3차원 어레이의 각 레벨의 층들이 3차원 어레이의 하위 레벨의 층들 위에 직접 증착됨을 의미한다.
본 발명의 기술적 사상에 따른 예시적인 실시 예로서, 3차원 메모리 어레이는 수직의 방향성을 가지며, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 트랩 층을 포함한다. 각각의 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 모놀리식으로 형성될 수 있다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에 공유된 워드 라인들 또는 비트 라인들을 갖고, 3차원 메모리 어레이에 적합한 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
도 21은 본 발명에 따른 불휘발성 메모리 모듈의 휘발성 메모리를 예시적으로 보여주는 블록도이다. 도 21을 참조하면, 휘발성 메모리(1200)는 메모리 셀 어레이(1210), 어드레스 버퍼(1220), X-디코더(1230), Y-디코더(1240), 감지 증폭기 및 쓰기 드라이버(1250), 및 입출력 회로(1260)를 포함할 수 있다.
메모리 셀 어레이(1210)는 복수의 메모리 셀들을 포함하고, 복수의 메모리 셀들 각각은 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)과 연결된다. 복수의 메모리 셀들 각각은 워드라인 및 비트라인이 교차하는 지점에 위치할 수 있다. 예시적으로, 복수의 메모리 셀들 각각은 스토리지 캐패시터 및 엑세스 트랜지스터를 포함할 수 있다.
어드레스 버퍼(1220)는 모듈 컨트롤러(110)(도 2 참조)로부터 어드레스(ADD)를 수신하고, 수신된 어드레스를 임시 저장할 수 있다. 예시적으로, 어드레스 버퍼(1220)는 수신된 어드레스(ADD) 중 행 어드레스(A_row)를 X-디코더(1230)로 제공하고, 열 어드레스(A_col)를 Y-디코더(1240)로 제공할 수 있다.
X-디코더(1230)는 복수의 워드 라인들(WL)을 통해 메모리 셀 어레이(1210)와 연결된다. X-디코더(1230)는 모듈 컨트롤러(110)(도 2 참조)로부터의 행 어드레스 스트로브(RAS) 신호에 응답하여 행 어드레스(A_row)를 기반으로 복수의 워드 라인들(WL) 중 적어도 하나의 워드 라인을 활성화시킬 수 있다.
Y-디코더(1240)는 어드레스 버퍼(1220)로부터 열 어드레스(A_col)를 수신할 수 있다. Y-디코더(1240)는 열 어드레스 스트로브(CAS) 신호에 응답하여 열 어드레스(A_col)를 기반으로 감지 증폭기 및 쓰기 드라이버(1250)를 제어할 수 있다.
감지 증폭기 및 쓰기 드라이버(1250)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(1210)와 연결된다. 감지 증폭기 및 쓰기 드라이버(1250)는 복수의 비트 라인들(BL)의 전압 변화를 감지할 수 있다. 또는 감지 증폭기 및 쓰기 드라이버(1250)는 입출력 회로(1260)로부터 수신된 데이터를 기반으로 복수의 비트 라인들(BL)의 전압을 제어할 수 있다.
입출력 회로(1260)는 감지 증폭기 및 쓰기 드라이버(1250)로부터 데이터를 수신하고, 수신된 데이터를 제1 메모리 데이터 라인들(MDQ1), 제1 태그 데이터 라인들(TDQ1), 제2 메모리 데이터 라인들(MDQ2) 또는 제2 태그 데이터 라인들(TDQ2)을 통해 출력할 수 있다. 또는 입출력 회로(1260)는제1 메모리 데이터 라인들(MDQ1), 제1 태그 데이터 라인들(TDQ1), 제2 메모리 데이터 라인들(MDQ2) 또는 제2 태그 데이터 라인들(TDQ2)을 통해 데이터를 수신하고, 수신된 데이터를 감지 증폭기 및 쓰기 드라이버(1250)에 전달할 수 있다.
예시적으로, 도 2, 도 15 및 도 16을 참조하여 설명된 구조에서, 휘발성 메모리(1200)는 제1 메모리 데이터 라인들(MDQ1), 제2 메모리 데이터 라인들(MDQ2), 제1 태그 데이터 라인들(TDQ1), 및 제2 태그 데이터 라인들(TDQ2)에 각각 연결될 수 있다. 도 17 및 도 18을 참조하여 설명된 구조에서, 휘발성 메모리(1200)는 제1 및 제2 메모리 데이터 라인들(MDQ1, MDQ2)과 연결되거나 또는 제1 및 제2 태그 데이터 라인들(TDQ1, TDQ2)과 연결될 수 있다.
예시적으로, 어드레스(A)는 모듈 컨트롤러(110)(도 2 참조)로부터 제공되는 VM 커맨드/어드레스(CA_v)에 포함된 어드레스일 수 있다. 행 어드레스 스트로브(RAS) 및 열 어드레스 스트로브(CAS)는 모듈 컨트롤러(110)(도 2 참조)로부터 제공되는 VM 커맨드/어드레스(CA_v)에 포함된 신호들일 수 있다.
도 22는 본 발명의 실시 예들에 따른 데이터 버퍼(DB)를 보여주는 블록도이다. 도 22를 참조하면, 데이터 버퍼(DB)는 제1 및 제2 버퍼 멀티플렉서들(BF1, BF2)을 포함할 수 있다.
제1 버퍼 멀티플렉서(BF1)는 모듈 컨트롤러(110, 도 2 참조)로부터 수신되는 버퍼 커맨드(BCOM)에 응답하여, 데이터 라인들(DQ)을 제1 메모리 데이터 라인들(MDQ1) 또는 제2 메모리 데이터 라인들(MDQ2)과 연결할 수 있다. 제1 버퍼 멀티플렉서(BF1)는 데이터 라인들(DQ), 제1 메모리 데이터 라인들(MDQ1) 또는 제2 메모리 데이터 라인들(MDQ2)을 통해 수신되는 데이터를 저장하고 출력하는 버퍼링을 지원할 수 있다.
제2 버퍼 멀티플렉서(BF2)는 모듈 컨트롤러(110, 도 2 참조)로부터 수신되는 버퍼 커맨드(BCOM)에 응답하여, 데이터 스트로브 라인들(DQS)을 제1 메모리 데이터 스트로브 라인들(MDQS1) 또는 제2 메모리 데이터 스트로브 라인들(MDQS2)과 연결할 수 있다.
도 23은 본 발명에 따른 불휘발성 메모리 모듈이 적용된 서버 시스템을 예시적으로 보여주는 도면이다. 도 23을 참조하면, 서버 시스템(2000)은 복수의 서버 랙들(2100)을 포함할 수 있다. 복수의 서버 랙들(2100) 각각은 복수의 불휘발성 메모리 모듈들(2200)을 포함할 수 있다. 복수의 불휘발성 메모리 모듈들(2200)은 복수의 서버 랙들(2100) 각각에 포함된 프로세서들과 직접적으로 연결될 수 있다. 예를 들어, 복수의 불휘발성 메모리 모듈들(2200) 듀얼 인-라인 메모리 모듈의 형태를 갖고, 프로세서와 전기적으로 연결된 DIMM 소켓에 장착되어 프로세서와 서로 통신할 수 있다. 예시적으로, 복수의 불휘발성 메모리 모듈들(2200)은 서버 시스템(2000)의 스토리지로서 사용될 수 있다. 예시적으로, 복수의 불휘발성 메모리 모듈들(2200)은 도 1 내지 도 22를 참조하여 설명된 불휘발성 메모리 모듈일 수 있다.
도 24는 본 발명에 따른 불휘발성 메모리 모듈이 적용된 사용자 시스템을 예시적으로 보여주는 블록도이다. 도 24를 참조하면, 사용자 시스템(3000)은 프로세서(3001) 및 복수의 메모리들(3110~3140)을 포함할 수 있다.
프로세서(3001)는 메모리 컨트롤러(3002)를 포함할 수 있다. 메모리 컨트롤러(3002)는 버스(3003)를 통해 복수의 메모리들(3110~3140)과 통신할 수 있다. 예시적으로, 버스(3003)는 복수의 메모리들(3110~3140) 각각과 연결된 전용 버스들 또는 복수의 메모리들(3110~3140)과 공유되는 공용 버스를 포함할 수 있다. 예시적으로, 버스(3003)는 도 1 내지 도 26을 참조하여 설명된, 데이터 라인(DQ), 메모리 데이터 라인(MDQ), 태그 데이터 라인(TDQ) 중 적어도 하나를 포함할 수 있다.
예시적으로, 복수의 메모리들(3110~3140) 중 적어도 일부는 도 1 내지 도 26을 참조하여 설명된 불휘발성 메모리 모듈이거나 또는 도 1 내지 도 26을 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.
또는, 복수의 메모리 모듈들(3110~3140) 중 적어도 일부는 불휘발성 메모리를 포함하고, 나머지 일부는 휘발성 메모리를 포함할 수 있다. 휘발성 메모리를 포함하는 메모리 모듈은 불휘발성 메모리를 포함하는 메모리 모듈의 캐시 메모리로서 사용될 수 있다. 즉, 도 1 내지 도 22를 참조하여 설명된 바와 같이, 복수의 메모리 모듈들(3110~3140) 중 일부는 사용자 시스템(3000)의 메인 메모리로써 사용되고, 나머지는 캐시 메모리로써 사용될 수 있다. 캐시 메모리로써 사용되는 메모리들은 도 1 내지 도 22를 참조하여 설명된 휘발성 메모리이거나 또는 도 1 내지 도 22를 참조하여 설명된 휘발성 메모리와 같이 동작할 수 있다.
예시적으로, 메모리 컨트롤러(3002)는 도 1 내지 도 22를 참조하여 설명된 모듈 컨트롤러 또는 제어기이거나 또는, 도 1 내지 도 22를 참조하여 설명된 모듈 컨트롤러 또는 제어기와 같이 동작할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예들에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
10 : 사용자 시스템
100 : 불휘발성 메모리 모듈
101 : 프로세서
110 : 모듈 컨트롤러
120 : 이종 메모리 장치
121 : 휘발성 메모리
122 : 불휘발성 메모리 제어기
123 : 불휘발성 메모리
130 : DB
140 : 직렬 프레즌스 검출 칩(SPD)
CA : 모듈 커맨드/어드레스
CA_v : VM 커맨드/어드레스
CA_n : NVM 커맨드/어드레스
TAG : 태그
DQ : 데이터 라인들
TDQ1, TDQ2 : 태그 데이터 라인들
MDQ1, MDQ2 : 메모리 데이터 라인들

Claims (10)

  1. 불휘발성 메모리 장치;
    상기 불휘발성 메모리 장치를 제어하도록 구성되는 제어기;
    상기 불휘발성 메모리 장치의 캐시 메모리로 사용되는 휘발성 메모리 장치; 그리고
    외부 장치로부터 커맨드 및 어드레스를 수신하고, 상기 수신된 커맨드 및 어드레스에 응답하여, 제1 버스를 통해 상기 휘발성 메모리 장치로 제1 커맨드 및 제1 어드레스를 전송하고, 그리고 제2 버스를 통해 상기 제어기로 제2 커맨드 및 제2 어드레스를 전송하도록 구성되는 모듈 컨트롤러를 포함하고,
    상기 제1 어드레스에 응답하여, 상기 휘발성 메모리 장치는 둘 이상의 메모리 데이터 라인 그룹들에 각각 둘 이상의 캐시 데이터들을 로드하고, 그리고 둘 이상의 태그 데이터 라인 그룹들에 각각 둘 이상의 태그들을 로드하도록 구성되는 불휘발성 메모리 모듈.
  2. 제1 항에 있어서,
    상기 둘 이상의 메모리 데이터 라인 그룹들에 연결되고, 데이터 라인들을 통해 상기 외부 장치와 연결되고, 그리고 상기 둘 이상의 메모리 데이터 라인 그룹들 및 상기 데이터 라인들 사이를 연결하는 데이터 버퍼를 더 포함하는 불휘발성 메모리 모듈.
  3. 제2 항에 있어서,
    상기 커맨드가 쓰기 커맨드이고, 상기 둘 이상의 태그들 중 하나의 태그에서 히트가 발생한 경우, 상기 데이터 버퍼는 상기 데이터 라인들을 통해 수신되는 쓰기 데이터를 상기 둘 이상의 메모리 데이터 라인 그룹들에 각각 로드하도록 구성되는 불휘발성 메모리 모듈.
  4. 제3 항에 있어서,
    상기 모듈 컨트롤러는 상기 둘 이상의 메모리 데이터 라인 그룹들 중에서 상기 히트된 태그에 대응하는 제1 메모리 데이터 라인 그룹에 대응하는 데이터 마스크 신호를 비활성화하고, 상기 둘 이상의 메모리 데이터 라인 그룹들 중에서 상기 히트된 태그에 대응하지 않는 제2 메모리 데이터 라인 그룹에 대응하는 데이터 마스크 신호를 활성화하도록 구성되고,
    상기 데이터 마스크 신호 및 상기 제1 어드레스에 응답하여, 상기 휘발성 메모리 장치는 상기 제1 메모리 데이터 라인 그룹에 로드된 상기 쓰기 데이터를 저장하고, 상기 제2 메모리 데이터 라인 그룹에 로드된 상기 쓰기 데이터를 무시하도록 구성되는 불휘발성 메모리 모듈.
  5. 제2 항에 있어서,
    상기 커맨드가 쓰기 커맨드이고, 상기 둘 이상의 태그들 중 하나의 태그에서 히트가 발생한 경우, 상기 데이터 버퍼는 상기 데이터 라인들을 통해 수신되는 쓰기 데이터를 상기 둘 이상의 메모리 데이터 라인 그룹들 중에서 상기 히트된 태그에 대응하는 제1 메모리 데이터 라인 그룹에 로드하고, 상기 데이터 라인들을 통해 수신되는 쓰기 데이터를 상기 둘 이상의 메모리 데이터 라인 그룹들 중에서 상기 히트된 태그에 대응하지 않는 제2 메모리 데이터 라인 그룹에 대응하는 캐시 데이터를 로드하도록 구성되는 불휘발성 메모리 모듈.
  6. 제5 항에 있어서,
    상기 휘발성 메모리 장치는 상기 제1 어드레스에 기반하여, 상기 제1 메모리 데이터 라인 그룹에 로드된 상기 쓰기 데이터 및 상기 제2 메모리 데이터 라인 그룹에 로드된 상기 캐시 데이터를 저장하도록 구성되는 불휘발성 메모리 모듈.
  7. 제2 항에 있어서,
    상기 커맨드가 읽기 커맨드이고, 상기 둘 이상의 태그들에서 미스가 발생한 경우, 상기 제어기는 상기 제2 어드레스에 기반하여 상기 불휘발성 메모리 장치로부터 데이터를 읽고, 상기 읽혀진 데이터를 상기 둘 이상의 메모리 데이터 라인 그룹들에 각각 로드하도록 구성되는 불휘발성 메모리 모듈.
  8. 제7 항에 있어서,
    상기 모듈 컨트롤러는 상기 둘 이상의 메모리 데이터 라인 그룹들 중에서 선택된 제1 메모리 데이터 라인 그룹의 데이터 마스크 신호를 비활성화하고, 그리고 상기 둘 이상의 메모리 데이터 라인 그룹들 중에서 비선택된 제2 메모리 데이터 라인 그룹의 데이터 마스크 신호를 활성화하도록 구성되고,
    상기 휘발성 메모리는 상기 데이터 마스크 신호에 응답하여, 상기 제1 메모리 데이터 라인 그룹에 로드된 상기 데이터를 저장하고, 그리고 상기 제2 메모리 데이터 라인 그룹에 로드된 상기 데이터를 무시하도록 구성되는 불휘발성 메모리 모듈.
  9. 제2 항에 있어서,
    상기 커맨드가 읽기 커맨드이고, 상기 둘 이상의 태그들에서 미스가 발생한 경우, 상기 제어기는 상기 제2 어드레스에 기반하여 상기 불휘발성 메모리 장치로부터 데이터를 읽고, 상기 읽혀진 데이터를 상기 둘 이상의 메모리 데이터 라인 그룹들 중 제1 메모리 데이터 라인 그룹에 로드하도록 구성되는 불휘발성 메모리 모듈.
  10. 불휘발성 메모리 장치;
    상기 불휘발성 메모리 장치를 제어하도록 구성되는 제어기;
    상기 불휘발성 메모리 장치의 캐시 메모리로 사용되는 휘발성 메모리 장치;
    외부 장치로부터 커맨드 및 어드레스를 수신하고, 상기 수신된 커맨드 및 어드레스에 응답하여, 제1 버스를 통해 상기 휘발성 메모리 장치로 제1 커맨드 및 제1 어드레스를 전송하고, 그리고 제2 버스를 통해 상기 제어기로 제2 커맨드 및 제2 어드레스를 전송하도록 구성되는 모듈 컨트롤러; 그리고
    데이터 라인들을 통해 상기 외부 장치와 데이터를 교환하고, 둘 이상의 메모리 데이터 라인 그룹들을 통해 상기 제어기 및 상기 휘발성 메모리 장치와 데이터를 교환하도록 구성되는 데이터 버퍼를 포함하고,
    상기 휘발성 메모리 장치는 상기 둘 이상의 메모리 데이터 라인 그룹들에 각각 대응하는 둘 이상의 태그 데이터 라인 그룹들을 통해 상기 모듈 컨트롤러 및 상기 제어기와 통신하도록 구성되고,
    상기 휘발성 메모리 장치는 상기 둘 이상의 메모리 데이터 라인 그룹들 및 상기 둘 이상의 태그 데이터 라인 그룹들에 기반하여, 상기 불휘발성 메모리 장치에 대한 둘 이상의 웨이를 갖는 세트 연관 캐시(set associative cache) 메모리를 형성하는 불휘발성 메모리 모듈.
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