KR20220138288A - 스토리지 장치 및 그 동작 방법 - Google Patents

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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른, 높은 주파수에서 데이터의 입출력을 제어할 수 있는 스토리지 장치는, 메모리 장치 및 상기 메모리 장치를 제어하고, 트레이닝 동작에 대응되는 특정 커맨드를 상기 메모리 장치로 제공하는 메모리 컨트롤러를 포함하고, 상기 메모리 장치는, 메모리 유닛 및 상기 특정 커맨드에 응답하여 상기 트레이닝 동작을 수행하되, 상기 메모리 컨트롤러로부터 제공된 제1 데이터 스트로브 신호에 따라 제1 시프트 신호를 출력하고, 상기 제1 시프트 신호를 기초로 상기 메모리 컨트롤러로부터 제공된 트레이닝 데이터를 저장하는 인터페이스 칩을 포함한다.

Description

스토리지 장치 및 그 동작 방법{STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 스토리지 장치 및 그 동작 방법에 관한 것이다.
스토리지 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 데이터를 저장하는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분될 수 있다.
휘발성 메모리 장치는 전원이 공급되는 동안에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치일 수 있다. 휘발성 메모리 장치에는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 포함될 수 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는 높은 주파수에서 데이터의 입출력을 제어할 수 있는 스토리지 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 스토리지 장치는, 메모리 장치 및 상기 메모리 장치를 제어하고, 트레이닝 동작에 대응되는 특정 커맨드를 상기 메모리 장치로 제공하는 메모리 컨트롤러를 포함하고, 상기 메모리 장치는, 메모리 유닛 및 상기 특정 커맨드에 응답하여 상기 트레이닝 동작을 수행하되, 상기 메모리 컨트롤러로부터 제공된 제1 데이터 스트로브 신호에 따라 제1 시프트 신호를 출력하고, 상기 제1 시프트 신호를 기초로 상기 메모리 컨트롤러로부터 제공된 트레이닝 데이터를 저장하는 인터페이스 칩을 포함한다.
본 발명의 실시 예에 따른 스토리지 장치의 동작 방법은, 특정 커맨드 및 트레이닝 데이터를 수신하는 단계, 상기 특정 커맨드에 응답하여 제1 데이터 스트로브 신호에 따라 제1 시프트 신호를 출력하는 단계, 상기 제1 시프트 신호를 기초로 상기 트레이닝 데이터를 저장하는 단계, 리드 인에이블 신호 및 제2 데이터 스트로브 신호에 따라 제2 시프트 신호를 출력하는 단계 및 상기 제2 시프트 신호를 기초로 상기 저장된 트레이닝 데이터를 출력하는 단계를 포함한다.
본 기술에 따르면, 높은 주파수에서 데이터의 입출력을 제어할 수 있는 스토리지 장치 및 그 동작 방법이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 스토리지 장치를 설명하기 위한 도면이다.
도 2는 메모리 컨트롤러 및 인터페이스 칩 사이의 연결 관계를 보여주는 블록도이다.
도 3은 인터페이스 칩 및 메모리 유닛 사이의 연결 관계를 보여주는 블록도이다.
도 4는 본 발명의 일 실시 예에 따른 인터페이스 칩을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시 예에 따른 제1 데이터 입출력부를 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시 예에 따른 제1 데이터 입출력부의 동작을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 일 실시 예에 따른 제2 데이터 입출력부를 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시 예에 따른 제2 데이터 입출력부의 동작을 설명하기 위한 타이밍도이다.
도 9는 본 발명의 일 실시 예에 따른 스토리지 장치의 동작 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 다른 실시 예에 따른 스토리지 장치를 설명하기 위한 도면이다.
도 11은 도 1의 메모리 컨트롤러를 설명하기 위한 도면이다.
도 12는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 13은 도 12의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 14는 도 13의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 15는 도 13의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 16은 본 발명의 일 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 17은 본 발명의 일 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 18은 본 발명의 일 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시예에 따른 스토리지 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 스토리지 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 스토리지 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
스토리지 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 스토리지 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
스토리지 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(미도시)를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이(미도시)는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change random access memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
예를 들어, 메모리 장치(100)는 메모리 장치(100)를 구성하는 메모리 유닛(101)을 선택하는 칩 선택 신호, 메모리 컨트롤러(200)로부터 수신되는 신호가 커맨드임을 가리키는 커맨드 래치 인에이블 신호, 메모리 컨트롤러(200)로부터 수신되는 신호가 어드레스임을 가리키는 어드레스 래치 인에이블 신호, 읽기 동작 시에 메모리 컨트롤러(200)에 의해 생성되며 주기적으로 토글되어 타이밍을 맞추는 데에 사용되는 읽기 인에이블 신호, 커맨드 또는 어드레스가 전송될 때에 메모리 컨트롤러(200)에 의해 활성화되는 쓰기 인에이블 신호, 전원이 변화할 때에 의도하지 않은 쓰기 또는 소거를 방지하기 위해 메모리 컨트롤러(200)에 의해 활성화되는 쓰기 방지 신호, 쓰기 시에 메모리 컨트롤러(200)에 의해 생성되며 주기적으로 토글되어 데이터의 입력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호 중 적어도 하나를 메모리 컨트롤러(200)로부터 수신할 수 있다.
실시 예에서, 메모리 장치(100)는 메모리 장치(100)가 쓰기, 소거 또는 읽기 동작 중 어느 한 동작을 수행 중에 있는지를 가리키는 레디 및 비지 신호, 메모리 장치(100)에 의해 메모리 컨트롤러(200)로부터 수신한 읽기 인에이블 신호로부터 생성되며 주기적으로 토글되어 데이터의 출력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호 중 적어도 하나를 메모리 컨트롤러(200)로 출력할 수 있다.
메모리 장치(100)는 메모리 유닛(101) 및 인터페이스 칩(102)을 포함한다. 메모리 유닛(101)은 인터페이스 칩(102)을 통해 메모리 컨트롤러(200)와 통신할 수 있다. 인터페이스 칩(102)은 메모리 유닛(101) 및 메모리 컨트롤러(200) 사이의 통신을 중개할 수 있다. 또한, 인터페이스 칩(102)는 메모리 컨트롤러(200)와 메모리 유닛(101) 사이에서 교환되는 커맨드 및 데이터에 대해 리타이밍(retiming)을 수행할 수 있다. 리타이밍은 전송되는 데이터 또는 커맨드를 저장 및 출력하는 버퍼링을 포함할 수 있다. 전송되는 데이터 또는 커맨드가 저장 및 출력되면, 전송되는 데이터 또는 커맨드의 출력 타이밍이 재정렬되고, 스큐(skew)가 감소한다. 즉, 인터페이스 칩(102)는 메모리 컨트롤러(200)와 메모리 유닛(101) 사이에서 교환되는 데이터 및 커맨드의 출력 타이밍을 보정하여 저장 장치(50)의 신뢰성을 향상시킬 수 있다.
또한, 인터페이스 회로(102)는 메모리 컨트롤러(200)로부터 수신되는 특정 커맨드에 응답하여 인터페이스 칩(102)의 트레이닝 동작을 수행할 수 있다. 인터페이스 칩(102)의 트레이닝 동작은 메모리 컨트롤러(200)와 인터페이스 칩(102) 간의 데이터 전송 동작시 필요한 클럭, 데이터 스트로브 신호 및 데이터 사이의 타이밍을 조절하기 위한 것으로, 컨트롤러(200)와 인터페이스 칩(102) 간의 데이터 전송의 속도가 빨라짐에 따라 다양한 환경에 따라 클럭, 데이터 스트로브 신호 및 데이터의 타이밍이 틀어지는 경우를 측정하여 이를 개선하기 위함이다. 따라서, 인터페이스 칩(102)의 트레이닝 동작을 통해 컨트롤러(200)와 인터페이스 칩(102) 간의 데이터 전송 동작의 신뢰성을 개선할 수 있다.
예를 들어, 인터페이스 칩(102)는 라이트 트레이닝 동작 및 리드 트레이닝 동작을 수행할 수 있다. 즉, 인터페이스 칩(102)은 메모리 컨트롤러(200)로부터 수신되는 특정 커맨드에 응답하여 인터페이스 칩(102) 내에 트레이닝 데이터를 저장하여 쓰기 동작 시 인터페이스 칩(102)의 내부 클럭들과 데이터의 타이밍이 미스매칭되는 정도를 판단하고 이를 보정하는 라이트 트레이닝 동작을 수행할 수 있다. 또한, 인터페이스 칩(102)은 인터페이스 칩(102) 내에 저장된 트레이닝 데이터를 리드하여 메모리 컨트롤러(200)로 출력하여 리드 동작 시 인터페이스 칩(102)의 내부 클럭들과 데이터의 타이밍이 미스매칭되는 정도를 판단하고 이를 보정하는 리드 트레이닝 동작을 수행할 수 있다.
메모리 컨트롤러(200)는 스토리지 장치(50)의 전반적인 동작을 제어할 수 있다.
스토리지 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 펌웨어(FW)는 호스트(300)와의 통신을 제어하는 호스트 인터페이스 레이어(Host Interface Layer, HIL), 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100) 간의 통신을 제어하는 플래시 변환 레이어(Flash Translation Layer, FTL) 및 메모리 장치(100)와의 통신을 제어하는 플래시 인터페이스 레이어(Flash Interface Layer, FIL)를 포함할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다. 본 명세서에서 논리 블록 어드레스(LBA)와 “논리 어드레스” 또는 “논리적 어드레스”는 같은 의미로 사용될 수 있다. 본 명세서에서 물리 블록 어드레스(PBA)와 “물리 어드레스” 또는 “물리적 어드레스”는 같은 의미로 사용될 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 쓰기 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim), 가비지 컬렉션(garbage collection)등을 수행하는데 수반되는 리드 동작 및 프로그램 동작들을 수행하기 위한 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들에 대한 동작이 중첩되도록 제어하는 방식일 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 스토리지 장치(50)와 통신할 수 있다.
도 2는 메모리 컨트롤러 및 인터페이스 칩 사이의 연결 관계를 보여주는 블록도이다.
도 2를 참조하면, 메모리 컨트롤러(200) 및 인터페이스 칩(102) 각각은 데이터(DATA), 커맨드(CMD) 및 어드레스(ADDR)를 공통 채널을 통해 교환할 수 있다. 메모리 컨트롤러(200) 및 인터페이스 칩(102) 각각은 제1 내지 제k 입출력 패드들(DQ1~DQk)을 포함한다. 메모리 컨트롤러(200) 및 인터페이스 칩(102)은 제1 내지 제k 입출력 패드들(DQ1~DQk)을 통해 데이터(DATA), 커맨드(CMD) 및 어드레스(ADDR)를 교환할 수 있다. 예를 들어, 제어 신호(CTRL)의 형태에 따라, 제1 내지 제k 입출력 패드들(DQ1~DQk)을 통해 전송되는 신호는 데이터(DATA), 커맨드(CMD) 또는 어드레스(ADDR)중 어느 하나로 식별될 수 있다. 예를 들어, 제1 내지 제k 입출력 패드들(DQ1~DQk)은 8, 16 또는 32개일 수 있으며, 한정되지 않는다.
메모리 컨트롤러(200) 및 인터페이스 칩(102)은 제어 신호(CTRL)를 교환할 수 있다. 메모리 컨트롤러(200) 및 인터페이스 칩(102) 각각은, 데이터 스트로브 신호(DQS), 읽기 인에이블 신호(RE_N), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 쓰기 인에이블 신호(WE_N), 쓰기 방지 신호(WP_N), 칩 인에이블 신호(CE_N), 그리고 레디 및 비지 신호(RB)를 각각 교환하는 복수의 패드들을 포함한다.
예를 들어, 메모리 컨트롤러(200)가 칩 인에이블 신호(CE_N)를 활성화(예를 들어, 로직 로우)하고, 커맨드 래치 인에이블 신호(CLE)를 활성화(예를 들어, 로직 하이)하고, 어드레스 래치 인에이블 신호(ALE)를 비활성화(예를 들어, 로직 로우)하고, 쓰기 인에이블 신호(WE_N)를 활성화(예를 들어, 로직 로우)한 후 비활성화(예를 들어, 로직 하이)할 때, 메모리 컨트롤러(200)는 제1 내지 제k 입출력 패드들(DQ1~DQk)을 통해 커맨드(CMD)를 출력할 수 있다. 또한, 인터페이스 칩(102) 또는 메모리 유닛(101)은 제1 내지 제k 입출력 패드들(DQ1~DQk)을 통해 커맨드(CMD)가 수신되는 것으로 식별할 수 있다.
예를 들어, 메모리 컨트롤러(200)가 칩 인에이블 신호(CE_N)를 활성화(예를 들어, 로직 로우)하고, 커맨드 래치 인에이블 신호(CLE)를 비활성화(예를 들어, 로직 로우)하고, 어드레스 래치 인에이블 신호(ALE)를 활성화(예를 들어, 로직 하이)하고, 쓰기 인에이블 신호(WE_N)를 활성화(예를 들어, 로직 로우)한 후 비활성화(예를 들어, 로직 하이)할 때, 메모리 컨트롤러(200)는 제1 내지 제k 입출력 패드들(DQ1~DQk)을 통해 어드레스(ADDR)를 출력할 수 있다. 또한, 인터페이스 칩(102) 또는 메모리 유닛(101)은 제1 내지 제k 입출력 패드들(DQ1~DQk)을 통해 어드레스(ADDR)가 수신되는 것으로 식별할 수 있다.
예를 들어, 메모리 컨트롤러(200)가 칩 인에이블 신호(CE_N)를 활성화(예를 들어, 로직 로우)하고, 커맨드 래치 인에이블 신호(CLE)를 비활성화(예를 들어, 로직 로우)하고, 어드레스 래치 인에이블 신호(ALE)를 비활성화(예를 들어, 로직 로우)하고, 쓰기 인에이블 신호(WE_N)를 비활성화(예를 들어, 로직 하이)하고, 읽기 인에이블 신호(RE_N)를 비활성화(예를 들어, 로직 하이)한 경우, 메모리 컨트롤러(200)는 주기적으로 토글되는 데이터 스트로브 신호(DQS)를 생성하고, 데이터 스트로브 신호(DQS)에 동기되어 제1 내지 제k 입출력 패드들(DQ1~DQk)을 통해 데이터(DATA)를 출력할 수 있다. 인터페이스 칩(102) 또는 메모리 유닛(101)은 데이터 스트로브 신호(DQS)에 동기되어 제1 내지 제k 입출력 패드들(DQ1~DQk)을 통해 데이터(DATA)가 수신되는 것으로 식별할 수 있다.
예를 들어, 메모리 컨트롤러(200)가 칩 인에이블 신호(CE_N) 를 활성화(예를 들어, 로직 로우)하고, 커맨드 래치 인에이블 신호(CLE)를 비활성화(예를 들어, 로직 로우)하고, 어드레스 래치 인에이블 신호(ALE)를 비활성화(예를 들어, 로직 로우)하고, 쓰기 인에이블 신호(WE_N)를 비활성화(예를 들어, 로직 하이)하고, 읽기 인에이블 신호(RE_N)를 주기적으로 토글할 수 있다. 인터페이스 칩(102) 또는 메모리 유닛(101)은 주기적으로 토글되는 읽기 인에이블 신호(RE_N)로부터 주기적으로 토글되는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 인터페이스 칩(102) 또는 메모리 유닛(101)은 데이터 스트로브 신호(DQS)에 동기되어 제1 내지 제k 입출력 패드들(DQ1~DQk)을 통해 데이터(DATA)를 출력할 수 있다. 메모리 컨트롤러(200)는 데이터 스트로브 신호(DQS)에 동기되어 제1 내지 제k 입출력 패드들(DQ1~DQk)을 통해 데이터(DATA)가 수신되는 것으로 식별할 수 있다.
도 3은 인터페이스 칩 및 메모리 유닛 사이의 연결 관계를 보여주는 블록도이다.
도 3을 참조하면, 메모리 유닛(101)은 복수의 메모리 칩들(101_1~101_N)을 포함할 수 있다. 예를 들어, 복수의 메모리 칩들(101_1~101_N) 각각은 하나의 반도체 칩으로 구성될 수 있다.
인터페이스 칩(102) 및 복수의 메모리 칩들(101_1~101_N) 각각은 제1 내지 제k 입출력 패드들(DQ1~DQk)을 포함한다. 복수의 메모리 칩들(101_1~101_N)의 제1 내지 제k 입출력 패드들(DQ1~DQk)은 인터페이스 칩(102)의 제1 내지 제k 입출력 패드들(DQ1~DQk)에 공통으로 연결될 수 있다. 인터페이스 칩(102) 및 복수의 메모리 칩들(101_1~101_N)은 제1 내지 제k 입출력 패드들(DQ1~DQk)을 통해 데이터(DATA), 커맨드(CMD) 및 어드레스(ADDR)를 교환할 수 있다. 예를 들어, 제어 신호(CTRL)의 형태에 따라, 제1 내지 제k 입출력 패드들(DQ1~DQk)을 통해 전송되는 신호는 데이터(DATA), 커맨드(CMD) 또는 어드레스(ADDR)로 식별될 수 있다. 예를 들어, 제1 내지 제k 입출력 패드들(DQ1~DQk)은 8, 16 또는 32개일 수 있으며, 한정되지 않는다.
인터페이스 칩(102) 및 복수의 메모리 칩들(101_1~101_N)은 제어 신호(CTRL)를 교환할 수 있다. 인터페이스 칩(102)은 데이터 스트로브 신호(DQS), 읽기 인에이블 신호(RE_N), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 쓰기 인에이블 신호(WE_N), 쓰기 방지 신호(WP_N), 칩 인에이블 신호(CE_N), 그리고 레디 및 비지 신호(RB)를 각각 교환하는 복수의 패드들을 포함할 수 있다.
복수의 메모리 칩들(101_1~101_N) 각각은, 데이터 스트로브 신호(DQS), 읽기 인에이블 신호(RE_N), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 쓰기 인에이블 신호(WE_N), 쓰기 방지 신호(WP_N), 칩 인에이블 신호(CE_N), 그리고 레디 및 비지 신호(RB)를 각각 교환하는 복수의 패드들을 포함할 수 있다.
복수의 메모리 칩들(101_1~101_N)은 인터페이스 칩(102)과 공통 채널을 통해 데이터 스트로브 신호(DQS), 읽기 인에이블 신호(RE_N), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 쓰기 인에이블 신호(WE_N), 쓰기 방지 신호(WP_N)를 각각 교환할 수 있다.
복수의 메모리 칩들(101_1~101_N) 각각은 인터페이스 칩(102)으로부터 칩 인에이블 신호(CE_N)를 수신하고, 인터페이스 칩(102)으로 레디 및 비지 신호(RB)를 출력할 수 있다. 복수의 메모리 칩들(101_1~101_N)은 인터페이스 칩(102)의 서로 다른 패드들로부터 칩 인에이블 신호들(CE_N)을 각각 수신할 수 있다. 복수의 메모리 칩들(101_1~101_N)은 인터페이스 칩(102)의 서로 다른 패드들로 레디 및 비지 신호(RB)를 각각 전송할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 인터페이스 칩을 설명하기 위한 도면이다.
도 4에 도시된 인터페이스 칩(400)은 도 1 내지 도 3을 참조하여 설명된 인터페이스 칩(102)을 나타낼 수 있다.
도 4를 참조하면, 인터페이스 칩(400)은 커맨드 디코더(410) 및 트레이닝 동작 제어부(420)를 포함할 수 있다.
커맨드 디코더(410)는 메모리 컨트롤러(200)로부터 제공된 커맨드(CMD)를 감지할 수 있다. 예를 들어, 커맨드 디코더(410)는 메모리 컨트롤러(200)로부터 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)를 수신할 수 있다.
일 실시 예에서, 커맨드 디코더(410)는 커맨드(CMD)가 노멀 동작에 대응되는 커맨드인 경우, 메모리 유닛(101)으로 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)를 제공할 수 있다.
일 실시 예에서, 커맨드 디코더(410)는 트레이닝 동작에 대응되는 특정 커맨드를 감지하는 경우, 트레이닝 동작을 수행하도록 트레이닝 동작 제어 신호(CTRL)를 출력할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 트레이닝 동작에 대응되는 특정 커맨드를 인터페이스 칩(400)으로 제공할 수 있다. 커맨드 디코더(410)는 특정 커맨드에 응답하여 트레이닝 동작 제어부(420)로 트레이닝 동작 제어 신호(CTRL)를 제공할 수 있다.
일 실시 예에서, 커맨드 디코더(410)는 특정 커맨드에 응답하여 특정 커맨드 및 트레이닝 데이터(DATA_TR)가 메모리 유닛(101)으로 전송되지 않도록 블로킹(blocking)할 수 있다. 즉, 인터페이스 칩(400)은 메모리 컨트롤러(200)로부터 특정 커맨드가 수신될 경우, 특정 커맨드가 메모리 유닛(101)으로 전송되어 메모리 장치(100)가 오동작하는 것을 방지하기 위하여 커맨드가 메모리 유닛(101)으로 전송되는 것을 블로킹한다.
트레이닝 동작 제어부(420)는 트레이닝 동작 제어 신호(CTRL)에 따라 트레이닝 동작에 대응되는 쓰기 동작 및 읽기 동작을 제어할 수 있다.
일 실시 예에서, 트레이닝 동작 제어부(420)는 제1 데이터 입출력부(421) 및 제2 데이터 입출력부(422)를 포함할 수 있다.
제1 데이터 입출력부(421)는 제1 데이터 스트로브 신호에 따라 제1 시프트 신호를 출력하고, 제1 시프트 신호를 기초로 트레이닝 데이터(DATA_TR)를 저장할 수 있다. 즉, 제1 데이터 입출력부(421)는 시프트 레지스터의 출력에 따라 대응되는 저장 레지스터에 트레이닝 데이터(DATA_TR)를 저장할 수 있다.
제2 데이터 입출력부(422)는 제1 데이터 입출력부(421)로부터 미리 설정된 크기를 갖는 출력 데이터(DATA_O)를 수신하여 저장할 수 있다. 또한, 제2 데이터 입출력부(422)는 메모리 컨트롤러(200)로부터 제공된 리드 인에이블 신호 및 제2 데이터 스트로브 신호에 따라 제2 시프트 신호를 출력하고, 제2 시프트 신호에 응답하여 저장된 출력 데이터(DATA_O)를 시프트하여 출력할 수 있다. 즉, 제2 데이터 입출력부(422)는 시프트 레지스터의 출력에 대응되는 저장 레지스터에 저장된 데이터를 출력할 수 있다.
일 실시 예에서, 트레이닝 동작 제어부(420)는 트레이닝 데이터(DATA_TR) 및 시프트하여 출력된 데이터(DATA_O)를 비교하여 지연 시간을 설정하고, 설정된 지연 시간을 기초로 노멀 동작에 대응되는 쓰기 동작 및 읽기 동작을 수행할 수 있다.
도 5는 본 발명의 일 실시 예에 따른 제1 데이터 입출력부(421)를 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시 예에 따른 제1 데이터 입출력부(421)의 동작을 설명하기 위한 타이밍도이다.
도 5 및 도 6을 참조하면, 제1 데이터 입출력부(421)는 제1 시프트 레지스터 제어부(421-1), 제2 시프트 레지스터 제어부(421-2), 제1 멀티플렉서(MUX1), 제2 멀티플렉서(MUX2) 및 복수의 저장 레지스터들(REG_1, REg_2, REG_11~REG_1N, REG_21~REG_2N)을 포함할 수 있다.
저장 레지스터(REG_1)는 제1 데이터 스트로브 신호(DQS)의 상승 에지(rising edge)에 응답하여 미리 설정된 크기를 갖는 트레이닝 데이터를 저장할 수 있다.
또한, 저장 레지스터(REG_2)는 제1 데이터 스트로브 신호(DQS)의 하강 에지(falling edge)에 응답하여 미리 설정된 크기를 갖는 트레이닝 데이터를 저장할 수 있다.
일 실시 예에서, 제1 데이터 입출력부(421)는 저장 레지스터(REG_1) 및 저장 레지스터(REG_2)에 각각 미리 설정된 크기를 갖는 트레이닝 데이터를 저장한 후 나머지 저장 레지스터들(REG_11~REG_1N, REG_21~REG_2N)에 트레이닝 데이터를 저장할 수 있다. 일 실시 예에서, 미리 설정된 크기는 32bit를 예시할 수 있으나, 반드시 이에 한정되는 것은 아니다.
예를 들어, 저장 레지스터(REG_1)는 T1에서부터 T3까지 동안에 제1 데이터 스트로브 신호(DQS)의 상승 에지에 응답하여 입출력 라인(DQ)을 통해 입력된 트레이닝 데이터들(00, 02, 04, 06)을 저장할 수 있다. 저장 레지스터(REG_1)는 트레이닝 데이터들(00, 02, 04, 06)을 입력된 순서에 따라 순차적으로 시프트하여 저장할 수 있다. 이에 따라, T3이후에서, 저장 레지스터(REG_1)는 미리 설정된 크기를 갖는 트레이닝 데이터들(00, 02, 04, 06)을 저장할 수 있다.
또한, 저장 레지스터(REG_2)는 T2에서부터 T4까지 동안에 제1 데이터 스트로브 신호(DQS)의 하강 에지에 응답하여 입출력 라인(DQ)을 통해 입력된 트레이닝 데이터들(01, 03, 05, 07)을 저장할 수 있다. 저장 레지스터(REG_2)는 트레이닝 데이터들(01, 03, 05, 07)을 입력된 순서에 따라 순차적으로 시프트하여 저장할 수 있다. 이에 따라, T4이후에서, 저장 레지스터(REG_2)는 미리 설정된 크기를 갖는 트레이닝 데이터들(01, 03, 05, 07)을 저장할 수 있다.
제1 시프트 레지스터 제어부(421-1)는 제1 데이터 스트로브 신호(DQS)의 상승 에지에 응답하여 시프트 신호(SHIFT1_O)를 출력하는 복수의 제1 시프트 레지스터들(SHIFT_11~SHIFT_1M)을 제어할 수 있다. 일 실시 예에서, 시프트 레지스터는 입력되는 신호에 따라 각 비트들을 순차적으로 시프트하여 저장하는 레지스터일 수 있다. 예를 들어, 제1 시프트 레지스터들(SHIFT_11~SHIFT_1M)은 시프트 신호(SHIFT1_O)를 출력한 뒤, 저장된 비트들을 순차적으로 시프트할 수 있다. 일 실시 예에서, 시프트 신호(SHIFT1_O)는 제1 시프트 레지스터들(SHIFT_11~SHIFT_1M)에 저장된 값을 나타낼 수 있다. 제1 시프트 레지스터들(SHIFT_11~SHIFT_1M)은 4비트 크기의 레지스터일 수 있으나, 반드시 이에 한정되는 것은 아니다.
복수의 저장 레지스터들(REG_11~REG_1N)은 각각 복수의 제1 시프트 레지스터들(SHIFT_11~SHIFT_1M)로부터 출력되는 시프트 신호들 중 대응되는 시프트 신호(SHIFT1_O)에 응답하여 트레이닝 데이터를 저장할 수 있다.
제1 멀티플렉서(MUX1)는 복수의 저장 레지스터들(REG_11~REG_1N) 중 시프트 신호(SHIFT1_O)에 대응되는 저장 레지스터에 트레이닝 데이터를 출력할 수 있다. 예를 들어, 제1 멀티플렉서(MUX1)는 데이터 라인(DQ)을 통해 수신한 트레이닝 데이터를 시프트 신호(SHIFT1_O)에 따라 복수의 저장 레지스터들(REG_11~REG_1N) 중 어느 하나로 출력할 수 있다.
예를 들어, T3에서 저장 레지스터(REG_1)에 미리 설정된 크기를 갖는 트레이닝 데이터들(00, 02, 04, 06)이 저장된 뒤, 제1 시프트 레지스터 제어부(421-1)는 제1 시프트 레지스터(SHIFT_11)를 활성화하기 위한 신호(SHIFT_11_en)를 생성할 수 있다. T5에서, 제1 멀티플렉서(MUX1)는 데이터 라인(DQ)을 통해 트레이닝 데이터(08)를 수신할 수 있다. T5에서, 제1 시프트 레지스터 제어부(421-1)는 상승 에지에 따라 제1 멀티플렉서(MUX1)로 제1 시프트 레지스터(SHIFT_11)의 시프트 신호(SHIFT1_O)를 제공할 수 있다. 이때, 제1 시프트 레지스터(SHIFT_11)는 이진 데이터 값인 '1000'을 저장하므로, 제1 시프트 레지스터(SHIFT_11)의 시프트 신호(SHIFT1_O)는 8일 수 있다. 제1 멀티플렉서(MUX1)는 시프트 신호(SHIFT1_O)에 대응되는 저장 레지스터(REG_11)로 트레이닝 데이터(08)를 출력할 수 있다. 저장 레지스터(REG_11)는 트레이닝 데이터(08)를 저장할 수 있다. 제1 시프트 레지스터(SHIFT_11)는 시프트 신호(SHIFT1_O)를 출력한 뒤, 각 비트들을 시프트하여 이진 데이터 값인 '0100'을 저장하므로, 제1 시프트 레지스터(SHIFT_11)의 시프트 신호(SHIFT1_O)는 4로 변경될 수 있다.
또한, T7에서, 제1 멀티플렉서(MUX1)는 데이터 라인(DQ)을 통해 트레이닝 데이터(0A)를 수신할 수 있다. T7에서, 제1 시프트 레지스터 제어부(421-1)는 상승 에지에 따라 제1 멀티플렉서(MUX1)로 제1 시프트 레지스터(SHIFT_11)의 시프트 신호(SHIFT1_O)를 제공할 수 있다. 이때, 제1 시프트 레지스터(SHIFT_11)는 이진 데이터 값인 '0100'을 저장하므로, 제1 시프트 레지스터(SHIFT_11)의 시프트 신호(SHIFT1_O)는 4일 수 있다. 제1 멀티플렉서(MUX1)는 시프트 신호(SHIFT1_O)에 대응되는 저장 레지스터(REG_12)로 트레이닝 데이터(0A)를 출력할 수 있다. 저장 레지스터(REG_12)는 트레이닝 데이터(0A)를 저장할 수 있다. 제1 시프트 레지스터(SHIFT_11)는 시프트 신호(SHIFT1_O)를 출력한 뒤, 각 비트들을 시프트하여 이진 데이터 값인 '0010'을 저장하므로, 제1 시프트 레지스터(SHIFT_11)의 시프트 신호(SHIFT1_O)는 2로 변경될 수 있다.
또한, T9에서, 제1 멀티플렉서(MUX1)는 데이터 라인(DQ)을 통해 트레이닝 데이터(0C)를 수신할 수 있다. T9에서, 제1 시프트 레지스터 제어부(421-1)는 상승 에지에 따라 제1 멀티플렉서(MUX1)로 제1 시프트 레지스터(SHIFT_11)의 시프트 신호(SHIFT1_O)를 제공할 수 있다. 이때, 제1 시프트 레지스터(SHIFT_11)는 이진 데이터 값인 '0010'을 저장하므로, 제1 시프트 레지스터(SHIFT_11)의 시프트 신호(SHIFT1_O)는 2일 수 있다. 제1 멀티플렉서(MUX1)는 시프트 신호(SHIFT1_O)에 대응되는 저장 레지스터(REG_13)로 트레이닝 데이터(0C)를 출력할 수 있다. 저장 레지스터(REG_13)는 트레이닝 데이터(0C)를 저장할 수 있다. 제1 시프트 레지스터(SHIFT_11)는 시프트 신호(SHIFT1_O)를 출력한 뒤, 각 비트들을 시프트하여 이진 데이터 값인 '0001'을 저장하므로, 제1 시프트 레지스터(SHIFT_11)의 시프트 신호(SHIFT1_O)는 1로 변경될 수 있다.
또한, T11에서, 제1 멀티플렉서(MUX1)는 데이터 라인(DQ)을 통해 트레이닝 데이터(0E)를 수신할 수 있다. T11에서, 제1 시프트 레지스터 제어부(421-1)는 상승 에지에 따라 제1 멀티플렉서(MUX1)로 제1 시프트 레지스터(SHIFT_11)의 시프트 신호(SHIFT1_O)를 제공할 수 있다. 이때, 제1 시프트 레지스터(SHIFT_11)는 이진 데이터 값인 '0001'을 저장하므로, 제1 시프트 레지스터(SHIFT_11)의 시프트 신호(SHIFT1_O)는 1일 수 있다. 제1 멀티플렉서(MUX1)는 시프트 신호(SHIFT1_O)에 대응되는 저장 레지스터(REG_14)로 트레이닝 데이터(0E)를 출력할 수 있다. 저장 레지스터(REG_14)는 트레이닝 데이터(0E)를 저장할 수 있다. 제1 시프트 레지스터(SHIFT_11)는 시프트 신호(SHIFT1_O)를 출력한 뒤, 각 비트들을 시프트하여 이진 데이터 값인 '0000'을 저장하므로, 제1 시프트 레지스터(SHIFT_11)의 시프트 신호(SHIFT1_O)는 0으로 변경될 수 있다.
일 실시 예에서, 제1 시프트 레지스터 제어부(421-1)는 복수의 제1 시프트 레지스터들(SHIFT_11~SHIFT_1M) 중 현재 제어되는 제1 시프트 레지스터에 저장된 비트들이 미리 설정된 값을 나타내는 경우, 다른 제1 시프트 레지스터를 제어할 수 있다. 예를 들어, 제1 시프트 레지스터 제어부(421-1)는 현재 제어되는 제1 시프트 레지스터에 저장된 비트들이 0을 나타내는 경우, 다른 제1 시프트 레지스터를 제어할 수 있다. 즉, 하나의 제1 시프트 레지스터는 4개의 저장 레지스터를 제어할 수 있다. 다만, 하나의 제1 시프트 레지스터가 제어하는 저장 레지스터의 개수는 다양할 수 있다.
예를 들어, T11에서, 현재 제어되는 제1 시프트 레지스터(SHIFT_11)의 값이 0을 나타내므로, 제1 시프트 레지스터 제어부(421-1)는 다른 제1 시프트 레지스터(SHIFT_12)를 제어할 수 있다. 구체적으로, T11에서, 제1 시프트 레지스터 제어부(421-1)는 제1 시프트 레지스터(SHIFT_12)를 활성화하는 신호(SHIFT_12_en)를 생성할 수 있다. 일 실시 예에서, 제1 시프트 레지스터(SHIFT_12)는 4개의 저장 레지스터들(REG_15~REG18)을 제어할 수 있다. 이후, 다음 상승 에지인 T13에서부터, 제1 시프트 레지스터(SHIFT_12)는 상승 에지마다 저장 레지스터들(REG_15~REG18)을 제어할 수 있다.
이와 같이, 제1 시프트 레지스터 제어부(421-1)는 복수의 제1 시프트 레지스터들(SHIFT_11~ SHIFT_1M)을 순차적으로 활성화할 수 있다. 또한, 순차적으로 활성화된 복수의 제1 시프트 레지스터들(SHIFT_11~ SHIFT_1M)은 각각 대응하는 저장 레지스터들(REG_11~REG_1N)을 제어할 수 있다.
한편, 상술한 예에서 설명된 제1 시프트 레지스터(SHIFT_11) 및 저장 레지스터들(REG_11~REG14)의 동작은 나머지 제1 시프트 레지스터(SHIFT_12~ SHIFT_1M) 및 저장 레지스터들(REG_15~REG1N)에도 동일하게 적용될 수 있다.
제2 시프트 레지스터 제어부(421-2)는 제1 데이터 스트로브 신호(DQS)의 하강 에지(falling edge)에 응답하여 시프트 신호(SHIFT2_O)를 출력하는 복수의 제2 시프트 레지스터들(SHIFT_21~SHIFT_2M)을 제어할 수 있다. 예를 들어, 제2 시프트 레지스터들(SHIFT_21~SHIFT_2M)은 시프트 신호(SHIFT2_O)를 출력한 뒤, 저장된 비트들을 순차적으로 시프트할 수 있다. 일 실시 예에서, 시프트 신호(SHIFT2_O)은 제2 시프트 레지스터들(SHIFT_21~SHIFT_2M)에 저장된 값을 나타낼 수 있다. 제2 시프트 레지스터들(SHIFT_21~SHIFT_2M)은 4비트 크기의 레지스터일 수 있으나, 반드시 이에 한정되는 것은 아니다.
복수의 저장 레지스터들(REG_21~REG_2N)은 각각 복수의 제2 시프트 레지스터들(SHIFT_21~SHIFT_2M)로부터 출력되는 시프트 신호들 중 대응되는 시프트 신호(SHIFT2_O)에 응답하여 트레이닝 데이터를 저장할 수 있다.
제2 멀티플렉서(MUX2)는 복수의 저장 레지스터들(REG_21~REG_2N) 중 시프트 신호(SHIFT2_O)에 대응되는 저장 레지스터에 트레이닝 데이터를 출력할 수 있다. 예를 들어, 제2 멀티플렉서(MUX2)는 데이터 라인(DQ)을 통해 수신한 트레이닝 데이터를 시프트 신호(SHIFT2_O)에 따라 복수의 저장 레지스터들(REG_21~REG_2N) 중 어느 하나로 출력할 수 있다.
예를 들어, T4에서 저장 레지스터(REG_2)에 미리 설정된 크기를 갖는 트레이닝 데이터들(01, 03, 05, 07)이 저장된 뒤, 제2 시프트 레지스터 제어부(421-2)는 제2 시프트 레지스터(SHIFT_21)를 활성화하기 위한 신호(SHIFT_21_en)를 생성할 수 있다. T6에서, 제2 멀티플렉서(MUX2)는 데이터 라인(DQ)을 통해 트레이닝 데이터(09)를 수신할 수 있다. T6에서, 제2 시프트 레지스터 제어부(421-2)는 하강 에지에 따라 제2 멀티플렉서(MUX2)로 제2 시프트 레지스터(SHIFT_21)의 시프트 신호(SHIFT2_O)를 제공할 수 있다. 이때, 제2 시프트 레지스터(SHIFT_21)는 이진 데이터 값인 '1000'을 저장하므로, 제2 시프트 레지스터(SHIFT_21)의 시프트 신호(SHIFT2_O)는 8일 수 있다. 제2 멀티플렉서(MUX2)는 시프트 신호(SHIFT2_O)에 대응되는 저장 레지스터(REG_21)로 트레이닝 데이터(09)를 출력할 수 있다. 저장 레지스터(REG_21)는 트레이닝 데이터(09)를 저장할 수 있다. 제2 시프트 레지스터(SHIFT_21)는 시프트 신호(SHIFT2_O)를 출력한 뒤, 각 비트들을 시프트하여 이진 데이터 값인 '0100'을 저장하므로, 제2 시프트 레지스터(SHIFT_21)의 시프트 신호(SHIFT1_O)는 4로 변경될 수 있다.
또한, T8에서, 제2 멀티플렉서(MUX2)는 데이터 라인(DQ)을 통해 트레이닝 데이터(0B)를 수신할 수 있다. T8에서, 제2 시프트 레지스터 제어부(421-2)는 하강 에지에 따라 제2 멀티플렉서(MUX2)로 제2 시프트 레지스터(SHIFT_21)의 시프트 신호(SHIFT2_O)를 제공할 수 있다. 이때, 제2 시프트 레지스터(SHIFT_21)는 이진 데이터 값인 '0100'을 저장하므로, 제2 시프트 레지스터(SHIFT_21)의 시프트 신호(SHIFT2_O)는 4일 수 있다. 제2 멀티플렉서(MUX2)는 시프트 신호(SHIFT2_O)에 대응되는 저장 레지스터(REG_22)로 트레이닝 데이터(0B)를 출력할 수 있다. 저장 레지스터(REG_22)는 트레이닝 데이터(0B)를 저장할 수 있다. 제2 시프트 레지스터(SHIFT_21)는 시프트 신호(SHIFT2_O)를 출력한 뒤, 각 비트들을 시프트하여 이진 데이터 값인 '0010'을 저장하므로, 제2 시프트 레지스터(SHIFT_21)의 시프트 신호(SHIFT2_O)는 2로 변경될 수 있다.
또한, T10에서, 제2 멀티플렉서(MUX2)는 데이터 라인(DQ)을 통해 트레이닝 데이터(0D)를 수신할 수 있다. T10에서, 제2 시프트 레지스터 제어부(421-2)는 하강 에지에 따라 제2 멀티플렉서(MUX2)로 제2 시프트 레지스터(SHIFT_21)의 시프트 신호(SHIFT2_O)를 제공할 수 있다. 이때, 제2 시프트 레지스터(SHIFT_21)는 이진 데이터 값인 '0010'을 저장하므로, 제2 시프트 레지스터(SHIFT_21)의 시프트 신호(SHIFT2_O)는 2일 수 있다. 제2 멀티플렉서(MUX2)는 시프트 신호(SHIFT2_O)에 대응되는 저장 레지스터(REG_23)로 트레이닝 데이터(0D)를 출력할 수 있다. 저장 레지스터(REG_23)는 트레이닝 데이터(0D)를 저장할 수 있다. 제2 시프트 레지스터(SHIFT_21)는 시프트 신호(SHIFT2_O)를 출력한 뒤, 각 비트들을 시프트하여 이진 데이터 값인 '0001'을 저장하므로, 제2 시프트 레지스터(SHIFT_21)의 시프트 신호(SHIFT2_O)는 1로 변경될 수 있다.
또한, T12에서, 제2 멀티플렉서(MUX2)는 데이터 라인(DQ)을 통해 트레이닝 데이터(0F)를 수신할 수 있다. T12에서, 제2 시프트 레지스터 제어부(421-2)는 하강 에지에 따라 제2 멀티플렉서(MUX2)로 제2 시프트 레지스터(SHIFT_21)의 시프트 신호(SHIFT2_O)를 제공할 수 있다. 이때, 제2 시프트 레지스터(SHIFT_21)는 이진 데이터 값인 '0001'을 저장하므로, 제2 시프트 레지스터(SHIFT_21)의 시프트 신호(SHIFT2_O)는 1일 수 있다. 제2 멀티플렉서(MUX2)는 시프트 신호(SHIFT2_O)에 대응되는 저장 레지스터(REG_24)로 트레이닝 데이터(0F)를 출력할 수 있다. 저장 레지스터(REG_24)는 트레이닝 데이터(0F)를 저장할 수 있다. 제2 시프트 레지스터(SHIFT_21)는 시프트 신호(SHIFT2_O)를 출력한 뒤, 각 비트들을 시프트하여 이진 데이터 값인 '0000'을 저장하므로, 제2 시프트 레지스터(SHIFT_21)의 시프트 신호(SHIFT2_O)는 0으로 변경될 수 있다.
일 실시 예에서, 제2 시프트 레지스터 제어부(421-2)는 복수의 제2 시프트 레지스터들(SHIFT_21~SHIFT_2M) 중 현재 제어되는 제2 시프트 레지스터에 저장된 비트들이 미리 설정된 값을 나타내는 경우, 다른 제2 시프트 레지스터를 제어할 수 있다. 예를 들어, 제2 시프트 레지스터 제어부(421-2)는 현재 제어되는 제2 시프트 레지스터에 저장된 비트들이 0을 나타내는 경우, 다른 제2 시프트 레지스터를 제어할 수 있다. 즉, 하나의 제2 시프트 레지스터는 4개의 저장 레지스터를 제어할 수 있다. 다만, 하나의 제2 시프트 레지스터가 제어하는 저장 레지스터의 개수는 다양할 수 있다.
예를 들어, T12에서, 현재 제어되는 제2 시프트 레지스터(SHIFT_21)의 값이 0을 나타내므로, 제2 시프트 레지스터 제어부(421-2)는 다른 제2 시프트 레지스터(SHIFT_22)를 제어할 수 있다. 구체적으로, T12에서, 제2 시프트 레지스터 제어부(421-2)는 제2 시프트 레지스터(SHIFT_22)를 활성화하는 신호(SHIFT_22_en)를 생성할 수 있다. 일 실시 예에서, 제2 시프트 레지스터(SHIFT_22)는 4개의 저장 레지스터들(REG_25~REG28)을 제어할 수 있다. 이후, 다음 하강 에지에서부터, 제2 시프트 레지스터(SHIFT_22)는 하강 에지마다 저장 레지스터들(REG_25~REG28)을 제어할 수 있다.
이와 같이, 제2 시프트 레지스터 제어부(421-2)는 복수의 제2 시프트 레지스터들(SHIFT_21~ SHIFT_2M)을 순차적으로 활성화할 수 있다. 또한, 순차적으로 활성화된 복수의 제2 시프트 레지스터들(SHIFT_21~ SHIFT_2M)은 각각 대응하는 저장 레지스터들(REG_21~REG_2N)을 제어할 수 있다.
한편, 상술한 예에서 설명된 제2 시프트 레지스터(SHIFT_21) 및 저장 레지스터들(REG_21~REG24)의 동작은 나머지 제2 시프트 레지스터(SHIFT_22~ SHIFT_2M) 및 저장 레지스터들(REG_25~REG2N)에도 동일하게 적용될 수 있다.
일 실시 예에서, 복수의 저장 레지스터들(REG_1, REg_2, REG_11~REG_1N, REG_21~REG_2N)은 각각 메모리 컨트롤러(200)로부터 제공된 리드 인에이블 신호 및 제2 데이터 스트로브 신호에 응답하여 저장된 트레이닝 데이터들(REG_1_0, REG_2_0, REG_11_0~REG_1N_0, REG_21_0~REG_2N_0)을 출력할 수 있다.
도 7은 본 발명의 일 실시 예에 따른 제2 데이터 입출력부를 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시 예에 따른 제2 데이터 입출력부의 동작을 설명하기 위한 타이밍도이다.
도 7 및 도 8을 참조하면, 제2 데이터 입출력부(422)는 제3 시프트 레지스터 제어부(422-1), 제4 시프트 레지스터 제어부(422-2), 복수의 디멀티플렉서들(DEMUX1~DEMUX5), 복수의 멀티플렉서들(MUX3~MUX4) 및 복수의 저장 레지스터들(REG_31, REG_32, REG_41, REG_42)을 포함할 수 있다.
제3 시프트 레지스터 제어부(422-1)는 메모리 컨트롤러(200)로부터 제공된 리드 인에이블 신호(RE_N) 및 제2 데이터 스트로브 신호(DQS)의 상승 에지에 응답하여 시프트 신호(SHIFT3_O)를 출력하는 복수의 제3 시프트 레지스터들(SHIFT_31, SHIFT_32)을 제어할 수 있다. 예를 들어, 제3 시프트 레지스터들(SHIFT_31, SHIFT_32)은 시프트 신호(SHIFT3_O)를 출력한 뒤, 저장된 비트들을 순차적으로 시프트할 수 있다. 일 실시 예에서, 시프트 신호(SHIFT3_O)은 제3 시프트 레지스터들(SHIFT_31, SHIFT_32)에 저장된 값을 나타낼 수 있다. 제3 시프트 레지스터들(SHIFT_31, SHIFT_32)은 4비트 크기의 레지스터일 수 있으나, 반드시 이에 한정되는 것은 아니다.
저장 레지스터들(REG_31, REG_32)은 각각 제1 데이터 입출력부(421)로부터 출력된 출력 데이터를 저장할 수 있다. 이때, 출력 데이터는 제1 데이터 입출력부(421)에 저장되어 있다가 출력되는 트레이닝 데이터일 수 있다. 예를 들어, 제1 디멀티플렉서(DEMUX1)는 제3 시프트 레지스터 제어부(422-1)의 제어에 따라 출력 데이터(REG_1_O, REG_11_O~REG_1N_O)를 제공할 수 있다. 구체적으로, 제3 시프트 레지스터 제어부(422-1)는 출력 데이터들(REG_1_O, REG_11_O~REG_1N_O) 중 어느 하나를 출력하도록 하기 위한 제어 신호(CTRLA)를 제1 디멀티플렉서(DEMUX1)로 제공할 수 있다. 예를 들어, 제1 디멀티플렉서(DEMUX1)는 제어 신호(CTRLA)에 따라 출력 데이터(REG_1_O)를 제3 멀티플렉서(MUX3)로 제공할 수 있다. 다른 예로, 제1 디멀티플렉서(DEMUX1)는 제어 신호(CTRLA)에 따라 출력 데이터들(REG_11_O~REG_1N_O) 중 일부를 합하여 미리 설정된 크기의 데이터를 제3 멀티플렉서(MUX3)로 제공할 수 있다. 이때, 미리 설정된 크기는 32비트일 수 있으나, 반드시 이에 한정되는 것은 아니다.
또한, 제3 멀티플렉서(MUX3)는 제3 시프트 레지스터 제어부(422-1)의 제어에 따라 복수의 저장 레지스터들(REG_31, REG_32) 중 선택된 저장 레지스터에 제1 디멀티플렉서(DEMUX1)로부터 제공된 출력 데이터를 제공할 수 있다. 구체적으로, 제3 시프트 레지스터 제어부(422-1)는 복수의 저장 레지스터들(REG_31, REG_32) 중 어느 하나로 데이터를 제공하도록 하기 위한 제어 신호(CTRLA)를 제3 멀티플렉서(MUX3)로 제공할 수 있다. 예를 들어, 제3 멀티플렉서(MUX3)는 제어 신호(CTRLA)에 따라 복수의 저장 레지스터들(REG_31, REG_32) 중 현재 '0' 값을 저장 중인 저장 레지스터로 데이터를 제공할 수 있다. 저장 레지스터들(REG_31, REG_32)은 제3 멀티플렉서(MUX3)로부터 수신한 출력 데이터를 저장할 수 있다. 저장 레지스터들(REG_31, REG_32)은 복수의 제3 시프트 레지스터들(SHIFT_31, SHIFT_32)로부터 출력되는 시프트 신호들 중 대응되는 시프트 신호에 응답하여 저장된 출력 데이터를 시프트하여 출력할 수 있다. 예를 들어, 제3 디멀티플렉서(DEMUX3)는 복수의 저장 레지스터들(REG_31, REG_32)로부터 출력되는 데이터들 중 복수의 제3 시프트 레지스터들(SHIFT_31, SHIFT_32)로부터 출력된 시프트 신호(SHIFT3_O)에 대응되는 데이터를 출력할 수 있다.
제4 시프트 레지스터 제어부(422-2)는 메모리 컨트롤러(200)로부터 제공된 리드 인에이블 신호(RE_N) 및 제2 데이터 스트로브 신호(DQS)의 하강 에지에 응답하여 시프트 신호(SHIFT4_O)를 출력하는 복수의 제4 시프트 레지스터들(SHIFT_41, SHIFT_42)을 제어할 수 있다. 예를 들어, 제4 시프트 레지스터들(SHIFT_41, SHIFT_42)은 시프트 신호(SHIFT4_O)를 출력한 뒤, 저장된 비트들을 순차적으로 시프트할 수 있다. 일 실시 예에서, 시프트 신호(SHIFT4_O)은 제4 시프트 레지스터들(SHIFT_41, SHIFT_42)에 저장된 값을 나타낼 수 있다. 제4 시프트 레지스터들(SHIFT_41, SHIFT_42)은 4비트 크기의 레지스터일 수 있으나, 반드시 이에 한정되는 것은 아니다.
저장 레지스터들(REG_41, REG_42)은 각각 제1 데이터 입출력부(421)로부터 출력된 출력 데이터를 저장할 수 있다. 이때, 출력 데이터는 제1 데이터 입출력부(421)에 저장되어 있다가 출력되는 트레이닝 데이터일 수 있다. 예를 들어, 제2 디멀티플렉서(DEMUX2)는 제4 시프트 레지스터 제어부(422-2)의 제어에 따라 출력 데이터(REG_2_O, REG_21_O~REG_2N_O)를 제공할 수 있다. 구체적으로, 제4 시프트 레지스터 제어부(422-2)는 출력 데이터들(REG_2_O, REG_21_O~REG_2N_O) 중 어느 하나를 출력하도록 하기 위한 제어 신호(CTRLB)를 제2 디멀티플렉서(DEMUX2)로 제공할 수 있다. 예를 들어, 제2 디멀티플렉서(DEMUX2)는 제어 신호(CTRLB)에 따라 출력 데이터(REG_2_O)를 제4 멀티플렉서(MUX4)로 제공할 수 있다. 다른 예로, 제2 디멀티플렉서(DEMUX2)는 제어 신호(CTRLB)에 따라 출력 데이터들(REG_21_O~REG_2N_O) 중 일부를 합하여 미리 설정된 크기의 데이터를 제4 멀티플렉서(MUX4)로 제공할 수 있다. 이때, 미리 설정된 크기는 32비트일 수 있으나, 반드시 이에 한정되는 것은 아니다.
또한, 제4 멀티플렉서(MUX4)는 제4 시프트 레지스터 제어부(422-2)의 제어에 따라 복수의 저장 레지스터들(REG_41, REG_42) 중 선택된 저장 레지스터에 제2 디멀티플렉서(DEMUX2)로부터 제공된 출력 데이터를 제공할 수 있다. 구체적으로, 제4 시프트 레지스터 제어부(422-2)는 복수의 저장 레지스터들(REG_41, REG_42) 중 어느 하나로 데이터를 제공하도록 하기 위한 제어 신호(CTRLB)를 제4 멀티플렉서(MUX4)로 제공할 수 있다. 예를 들어, 제4 멀티플렉서(MUX4)는 제어 신호(CTRLB)에 따라 복수의 저장 레지스터들(REG_41, REG_42) 중 현재 '0' 값을 저장 중인 저장 레지스터로 데이터를 제공할 수 있다. 저장 레지스터들(REG_41, REG_42)은 제4 멀티플렉서(MUX4)로부터 수신한 출력 데이터를 저장할 수 있다. 저장 레지스터들(REG_41, REG_42)은 복수의 제4 시프트 레지스터들(SHIFT_41, SHIFT_42)로부터 출력되는 시프트 신호들 중 대응되는 시프트 신호에 응답하여 저장된 출력 데이터를 시프트하여 출력할 수 있다. 예를 들어, 제4 디멀티플렉서(DEMUX4)는 복수의 저장 레지스터들(REG_41, REG_42)로부터 출력되는 데이터들 중 복수의 제4 시프트 레지스터들(SHIFT_41, SHIFT_42)로부터 출력된 시프트 신호(SHIFT4_O)에 대응되는 데이터를 출력할 수 있다.
일 실시 예에서, 제5 디멀티플렉서(DEMUX5)는 제2 데이터 스트로브 신호(DQS)의 상승 에지에 응답하여 제3 디멀티플렉서(DEMUX3)로부터 출력된 데이터를 출력하거나 제2 데이터 스트로브 신호(DQS)의 하강 에지에 응답하여 제4 디멀티플렉서(DEMUX4)로부터 출력된 데이터를 출력할 수 있다. 예를 들어, 제5 디멀티플렉서(DEMUX5)는 제3 디멀티플렉서(DEMUX3)로부터 시프트되어 출력된 데이터 및 제4 디멀티플렉서(DEMUX4)로부터 시프트되어 출력된 데이터 중 어느 하나를 출력할 수 있다. 제2 데이터 스트로브 신호(DQS)가 상승 에지인 경우, 제5 디멀티플렉서(DEMUX5)는 제3 디멀티플렉서(DEMUX3)로부터 시프트되어 출력된 데이터를 입출력 라인(DQ)을 통해 출력할 수 있다. 제2 데이터 스트로브 신호(DQS)가 하강 에지인 경우, 제5 디멀티플렉서(DEMUX5)는 제4 디멀티플렉서(DEMUX4)로부터 시프트되어 출력된 데이터를 입출력 라인(DQ)을 통해 출력할 수 있다. 일 실시 예에서, 시프트되어 출력된 데이터는 8bit 크기를 가질 수 있으나, 반드시 이에 한정되는 것은 아니다.
일 실시 예에서, 제3 시프트 레지스터 제어부(422-1)는 저장 레지스터(REG_31)에 저장 레지스터(REG_1)의 출력 데이터(REG_1_O)를 먼저 저장하도록 제1 디멀티플렉서(DEMUX1) 및 제3 멀티플렉서(MUX3)를 제어할 수 있다. 이에 따라, T1'에서, 저장 레지스터(REG_31)는 출력 데이터(REG_1_O)를 저장할 수 있다. 이때, 출력 데이터(REG_1_O)는 트레이닝 데이터들(06, 04, 02, 00)을 포함할 수 있다.
또한, 일 실시 예에서, 제4 시프트 레지스터 제어부(422-2)는 저장 레지스터(REG_41)에 저장 레지스터(REG_2)의 출력 데이터(REG_2_O)를 먼저 저장하도록 제2 디멀티플렉서(DEMUX2) 및 제4 멀티플렉서(MUX4)를 제어할 수 있다. 이에 따라, T2'에서, 저장 레지스터(REG_41)는 출력 데이터(REG_2_O)를 저장할 수 있다. 이때, 출력 데이터(REG_2_O)는 트레이닝 데이터들(07, 05, 03, 01)을 포함할 수 있다.
T1'에서 리드 인에이블 신호(RE_N)가 토글된 뒤, T2'에서 제2 데이터 스트로브 신호(DQS)가 상승 에지가 될 수 있다. T2'에서, 저장 레지스터(REG_31)는 저장된 데이터들(06, 04, 02, 00) 중 시프트 신호(SHIFT3_O)에 대응되는 데이터(00)를 시프트하여 출력할 수 있다. 이때, 제3 시프트 레지스터(SHIFT_31)는 이진 데이터 값인 '1000'을 저장하므로, 제3 시프트 레지스터(SHIFT_31)의 시프트 신호(SHIFT3_O)는 8일 수 있다. 상승 에지이므로, 제5 디멀티플렉서(DEMUX5)는 입출력 라인을 통해 데이터(00)를 출력할 수 있다. 제3 시프트 레지스터(SHIFT_31)는 시프트 신호(SHIFT3_O)를 출력한 뒤, 각 비트들을 시프트하여 이진 데이터 값인 '0100'을 저장하므로, 제3 시프트 레지스터(SHIFT_31)의 시프트 신호(SHIFT3_O)는 4로 변경될 수 있다.
또한, T3'에서 리드 인에이블 신호(RE_N)가 토글된 뒤, T4'에서 제2 데이터 스트로브 신호(DQS)가 상승 에지가 될 수 있다. T4'에서, 저장 레지스터(REG_31)는 저장된 데이터들(06, 04, 02) 중 시프트 신호(SHIFT3_O)에 대응되는 데이터(02)를 시프트하여 출력할 수 있다. 이때, 제3 시프트 레지스터(SHIFT_31)는 이진 데이터 값인 '0100'을 저장하므로, 제3 시프트 레지스터(SHIFT_31)의 시프트 신호(SHIFT3_O)는 4일 수 있다. 상승 에지이므로, 제5 디멀티플렉서(DEMUX5)는 입출력 라인을 통해 데이터(02)를 출력할 수 있다. 제3 시프트 레지스터(SHIFT_31)는 시프트 신호(SHIFT3_O)를 출력한 뒤, 각 비트들을 시프트하여 이진 데이터 값인 '0010'을 저장하므로, 제3 시프트 레지스터(SHIFT_31)의 시프트 신호(SHIFT3_O)는 2로 변경될 수 있다.
또한, T5'에서 리드 인에이블 신호(RE_N)가 토글된 뒤, T6'에서 제2 데이터 스트로브 신호(DQS)가 상승 에지가 될 수 있다. T6'에서, 저장 레지스터(REG_31)는 저장된 데이터들(06, 04) 중 시프트 신호(SHIFT3_O)에 대응되는 데이터(04)를 시프트하여 출력할 수 있다. 이때, 제3 시프트 레지스터(SHIFT_31)는 이진 데이터 값인 '0010'을 저장하므로, 제3 시프트 레지스터(SHIFT_31)의 시프트 신호(SHIFT3_O)는 2일 수 있다. 상승 에지이므로, 제5 디멀티플렉서(DEMUX5)는 입출력 라인을 통해 데이터(04)를 출력할 수 있다. 제3 시프트 레지스터(SHIFT_31)는 시프트 신호(SHIFT3_O)를 출력한 뒤, 각 비트들을 시프트하여 이진 데이터 값인 '0001'을 저장하므로, 제3 시프트 레지스터(SHIFT_31)의 시프트 신호(SHIFT3_O)는 1로 변경될 수 있다.
또한, T7'에서 리드 인에이블 신호(RE_N)가 토글된 뒤, T8'에서 제2 데이터 스트로브 신호(DQS)가 상승 에지가 될 수 있다. T8'에서, 저장 레지스터(REG_31)는 시프트 신호(SHIFT3_O)에 대응되는 저장된 데이터(06)를 시프트하여 출력할 수 있다. 이때, 제3 시프트 레지스터(SHIFT_31)는 이진 데이터 값인 '0001'을 저장하므로, 제3 시프트 레지스터(SHIFT_31)의 시프트 신호(SHIFT3_O)는 1일 수 있다. 상승 에지이므로, 제5 디멀티플렉서(DEMUX5)는 입출력 라인을 통해 데이터(06)를 출력할 수 있다. 또한, 제3 시프트 레지스터 제어부(422-1)는 제3 시프트 인에이블 신호(SHIFT_3X_en)를 로우 레벨에서 하이 레벨로 전이할 수 있다. 이 경우, 제3 시프트 레지스터(SHIFT_31)는 초기화되어 이진 데이터 값인 '1000'을 저장할 수 있다. 또한, 제3 시프트 레지스터 제어부(422-1)는 제3 시프트 레지스터(SHIFT_32)를 제어할 수 있다. 이후, 저장 레지스터(REG_31)는 다른 저장 레지스터(REG_32)에서 첫번째 데이터가 출력된 뒤, T11'에서 제1 데이터 입출력부(421)에서 출력된 출력 데이터들(16, 14, 12, 10)을 저장할 수 있다.
저장 레지스터(REG_32)는 다른 저장 레지스터(REG_31)에서 첫번째 데이터가 출력된 뒤, T3'에서 제1 데이터 입출력부(421)에서 출력된 출력 데이터들을 저장할 수 있다. 이때, 저장 레지스터(REG_32)는 미리 설정된 크기를 갖는 출력 데이터를 저장할 수 있다. 예를 들어, 저장 레지스터(REG_32)는 제1 데이터 입출력부(421)에서 출력된 트레이닝 데이터들(0E, 0C, 0A, 08)을 저장할 수 있다. 저장 레지스터(REG_32)는 제3 시프트 레지스터(SHIFT_32)의 시프트 신호(SHIFT3_O)에 따라 저장된 데이터를 시프트하여 출력할 수 있다.
이와 같이, 제3 시프트 레지스터 제어부(422-1)는 제3 시프트 레지스터들(SHIFT_31, SHIFT_32) 및 저장 레지스터들(REG_31, REG_32)을 번갈아 제어하여 입출력 라인(DQ)을 통해 데이터를 출력할 수 있다.
또한, T2'에서 리드 인에이블 신호(RE_N)가 토글된 뒤, T3'에서 제2 데이터 스트로브 신호(DQS)가 하강 에지가 될 수 있다. T3'에서, 저장 레지스터(REG_41)는 저장된 데이터들(07, 05, 03, 01) 중 시프트 신호(SHIFT4_O)에 대응되는 데이터(01)를 시프트하여 출력할 수 있다. 이때, 제4 시프트 레지스터(SHIFT_41)는 이진 데이터 값인 '1000'을 저장하므로, 제4 시프트 레지스터(SHIFT_41)의 시프트 신호(SHIFT4_O)는 8일 수 있다. 하강 에지이므로, 제5 디멀티플렉서(DEMUX5)는 입출력 라인을 통해 데이터(01)를 출력할 수 있다. 제4 시프트 레지스터(SHIFT_41)는 시프트 신호(SHIFT4_O)를 출력한 뒤, 각 비트들을 시프트하여 이진 데이터 값인 '0100'을 저장하므로, 제4 시프트 레지스터(SHIFT_41)의 시프트 신호(SHIFT4_O)는 4로 변경될 수 있다.
또한, T4'에서 리드 인에이블 신호(RE_N)가 토글된 뒤, T5'에서 제2 데이터 스트로브 신호(DQS)가 하강 에지가 될 수 있다. T5'에서, 저장 레지스터(REG_41)는 저장된 데이터들(07, 05, 03) 중 시프트 신호(SHIFT4_O)에 대응되는 데이터(03)를 시프트하여 출력할 수 있다. 이때, 제4 시프트 레지스터(SHIFT_41)는 이진 데이터 값인 '0100'을 저장하므로, 제4 시프트 레지스터(SHIFT_41)의 시프트 신호(SHIFT4_O)는 4일 수 있다. 하강 에지이므로, 제5 디멀티플렉서(DEMUX5)는 입출력 라인을 통해 데이터(03)를 출력할 수 있다. 제4 시프트 레지스터(SHIFT_41)는 시프트 신호(SHIFT4_O)를 출력한 뒤, 각 비트들을 시프트하여 이진 데이터 값인 '0010'을 저장하므로, 제4 시프트 레지스터(SHIFT_41)의 시프트 신호(SHIFT4_O)는 2로 변경될 수 있다.
또한, T6'에서 리드 인에이블 신호(RE_N)가 토글된 뒤, T7'에서 제2 데이터 스트로브 신호(DQS)가 하강 에지가 될 수 있다. T7'에서, 저장 레지스터(REG_41)는 저장된 데이터들(07, 05) 중 시프트 신호(SHIFT4_O)에 대응되는 데이터(05)를 시프트하여 출력할 수 있다. 이때, 제4 시프트 레지스터(SHIFT_41)는 이진 데이터 값인 '0010'을 저장하므로, 제4 시프트 레지스터(SHIFT_41)의 시프트 신호(SHIFT4_O)는 2일 수 있다. 하강 에지이므로, 제5 디멀티플렉서(DEMUX5)는 입출력 라인을 통해 데이터(05)를 출력할 수 있다. 제4 시프트 레지스터(SHIFT_41)는 시프트 신호(SHIFT4_O)를 출력한 뒤, 각 비트들을 시프트하여 이진 데이터 값인 '0001'을 저장하므로, 제4 시프트 레지스터(SHIFT_41)의 시프트 신호(SHIFT4_O)는 1로 변경될 수 있다.
또한, T8'에서 리드 인에이블 신호(RE_N)가 토글된 뒤, T9'에서 제2 데이터 스트로브 신호(DQS)가 하강 에지가 될 수 있다. T9'에서, 저장 레지스터(REG_41)는 시프트 신호(SHIFT4_O)에 대응되는 저장된 데이터(07)를 시프트하여 출력할 수 있다. 이때, 제4 시프트 레지스터(SHIFT_41)는 이진 데이터 값인 '0001'을 저장하므로, 제4 시프트 레지스터(SHIFT_41)의 시프트 신호(SHIFT4_O)는 1일 수 있다. 하강 에지이므로, 제5 디멀티플렉서(DEMUX5)는 입출력 라인을 통해 데이터(07)를 출력할 수 있다. 또한, 제4 시프트 레지스터 제어부(422-2)는 제4 시프트 인에이블 신호(SHIFT_4X_en)를 로우 레벨에서 하이 레벨로 전이할 수 있다. 이 경우, 제4 시프트 레지스터(SHIFT_41)는 초기화되어 이진 데이터 값인 '1000'을 저장할 수 있다. 또한, 제4 시프트 레지스터 제어부(422-2)는 제4 시프트 레지스터(SHIFT_42)를 제어할 수 있다. 이후, 저장 레지스터(REG_41)는 다른 저장 레지스터(REG_42)에서 첫번째 데이터가 출력된 뒤, T12'에서 제1 데이터 입출력부(421)에서 출력된 출력 데이터들(17, 15, 13, 11)을 저장할 수 있다.
저장 레지스터(REG_42)는 다른 저장 레지스터(REG_41)에서 첫번째 데이터가 출력된 뒤, T4'에서 제1 데이터 입출력부(421)에서 출력된 출력 데이터들을 저장할 수 있다. 이때, 저장 레지스터(REG_42)는 미리 설정된 크기를 갖는 출력 데이터를 저장할 수 있다. 예를 들어, 저장 레지스터(REG_42)는 제1 데이터 입출력부(421)에서 출력된 트레이닝 데이터들(0F, 0D, 0B, 09)을 저장할 수 있다. 저장 레지스터(REG_42)는 제4 시프트 레지스터(SHIFT_42)의 시프트 신호(SHIFT4_O)에 따라 저장된 데이터를 시프트하여 출력할 수 있다.
이와 같이, 제4 시프트 레지스터 제어부(422-2)는 제4 시프트 레지스터들(SHIFT_41, SHIFT_42) 및 저장 레지스터들(REG_41, REG_42)을 번갈아 제어하여 입출력 라인(DQ)을 통해 데이터를 출력할 수 있다.
도 9는 본 발명의 일 실시 예에 따른 스토리지 장치의 동작 방법을 설명하기 위한 도면이다.
도 9에 도시된 방법은 예를 들어, 도 1 내지 도 8을 참조하여 설명된 스토리지 장치(50)에 의해 수행될 수 있다.
단계 S901에서, 스토리지 장치(50)는 특정 커맨드 및 트레이닝 데이터를 수신할 수 있다.
단계 S903에서, 스토리지 장치(50)는 특정 커맨드에 응답하여 제1 데이터 스트로브 신호에 따라 제1 시프트 신호를 출력할 수 있다.
단계 S905에서, 스토리지 장치(50)는 제1 시프트 신호를 기초로 트레이닝 데이터를 저장할 수 있다.
이때, 스토리지 장치(50)는 복수의 저장 레지스터들 중 제1 시프트 신호에 대응되는 저장 레지스터에 트레이닝 데이터를 저장할 수 있다.
단계 S907에서, 스토리지 장치(50)는 리드 인에이블 신호 및 제2 데이터 스트로브 신호에 따라 제2 시프트 신호를 출력할 수 있다.
또한, 스토리지 장치(50)는 리드 인에이블 신호 및 제2 데이터 스트로브 신호에 따라 트레이닝 데이터를 미리 설정된 크기로 저장할 수 있다.
단계 S909에서, 스토리지 장치(50)는 제2 시프트 신호를 기초로 저장된 트레이닝 데이터를 출력할 수 있다.
이때, 스토리지 장치(50)는 제2 시프트 신호에 응답하여 미리 설정된 크기로 저장된 트레이닝 데이터를 시프트하여 출력할 수 있다.
단계 S911에서, 스토리지 장치(50)는 트레이닝 데이터 및 시프트하여 출력된 데이터를 비교하여 지연 시간을 설정할 수 있다.
단계 S913에서, 스토리지 장치(50)는 설정된 지연 시간을 기초로 노멀 동작에 대응되는 쓰기 동작 및 읽기 동작을 수행할 수 있다.
도 10은 본 발명의 다른 실시 예에 따른 스토리지 장치를 설명하기 위한 도면이다.
도 10을 참조하면, 저장 장치(1000)는 복수의 메모리 장치들(1100) 및 메모리 컨트롤러(1200)를 포함한다. 각 메모리 장치(1100)는 메모리 유닛(1110) 및 인터페이스 칩(1120)을 포함할 수 있다. 각 메모리 장치(1100)는 도 1 내지 도 19를 참조하여 설명된 메모리 장치(100)와 동일한 구조를 갖고, 동일한 방법으로 동작할 수 있다. 메모리 유닛(1110)은 복수의 메모리 칩들로 구성될 수 있다. 인터페이스 칩(1120)은 복수의 메모리 칩들 및 메모리 컨트롤러(1200) 사이에서 리타이밍을 수행할 수 있다.
메모리 장치들(1100)은 복수의 채널들(CH1~CHN)을 통해 메모리 컨트롤러(1200)와 통신할 수 있다. 서로 다른 채널들(CH1~CHN)에 연결된 메모리 장치들(1100)은 서로 독립적으로 메모리 컨트롤러(1200)와 통신할 수 있다. 각 채널(CH1~CHN)에서. 메모리 컨트롤러(1200)는 공통 채널을 통해 메모리 장치들(1100)과 데이터, 커맨드 및 어드레스를 통신할 수 있다. 각 채널(CH1~CHN)에서, 메모리 컨트롤러(1200)는 공통 채널을 통해 메모리 장치들(1100)과 제어 신호를 교환할 수 있다. 제어 신호는 커맨드 래치 인에이블 신호, 어드레스 래치 인에이블 신호, 읽기 인에이블 신호, 쓰기 인에이블 신호, 쓰기 방지 신호를 포함할 수 있다.
각 채널(CH1~CHN)에서, 메모리 컨트롤러(1200)는 서로 다른 채널들을 통해 메모리 장치들(1100)과 칩 인에이블 신호와 레디 및 비지 신호(RB)를 통신할 수 있다. 각 채널(CH1~CHN)에서, 메모리 컨트롤러(1200)는 칩 인에이블 신호를 제어함으로써, 메모리 장치들(1100) 및 각 메모리 장치(1100) 내의 메모리 유닛들(1110)을 개별적으로 선택할 수 있다. 또한, 각 채널(CH1~CHN)에서, 메모리 컨트롤러(1200)는 레디 및 비지 신호(RB)에 기반하여, 메모리 장치들(1100) 및 각 메모리 장치(1100) 내의 메모리 유닛들(1110)이 통신 가능한 상태인지 식별할 수 있다.
도 11은 도 1의 메모리 컨트롤러를 설명하기 위한 도면이다.
도 1 및 도 11을 참조하면, 메모리 컨트롤러(200)는 프로세서(220), RAM(230), 에러 정정 회로(240), ROM(260), 호스트 인터페이스(270), 및 플래시 인터페이스(280)를 포함할 수 있다.
프로세서(220)는 메모리 컨트롤러(200)의 제반 동작을 제어할 수 있다. RAM(230)은 메모리 컨트롤러(200)의 버퍼 메모리, 캐시 메모리, 동작 메모리 등으로 사용될 수 있다.
에러 정정 회로(240)는 에러 정정을 수행할 수 있다. 에러 정정 회로(240)는 플래시 인터페이스(280)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 플래시 인터페이스(280)를 통해 메모리 장치로 전달될 수 있다. 에러 정정 회로(240)는 메모리 장치로부터 플래시 인터페이스(280)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정 회로(240)는 플래시 인터페이스(280)의 구성 요소로서 플래시 인터페이스(280)에 포함될 수 있다.
ROM(260)은 메모리 컨트롤러(200)가 동작하는데 요구되는 다양한 정보들을 펌웨어 형태로 저장할 수 있다.
메모리 컨트롤러(200)는 호스트 인터페이스(270)를 통해 외부 장치(예를 들어, 호스트(300), 애플리케이션 프로세서 등)와 통신할 수 있다.
메모리 컨트롤러(200)는 플래시 인터페이스(280)를 통해 메모리 장치(100)와 통신할 수 있다. 메모리 컨트롤러(200)는 플래시 인터페이스(280)를 통해 커맨드, 어드레스, 및 제어 신호 등을 메모리 장치(100)로 전송할 수 있고, 데이터를 수신할 수 있다. 예시적으로, 플래시 인터페이스(280)는 낸드 인터페이스(NAND Interface)를 포함할 수 있다.
도 12는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 같은 워드 라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.
행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLm)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변 회로(120)는 로우 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124) 및 입출력 회로(125)를 포함할 수 있다.
로우 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 일반 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
로우 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 로우 디코더(121)는 제어 로직(130)으로부터 로우 어드레스(RADD)를 수신한다.
로우 디코더(121)는 로우 어드레스(RADD)를 디코딩하도록 구성된다. 로우 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 로우 디코더(121)는 디코딩된 어드레스에 따라 전압 생성부(122)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
예를 들어, 프로그램 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다. 리드 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
실시 예에서, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 로우 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(121)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다. 전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다.
예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 로우 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직(130)의 제어에 응답하여 동작한다. 구체적으로 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 페이지 데이터를 읽는다.
리드 동작 시, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 페이지의 메모리 셀들로부터 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 입출력 회로(125)로 출력한다.
소거 동작 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제 1 내지 제 m 비트 라인들(BL1~BLm)을 플로팅(floating) 시킬 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
일 실시 예에서, 입출력 회로(125)는 메모리 컨트롤러(200)로부터 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)를 입력받거나, 메모리 컨트롤러(200)로 데이터(DATA)를 출력할 수 있다.
센싱 회로(126)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로들(120)을 제어할 수 있다. 또한, 제어 로직(130)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 13은 도 12의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 13을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 14 및 도 15를 참조하여 더 상세히 설명된다.
도 14는 도 13의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 14를 참조하면 메모리 블록(BLKa)은 복수의 메모리 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 메모리 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 메모리 셀 스트링들이 배열된다. 도 14에서, 열 방향(즉 +Y 방향)으로 2개의 메모리 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 메모리 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 메모리 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 메모리 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 메모리 셀 스트링에 제공될 수 있다.
각 메모리 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 메모리 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 메모리 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 메모리 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 메모리 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 메모리 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 메모리 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 메모리 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 메모리 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 메모리 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 메모리 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 메모리 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 메모리 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 메모리 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제 1 열의 메모리 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 메모리 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 메모리 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 메모리 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 메모리 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 메모리 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 메모리 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 메모리 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 메모리 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 메모리 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 메모리 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 15는 도 13의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 15를 참조하면 메모리 블록(BLKb)은 복수의 메모리 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 메모리 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 메모리 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 메모리 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 메모리 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 메모리 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 메모리 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 메모리 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 메모리 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 메모리 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 메모리 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 메모리 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 메모리 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 메모리 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 15의 메모리 블록(BLKb)은 도 14의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 메모리 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 메모리 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 메모리 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 메모리 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 16은 본 발명의 일 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 16을 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다. 메모리 장치(2200)는 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin Transfer Torque-Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 17은 본 발명의 일 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 17을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호를 주고 받고, 전원 커넥터(3002)를 통해 전원을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 18은 본 발명의 일 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 18을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 스토리지 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 스토리지 장치
100: 메모리 장치
101: 메모리 유닛
102: 인터페이스 칩
200: 메모리 컨트롤러
300: 호스트

Claims (20)

  1. 메모리 장치; 및
    상기 메모리 장치를 제어하고, 트레이닝 동작에 대응되는 특정 커맨드를 상기 메모리 장치로 제공하는 메모리 컨트롤러;를 포함하고,
    상기 메모리 장치는,
    메모리 유닛; 및
    상기 특정 커맨드에 응답하여 상기 트레이닝 동작을 수행하되, 상기 메모리 컨트롤러로부터 제공된 제1 데이터 스트로브 신호에 따라 제1 시프트 신호를 출력하고, 상기 제1 시프트 신호를 기초로 상기 메모리 컨트롤러로부터 제공된 트레이닝 데이터를 저장하는 인터페이스 칩;을 포함하는 스토리지 장치.
  2. 제1 항에 있어서, 상기 인터페이스 칩은,
    상기 메모리 컨트롤러로부터 제공된 커맨드를 감지하고, 상기 특정 커맨드를 감지하는 경우, 상기 트레이닝 동작을 수행하도록 트레이닝 동작 제어 신호를 출력하는 커맨드 디코더; 및
    상기 트레이닝 동작 제어 신호에 따라 상기 트레이닝 동작에 대응되는 쓰기 동작 및 읽기 동작을 제어하는 트레이닝 동작 제어부;를 포함하는 스토리지 장치.
  3. 제2 항에 있어서, 상기 커맨드 디코더는,
    상기 특정 커맨드에 응답하여 상기 특정 커맨드 및 상기 트레이닝 데이터가 상기 메모리 유닛으로 전송되지 않도록 블로킹하는 스토리지 장치.
  4. 제2 항에 있어서, 상기 트레이닝 동작 제어부는,
    상기 제1 데이터 스트로브 신호에 따라 상기 제1 시프트 신호를 출력하고, 상기 제1 시프트 신호에 대응되는 저장 레지스터에 상기 트레이닝 데이터를 저장하는 제1 데이터 입출력부를 포함하는 스토리지 장치.
  5. 제4 항에 있어서, 상기 제1 데이터 입출력부는,
    상기 제1 데이터 스트로브 신호의 상승 에지(rising edge)에 응답하여 상기 제1 시프트 신호를 출력하는 복수의 제1 시프트 레지스터들을 제어하는 제1 시프트 레지스터 제어부;
    상기 제1 데이터 스트로브 신호의 하강 에지(falling edge)에 응답하여 상기 제1 시프트 신호를 출력하는 복수의 제2 시프트 레지스터들을 제어하는 제2 시프트 레지스터 제어부;
    각각 상기 복수의 제1 시프트 레지스터들로부터 출력되는 제1 시프트 신호들 중 대응되는 제1 시프트 신호에 응답하여 상기 트레이닝 데이터를 저장하는 복수의 제1 저장 레지스터들; 및
    각각 상기 복수의 제2 시프트 레지스터들로부터 출력되는 제1 시프트 신호들 중 대응되는 제1 시프트 신호에 응답하여 상기 트레이닝 데이터를 저장하는 복수의 제2 저장 레지스터들;을 포함하는 스토리지 장치.
  6. 제5 항에 있어서, 상기 복수의 제1 시프트 레지스터들 및 상기 복수의 제2 시프트 레지스터들 각각은,
    상기 제1 시프트 신호를 출력한 뒤, 저장된 비트들을 순차적으로 시프트하는 스토리지 장치.
  7. 제6 항에 있어서, 상기 제1 시프트 레지스터 제어부는,
    상기 복수의 제1 시프트 레지스터들 중 현재 제어되는 제1 시프트 레지스터에 저장된 비트들이 미리 설정된 값을 나타내는 경우, 다른 제1 시프트 레지스터를 제어하고,
    상기 제2 시프트 레지스터 제어부는,
    상기 복수의 제2 시프트 레지스터들 중 현재 제어되는 제2 시프트 레지스터에 저장된 비트들이 미리 설정된 값을 나타내는 경우, 다른 제2 시프트 레지스터를 제어하는 스토리지 장치.
  8. 제5 항에 있어서, 상기 제1 데이터 입출력부는,
    상기 복수의 제1 저장 레지스터들 중 상기 제1 시프트 신호에 대응되는 제1 저장 레지스터에 상기 트레이닝 데이터를 출력하는 제1 멀티플렉서; 및
    상기 복수의 제2 저장 레지스터들 중 상기 제2 시프트 신호에 대응되는 제2 저장 레지스터에 상기 트레이닝 데이터를 출력하는 제2 멀티플렉서;를 더 포함하는 스토리지 장치.
  9. 제5 항에 있어서, 상기 제1 데이터 입출력부는,
    상기 제1 데이터 스트로브 신호의 상기 상승 에지에 응답하여 미리 설정된 크기를 갖는 트레이닝 데이터를 저장하는 제3 저장 레지스터; 및
    상기 제1 데이터 스트로브 신호의 상기 하강 에지에 응답하여 상기 미리 설정된 크기를 갖는 트레이닝 데이터를 저장하는 제4 저장 레지스터;를 더 포함하는 스토리지 장치.
  10. 제4 항에 있어서, 상기 트레이닝 동작 제어부는,
    상기 제1 데이터 입출력부로부터 미리 설정된 크기를 갖는 출력 데이터를 수신하여 저장하고, 상기 메모리 컨트롤러로부터 제공된 리드 인에이블 신호 및 제2 데이터 스트로브 신호에 따라 제2 시프트 신호를 출력하고, 상기 제2 시프트 신호에 응답하여 상기 저장된 출력 데이터를 시프트하여 출력하는 제2 데이터 입출력부를 더 포함하는 스토리지 장치.
  11. 제10 항에 있어서, 상기 제2 데이터 입출력부는,
    상기 리드 인에이블 신호 및 상기 제2 데이터 스트로브 신호의 상승 에지에 응답하여 상기 제2 시프트 신호를 출력하는 복수의 제3 시프트 레지스터들을 제어하는 제3 시프트 레지스터 제어부;
    상기 리드 인에이블 신호 및 상기 제2 데이터 스트로브 신호의 하강 에지에 응답하여 상기 제2 시프트 신호를 출력하는 복수의 제4 시프트 레지스터들을 제어하는 제4 시프트 레지스터 제어부;
    각각 상기 출력 데이터를 저장하고, 상기 복수의 제3 시프트 레지스터들로부터 출력되는 제2 시프트 신호들 중 대응되는 제2 시프트 신호에 응답하여 상기 저장된 출력 데이터를 시프트하여 출력하는 복수의 제3 저장 레지스터들; 및
    각각 상기 출력 데이터를 저장하고, 상기 복수의 제4 시프트 레지스터들로부터 출력되는 제2 시프트 신호들 중 대응되는 제2 시프트 신호에 응답하여 상기 저장된 출력 데이터를 시프트하여 출력하는 복수의 제4 저장 레지스터들;을 포함하는 스토리지 장치.
  12. 제11 항에 있어서, 상기 복수의 제3 시프트 레지스터들 및 상기 복수의 제4 시프트 레지스터들 각각은,
    상기 제2 시프트 신호를 출력한 뒤, 저장된 비트들을 순차적으로 시프트하는 스토리지 장치.
  13. 제11 항에 있어서, 상기 제2 데이터 입출력부는,
    상기 제3 시프트 레지스터 제어부의 제어에 따라 상기 출력 데이터를 제공하는 제1 디멀티플렉서;
    상기 제3 시프트 레지스터 제어부의 제어에 따라 상기 복수의 제3 저장 레지스터들 중 선택된 제3 저장 레지스터에 상기 제1 디멀티플렉서로부터 제공된 상기 출력 데이터를 제공하는 제3 멀티플렉서;
    상기 제4 시프트 레지스터 제어부의 제어에 따라 상기 출력 데이터를 제공하는 제2 디멀티플렉서; 및
    상기 제4 시프트 레지스터 제어부의 제어에 따라 상기 복수의 제4 저장 레지스터들 중 선택된 제4 저장 레지스터에 상기 제2 디멀티플렉서로부터 제공된 상기 출력 데이터를 제공하는 제4 멀티플렉서;를 더 포함하는 스토리지 장치.
  14. 제11 항에 있어서, 상기 제2 데이터 입출력부는,
    상기 복수의 제3 저장 레지스터들로부터 출력되는 데이터들 중 상기 복수의 제3 시프트 레지스터들로부터 출력된 제2 시프트 신호에 대응되는 데이터를 출력하는 제3 디멀티플렉서;
    상기 복수의 제4 저장 레지스터들로부터 출력되는 데이터들 중 상기 복수의 제4 시프트 레지스터들로부터 출력된 제2 시프트 신호에 대응되는 데이터를 출력하는 제4 디멀티플렉서; 및
    상기 제2 데이터 스트로브 신호의 상승 에지에 응답하여 상기 제3 디멀티플렉서로부터 출력된 데이터를 출력하거나 상기 제2 데이터 스트로브 신호의 하강 에지에 응답하여 상기 제4 디멀티플렉서로부터 출력된 데이터를 출력하는 제5 디멀티플렉서;를 더 포함하는 스토리지 장치.
  15. 제10 항에 있어서, 상기 트레이닝 동작 제어부는,
    상기 트레이닝 데이터 및 상기 시프트하여 출력된 데이터를 비교하여 지연 시간을 설정하고, 상기 설정된 지연 시간을 기초로 노멀 동작에 대응되는 쓰기 동작 및 읽기 동작을 수행하는 스토리지 장치.
  16. 특정 커맨드 및 트레이닝 데이터를 수신하는 단계;
    상기 특정 커맨드에 응답하여 제1 데이터 스트로브 신호에 따라 제1 시프트 신호를 출력하는 단계;
    상기 제1 시프트 신호를 기초로 상기 트레이닝 데이터를 저장하는 단계;
    리드 인에이블 신호 및 제2 데이터 스트로브 신호에 따라 제2 시프트 신호를 출력하는 단계; 및
    상기 제2 시프트 신호를 기초로 상기 저장된 트레이닝 데이터를 출력하는 단계;를 포함하는 스토리지 장치의 동작 방법.
  17. 제16 항에 있어서, 상기 트레이닝 데이터를 저장하는 단계는,
    복수의 저장 레지스터들 중 상기 제1 시프트 신호에 대응되는 저장 레지스터에 상기 트레이닝 데이터를 저장하는 스토리지 장치의 동작 방법.
  18. 제16 항에 있어서,
    상기 리드 인에이블 신호 및 상기 제2 데이터 스트로브 신호에 따라 상기 트레이닝 데이터를 미리 설정된 크기로 저장하는 단계를 더 포함하는 스토리지 장치의 동작 방법.
  19. 제18 항에 있어서, 상기 트레이닝 데이터를 출력하는 단계는,
    상기 제2 시프트 신호에 응답하여 상기 미리 설정된 크기로 저장된 상기 트레이닝 데이터를 시프트하여 출력하는 스토리지 장치의 동작 방법.
  20. 제19 항에 있어서,
    상기 트레이닝 데이터 및 상기 시프트하여 출력된 데이터를 비교하여 지연 시간을 설정하는 단계; 및
    상기 설정된 지연 시간을 기초로 노멀 동작에 대응되는 쓰기 동작 및 읽기 동작을 수행하는 단계;를 더 포함하는 스토리지 장치의 동작 방법.
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