KR102084553B1 - 메모리 시스템 - Google Patents

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Abstract

본 발명에 따른 메모리 시스템은, 비휘발성 메모리 패키지 및 상기 비휘발성 메모리 패키지를 제어하는 메모리 제어기를 포함하고, 상기 비휘발성 메모리 패키지는, 복수의 내부 데이터 채널들 각각에 연결된 비휘발성 메모리 장치들; 및 상기 메모리 제어기와 데이터 채널을 통하여 데이터 신호들이 입출력될 때, 상기 데이터 채널과 상기 복수의 내부 데이터 채널들 중 어느 하나를 연결하는 입출력 버퍼 회로를 포함한다.

Description

메모리 시스템{MEMORY SYSTEM}
본 발명은 메모리 시스템에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 나누어진다. 비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 메모리에 저장되는 데이터는 메모리 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 비휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 및 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램, 마이크로 코드, 및 사용자 데이터의 저장을 위해서 이용된다
본 발명의 목적은 고속이면서도 신호의 왜곡이 적은 신규한 메모리 시스템을 제공하는데 있다.
본 발명의 실시 예에 따른 메모리 시스템은, 비휘발성 메모리 패키지 및 상기 비휘발성 메모리 패키지를 제어하는 메모리 제어기를 포함하고, 상기 비휘발성 메모리 패키지는, 복수의 내부 데이터 채널들 각각에 연결된 비휘발성 메모리 장치들; 및 상기 메모리 제어기와 데이터 채널을 통하여 데이터 신호들이 입출력될 때, 상기 데이터 채널과 상기 복수의 내부 데이터 채널들 중 어느 하나를 연결하는 입출력 버퍼 회로를 포함한다.
실시 예에 있어서, 상기 비휘발성 메모리 장치들은 서로 스택되어 구성된다.
실시 예에 있어서, 상기 입출력 버퍼 회로와 상기 비휘발성 메모리 장치들은 와이어 본딩을 통하여 직접 연결된다.
실시 예에 있어서, 상기 입출력 버퍼 회로와 상기 비휘발성 메모리 장치들은 인쇄회로기판들을 통하여 연결되고, 상기 인쇄회로기판들 각각에 상기 비휘발성 메모리 장치들 중 적어도 하나가 형성되고, 상기 인쇄회로기판들은 사이드-바이-사이드 구조로 배치된다.
실시 예에 있어서, 상기 비휘발성 메모리 패키지와 상기 메모리 제어기는 인쇄회로기판 위에 형성되는 하나의 칩으로 존재한다.
실시 예에 있어서, 상기 비휘발성 메모리 패키지와 상기 메모리 제어기는 서로 분리된 칩으로 존재한다.
실시 예에 있어서, 상기 메모리 제어기는 인쇄회로기판 위에 형성된다.
실시 예에 있어서, 상기 입출력 버퍼 회로는, 상기 비휘발성 메모리 패키지의 온도를 측정하고, 상기 측정된 온도에 대한 온도 정보를 상기 메모리 제어기로 전송하는 온도 측정 유닛을 더 포함한다.
실시 예에 있어서, 상기 입출력 버퍼 회로는 프로그램 동작을 위한 제 1 입출력부를 더 포함하고, 상기 제 1 입출력부는, 상기 메모리 제어기로부터 제 1 데이터 신호들을 입력 받는 제 1 수신기들; 상기 제 1 수신기들로부터 출력되는 상기 제 1 데이터 신호들을 데이터 스트로브 신호에 응답하여 샘플링함으로써 제 1 내부 데이터 신호들을 출력하는 제 1 샘플러; 상기 제 1 데이터 스트로브 신호를 지연 동기시킴으로써 제 1 내부 데이터 스트로브 신호를 발생하는 제 1 지연동기회로; 상기 메모리 제어기로부터 입력된 적어도 하나의 제 1 제어 신호를 근거로 하여 상기 데이터 채널을 상기 복수의 내부 데이터 채널들 중 어느 하나로 연결하는 제 1 디-멀티플렉서들; 및 상기 제 1 샘플러로부터 출력되는 상기 제 1 내부 데이터 신호들을 상기 제 1 디-멀티플렉서들을 통하여 입력받고, 상기 입력된 제 1 내부 데이터 신호들을 상기 연결된 내부 데이터 채널로 출력하는 제 1 출력 드라이버들을 포함하고, 상기 연결된 내부 데이터 채널로 상기 제 1 내부 데이터 신호들이 출력될 때, 상기 제 1 내부 데이터 스트로브 신호도 동시에 출력된다.
실시 예에 있어서, 상기 입출력 버퍼 회로는 읽기 동작을 위한 제 2 입출력부를 더 포함하고, 상기 제 2 입출력부는, 상기 복수의 내부 데이터 채널들 중 어느 하나에 연결된 비휘발성 메모리 장치들로부터 출력되는 제 2 내부 데이터 신호들 입력 받는 제 2 수신기들; 상기 메모리 제어기로부터 입력된 적어도 하나의 제 2 제어 신호를 근거로 하여 상기 데이터 채널을 상기 연결된 내부 데이터 채널에 연결하는 제 2 디-멀티플렉서들; 상기 연결된 내부 데이터 채널에 비휘발성 메모리 장치들로부터 출력되는 제 2 내부 데이터 스트로브 신호를 지연 동기시킴으로써 제 2 데이터 스트로브 신호를 발생하는 제 2 지연동기회로; 상기 제 2 수신기들로부터 출력된 상기 제 2 내부 데이터 신호들을 상기 제 2 디-멀티플렉서들을 통하여 입력 받고, 상기 입력된 제 2 내부 데이터 신호들을 상기 제 2 데이터 스트로브 신호에 응답하여 샘플링함으로써 제 2 데이터 신호들을 발생하는 제 2 샘플러; 및 상기 제 2 샘플러로부터 출력되는 상기 제 2 데이터 신호들을 상기 데이터 채널로 출력하는 제 2 출력 드라이버들을 포함하고, 상기 데이터 채널로 상기 제 2 데이터 신호들이 출력될 때, 상기 제 2 데이터 스트로브 신호도 동시에 출력된다.
실시 예에 있어서, 상기 입출력 버퍼 회로는, 프로그램 동작 혹은 읽기 동작시 상기 메모리 제어기로부터 전송되는 클록에 응답하여 데이터 신호들을 샘플링하고, 상기 샘플링된 데이터 신호들을 입출력한다.
실시 예에 있어서, 상기 복수의 내부 데이터 채널들은 제 1 내부 데이터 채널과 제 2 내부 데이터 채널로 구성된다.
실시 예에 있어서, 상기 입출력 버퍼 회로는, 프로그램 동작 혹은 읽기 동작 중에 선택 신호들에 응답하여 상기 데이터 채널을 상기 제 1 내부 데이터 채널 혹은 상기 제 2 내부 데이터 채널 중 어느 하나에 연결하고, 입출력되는 데이터 신호들 및 데이터 스트로브 신호를 보상하는 리-타이밍 회로; 및 상기 메모리 제어기로부터 제어 신호들 입력 받고, 상기 입력된 제어 신호들을 이용하여 상기 선택 신호들을 발생하는 상태 결정 논리 회로를 더 포함한다.
실시 예에 있어서, 상기 입출력 버퍼 회로는, 상기 메모리 제어기로부터 읽기 활성화 신호를 입력 받는 읽기 활성화 패드; 및 상기 읽기 활성화 패드에 적어도 하나의 출력 드라이버를 통하여 연결되는 제 1 내부 읽기 활성화 패드 및 제 2 내부 읽기 활성화 패드를 포함하고, 상기 제 1 내부 읽기 활성화 패드는 상기 제 1 내부 데이터 채널에 대응하는 비휘발성 메모리 장치들에 연결되고, 상기 제 2 내부 읽기 활성화 패드는 상기 제 2 내부 데이터 채널에 대응하는 비휘발성 메모리 장치들에 연결된다.
본 발명의 다른 실시 예에 따른 메모리 시스템은, 비휘발성 메모리 패키지; 및 상기 비휘발성 메모리 패키지와 복수의 채널들을 통하여 연결되고, 상기 비휘발성 메모리 패키지를 제어하는 메모리 제어기를 포함하고, 상기 비휘발성 메모리 패키지는, 상기 복수의 채널들 각각에 대응하는 제 1 내부 데이터 채널과 상기 제 2 내부 데이터 채널; 상기 제 1 내부 데이터 채널에 연결된 제 1 비휘발성 메모리 장치들; 상기 제 2 내부 데이터 채널에 연결된 제 2 비휘발성 메모리 장치들; 및 상기 메모리 제어기와 상기 복수의 채널들 중 어느 하나를 통하여 데이터 신호들이 입출력할 때, 상기 데이터 신호들이 입출력하기 위한 상기 제 1 및 제 2 내부 데이터 채널들 중 어느 하나를 선택하는 입출력 버퍼 회로를 포함한다.
본 발명에 따른 메모리 시스템은 쓰기 및 읽기 동작시 하나의 데이터 채널과 복수의 내부 데이터 채널들 중 어느 하나를 연결하는 입출력 버퍼 회로를 구비함으로써, 비휘발성 메모리 장치들을 바라보는 캐패시턴스를 줄일 수 있다. 그 결과로써, 동작 속도가 빨라지고 데이터 용량이 증가되더라도 본 발명의 실시 에에 따른 메모리 시스템은 데이터 신호들의 왜곡 현상을 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 예시적으로 보여주는 도면이다.
도 2는 본 발명의 실시 예에 따른 스택형 구조의 비휘발성 메모리 패키지를 예시적으로 보여주는 도면이다.
도 3은 본 발명의 실시 예에 따른 프로그램 동작시 입출력 버퍼 회로의 제 1 입출력부를 예시적으로 보여주는 도면이다.
도 4는 본 발명의 실시 예에 따른 읽기 동작시 입출력 버퍼 회로의 제 2 입출력부를 예시적으로 보여주는 도면이다.
도 5는 비휘발성 메모리 장치가 낸드 플래시 메모리일 때 입출력 버퍼 회로(110)를 예시적으로 보여주는 블록도이다.
도 6은 본 발명의 다른 실시 예에 따른 메모리 시스템을 예시적으로 보여주는 도면이다.
도 7은 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다.
도 8은 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다.
도 9는 사이드-바이-사이드(side-by-side) 구조의 비휘발성 메모리 패키지(500)를 예시적으로 보여주는 도면이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 예시적으로 보여주는 도면이다. 도 1을 참조하면, 메모리 시스템(10)은 비휘발성 메모리 패키지(100) 및 비휘발성 메모리 패키지(100)를 제어하는 메모리 제어기(200)를 포함한다.
비휘발성 메모리 패키지(100)는 입출력 버퍼 회로(110) 및 복수의 비휘발성 메모리 장치들(NVM0 ~ NVM7, 120)을 포함한다.
입출력 버퍼 회로(110)는 메모리 제어기(200)와 데이터 채널(11)을 통하여 데이터 신호들(DQ[n:0], n은 2 이상의 정수)이 입력될 때, 제 1 및 제 2 내부 데이터 채널들(121, 122) 중 어느 하나를 연결할 것이다. 다른 말로, 입출력 버퍼 회로(110)는 메모리 제어기(200)로부터 제어 신호들 입력 받고, 입력된 제어 신호들 비휘발성 메모리 장치들(120)에 전송하고, 입력된 제어 신호들에 대응하는 데이터 신호들을 비휘발성 메모리 장치들(120)와 입출력한다.
실시 예에 있어서, 제어 신호들 중 일부는 비휘발성 메모리 장치들(120)이 공유하는 신호들이다. 예를 들어, 비휘발성 메모리 장치들(120) 각각이 낸드 플래시 메모리라고 가정할 때, 커맨드 래치 인에이블 신호(command latch enable; CLE), 어드레스 래치 인에이블 신호(address latch enable; ALE), 라이트 인에이블 신호(write enable; WEB)는 비휘발성 메모리 장치들(120)에 의해 공유될 수 있다.
실시 예에 있어서, 제어 신호들 중 일부는 비휘발성 메모리 장치들(120)이 공유하지 않는 신호들이다. 예를 들어, 비휘발성 메모리 장치들(120) 각각이 낸드 플래시 메모리라고 가정할 때, 칩 인에이블 신호(chip enable; CE)는 비휘발성 메모리 장치들(120) 각각에 전송될 것이다.
실시 예에 있어서, 쓰기 동작시 데이터 신호들(DQ[n:0])은 입출력 버퍼 회로(110)를 통하여 제 1 내부 데이터 신호들(DQ1[n:0]) 및 제 2 내부 데이터 신호들(DQ2[n:0]) 중 어느 하나로 출력될 것이다. 여기서 제 1 내부 데이터 신호들(DQ1[n:0])은 제 1 내부 데이터 채널(121)에 연결된 제 1 비휘발성 메모리 장치들(NVM0 ~ NVM3)에 전송되고, 제 2 내부 데이터 신호들(DQ1[n:0])은 제 2 내부 데이터 채널(122)에 연결된 제 2 비휘발성 메모리 장치들(NVM4 ~ NVM7)에 전송될 것이다.
실시 예에 있어서, 읽기 동작시 제 1 비휘발성 메모리 장치들(NVM0 ~ NVM3)로부터 읽혀진 제 1 내부 데이터 신호들(DQ1[n:0]) 및 제 2 비휘발성 메모리 장치들(NVM4 ~ NVM7)로부터 읽혀진 제 2 내부 데이터 신호들(DQ2[n:0]) 중 어느 하나는 입출력 버퍼 회로(110)를 통하여 데이터 신호들(DQ[n:0]로 출력될 것이다.
실시 예에 있어서, 데이터 패드들(111)을 통하여 데이터 신호들(DQ[n:0])이 입출력되고, 제 1 내부 데이터 채널(121)과 연결된 제 1 내부 데이터 패드들(113)을 통하여 제 1 내부 데이터 신호들(DQ1[n:0])이 입출력되고, 제 2 내부 데이터 채널(122)과 연결된 제 2 내부 데이터 패드들(114)을 통하여 제 2 내부 데이터 신호들(DQ2[n:0])이 입출력될 것이다.
또한, 입출력 버퍼 회로(110)는 온도를 측정하기 위한 온도 측정 유닛(TMU, 112)을 포함한다. 온도 측정 유닛(112)으로부터 측정된 온도 정보는 메모리 시스템(10)의 온도 제어를 위하여 메모리 제어기(220)에 전달될 것이다.
비휘발성 메모리 장치들(120) 각각은 쓰기 동작시 데이터를 저장하고, 읽기 동작시 데이터를 출력할 것이다. 비휘발성 메모리 장치들(120) 각각은 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(vertical NAND; 'VNAND'), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다.
비휘발성 메모리 장치들(120)은 제 1 내부 데이터 채널(121)에 연결된 제 1 비휘발성 메모리 장치들(NVM0 ~ NVM3), 제 2 내부 데이터 채널(122)에 연결된 제 2 휘발성 메모리 장치들(NVM3 ~ NVM7)을 포함한다.
도 1에서 내부 데이터 채널들(121, 122)의 개수는 2개이다. 하지만 본 발명이 여기에 제한되지 않을 것이다. 본 발명의 내부 데이터 채널들의 개수는 적어도 3개 이상일 수 있다. 또한, 도 1에서 내부 데이터 채널들(121, 122) 각각에 4개의 비휘발성 메모리 장치들이 연결되는데 본 발명이 여기에 제한되지 않을 것이다. 본 발명의 내부 데이터 채널들(121, 122) 각각에 적어도 2개의 비휘발성 메모리 장치들이 연결될 수 있다.
메모리 제어기(200)는 비휘발성 메모리 패키지(100)의 전반적인 동작을 제어한다. 메모리 제어기(200)는 온도 측정 유닛(112)으로부터 전송된 온도 정보를 이용하여, 비휘발성 메모리 장치들(120)의 성능을 제어할 것이다. 메모리 제어기(200)는 온도 정보를 이용하여 써멀 쓰로틀링(thermal throttling) 기능을 수행할 수 있다. 예를 들어, 온도 정보가 기준값 이상을 지시할 때, 메모리 제어기(200)는 발열이 작아지도록 메모리 제어기 혹은 비휘발성 메모리 장치들(120)의 동작을 제어할 것이다.
일반적인 메모리 시스템은 하나의 데이터 채널에 대응하는 하나의 내부 데이터 채널을 구비한다. 여기서 내부 데이터 채널에 복수의 비휘발성 메모리 장치들이 연결된다. 동작 속도가 빨라지고, 데이터 용량이 증가됨에 따라 비휘발성 메모리 장치들을 바라보는 캐패시턴스가 증가될 것이다. 이에 따라, 일반적인 메모리 시스템에서는 쓰기 및 읽기 동작시 데이터 신호들의 왜곡 현상이 심각해질 수 있다.
반면에, 본 발명의 실시 예에 따른 메모리 시스템(10)은 쓰기 및 읽기 동작시 하나의 데이터 채널과 복수의 내부 데이터 채널들(121, 122) 중 어느 하나를 연결하는 입출력 버퍼 회로(110)를 구비함으로써, 비휘발성 메모리 장치들을 바라보는 캐패시턴스를 줄일 수 있다. 그 결과로써, 동작 속도가 빨라지고 데이터 용량이 증가되더라도 본 발명의 실시 에에 따른 메모리 시스템(10)은 데이터 신호들의 왜곡 현상을 줄일 수 있다.
본 발명의 실시 예에 다른 비휘발성 메모리 패키지(100)는 비휘발성 메모리 장치들(120)이 스택되는(stacked) 구조로 구현될 수 있다.
도 2는 본 발명의 실시 예에 따른 스택형 구조의 비휘발성 메모리 패키지(100)를 예시적으로 보여주는 도면이다. 도 2를 참조하면, 비휘발성 메모리 패키지(100)는 입출력 버퍼 회로(110) 및 스택된 비휘발성 메모리 장치들(NVM0 ~ NVM7)를 포함한다.
입출력 버퍼 회로(110)는 메모리 제어기(200)와 입출력되는 데이터 신호들(DQ[n:0])를 입출력하는 데이터 패드들(111), 제 1 내부 데이터 신호들(DQ1[n:0])을 입출력하는 제 1 내부 데이터 패드들(113) 및 제 2 내부 데이터 신호들(DQ2[n:0])을 입출력하는 제 2 내부 데이터 패드들(114)을 포함한다. 여기서 제 1 내부 데이터 신호들(DQ1[n:0])은 제 1 비휘발성 메모리 장치들(NVM0 ~ NVM3)와 제 1 내부 데이터 채널(121)을 통하여 입출력되고, 제 2 내부 데이터 신호들(DQ2[n:0])은 제 2 비휘발성 메모리 장치들(NVM4 ~ NVM7)와 제 2 내부 데이터 채널(122)을 통하여 입출력될 것이다.
실시 예에 있어서, 데이터 채널(11), 제 1 내부 데이터 채널(121), 및 제 2 내부 데이터 채널(122) 각각은 와이어 본딩(wire bonding)으로 구현될 수 있다.
실시 예에 있어서, 입출력 버퍼 회로(110)가 형성된 층과 제 1 비휘발성 메모리 장치(NVM0)가 형성된 층은 동일 계층일 수 있다.
실시 예에 있어서, 메모리 제어기(200)는 도 2에 도시된 바와 같이 인쇄회로기판(printed circuit board; PCB, 201) 위에 형성될 수 있다. 또한, 인쇄회로기판(201) 위에 비휘발성 메모리 패키지(100)와 인터페이싱을 수행하기 위한 비휘발성 인터페이스 회로(202)가 구현될 수 있다.
도 2에서 입출력 버퍼 회로(110)와 스택된 비휘발성 메모리 장치들(NVM0 ~ NVM7)은 소정의 간격으로 이격된다. 그러나 본 발명의 구조가 여기에 제한되지 않을 것이다. 본 발명의 실시 예에 따른 비휘발성 메모리 패키지(100)는 출력 버퍼 회로(110)가 비휘발성 메모리 장치들(NVM0 ~ NVM7)에 스택되도록 구현될 수 있다.
도 2에서 비휘발성 메모리 장치들(NVM0 ~ NVM7)은 하나의 스택된 구조이지만, 본 발명이 여기에 제한되지 않을 것이다. 본 발명에 따른 비휘발성 메모리 장치들(NVM0 ~ NVM7)은 다양한 방법으로 스택될 수 있다.
도 3은 본 발명의 실시 예에 따른 프로그램 동작시 입출력 버퍼 회로(110)의 제 1 입출력부(130)를 예시적으로 보여주는 도면이다. 도 3을 참조하면, 제 1 입출력부(130)는 제 1 수신기들(131, 132), 제 1 샘플러(133), 제 1 지연 동기 회로(DLL, 134), 제 1 디멀티플렉서들(135,136) 및 제 1 출력 드라이브들(137~140)을 포함한다.
프로그램 동작시 데이터 신호들(DQ[n:0])의 입출력 과정은 다음과 같다. 패드들(111)을 통하여 입력된 데이터 신호들(DQ[n:0])은 제 1 수신기들(131)에 의해 수신되고, 수신된 데이터 신호들(DQ[n:0])은 제 1 샘플러(133)에 의하여 데이터 스트로브 신호(DQS)에 응답하여 샘플링될 것이다. 여기서 데이터 스트로브 신호(DQS)는 패드(115)에 의해 입력되고, 입력된 데이터 스트로브 신호(DQS)는 수신기(132)에 의해 수신된다. 제 1 지연 동기 회로(134)는 입력된 데이터 스트로브 신호(DQS)를 지연 동기시킴으로써, 내부 데이터 스트로브 신호(DQS1/DQS2)를 발생한다.
내부 데이터 스트로브 신호(DQS1/DQS2)를 발생하기 위하여 제 1 지연 동기 회로(134)를 대신하여 위상 동기 회로가 사용될 수 있다. 다른 실시 예에 있어서, 메모리 제어기(200, 도 1 참조)로부터 클록을 입력받을 경우에는 내부 데이터 스트로브 신호(DQS1/DQS2)를 발생하기 위한 제 1 지연 동기 회로(134)가 필요치 않을 수 있다. 내부 데이터 스트로브 신호(DQS1/DQS2)를 발생하기 위하여 메모리 제어기(200)로부터 입력된 클록이 이용될 수도 있다.
제 1 샘플러(133)로부터 출력된 데이터 신호들(DQ[n:0])은 디멀티플렉서(135)에 의하여 출력 드라이버들(137) 및 출력 드라이버들(138) 중 어느 하나로 출력된다. 여기서 디멀티플렉서(135)은 선택 신호(PH/PL)에 응답하여 데이터 신호들(DQ[n:0])을 제 1 및 제 2 내부 데이터 채널들(121, 122) 중 어느 하나로 전송할 지를 선택할 것이다. 여기서 선택 신호(PH/PL)는 칩 인에이블 신호들(CE) 등과 같은 적어도 하나의 제어 신호를 이용하여 발생될 수 있다.
출력 드라이버들(137)로부터 출력된 제 1 내부 데이터 신호들(DQ1[n:0])은 제 1 내부 패드들(113)을 통하여 제 1 내부 데이터 채널(121)에 전송될 것이다. 여기서 제 1 내부 데이터 채널(121)에 제 1 비휘발성 메모리들(NVM0 ~ NVM3)이 연결된다. 또한, 출력 드라이버들(138)로부터 출력된 제 2 내부 데이터 신호들(DQ2[n:0])은 제 1 내부 패드들(114)을 통하여 제 2 내부 데이터 채널(122)에 전송될 것이다. 여기서 제 2 내부 데이터 채널(122)에 제 2 비휘발성 메모리들(NVM4 ~ NVM7)이 연결된다.
또한, 선택 신호(SEL)에 응답하여 제 1 지연 동기 회로(134)로부터 출력된 내부 데이터 스트로브 신호(DQS1/DQS2)는 디멀티플렉서(136)에 의하여 제 3 출력 드라이버(139) 및 제 4 출력 드라이버(140) 중 어느 하나로 출력된다. 여기서 디멀티플렉서(136)는 선택 신호(PH/PL)에 응답하여 내부 데이터 스트로브 신호(DQS1/DQS2)의 신호 패스를 선택할 것이다. 출력 드라이버(139)로부터 출력된 제 1 내부 데이터 스트로브 신호들(DQS1)은 내부 패드(116)을 통하여 제 1 내부 데이터 채널(121)에 전송될 것이다. 또한, 출력 드라이버(140)로부터 출력된 제 2 내부 데이터 스트로브 신호들(DQS2)은 내부 패드(117)을 통하여 제 2 내부 데이터 채널(122)에 전송될 것이다.
본 발명의 실시 예에 따른 제 1 입출력부(130)는 데이터 신호들(DQ[n:0]) 및 데이터 스트로브 신호(DQS)를 입력 받고, 입력된 데이터 신호들(DQ[n:0]) 및 데이터 스트로브 신호(DQS)를 복원하고, 복원된 데이터 신호들(DQ[n:0]) 및 데이터 스트로브 신호(DQS)를 대응하는 내부 데이터 채널들(121/122)로 전송할 것이다.
도 4는 본 발명의 실시 예에 따른 읽기 동작시 입출력 버퍼 회로(110)의 제 2 입출력부(150)를 예시적으로 보여주는 도면이다. 도 4를 참조하면, 제 2 입출력부(150)는 제 2 수신기들(151~154), 제 2 디멀티플렉서들(155,156), 제 2 지연 동기 회로(157), 제 2 샘플러(158), 및 제 2 출력 드라이브들(159, 160))을 포함한다. 읽기 동작시 데이터 신호들(DQ[n:0])의 입출력 과정은, 도 3에 도시된 데이터 신호들(DQ[n:0])의 입출력 과정에 반대로 진행될 것이다.
한편, 도 3의 제 1 입출력부(130)의 제 1 지연 동기 회로(134)와 도 4의 제 2 입출력부(150)의 지연 동기 회로(157)는 동일할 수 있다. 이때, 지연 동기 회로(134/157)는 선택 신호(SEL)에 응답하여 프로그램 동작에 이용되거나 읽기 동작에 이용될 수 있다.
본 발명에 따른 비휘발성 메모리 장치는 낸드 플래시 메모리일 수 있다.
도 5는 비휘발성 메모리 장치가 낸드 플래시 메모리일 때 입출력 버퍼 회로(110)를 예시적으로 보여주는 블록도이다. 도 5를 참조하면, 입출력 버퍼 회로(110)는 상태 결정 논리회로(162) 및 리-타이밍 회로(164)를 포함한다.
상태 결정 논리회로(162)는 제어 신호들(CE[7:0], ALE/CLE, WEB, DQS/DQSB) 및 데이터 신호들(DQ[7:0])을 논리적으로 조합함으로써, 리-타이밍 회로(164)의 동작을 결정하는 선택 신호들(PH, PL, RH, RL, SEL)을 발생한다.
리-타이밍 회로(164)는 상태 결정 논리회로(162)로부터 출력되는 선택 신호들(PH, PL, RH, RL, SEL)에 응답하여 제 1 입출력부(도 3 참조, 130) 동작을 수행하거나, 제 2 입출력부(도 4 참조, 150) 동작을 수행할 것이다. 여기서 선택 신호들(PH, PL, RH, RL)은 도 3 및 도 4에 도시된 디멀티플렉서들(135, 136, 155, 156)에 입력될 것이다. 또한, 선택 신호(SEL)는 샘플러(133/158) 혹은 지연 동기 회로(134/157)에 입력될 것이다.
한편, 도 5에 도시된 바와 같이, 입출력 패드들(171 ~ 177, 181 ~ 187_2)의 연결 관계는 다음과 같다.
데이터 신호들(DQ[7:0])이 입출력되는 데이터 패드들(171)은 리-타이밍 회로(164)를 통하여 제 1 내부 데이터 패드들(181_1) 및 제 2 내부 데이터 패드들(181_2) 중 어느 하나로 연결될 것이다. 데이터 스트로브 신호들(DQS/DQSB)이 입출력되는 데이터 스트로브 패드들(172)은 리-타이밍 회로(164)를 통하여 제 1 내부 데이터 스트로브 패드들(182_1) 및 제 2 내부 데이터 스트로브 패드들(182_2) 중 어느 하나로 연결될 것이다.
칩 인에이블 신호들(CE[7:0])이 입력되는 칩 인에이블 패드들(173)은 상태 결정 논리 회로(162)를 통하여 내부 칩 인에이블 패드들(183)에 연결될 것이다. 어드레스 래치 인에이블 신호/커맨드 래치 인에이블 신호(ALE/CLE)가 입력되는 어드레스 래치 인에이블/커맨드 래치 인에이블 패드들(174)은 상태 결정 논리 회로(162)를 통하여 내부 어드레스 래치 인에이블/커맨드 래치 인에이블 패드들(184)에 연결될 것이다. 라이트 인에이블 신호(WEB)가 입력되는 라이트 인에이블 패드(175)는 상태 결정 논리 회로(162)를 통하여 내부 라이트 인에이블 패드(185)에 연결될 것이다.
알앤비 신호(RnB)가 출력되는 알앤비 패드(176)는 출력 드라이버들을 통하여 내부 알앤비 패드(186)에 연결된다. 리드 인에이블 신호들(RE/REB)이 입력되는 패드들(177)은 제 1 내부 리드 인에이블 패드들(187_1) 및 제 2 내부 리드 인에이블 패드들(187_2)에 분기됨으로써 연결될 것이다.
한편, 도 1에서 메모리 제어기(200)에서 바라보는 비휘발성 메모리 장치들은 2개의 그룹들(MVM0 ~ NVM3, NVM4 ~ NVM7) 중 어느 하나이다. 그러나 본 발명이 여기에 제한되지 않을 것이다. 본 발명은 메모리 제어기에서 바라보는 비휘발성 메모리 장치들은 3개의 그룹들 중 어느 하나로 구현될 수 있다.
도 6은 본 발명의 다른 실시 예에 따른 메모리 시스템(20)을 예시적으로 보여주는 도면이다. 도 6을 참조하면, 메모리 시스템(20)은 비휘발성 메모리 패키지(300) 및 그것을 제어하는 메모리 제어기(400)를 포함한다. 메모리 제어기(400)는 쓰기 동작 혹은 읽기 동작시 입출력 버퍼 회로(310)를 통하여 3개의 메모리 그룹들(NVM0 ~ NVM3, NVM4 ~ NVM7, NVM8 ~ NVM11) 중 어느 하나를 바라볼 것이다.
본 발명은 SSD(solid state drive)에 적용 가능하다.
도 7은 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다. 도 7을 참조하면, SSD(1000)는 비휘발성 메모리 패키지(1100) 및 SSD 제어기(1200)를 포함한다.
비휘발성 메모리 패키지(1100)는 복수의 채널들(CH1 ~ CHi, i는 2 이상의 정수)을 통하여 SSD 제어기(1200)에 연결될 것이다. 비휘발성 메모리 패키지(1100)는 입출력 버퍼칩(1110) 및 복수의 비휘발성 메모리 장치 그룹들(1120)을 포함한다. 입출력 버퍼칩(1110)은 도 1 내지 도 6에 도시된 입출력 버퍼 회로(110)와 동일한 구성 및 동작으로 구현될 수 있다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 호스트 인터페이스(1250) 및 비휘발성 인터페이스(1260)를 포함한다.
도 1 내지 도 7에서 메모리 제어기와 비휘발성 메모리 패키지는 각각 분리된 칩들로 존재한다. 그러나 본 발명이 반드시 여기에 제한되지 않을 것이다. 하나의 인쇄회로기판 위에 메모리 제어기 및 비휘발성 메모리들이 하나의 칩으로 구현될 수도 있다. 예를 들어, 본 발명은 eMMC(embedded multi-media card)에 적용가능하다.
도 8은 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다. 도 8를 참조하면, eMMC(200)는 비휘발성 메모리부(2100) 및 그것을 제어하는 제어기(2200)를 포함한다. 비휘발성 메모리부(2100)는 도 1에 도시된 비휘발성 메모리 패키지(100)와 동일한 구성 및 동작으로 구현될 것이다. 비휘발성 메모리부(2100)는 복수의 낸드 플래시 메모리 장치들 및 입출력 버퍼 회로(2110)를 포함한다. 제어기(2200)는 코어(2210), 호스트 인터페이스 회로(2250), 및 낸드 인터페이스 회로(2260)를 포함한다. 호스트 인터페이스 회로(2250)는 MMC 인터페이스로 구현될 수 있다.
eMMC(2000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받는다. 여기서, 제 1 전원 전압(Vcc: 3.3V)은 비휘발성 메모리부(2100) 및 낸드 인터페이스 회로(2260)에 제공되고, 제 2 전원 전압(Vccq: 1.8V/3.3V)은 제어기(2200)에 제공된다. 실시 예에 있어서, eMMC(2000)는 외부 고전압(VPPx)을 옵션적으로 제공받을 수 있다.
본 발명의 실시 예에 따른 eMMC(2000)는 대용량의 데이터를 저장하는 데 유리할 뿐 아니라, 고속으로 읽기/쓰기 동작을 수행할 수 있다. 따라서, 본 발명의 실시 예에 따른 eMMC(2000)는 소형 및 저전력이 요구되는 모바일 제품(예를 들어, 갤럭시S, 갤럭시노트, 갤럭시탭, 아이폰, 아이패드, 넥서스 등)에 응용 가능하다.
도 1 내지 도 8에서 입출력 버퍼 회로(혹은, 버퍼칩, 110)과 비휘발성 메모리 장치들(NVM0 ~ NVM7)은 직접적으로 연결되었다. 하지만 본 발명이 반드시 여기에 제한될 필요는 없다. 입출력 버퍼 회로와 비휘발성 메모리 장치들은 인쇄회로기판을 통하여 연결될 수도 있다.
도 9는 사이드-바이-사이드(side-by-side) 구조의 비휘발성 메모리 패키지(500)를 예시적으로 보여주는 도면이다. 도 9를 참조하면, 비휘발성 메모리 패키지(500)는 버퍼칩(510) 및 사이드-바이-사이드 구조로 구성된 낸드칩(520)을 포함한다. 버퍼칩(510)과 낸드칩(520)은 인쇄회로기판(521)을 통하여 연결될 수 있다. 본 발명의 실시 예에 따른 비휘발성 메모리 패키지(500)는 인쇄회로기판(521)를 통하여 버퍼칩(510)과 낸드칩(520)를 연결함으로써, 전력 등의 노이즈를 줄이고, 본딩의 안정성을 극대화시킬 수 있다.
한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.
10, 20: 메모리 시스템
100, 300: 비휘발성 메모리 패키지
110, 210: 입출력 버퍼 회로
120, 220: 비휘발성 메모리 장치들
DQ[n:0]: 데이터 신호들
DQ1[n:0]: 제 1 내부 데이터 신호들
DQ2[n:0]: 제 2 내부 데이터 신호들
130: 제 1 입출력부
150: 제 2 입출력부
162: 상태 결정 논리 회로
164: 리-타이밍 회로
112: 온도 측정 유닛

Claims (20)

  1. 비휘발성 메모리 패키지 및 상기 비휘발성 메모리 패키지를 제어하는 메모리 제어기를 포함하고, 그리고
    상기 비휘발성 메모리 패키지는,
    내부 데이터 채널들로 각각 연결된 비휘발성 메모리 장치들의 그룹들; 및
    상기 메모리 제어기와 데이터 채널을 통하여 제 1 데이터 신호들이 입출력될 때, 상기 데이터 채널과 상기 내부 데이터 채널들 중 하나를 연결하는 입출력 버퍼 회로를 포함하고, 그리고
    상기 입출력 버퍼 회로는 프로그램 동작을 위한 제 1 입출력부를 포함하고,
    상기 제 1 입출력부는:
    상기 메모리 제어기로부터 상기 제 1 데이터 신호들을 수신하는 제 1 수신기;
    제 1 데이터 스트로브 신호에 응답하여 상기 제 1 수신기로부터 상기 제 1 데이터 신호들을 샘플링하고 제 1 내부 데이터 신호들을 출력하는 제 1 샘플러;
    상기 제 1 데이터 스트로브 신호를 지연 동기시킴으로써 제 1 내부 데이터 스트로브 신호를 생성하는 제 1 지연동기회로;
    상기 메모리 제어기로부터 입력된 적어도 하나의 제 1 제어 신호에 기초하여 상기 데이터 채널을 상기 내부 데이터 채널들 중 하나로 연결하는 제 1 디-멀티플렉서; 및
    상기 제 1 디-멀티플렉서를 통하여 상기 제 1 샘플러로부터 출력되는 상기 제 1 내부 데이터 신호들을 수신하고, 상기 제 1 내부 데이터 신호들을 상기 데이터 채널에 연결된 상기 내부 데이터 채널들 중 상기 하나로 출력하는 제 1 출력 드라이버들을 포함하고, 그리고
    상기 제 1 내부 데이터 스트로브 신호 및 상기 제 1 내부 데이터 신호들은 상기 비휘발성 메모리 장치들의 상기 그룹들 중 하나로 출력되는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 비휘발성 메모리 장치들은 서로 스택되어 구성되는 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 입출력 버퍼 회로와 상기 비휘발성 메모리 장치들은 와이어 본딩을 통하여 직접 연결되는 메모리 시스템.
  4. 제 2 항에 있어서,
    상기 입출력 버퍼 회로와 상기 비휘발성 메모리 장치들은 인쇄회로기판들을 통하여 연결되고,
    상기 인쇄회로기판들 각각에 상기 비휘발성 메모리 장치들 중 적어도 하나가 형성되고,
    상기 인쇄회로기판들은 사이드-바이-사이드 구조로 배치되는 메모리 시스템.
  5. 제 1 항에 있어서,
    상기 비휘발성 메모리 패키지 및 상기 메모리 제어기는 인쇄회로기판 상의 하나의 칩으로 구현되는 메모리 시스템.
  6. 제 1 항에 있어서,
    상기 비휘발성 메모리 패키지 및 상기 메모리 제어기는 각각 분리된 칩들로 구현되는 메모리 시스템.
  7. 제 6 항에 있어서,
    상기 메모리 제어기는 인쇄회로기판 상에 구현되는 메모리 시스템.
  8. 제 1 항에 있어서,
    상기 입출력 버퍼 회로는, 상기 비휘발성 메모리 패키지의 온도를 측정하고 상기 온도에 대한 온도 정보를 상기 메모리 제어기로 전송하는 온도 측정 유닛을 더 포함하는 메모리 시스템.
  9. 제 1 항에 있어서,
    상기 입출력 버퍼 회로는 읽기 동작을 위한 제 2 입출력부를 더 포함하고,
    상기 제 2 입출력부는:
    상기 내부 데이터 채널들 중 하나에 연결된 상기 비휘발성 메모리 장치들의 상기 그룹들 중 하나로부터 출력되는 제 2 내부 데이터 신호들을 수신하는 제 2 수신기;
    상기 메모리 제어기로부터 입력된 적어도 하나의 제 2 제어 신호에 기초하여 상기 데이터 채널을 상기 내부 데이터 채널들 중 하나로 연결하는 제 2 디-멀티플렉서;
    상기 내부 데이터 채널들 중 상기 하나에 연결된 상기 비휘발성 메모리 장치들의 상기 그룹들 중 상기 하나로부터 출력되는 제 2 내부 데이터 스트로브 신호를 지연 동기시킴으로써 제 2 데이터 스트로브 신호를 생성하는 제 2 지연동기회로;
    상기 제 2 수신기로부터 출력된 상기 제 2 내부 데이터 신호들을 상기 제 2 디-멀티플렉서를 통하여 수신하고, 상기 제 2 데이터 스트로브 신호에 응답하여 상기 제 2 내부 데이터 신호들을 샘플링하고 제 2 데이터 신호들을 생성하는 제 2 샘플러; 및
    상기 제 2 샘플러로부터 출력되는 상기 제 2 데이터 신호들을 상기 데이터 채널로 출력하고 상기 제 2 데이터 스트로브 신호를 출력하는 제 2 출력 드라이버들을 포함하는 메모리 시스템.
  10. 제 1 항에 있어서,
    상기 입출력 버퍼 회로는, 상기 프로그램 동작 혹은 읽기 동작 시, 상기 메모리 제어기로부터 전송되는 클록에 응답하여 데이터 신호들을 샘플링하고, 상기 샘플링된 데이터 신호들을 입출력하는 메모리 시스템.
  11. 제 1 항에 있어서,
    상기 내부 데이터 채널들은 제 1 내부 데이터 채널과 제 2 내부 데이터 채널을 포함하는 메모리 시스템.
  12. 제 11 항에 있어서,
    상기 입출력 버퍼 회로는:
    상기 프로그램 동작 혹은 읽기 동작 중에 선택 신호에 응답하여 상기 데이터 채널을 상기 제 1 내부 데이터 채널 혹은 상기 제 2 내부 데이터 채널로 연결하는 리-타이밍 회로; 및
    상기 메모리 제어기로부터 제어 신호를 수신하고, 상기 제어 신호를 이용하여 상기 선택 신호를 생성하는 상태 결정 논리 회로를 더 포함하는 메모리 시스템.
  13. 제 12 항에 있어서,
    상기 입출력 버퍼 회로는:
    상기 메모리 제어기로부터 읽기 활성화 신호를 수신하는 읽기 활성화 패드; 및
    적어도 하나의 출력 드라이버를 통하여 상기 읽기 활성화 패드에 연결되는 제 1 내부 읽기 활성화 패드 및 제 2 내부 읽기 활성화 패드를 포함하는 메모리 시스템.
  14. 복수의 비휘발성 메모리들;
    상기 복수의 비휘발성 메모리들을 제어하는 메모리 제어기;
    상기 메모리 제어기 및 상기 복수의 비휘발성 메모리들 사이에 연결된 입출력 버퍼 회로;
    상기 메모리 제어기 및 상기 입출력 버퍼 회로 사이에 연결된 데이터 채널; 및
    상기 입출력 버퍼 회로 및 상기 복수의 비휘발성 메모리들의 제 1 및 제 2 그룹들 사이에 각각 연결된 제 1 및 제 2 내부 데이터 채널들을 포함하되,
    상기 입출력 버퍼 회로는 데이터 신호들의 입출력을 위해 상기 데이터 신호들이 상기 데이터 채널을 통해 입력되고 출력될 때 상기 제 1 및 제 2 내부 데이터 채널들 중 하나를 선택하고,
    상기 입출력 버퍼 회로를 포함하는 칩은 상기 복수의 비휘발성 메모리들 중 일부를 포함하는 칩으로부터 분리되고, 그리고
    상기 입출력 버퍼 회로는:
    상기 복수의 비휘발성 메모리들로 각각 제공되는 복수의 칩 인에이블 신호들을 수신하고 상기 복수의 칩 인에이블 신호들을 이용하여 선택 신호를 생성하는 상태 결정 로직 회로; 및
    상기 선택 신호에 응답하여 상기 데이터 채널을 상기 제 1 및 제 2 내부 데이터 채널들 중 하나로 연결하는 리-타이밍 회로를 포함하는 메모리 시스템.
  15. 제 14 항에 있어서,
    상기 입출력 버퍼 회로는:
    온도를 측정하고 상기 온도에 대응하는 온도 정보를 상기 메모리 제어기로 전송하는 온도 측정 유닛을 더 포함하는 메모리 시스템.
  16. 제 14 항에 있어서,
    상기 메모리 제어기는 SSD(solid state drive) 제어기를 포함하고,
    상기 입출력 버퍼 회로는 적어도 하나의 지연동기회로를 더 포함하고, 그리고
    상기 입출력 버퍼 회로는 온도를 측정하고 상기 온도에 대응하는 온도 정보를 상기 SSD 제어기로 전송하는 온도 측정 유닛을 더 포함하는 메모리 시스템.
  17. 제 14 항에 있어서,
    상기 입출력 버퍼 회로는 상기 선택 신호에 응답하여 상기 데이터 채널의 데이터 신호들을 상기 제 1 내부 데이터 채널로 전송할지 또는 상기 제 2 내부 데이터 채널들로 전송할지를 선택하는 디-멀티플렉서를 더 포함하는 메모리 시스템.
  18. 복수의 비휘발성 메모리 장치들을 포함하는 스택(stack);
    상기 복수의 비휘발성 메모리 장치들을 제어하는 메모리 제어기;
    상기 메모리 제어기 및 상기 복수의 비휘발성 메모리 장치들 사이에 연결된 입출력 버퍼 칩;
    상기 메모리 제어기 및 상기 입출력 버퍼 칩 사이에 연결된 데이터 채널; 및
    상기 입출력 버퍼 칩 및 상기 스택의 상기 복수의 비휘발성 메모리 장치들의 각각의 그룹들 사이에 연결된 복수의 내부 데이터 채널들을 포함하되,
    상기 입출력 버퍼 칩은 상기 데이터 채널을 상기 복수의 내부 데이터 채널들 중 하나로 연결하고 그리고 데이터 신호들의 입출력을 위해 상기 데이터 신호들이 상기 데이터 채널을 통해 입력되고 출력될 때 상기 복수의 내부 데이터 채널들 중 상기 하나를 선택하고,
    상기 입출력 버퍼 칩은 상기 스택과 인접하고, 상기 스택의 상기 복수의 비휘발성 메모리 장치들 중 일부를 포함하는 칩으로부터 이격되어 분리되고, 그리고
    상기 입출력 버퍼 칩은:
    상기 복수의 비휘발성 메모리 장치들로 각각 제공되는 복수의 칩 인에이블 신호들을 수신하고 상기 복수의 칩 인에이블 신호들을 이용하여 선택 신호를 생성하는 상태 결정 로직 회로; 및
    상기 선택 신호에 응답하여 상기 데이터 채널을 상기 복수의 내부 데이터 채널들 중 하나로 연결하는 리-타이밍 회로를 포함하는 메모리 시스템.
  19. 제 18 항에 있어서,
    상기 입출력 버퍼 칩은:
    온도를 측정하고 상기 온도에 대응하는 온도 정보를 상기 메모리 제어기로 전송하는 온도 측정 유닛을 더 포함하는 메모리 시스템.
  20. 제 18 항에 있어서,
    상기 데이터 채널은 상기 메모리 제어기 및 상기 입출력 버퍼 칩 사이에 연결된 복수의 데이터 채널들 중 하나의 데이터 채널을 포함하고, 그리고
    상기 복수의 데이터 채널들 각각은 상기 복수의 내부 데이터 채널들 중 각각의 쌍들에 대응하는 메모리 시스템.
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