KR20220014236A - 메모리 장치 및 그 동작 방법 - Google Patents

메모리 장치 및 그 동작 방법 Download PDF

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Abstract

본 기술은 메모리 장치에 관한 것으로, 본 기술에 따른 메모리 장치는, 테스트 정보를 저장하는 시스템 블록, 복수의 로우 뱅크 칼럼 라인들 및 복수의 하이 뱅크 칼럼 라인들에 연결되는 메모리 셀들을 포함하는 데이터 블록, 테스트 정보를 기초로 복수의 로우 뱅크 칼럼 라인들 및 복수의 하이 뱅크 칼럼 라인들 중 동일한 칼럼 어드레스에 대응되는 로우 뱅크 칼럼 라인 및 하이 뱅크 칼럼 라인이 리페어된 컨커런트 리페어 칼럼 라인을 검출하는 리페어 칼럼 제어부를 포함할 수 있다.

Description

메모리 장치 및 그 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시예는 회로적으로 지원되지 않는 동일 칼럼의 로우 뱅크 및 하이 뱅크가 동시에 리페어되는 컨커런트 리페어(Concurrent Repair) 케이스를 검출하여, 메모리 장치의 수율을 높일 수 있다.
본 발명의 실시 예에 따른 메모리 장치는, 테스트 정보를 저장하는 시스템 블록, 복수의 로우 뱅크 칼럼 라인들 및 복수의 하이 뱅크 칼럼 라인들에 연결되는 메모리 셀들을 포함하는 데이터 블록, 테스트 정보를 기초로 복수의 로우 뱅크 칼럼 라인들 및 복수의 하이 뱅크 칼럼 라인들 중 동일한 칼럼 어드레스에 대응되는 로우 뱅크 칼럼 라인 및 하이 뱅크 칼럼 라인이 리페어된 컨커런트 리페어 칼럼 라인을 검출하는 리페어 칼럼 제어부를 포함할 수 있다.
본 발명의 실시 예에 따른, 테스트 정보를 저장하는 시스템 블록과 복수의 로우 뱅크 칼럼 라인들 및 복수의 하이 뱅크 칼럼 라인들에 연결되는 메모리 셀들을 포함하는 데이터 블록을 포함하는 메모리 장치의 동작 방법은, 시스템 블록에 저장된 테스트 데이터에 포함된 패키징 테스트 정보를 제1 레지스터에 저장하는 단계, 시스템 블록에 저장된 테스트 데이터에 포함된 웨이퍼 테스트 정보를 제2 레지스터에 저장하는 단계, 웨이퍼 테스트 정보 및 패키징 테스트 정보를 기초로 복수의 로우 뱅크 칼럼 라인들 및 복수의 하이 뱅크 칼럼 라인들 중 동일한 칼럼 어드레스에 대응되는 로우 뱅크 칼럼 라인 및 하이 뱅크 칼럼 라인이 리페어된 컨커런트 리페어 칼럼 라인을 검출하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른, 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법은, 메모리 장치에 리셋 커맨드를 제공하는 단계, 메모리 장치에 저장된 상태 정보를 요청하는 상태 읽기 커맨드를 제공하는 단계, 메모리 장치로부터 상기 상태 정보를 수신하는 단계 및 상태 정보에 포함된 컨커런트 리페어 정보를 기초로 메모리 장치의 불량 여부에 관한 정보를 저장하는 단계를 포함할 수 있다.
본 기술에 따르면, 패키징 테스트 이후, 회로적으로 지원되지 않는 동일 칼럼의 로우 뱅크 및 하이 뱅크가 동시에 리페어된 컨커런트 리페어 케이스를 검출하여, 메모리 장치의 수율을 높일 수 있다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 4는 복수의 메모리 장치가 포함된 패키지를 설명하기 위한 도면이다.
도 5는 본 발명의 실시 예에 따른, 컨커런트 리페어를 검출하는 방법을 설명하기 위한 도면이다.
도 6은 데이터 입출력을 통해 컨커런트 리페어 케이스를 검출하는 방법을 설명하기 위한 순서도이다.
도 7은 시스템 블록의 캠 데이터를 이용해 컨커런트 리페어 케이스를 검출하는 방법을 설명하기 위한 순서도이다.
도 8은 도 1의 메모리 컨트롤러의 동작 방법을 설명하기 위한 순서도이다.
도 9는 컨커런트 리페어를 검출하기 위해, 시스템 블록의 캠 데이터를 비교하는 방법을 설명하기 위한 순서도이다.
도 10은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 11은 도 10의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 12는 도 10의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 구조를 설명하기 위한 도면이다.
도 13은 도 10의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKi)의 구조를 설명하기 위한 도면이다.
도 14는 도 1의 메모리 컨트롤러의 일 실시 예를 나타낸 도면이다.
도 15는 본 발명의 실시 예에 따른 메모리 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 16은 본 발명의 실시 예에 따른 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 메모리 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(400)의 제어에 따라 데이터를 저장하는 장치이다.
저장 장치(50)는 호스트(400)와의 통신 방식인 호스트(400) 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다.
메모리 블록은 데이터를 지우는 단위일 수 있다. 실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어한다.
저장 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(400)와 메모리 장치(100) 간의 통신을 제어하기 위한 플래시 변환 계층(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(400)로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다.
메모리 컨트롤러(200)는 호스트(400)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 쓰기 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(400)로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들의 동작 구간을 중첩시키는 동작 방식일 수 있다.
호스트(400)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들 중 동일 워드라인에 연결된 메모리 셀들은 하나의 물리 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 물리 페이지들로 구성된다. 본 발명의 실시 예에 따르면, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 더미 셀들을 포함할 수 있다. 더미 셀들은 드레인 선택 트랜지스터와 메모리 셀들 사이와 소스 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나 이상 직렬로 연결될 수 있다.
메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)를 포함할 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드라인들, 소스 선택 라인들 및 공통 소스 라인을 포함할 수 있다. 본 발명의 실시 예에 따르면, 워드라인들은 노멀 워드라인들과 더미 워드라인들을 포함할 수 있다. 본 발명의 실시 예에 따르면, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(130)으로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 로우 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 로우 어드레스에 따라 선택된 메모리 블록의 워드라인들 중 적어도 하나의 워드라인을 선택할 수 있다. 어드레스 디코더(121)는 선택된 워드라인에 전압 생성부(122)로부터 공급받은 동작 전압(Vop)을 인가할 수 있다.
프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 검증 전압을 인가하고 비선택된 워드라인들에 검증 전압보다 높은 레벨의 검증 패스 전압을 인가할 것이다.
리드 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 읽기 전압을 인가하고, 비선택된 워드라인들에 읽기 전압보다 높은 레벨의 읽기 패스 전압을 인가할 것이다.
메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드라인들에 접지 전압을 인가할 수 있다.
어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 칼럼 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 칼럼 어드레스는 읽기 및 쓰기 회로(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 로우 디코더, 칼럼 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 발생하도록 구성된다. 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다.
전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작전압으로서 사용된다.
전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 생성할 수 있다. 전압 생성부(122)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(122)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 더미 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
전압 생성부(122)는 다양한 전압 레벨들을 갖는 복수의 동작 전압(Vop)들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 동작 전압(Vop)들을 생성할 것이다.
생성된 복수의 동작 전압(Vop)들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
읽기 및 쓰기 회로(123)는 제1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제1 내지 제 m 비트라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제1 내지 제m 페이지 버퍼들(PB1~PBm)은 제어 로직(130)의 제어에 응답하여 동작한다.
제1 내지 제m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터(DATA)를 통신한다. 프로그램 시에, 제1 내지 제m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제1 내지 제m 페이지 버퍼들(PB1~PBm)은 선택된 워드라인에 프로그램 전압이 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제1 내지 제m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트라인들(BL1~BLm)을 통해 메모리 셀들에 저장된 데이터(DATA)를 읽는다.
리드 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 저장할 수 있다.
소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작한다.
데이터 입출력 회로(124)는 입력되는 데이터(DATA)를 수신하는 복수의 입출력 버퍼들(미도시)을 포함할 수 있다. 프로그램 동작 시, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(124)는 리드 동작 시, 읽기 및 쓰기 회로(123)에 포함된 제1 내지 제m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터(DATA)를 외부 컨트롤러로 출력한다.
센싱 회로(125)는 리드 동작 또는 검증 동작 시, 제어 로직(130)이 생성한 허용 비트(VRYBIT) 신호에 응답하여 기준 전류를 생성하고, 읽기 및 쓰기 회로(123)로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호 또는 페일 신호를 제어 로직(130)으로 출력할 수 있다.
제어 로직(130)은 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)에 연결될 수 있다. 제어 로직(130)은 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 어드레스(ADDR), 읽기 및 쓰기 회로 제어신호(PBSIGNALS) 및 허용 비트(VRYBIT)를 생성할 수 있다. 제어 로직(130)은 동작 신호(OPSIG)는 전압 생성부(122)로 출력하고, 어드레스(ADDR)는 어드레스 디코더(121)로 출력하고, 읽기 및 쓰기 제어신호는 읽기 및 쓰기 회로(123)로 출력하고, 허용 비트(VRYBIT)는 센싱 회로(125)로 출력할 수 있다. 또한, 제어 로직(130)은 센싱 회로(125)가 출력한 패스 또는 페일 신호(PASS/FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 3은 도 2의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 3을 참조하면, 제1 내지 제z 메모리 블록들(BLK1~BLKz)은 제1 내지 제m 비트 라인들(BL1~BLm)에 공통 연결된다. 도 3에서, 설명의 편의를 위해 복수의 메모리 블록들(BLK1~BLKz) 중 제1 메모리 블록(BLK1)에 포함된 요소들이 도시되고, 나머지 메모리 블록들(BLK2~BLKz) 각각에 포함된 요소들은 생략된다. 나머지 메모리 블록들(BLK2~BLKz) 각각은 제1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.
메모리 블록(BLK1)은 복수의 셀 스트링들(CS1_1~CS1_m, (m은 양의 정수))을 포함할 수 있다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)은 각각 제1 내지 제m 비트 라인들(BL1~BLm)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)은 각각 드레인 선택 트랜지스터(DST), 직렬로 연결된 드레인 더미 셀(DDMC), 직렬 연결된 복수의 메모리 셀들(MC1~MCN, (N은 양의 정수)), 직렬로 연결된 소스 더미 셀 (SDMC) 및 소스 선택 트랜지스터(SST)를 포함한다.
제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 드레인 선택 트랜지스터(DST)의 게이트 단자는 드레인 선택 라인(DSL)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 드레인 더미 셀(DDMC)의 게이트 단자는 드레인 더미 워드라인(DDWL)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 제1 내지 제N 메모리 셀들(MC1~MCN)의 게이트 단자 각각은 제1 내지 제N 워드라인들(WL_1~WL_N)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 소스 더미 셀(SDMC)의 게이트 단자는 소스 더미 워드라인(SDWL)에 연결되고, 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 소스 선택 트랜지스터(SST)의 게이트 단자는 소스 선택 라인(SSL)에 연결된다.
설명의 편의를 위해 복수의 셀 스트링들(CS1_1~CS1_m) 중 제1 셀 스트링(CS1_1)을 기준으로 셀 스트링의 구조를 설명한다. 하지만 나머지 셀 스트링들(CS1_2~CS1_m) 각각도 제1 셀 스트링(CS1_1)과 마찬가지로 구성됨이 이해될 것이다.
제1 셀 스트링(CS1_1)에 포함된 드레인 선택 트랜지스터(DST)의 드레인 단자는 제1 비트 라인(BL1)에 연결된다. 제1 셀 스트링(CS1_1)에 포함된 드레인 선택 트랜지스터(DST)의 소스 단자는 제1 셀 스트링(CS1_1)에 포함된 드레인 더미 셀(DDMC)의 드레인 단자에 연결된다. 제1 내지 제N 메모리 셀들(MC1~MCN)은 서로 직렬로 연결된다. 드레인 더미 셀(DDMC)과 제N 메모리 셀(MCN)은 직렬로 연결되고, 제1 메모리 셀(MC1)은 소스 더미 셀(SDMC)과 직렬로 연결된다. 제1 셀 스트링(CS1_1)에 포함된 소스 선택 트랜지스터(SST)의 드레인 단자는 제1 셀 스트링(CS1_1)에 포함된 소스 더미 셀(SDMC)의 소스 단자에 연결된다. 제1 셀 스트링(CS1_1)에 포함된 소스 선택 트랜지스터(SST)의 소스 단자는 공통 소스 라인(CSL)에 연결된다. 실시 예로서, 공통 소스 라인(CSL)은 제1 내지 제 z 메모리 블록들(BLK1~BLKz)에 공통 연결될 수 있다.
드레인 선택 라인(DSL), 드레인 더미 워드라인(DDWL), 제1 내지 제N 워드라인들(WL_1~WL_N), 소스 더미 워드라인(SDWL) 및 소스 선택 라인(SSL)은 도 2의 행 라인들(RL)에 포함된다. 드레인 선택 라인(DSL), 드레인 더미 워드라인(DDWL), 제1 내지 제N 워드라인들(WL_1~WL_N), 소스 더미 워드라인(SDWL) 및 소스 선택 라인(SSL)은 어드레스 디코더(121)에 의해 제어된다. 공통 소스 라인(CSL)은 제어 로직(130)에 의해 제어된다. 제1 내지 제m 비트 라인들(BL1~BLm)은 읽기 및 쓰기 회로(123)에 의해 제어된다.
제1 내지 제 z 메모리 블록들(BLK1~BLKz)중 일부를 시스템 블록으로 설정할 수 있다. 시스템 블록에는 메모리 장치의 동작에 관여되는 다양한 데이터들이 저장될 수 있다. 예를 들어, 시스템 블록에 저장되는 데이터는 메타 데이터, 리페어 된 메모리 셀들이 연결된 칼럼의 어드레스 정보, 메모리 셀들에 대한 프로그램 동작 시 반복되는 프로그램 루프의 횟수, 프로그램 될 메모리 셀들이 연결된 워드라인에 인가될 검증 전압의 크기 등을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들이 연결된 칼럼들을 포함하는 노말 메모리 셀 어레이 영역과 복수의 리던던시 메모리 셀들이 연결된 칼럼들을 포함하는 리던던시 메모리 셀 어레이 영역을 포함할 수 있다. 일 실시 예에서, 리던던시 메모리 셀 어레이 영역은 웨이퍼 테스트 리페어 칼럼 영역과 패키징 테스트 리페어 칼럼 영역을 포함할 수 있다. 메모리 장치에 대한 웨이퍼 테스트 시, 노말 메모리 셀 어레이 영역에 포함된 복수의 칼럼들 중 불량인 칼럼이 검출될 수 있다. 불량인 칼럼은 페일 칼럼이라고 언급할 수 있다.
노말 메모리 셀 어레이 영역에서 발생된 페일 칼럼은 리던던시 메모리 셀 어레이 영역에 포함된 칼럼에 의해 대체될 수 있으며, 이러한 동작을 리페어 동작이라고 지칭할 수 있다. 리페어 동작에 의해, 페일 칼럼에 연결된 메모리 셀에 예정된 쓰기 및 읽기 동작 대신에, 리던던시 메모리 셀들이 연결된 칼럼에 쓰기 및 읽기 동작이 수행될 수 있다.
도 4는 복수의 메모리 장치가 포함된 패키지를 설명하기 위한 도면이다.
도 4를 참조하면, 패키지는 복수의 메모리 장치가 포함된 구조로 이루어질 수 있다. 이때, 하나의 다이는 도 2를 참조하여 설명된 메모리 장치(100)일 수 있다. 복수개의 다이들(Die1~DieK) 각각은 복수개의 플레인들(Plane1~Planem)을 포함할 수 있다. 복수개의 플레인들(Plane1~Planem)은 각각 제1 내지 제n 뱅크들(Bank_1~Bank_n), 웨이퍼 테스트 리페어 칼럼부(WT_RC) 및 패키징 테스트 리페어 칼럼부(PKG_RC)를 포함할 수 있다. 제1 내지 제n 뱅크들(Bank_1~Bank_n)은 도 3을 참조하여 설명된 노말 메모리 셀 어레이 영역에 포함될 수 있다. 또한, 웨이퍼 테스트 리페어 칼럼부(WT_RC) 및 패키징 테스트 리페어 칼럼부(PKG_RC)는 도 3을 참조하여 설명된 리던던시 메모리 셀 어레이 영역에 포함될 수 있다.
실시 예에서, 웨이퍼 테스트 동작 시, 제1 내지 제n 뱅크들(Bank_1~Bank_n) 각각에 포함된 메모리 셀들이 연결된 복수개의 칼럼들 중, 불량인 칼럼이 존재할 수 있다. 복수개의 칼럼들 중 불량인 칼럼은 페일 칼럼으로 언급할 수 있다. 웨이퍼 테스트 단계에서, 검출된 페일 칼럼은, 웨이퍼 테스트 리페어 칼럼부(WT_RC)에 포함된 복수개의 리페어 칼럼들 중 하나의 칼럼에 의해 대체될 수 있고, 이러한 동작을 리페어 동작이라고 할 수 있다. 웨이퍼 테스트 단계에서 리페어 동작이 수행되면, 도 3을 참조하여 설명된 시스템 블록에 관련된 정보가 저장될 수 있다.
구체적으로, 웨이퍼 테스트 단계에서 검출된 페일 칼럼에 대한 정보, 대체된 웨이퍼 테스트 리페어 칼럼부(WT_RC)에 포함된 리페어 칼럼에 대한 정보 등이 시스템 블록에 저장될 수 있다. 각 정보들에는 주소 정보가 포함될 수 있고, 주소 정보에는 해당 칼럼이 포함된 뱅크가 로우(Low) 뱅크인지 하이(High) 뱅크인지에 대한 정보도 포함될 수 있다. 이러한 정보들은 캠 데이터로 언급될 수 있다.
실시 예에서, 패키징 테스트 동작 시, 제1 내지 제n 뱅크들(Bank_1~Bank_n) 각각에 포함된 메모리 셀들이 연결된 복수개의 칼럼들 중, 불량인 페일 칼럼이 존재할 수 있다. 패키징 테스트 단계에서, 검출된 페일 칼럼은, 패키징 테스트 리페어 칼럼부(PKT_RC)에 포함된 리페어 칼럼에 의해 대체될 수 있고, 이러한 동작을 리페어 동작이라고 할 수 있다. 패키징 테스트 단계에서 리페어 동작이 수행되면, 시스템 블록에 해당 정보가 저장될 수 있다.
구체적으로, 패키징 테스트 단계에서 검출된 페일 칼럼에 대한 정보, 대체된 패키징 테스트 리페어 칼럼부(PKT_RC)에 포함된 리페어 칼럼에 대한 정보 등이 시스템 블록에 저장될 수 있다. 각 정보에는 주소 정보가 포함될 수 있고, 주소 정보에는 해당 칼럼이 포함된 뱅크가 로우(Low) 뱅크인지 하이(High) 뱅크인지에 대한 정보도 포함될 수 있다. 이러한 정보들은 캠 데이터로 언급될 수 있다.
도 5는 본 발명의 실시 예에 따른, 컨커런트 리페어를 검출하는 방법을 설명하기 위한 도면이다.
도 5를 참조하면, 도 1을 참조하여 설명된 저장 장치(50)는 컨커런트 리페어를 검출하기 위해서, 칼럼 리페어 제어부(510)와 상태 레지스터(520)를 포함할 수 있다. 칼럼 리페어 제어부(510)는 컨커런트 리페어를 검출하기 위해, 시스템 블록으로부터 캠 데이터(CAM DATA)를 수신 받을 수 있다. 또한, 칼럼 리페어 제어부(510)는 시스템 블록으로부터 수신한 캠 데이터(CAM DATA)에 포함된 웨이퍼 테스트 캠 데이터를 임시 저장하는 웨이퍼 테스트 캠 데이터 저장부(511)를 포함할 수 있다. 칼럼 리페어 제어부(510)는 시스템 블록으로부터 수신한 캠 데이터(CAM DATA)에 포함된 패키징 테스트 캠 데이터를 임시 저장하는 패키징 테스트 캠 데이터 저장부(512)도 포함할 수 있다.
이에 더하여, 칼럼 리페어 제어부(510)는 컨커런트 리페어 검출부(513)를 포함할 수 있다. 컨커런트 리페어 검출부(513)는 웨이퍼 테스트 캠 데이터 저장부(511)와 패키징 테스트 캠 데이터 저장부(512)로부터 웨이퍼 테스트 캠 데이터와 패키징 테스트 캠 데이터를 받아 컨커런트 리페어 케이스를 검출할 수 있다.
실시 예에서, 도 1을 참조하여 설명된, 메모리 장치(100)가 정상적인 동작을 수행할 수 있도록, 웨이퍼 테스트 및 패키징 테스트가 수행될 수 있다. 웨이퍼 테스트 단계에서, 도 4를 참조하여 설명된 바와 같이, 제1 내지 제n 뱅크들(Bank_1~Bank_n) 각각에 포함된 메모리 셀들이 연결된 복수개의 칼럼들 중, 불량인 페일 칼럼이 있을 수 있다. 페일 칼럼은 웨이퍼 테스트 리페어 칼럼부(WT_RC)에 포함된 복수개의 리페어 칼럼들 중 하나의 칼럼에 의해 대체될 수 있다.
패키징 테스트 단계에서, 제1 내지 제n 뱅크들(Bank_1~Bank_n) 각각에 포함된 메모리 셀들이 연결된 복수개의 칼럼들 중, 불량인 페일 칼럼이 있을 수 있다. 페일 칼럼은 패키징 테스트 리페어 칼럼부(PKT_RC)에 포함된 복수개의 리페어 칼럼들 중 하나의 칼럼에 의해 대체될 수 있다.
실시 예에서, 리페어 동작이 완료된 후에는 컨커런트 리페어 케이스가 있는지 검출할 수 있다. 본 발명의 실시 예는, 동일 칼럼에 포함된 로우 뱅크 및 하이 뱅크가 모두 리페어 되는 컨커런트 리페어를 지원하지 않는 메모리 장치를 전제로 한다.
실시 예에서, 구체적으로, 컨커런트 리페어 케이스란, 제1 내지 제n 뱅크들(Bank_1~Bank_n) 중 동일 어드레스 정보를 갖는 로우(Low) 뱅크와 하이(high) 뱅크에 각각 포함된 칼럼들이 페일 칼럼이 되어 모두 리페어된 경우를 의미한다. 구체적으로, 제1 뱅크(Bank_1)에 포함된 로우(Low) 뱅크에 칼럼들 중 하나의 칼럼이 페일 칼럼으로 리페어 될 수 있다. 그 이후, 제1 뱅크(Bank_1)에 포함된 하이(High) 뱅크에 칼럼들 중 앞선 페일 칼럼과 동일한 어드레스 정보를 갖는 칼럼이 페일 칼럼으로 리페어 될 수 있다. 이 경우, 컨커런트 리페어라고 한다. 즉, 동일한 어드레스 정보를 갖는 각각 로우(Low) 뱅크의 칼럼과 하이(high) 뱅크의 칼럼이 모두 리페어된 경우를 뜻한다.
정상적으로 컨커런트 리페어가 처리되는 경우, 시스템 블록에는, 제1 뱅크(Bank_1)에 포함된 로우(Low) 뱅크의 칼럼들 중 페일 칼럼의 어드레스 정보와 해당 페일 칼럼과 대체된 리페어 칼럼의 어드레스 정보가 저장된다. 또한, 시스템 블록에는, 제1 뱅크(Bank_1)에 포함된 하이(High) 뱅크의 칼럼들 중 앞선 페일 칼럼과 동일한 어드레스 정보를 갖는 칼럼의 어드레스 정보와 해당 페일 칼럼과 대체된 리페어 칼럼의 어드레스 정보가 저장된다. 실시 예에서, 리페어 칼럼의 어드레스 정보는 웨이퍼 테스트 리페어 칼럼부(WT_RC) 또는 패키징 테스트 리페어 칼럼부(PKT_RC)에 포함된 칼럼의 어드레스 정보일 수 있다. 이후, 페일 칼럼들에 대한 요청이 있으면, 시스템 블록에 저장된 정보에 따라, 각각 리페어 칼럼들에 연결된다.
본 발명의 메모리 장치는, 컨커런트리페어 동작을 지원하지 않는다. 따라서, 컨커런트 리페어가 발생하는 경우, 컨커런트 리페어된 페일 칼럼에 대한 엑세스는 실패하게 된다.
예를 들어, 도 4를 참조하여 설명된, 제1 내지 제n 뱅크들(Bank_1~Bank_n) 각각에 포함된 메모리 셀들이 연결된 복수개의 칼럼들 중, 웨이퍼 테스트 단계에서 로우(Low) 뱅크에 포함된 칼럼이 페일 칼럼으로 검출될 수 있다. 이후, 패키징 테스트 단계에서 이와 동일한 어드레스를 가진 하이(High) 뱅크에 포함된 칼럼이 페일 칼럼으로 검출된 경우를 가정할 수 있다. 이때, 로우(Low) 뱅크에 포함된 페일 칼럼에 대한 요청이 발생할 수 있다. 이 경우, 도 4를 참조하여 설명된, 패키징 테스트 리페어 칼럼부(PKT_RC)에 포함된 리페어 칼럼으로 엑세스 된다. 이후, 하이(High) 뱅크에 포함된 페일 칼럼에 대한 엑세스가 있으면, 컨커런트 리페어를 지원하지 않는 메모리 장치의 특성 상, 하이(High) 뱅크에 포함된 페일 칼럼에 그대로 엑세스 될 수 있다. 이 경우, 하이(High) 뱅크에 포함된 페일 칼럼에 대한 동작이 실패하게 된다. 따라서, 본 발명의 메모리 장치의 수율을 높이기 위해선, 컨커런트 리페어 케이스를 검출 하여야 한다.
실시 예에서, 컨커런트 리페어 케이스를 검출하기 위해, 패키징 테스트 이후 단계에서, 컨커런트 리페어 검출 동작을 수행한다. 도 5를 참조하면, 칼럼 리페어 제어부(510)는, 도 3을 참조하여 설명된 시스템 블록에 포함된 캠 데이터(CAM DATA)를 수신 받고, 각 캠 데이터의 성질에 따라, 데이터를 저장할 수 있다. 구체적으로, 웨이퍼 테스트 캠 데이터 저장부(511)와 패키징 테스트 캠 데이터 저장부(512)에 임시 저장할 수 있다. 이후, 컨커런트 리페어 케이스를 검출하기 위해, 컨커런트 리페어 검출부(513)는 웨이퍼 테스트 캠 데이터 저장부(511) 로부터 웨이퍼 테스트 캠 데이터를 수신받을 수 있다. 또한, 패키징 테스트 캠 데이터 저장부(512) 로부터 패키징 테스트 캠 데이터를 수신 받을 수 있다. 컨커런트 리페어 검출부(513)는 웨이퍼 테스트 캠 데이터와 패키징 테스트 캠 데이터를 통해, 컨커런트 리페어 케이스를 검출할 수 있다. 각각 캠 데이터는, 페일 칼럼들의 어드레스 정보를 포함할 수 있다. 또한, 각각 캠 데이터는 도 4를 참조하여 설명된, 페일 칼럼들에 각각 대응되는 웨이퍼 테스트 리페어 칼럼부(WT_RC) 및 패키징 테스트 리페어 칼럼부(PKT_RC)에 포함된 리페어 칼럼 어드레스 정보를 포함할 수 있다.
컨커런트 리페어 검출부(513)는 동일한 어드레스를 가진 로우(Low) 뱅크에 포함된 칼럼과 하이(High) 뱅크에 포함된 칼럼에 대해 리페어 동작이 수행되었는지 컨커런트 리페어 검출 동작을 수행할 수 있다. 컨커런트 리페어 검출부(513)는 수신받은 웨이퍼 테스트 캠 데이터와 패키징 테스트 캠 데이터에 대한 배타적 논리합 연산(XOR)을 수행할 수 있다. 리페어 된 칼럼들의 어드레스가 동일한 어드레스를 가지면서, 각각 로우(Low) 뱅크 및 하이(High) 뱅크로 상이한 경우, 배타적 논리합 연산을 통해 컨커런트 리페어로 검출될 수 있다.
실시 예에서, 컨커런트 리페어 검출부(513)는 컨커런트 리페어 검출 동작에 따라, 컨커런트 리페어 정보(Status_data)를 생성할 수 있다. 생성된 컨커런트 리페어 정보(Status_data)를 상태 레지스터(520)에 저장할 수 있다. 컨커런트 리페어 정보(Status_data)는, 동일한 어드레스를 가진 로우(Low) 뱅크에 포함된 칼럼과 하이(High) 뱅크에 포함된 칼럼에 대해 리페어 동작이 수행된 경우에는 “페일”, 아닌 경우 “패스”일 수 있다. 상태 레지스터(520)에 저장된 컨커런트 리페어 정보(Status_data)는 도 1을 참조하여 설명된, 메모리 컨트롤러(200)로부터 요청될 수 있다.
실시 예에서, 칼럼 리페어 제어부(510)와 상태 레지스터(520)는 도 2를 참조하여 설명된, 제어 로직(130)에 포함될 수 있다.
도 6은 데이터 입출력을 통해 컨커런트 리페어 케이스를 검출하는 방법을 설명하기 위한 순서도이다.
도 6을 참조하면, 패키징 테스트 단계 이후, 페이지 버퍼를 이용해 컨커런트 리페어 케이스를 검출할 수 있다. 컨커런트 리페어가 발생한 경우, 도 1을 참조하여 설명된 메모리 장치(100)는 데이터를 입력하고, 저장된 데이터를 출력하는데 실패할 수 있다. 따라서, 페이지 버퍼에 데이터를 입력하고 난 후, 데이터를 출력하고, 입력된 데이터와 출력된 데이터가 동일한지를 비교하여 컨커런트 리페어 케이스를 검출할 수 있다.
예를 들어, S601 단계에서, 도 2를 참조하여 설명된 제어 로직(130)은 도 2를 참조하여 설명된 메모리 셀 어레이(110)에 포함된 페이지 버퍼에 제1 데이터를 입력하고 출력하도록 제어할 수 있다. 이후, S602 단계에서, 입력된 제1 데이터와 출력된 제2 데이터를 비교할 수 있다. S603 단계에서, 입력된 제1 데이터와 출력된 제1 데이터가 서로 동일하지 않다면 이는 컨커런트 리페어가 발생한 것으로 간주하고, S607 단계에서, 불량 칩으로 결정할 수 있다. 만약 S605 단계에서, 입력된 제1 데이터와 출력된 제1 데이터가 같다면, S609 단계에서 페이지 버퍼에 제2 데이터를 입력 후 출력할 수 있다. 이후, S611 단계에서, 입력된 제2 데이터와 출력된 제2 데이터를 비교할 수 있다. S611 단계에서, 입력된 제2 데이터와 출력된 제2 데이터가 서로 동일하지 않다면 이는 컨커런트 리페어가 발생한 것으로 간주하고 S613 단계에서 불량 칩으로 결정할 수 있다. S615 단계에서, 입력된 제2 데이터와 출력된 제2 데이터가 서로 동일하다면, S615 단계에서, 도 3을 참조하여 설명된, 모든 다이들에 대한 테스트가 종료되었는지 판단할 수 있다. 이후, 모든 다이들에 대한 테스트가 종료되었다면, 컨커런트 리페어 검출 동작을 종료할 수 있다. 도 6에 나타난 컨커런트 리페어 검출 동작에 따르면 데이터 입력 동작, 출력 동작, 비교 동작이 계속 반복 수행되어야 하므로, 시간이 오래 걸리는 단점이 있다.
도 7은 시스템 블록의 캠 데이터를 이용해 컨커런트 리페어 케이스를 검출하는 방법을 설명하기 위한 순서도이다.
도 7을 참조하면, 도 2를 참조하여 설명된 메모리 장치(100)는 S701 단계에서, 파워 온(Power ON) 함으로써 컨커런트 리페어 케이스 검출 동작을 할 수 있다. S703 단계에서, 도 2를 참조하여 제어 로직(130)은, 메모리 셀 어레이(110)에 포함된 시스템 블록에 저장된 캠 데이터(CAM DATA)를 리드하도록 주변 회로(120)를 제어할 수 있다. S705 단계에서, 제어 로직(130)은 리드된 캠 데이터에 포함된 웨이퍼 테스트 캠 데이터와, 패키징 테스트 캠 데이터를 이용해, 컨커런트 리페어 검출 동작을 수행할 수 있다. S705 단계에서, 수행되는 컨커런트 리페어 검출 동작은 도 5를 참조하여 설명된 컨커런트 리페어 동작과 동일할 수 있다. 이후, S707 단계에서, 도 5를 참조하여 설명된 칼럼 리페어 제어부(510)에 포함된 컨커런트 리페어 검출부(513)는 상태 레지스터(520)에 S705 단계에서 수행된 컨커런트 리페어 검출 동작의 결과를 저장할 수 있다.
도 8은 도 1의 메모리 컨트롤러의 동작 방법을 설명하기 위한 순서도이다.
도 8을 참조하면, S801 단계에서, 메모리 컨트롤러(200)는 패키징 테스트 단계 이후, 컨커런트 리페어 케이스를 검출 하기 위해, 도 1을 참조하여 설명된 메모리 장치(100)에 캠 리드(CAM Read) 커맨드를 인가할 수 있다. 캠 리드(CAM Read) 커맨드에 따라, 메모리 장치(100)는 컨커런트 리페어 검출 동작을 수행할 것이다. 이후, S803 단계에서, 메모리 컨트롤러(200)는, 컨커런트 리페어 정보(Status_data) 리드 커맨드를 메모리 장치(100)에 인가할 수 있다. 컨커런트 리페어 정보(Status_data) 리드 커맨드에 따라, 도 5를 참조하여 설명된 상태 레지스터(520)에 포함된 컨커런트 리페어 정보(Status_data)를 메모리 컨트롤러(200)로 출력할 수 있다. S805 단계에서, 메모리 컨트롤러(200)는, 메모리 장치(100)로부터 컨커런트 리페어 정보(Status_data)를 수신할 수 있다. S807 단계에서, 메모리 컨트롤러(200)는 수신된 컨커런트 리페어 정보(Status_data)를 통해, 컨커런트 리페어가 발생한 경우인지 판단할 수 있다.
예를 들어, 컨커런트 리페어 정보(Status_data)는 컨커런트 리페어 케이스의 경우에는, “페일”, 아닌 경우 “패스”를 나타낼 수 있다. 따라서, 메모리 컨트롤러(200)는 수신된 컨커런트 리페어 정보(Status_data)가 “페일”인 경우, 컨커런트 리페어 케이스를 찾을 수 있다. S807 단계에서, 컨커런트 리페어가 발생한 경우, 메모리 컨트롤러(200)는 S811 단계에서, 해당 칩을 불량 칩으로 결정할 수 있다. S807 단계에서, 컨커런트 리페어가 아닌 경우, 메모리 컨트롤러(200)는 S809 단계에서, 일반 노말 오퍼레이션(Normal Operation)을 수행할 수 있다. 노말 오퍼레이션에는 리드(Read) 동작, 프로그램(Program) 동작, 소거(Erase) 동작 등이 포함될 수 있다.
도 9는 컨커런트 리페어를 검출하기 위해, 시스템 블록의 캠 데이터를 비교하는 방법을 설명하기 위한 순서도이다.
도 9를 참조하면, 도 5를 참조하여 설명된 칼럼 리페어 제어부(510)는 시스템 블록의 캠 데이터를 비교하여, 컨커런트 리페어 케이스 검출 동작을 수행할 수 있다. S901 단계에서, 칼럼 리페어 제어부(510)는, 도 3을 참조하여 설명된 시스템 블록으로부터, 패키징 테스트 단계에서 검출된 페일 칼럼-리페어 칼럼에 대한 패키징 테스트(PKT) 캠 데이터를 받아 제1 레지스터에 저장할 수 있다. 이후, S903 단계에서, 제1 레지스터에 저장된 패키징 테스트 캠 데이터를 이용하여, 패키징 테스트에서 리페어된 칼럼이 존재하는지 확인할 수 있다. S903 단계에서, 리페어된 칼럼이 있는 경우, S905 단계에서, 도 3을 참조하여 설명된 시스템 블록으로부터, 웨이퍼 테스트 단계에서 검출된 페일 칼럼-리페어 칼럼에 대한 웨이퍼 테스트(WT) 캠 데이터를 받아 제2 레지스터에 저장할 수 있다.
S907 단계에서, 제1 레지스터에 저장된 캠 데이터와 제2 레지스터에 저장된 캠 데이터의 배타적 논리합 연산을 수행할 수 있다. 즉, 동일한 어드레스를 가진, 로우(Low) 뱅크와 하이(High) 뱅크에서 페일 칼럼이 발생하고, 리페어 동작이 수행되었는지 배타적 논리합 연산을 통해 검출할 수 있다. S909 단계에서, 연산 결과가 1이면, 즉, 동일한 어드레스를 가진, 로우(Low) 뱅크와 하이(High) 뱅크에서 페일 칼럼이 발생하고, 리페어 동작이 수행된 경우로 판정할 수 있다. 이 경우, S913 단계에서, 불량 칩으로 판정할 수 있다. S909 단계에서, 배타적 논리합 연산 결과가 0인 경우, S911 단계에서, 도 4를 참조하여 설명된, 웨이퍼 테스트 리페어 칼럼부(WT_RC)에 포함된 모든 칼럼에 대한 테스트가 완료되었는지 판단한다.
이후, 모든 웨이퍼 테스트 캠 데이터에 대한 테스트가 완료 되었다면, S915 단계에서, 도 4를 참조하여 설명된 복수의 다이들(Die1~Diek)에 포함된 모든 패키징 테스트 데이터에 대한 리페어 칼럼 테스트가 완료되었는지 즉, 모든 복수의 다이들(Die1~Diek)에 대한 테스트가 완료되었는지 확인하고, 테스트를 종료할 수 있다.
도 10은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 10을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 11 내지 도 13을 참조하여 더 상세히 설명된다.
도 11은 도 10의 메모 리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 11을 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 12에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 11에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 12에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다. 실시 예에서, 제1 내지 제m 비트라인(BL1~BLm)들은 도 10을 참조하여 설명된 제1 내지 제n 비트라인들(BL1~BLn)에 대응될 수 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 12는 도 10의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 구조를 설명하기 위한 도면이다.
도 12를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 12의 메모리 블록(BLKb)은 도 11의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 13은 도 10의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKi)의 구조를 설명하기 위한 도면이다.
도 13을 참조하면, 제1 선택 라인과 제2 선택 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 선택 라인은 소스 선택 라인(SSL)일 수 있고, 제2 선택 라인은 드레인 선택 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKi)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링(ST)들에 각각 연결될 수 있고, 소스 라인(SL)은 스트링(ST)들에 공통으로 연결될 수 있다. 스트링(ST)들은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 선택 트랜지스터(SST), 다수의 메모리 셀들(MC1~MC16) 및 드레인 선택 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(MC1~MC16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 선택 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 선택 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(MC1~MC16)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링(ST)들에 포함된 소스 선택 트랜지스터들의 게이트들은 소스 선택 라인(SSL)에 연결될 수 있고, 드레인 선택 트랜지스터들의 게이트들은 드레인 선택 라인(DSL)에 연결될 수 있고, 메모리 셀들(MC1~MC16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링(ST)들에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지(PG)들이 포함될 수 있다.
하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다.
하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이 경우 하나의 물리 페이지(PG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 14는 도 1의 메모리 컨트롤러의 일 실시 예를 나타낸 도면이다.
메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
도 14를 참조하면, 메모리 컨트롤러(1000)는 프로세서(Processor; 1010), 메모리 버퍼(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 컨트롤러(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서(1010)는 버퍼 컨트롤러(1050)를 통해 메모리 버퍼(1020)와 통신할 수 있다. 프로세서(1010)는 메모리 버퍼(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.
프로세서(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
메모리 버퍼(1020)는 프로세서(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼(1020)는 프로세서(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼(1020)는 프로세서(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 컨트롤러(1050)는 프로세서(1010)의 제어에 따라, 메모리 버퍼(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼(1020) 및 버퍼 컨트롤러(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 컨트롤러(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서(1010), 버퍼 컨트롤러(1050), 메모리 버퍼(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
도 15는 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 15를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 16은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 16을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 17은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 17을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 저장 장치
100: 메모리 장치
200: 메모리 컨트롤러
400: 호스트

Claims (15)

  1. 테스트 정보를 저장하는 시스템 블록;
    복수의 로우 뱅크 칼럼 라인들 및 복수의 하이 뱅크 칼럼 라인들에 연결되는 메모리 셀들을 포함하는 데이터 블록; 및
    상기 테스트 정보를 기초로 상기 복수의 로우 뱅크 칼럼 라인들 및 복수의 하이 뱅크 칼럼 라인들 중 동일한 칼럼 어드레스에 대응되는 로우 뱅크 칼럼 라인 및 하이 뱅크 칼럼 라인이 리페어된 컨커런트 리페어 칼럼 라인을 검출하는 리페어 칼럼 제어부;를 포함하는 메모리 장치.
  2. 제 1항에 있어서, 상기 리페어 칼럼 제어부는,
    상기 테스트 정보에 포함된 정보들 중 웨이퍼 테스트 정보를 임시 저장하는 웨이퍼 테스트 정보 저장부;
    상기 테스트 정보에 포함된 정보들 중 패키징 테스트 정보를 임시 저장하는 패키징 테스트 정보 저장부; 및
    상기 웨이퍼 테스트 정보 및 상기 패키징 테스트 정보를 비교한 결과인 컨커런트 리페어 정보를 생성하는 컨커런트 리페어 검출부;를 포함하는 메모리 장치.
  3. 제 2항에 있어서,
    상기 컨커런트 리페어 정보를 저장하는 상태 레지스터를 더 포함하는 메모리 장치.
  4. 제 2항에 있어서, 상기 웨이퍼 테스트 정보는,
    상기 복수의 로우 뱅크 칼럼 라인들 및 복수의 하이 뱅크 칼럼 라인들 중 상기 메모리 장치의 웨이퍼 테스트에서 리페어된 칼럼 라인의 칼럼 어드레스를 저장하는 메모리 장치.
  5. 제 2항에 있어서, 상기 패키징 테스트 정보는,
    상기 복수의 로우 뱅크 칼럼 라인들 및 복수의 하이 뱅크 칼럼 라인들 중 상기 메모리 장치의 패키징 테스트에서 리페어된 칼럼 라인의 칼럼 어드레스를 저장하는 메모리 장치.
  6. 제 2항에 있어서, 상기 컨커런트 리페어 검출부는,
    상기 웨이퍼 테스트 정보 및 패키징 테스트 정보를 배타적 논리합 연산을 수행하는 메모리 장치.
  7. 테스트 정보를 저장하는 시스템 블록과 복수의 로우 뱅크 칼럼 라인들 및 복수의 하이 뱅크 칼럼 라인들에 연결되는 메모리 셀들을 포함하는 데이터 블록을 포함하는 메모리 장치의 동작 방법에 있어서,
    시스템 블록에 저장된 테스트 데이터에 포함된 패키징 테스트 정보를 제1 레지스터에 저장하는 단계;
    상기 시스템 블록에 저장된 상기 테스트 데이터에 포함된 웨이퍼 테스트 정보를 제2 레지스터에 저장하는 단계; 및
    상기 웨이퍼 테스트 정보 및 패키징 테스트 정보를 기초로 상기 복수의 로우 뱅크 칼럼 라인들 및 상기 복수의 하이 뱅크 칼럼 라인들 중 동일한 칼럼 어드레스에 대응되는 로우 뱅크 칼럼 라인 및 하이 뱅크 칼럼 라인이 리페어된 컨커런트 리페어 칼럼 라인을 검출하는 단계;를 포함하는 메모리 장치의 동작 방법.
  8. 제 7항에 있어서, 상기 검출하는 단계는,
    상기 제1 레지스터에 저장된 상기 패키징 테스트 정보를 기초로, 리페어 칼럼 라인이 있는지 찾는 단계;
    상기 제2 레지스터에 저장된 상기 웨이퍼 테스트 정보를 기초로, 상기 패키징 테스트 정보와 배타적 논리합 연산을 수행하는 단계;
    상기 배타적 논리합 연산의 결과 정보를 상태 레지스터에 저장하는 단계; 및
    상기 상태 레지스터에 저장된 상기 배타적 논리합 연산의 결과 정보에 따라, 상기 메모리 장치를 불량 칩으로 결정하는 단계;를 포함하는 메모리 장치의 동작 방법.
  9. 제 7항에 있어서,
    상기 웨이퍼 테스트 정보에 포함된 복수의 리페어 칼럼들에 각각 대응되는 어드레스 정보들이 상기 패키징 테스트 정보에 포함된 리페어 칼럼에 대응되는 어드레스 정보와 배타적 논리합 연산을 수행하였는지 확인하는 단계; 및
    상기 웨이퍼 테스트 정보에 포함된 복수의 리페어 칼럼들에 각각 대응되는 어드레스 정보들 중 상기 패키징 테스트 정보에 포함된 리페어 칼럼에 대응되는 어드레스 정보와 배타적 논리합 연산을 수행하지 않은 적어도 하나 이상의 어드레스 정보에 대응되는 웨이퍼 테스트 정보를 상기 제2 레지스터에 저장하는 단계를 더 포함하는 메모리 장치의 동작 방법.
  10. 제 7항에 있어서, 상기 검출하는 단계는,
    상기 시스템 블록에 포함된 모든 패키징 테스트 정보에 대한 배타적 논리합 연산을 수행하였는지 확인하는 단계;
    상기 시스템 블록에 포함된 상기 패키징 테스트 정보 중 상기 배타적 논리합 연산을 수행하지 않은 패키징 테스트 정보를 상기 제1 레지스터에 저장하는 단계를 더 포함하는 메모리 장치의 동작 방법.
  11. 제 7항에 있어서, 상기 시스템 블록에 저장된 상기 테스트 데이터에 포함된 상기 패키징 테스트 정보를 상기 제1 레지스터에 저장하는 단계는,
    상기 복수의 로우 뱅크 칼럼 라인들 및 복수의 하이 뱅크 칼럼 라인들 중 상기 메모리 장치의 패키징 테스트에서 리페어된 칼럼 라인의 칼럼 어드레스 정보를 저장하는 메모리 장치의 동작 방법.
  12. 제 7항에 있어서, 상기 시스템 블록에 저장된 상기 테스트 데이터에 포함된 상기 웨이퍼 테스트 정보를 상기 제2 레지스터에 저장하는 단계는,
    상기 복수의 로우 뱅크 칼럼 라인들 및 복수의 하이 뱅크 칼럼 라인들 중 상기 메모리 장치의 웨이퍼 테스트에서 리페어된 칼럼 라인의 칼럼 어드레스 정보를 저장하는 메모리 장치의 동작 방법.
  13. 제 7항에 있어서,
    상기 검출하는 단계에서 검출된 컨커런트 리페어 정보를 생성하는 단계;
    상기 컨커런트 리페어 정보를 상태 레지스터에 저장하는 단계를 더 포함하는 메모리 장치의 동작 방법.
  14. 제 13항에 있어서,
    상기 상태 레지스터에 저장된 상기 컨커런트 리페어 정보를 기초로, 상기 메모리 장치를 불량 칩으로 결정하는 단계를 더 포함하는 메모리 장치의 동작 방법.
  15. 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법에 있어서,
    상기 메모리 장치에 리셋 커맨드를 제공하는 단계;
    상기 메모리 장치에 저장된 상태 정보를 요청하는 상태 읽기 커맨드를 제공하는 단계;
    상기 메모리 장치로부터 상기 상태 정보를 수신하는 단계; 및
    상기 상태 정보에 포함된 컨커런트 리페어 정보를 기초로 상기 메모리 장치의 불량 여부에 관한 정보를 저장하는 단계;를 포함하는 메모리 컨트롤러의 동작 방법.
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