KR20220004482A - 메모리 장치 및 그 동작 방법 - Google Patents

메모리 장치 및 그 동작 방법 Download PDF

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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른, 디스터번스에 의한 영향이 감소된 프로그램 동작 속도를 가지고 복수의 메모리 셀 스트링들을 각각 포함하는 복수의 메모리 블록들을 포함하는 메모리 장치의 동작 방법은, 상기 복수의 메모리 셀 스트링들은 각각 비트 라인과 소스 라인 사이에 직렬로 연결된 복수의 메모리 셀들, 상기 소스 라인과 상기 복수의 메모리 셀들 사이에 직렬로 연결된 복수의 소스 선택 트랜지스터들 및 상기 비트 라인과 상기 복수의 메모리 셀들 사이에 직렬로 연결된 복수의 드레인 선택 트랜지스터들을 포함하고, 상기 소스 라인에 프리차지 전압을 인가하는 단계 및 상기 복수의 메모리 블록들 중 비선택된 메모리 블록에 포함된 소스 선택 트랜지스터들 중 상기 소스 라인에 인접한 소스 선택 트랜지스터에 연결된 제1 소스 선택 라인에 프리차지 전압을 인가하는 단계를 포함한다.

Description

메모리 장치 및 그 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 장치 및 그 동작 방법에 관한 것이다.
스토리지 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 데이터를 저장하는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분될 수 있다.
휘발성 메모리 장치는 전원이 공급되는 동안에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치일 수 있다. 휘발성 메모리 장치에는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 포함될 수 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는 디스터번스에 의한 영향이 감소된 프로그램 동작 속도를 갖는 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른, 복수의 메모리 셀 스트링들을 각각 포함하는 복수의 메모리 블록들을 포함하는 메모리 장치의 동작 방법은, 상기 복수의 메모리 셀 스트링들은 각각 비트 라인과 소스 라인 사이에 직렬로 연결된 복수의 메모리 셀들, 상기 소스 라인과 상기 복수의 메모리 셀들 사이에 직렬로 연결된 복수의 소스 선택 트랜지스터들 및 상기 비트 라인과 상기 복수의 메모리 셀들 사이에 직렬로 연결된 복수의 드레인 선택 트랜지스터들을 포함하고, 상기 소스 라인에 프리차지 전압을 인가하는 단계 및 상기 복수의 메모리 블록들 중 비선택된 메모리 블록에 포함된 소스 선택 트랜지스터들 중 상기 소스 라인에 인접한 소스 선택 트랜지스터에 연결된 제1 소스 선택 라인에 프리차지 전압을 인가하는 단계를 포함한다.
본 발명의 실시 예에 따른 메모리 장치는, 비트 라인과 소스 라인 사이에 직렬로 연결된 복수의 메모리 셀들, 소스 라인과 상기 복수의 메모리 셀들 사이에 직렬로 연결된 복수의 소스 선택 트랜지스터들 및 상기 비트 라인과 상기 복수의 메모리 셀들 사이에 직렬로 연결된 복수의 드레인 선택 트랜지스터들을 각각 포함하는 복수의 메모리 셀 스트링들을 각각 포함하는 복수의 메모리 블록들, 상기 복수의 메모리 블록들 중 선택된 메모리 블록에 프로그램 전압을 제공하는 프로그램단계 및 상기 선택된 메모리 블록의 프로그램 상태를 검증하는 검증 단계를 포함하는 복수의 프로그램 루프를 수행하는 주변 회로 및 상기 프로그램 단계에서, 상기 소스 라인에 프리차지 전압을 인가하고, 상기 복수의 메모리 블록들 중 비선택된 메모리 블록에 포함된 소스 선택 트랜지스터들 중 상기 소스 라인에 인접한 소스 선택 트랜지스터에 연결된 제1 소스 선택 라인에 프리차지 전압을 인가하도록 상기 주변 회로를 제어하는 프로그램 동작 제어부를 포함한다.
본 발명의 실시 예에 따른, 복수의 메모리 셀 스트링들을 각각 포함하는 복수의 메모리 블록들을 포함하는 메모리 장치의 동작 방법은, 상기 복수의 메모리 셀 스트링들은 각각 비트 라인과 소스 라인 사이에 직렬로 연결된 복수의 메모리 셀들, 상기 소스 라인과 상기 복수의 메모리 셀들 사이에 직렬로 연결된 복수의 소스 선택 트랜지스터들 및 상기 비트 라인과 상기 복수의 메모리 셀들 사이에 직렬로 연결된 복수의 드레인 선택 트랜지스터들을 포함하고, 상기 소스 라인이 제1 전압 레벨로 프리차지되도록 상기 소스 라인에 프리차지 전압을 인가하는 단계 및 상기 소스 라인이 상기 제1 전압 레벨보다 높은 제2 전압 레벨로 프리차지되도록, 상기 복수의 메모리 블록들 중 비선택된 메모리 블록에 포함된 소스 선택 트랜지스터들 중 상기 소스 라인에 인접한 소스 선택 트랜지스터에 연결된 제1 소스 선택 라인에 프리차지 전압을 인가하는 단계를 포함한다.
본 기술에 따르면, 디스터번스에 의한 영향이 감소된 프로그램 동작 속도를 갖는 메모리 장치 및 그 동작 방법이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 스토리지 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKi)의 또 다른 실시 예를 보여주는 회로도이다.
도 7은 도 2의 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
도 8은 도 2의 메모리 장치에 포함된 메모리 셀들이 프로그램되는 순서를 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 파형도이다.
도 10은 도 2의 제어 로직에 포함된 프로그램 동작 제어부의 구성을 설명하기 위한 블록도이다.
도 11은 도 1의 메모리 컨트롤러를 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 13은 본 발명의 일 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 14는 본 발명의 일 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시예에 따른 스토리지 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 스토리지 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 스토리지 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
스토리지 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 스토리지 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
스토리지 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(미도시)를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이(미도시)는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 대해 커맨드(CMD)가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스(ADDR)에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(200)는 스토리지 장치(50)의 전반적인 동작을 제어할 수 있다.
스토리지 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 펌웨어(FW)는 호스트(300)와의 통신을 제어하는 호스트 인터페이스 레이어(Host Interface Layer, HIL), 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100) 간의 통신을 제어하는 플래시 변환 레이어(Flash Translation Layer, FTL) 및 메모리 장치(200)와의 통신을 제어하는 플래시 인터페이스 레이어(Flash Interface Layer, FIL)를 포함할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다. 본 명세서에서 논리 블록 어드레스(LBA)와 “논리 어드레스” 또는 “논리적 어드레스”는 같은 의미로 사용될 수 있다. 본 명세서에서 물리 블록 어드레스(PBA)와 “물리 어드레스” 또는 “물리적 어드레스”는 같은 의미로 사용될 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 쓰기 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim), 가비지 컬렉션(garbage collection)등을 수행하는데 수반되는 리드 동작 및 프로그램 동작들을 수행하기 위한 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들에 대한 동작이 중첩되도록 제어하는 방식일 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 스토리지 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치(100)를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 같은 워드 라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.
행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLm)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변 회로(120)는 로우 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124) 및 입출력 회로(125)를 포함할 수 있다.
로우 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
로우 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 로우 디코더(121)는 제어 로직(130)으로부터 로우 어드레스(RADD)를 수신한다.
로우 디코더(121)는 로우 어드레스(RADD)를 디코딩하도록 구성된다. 로우 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 로우 디코더(121)는 디코딩된 어드레스에 따라 전압 생성부(122)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
예를 들어, 프로그램 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다. 리드 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
실시 예에서, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 로우 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(121)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다. 전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다.
예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 로우 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직(130)의 제어에 응답하여 동작한다. 구체적으로 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 데이터 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 페이지 데이터를 읽는다.
리드 동작 시, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 페이지의 메모리 셀들로부터 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 데이터 입출력 회로(125)로 출력한다.
소거 동작 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제 1 내지 제 m 비트 라인들(BL1~BLm)을 플로팅(floating) 시킬 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
센싱 회로(126)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130) 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로들(120)을 제어할 수 있다. 또한, 제어 로직(130)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
실시 예에서, 제어 로직(130)은 프로그램 동작 제어부(131)를 포함할 수 있다.
프로그램 동작 제어부(131)는 메모리 컨트롤러(200)로부터 입력되는 프로그램 커맨드에 따라 프로그램 동작을 수행하도록 주변 회로(120)를 제어할 수 있다. 프로그램 동작 제어부(131)에 의해 수행되는 프로그램 동작은 도 9 및 10에서 더 상세하게 설명한다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKi)의 또 다른 실시 예를 보여주는 회로도이다.
도 6을 참조하면, 제1 선택 라인과 제2 선택 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 선택 라인은 소스 선택 라인들(SSL1, SSL2)일 수 있고, 제2 선택 라인은 드레인 선택 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKi)은 비트 라인들(BL1~BLm)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLm)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 선택 트랜지스터들(SST1, SST2), 다수의 메모리 셀들(MC1~MC16) 및 드레인 선택 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 드레인 선택 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 소스 선택 트랜지스터들(SST1, SST2)과 메모리 셀들(MC1~MC16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 선택 트랜지스터들(SST1, SST2)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 선택 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(MC1~MC16)은 소스 선택 트랜지스터들(SST1, SST2)과 드레인 선택 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST1, SST2)의 게이트들은 다수의 소스 선택 라인들(SSL1, SSL2)에 연결될 수 있고, 드레인 선택 트랜지스터들(DST)의 게이트들은 드레인 선택 라인(DSL)에 연결될 수 있고, 메모리 셀들(MC1~MC16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PG)이 포함될 수 있다.
실시 예에서, 소스 선택 트랜지스터들(SST1, SST2) 중 소스 라인(SL)에 인접한 소스 선택 트랜지스터(SST1)는 제1 소스 선택 라인(SSL1)과 연결될 수 있다. 이 경우, 제1 소스 선택 라인(SSL1)과 소스 라인(SL) 사이에는 캐패시티브 커플링(capacitive coupling) 현상이 발생할 수 있다. 또한, 실시 예에서, 소스 선택 트랜지스터들(SST1, SST2) 중 소스 라인(SL)에 인접하지 않은 소스 선택 트랜지스터(SST2)는 제2 소스 선택 라인(SSL2)과 연결될 수 있다. 이 경우, 제2 소스 선택 라인(SSL2)과 소스 라인(SL) 사이에는 캐패시티브 커플링 현상이 발생하지 않을 수 있다. 한편, 소스 선택 라인들(SSL1, SSL2)은 도면에 도시된 개수보다 더 많이 포함될 수 있다.
하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다.
하나의 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있다. 이 경우 하나의 물리 페이지(PG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 7은 도 2의 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
도 7에서, 설명의 편의를 위해, 복수의 메모리 셀들 각각은 2-비트의 데이터를 저장하는 멀티 레벨 셀(MLC)인 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 복수의 메모리 셀들 각각은 3-비트의 데이터를 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 4-비트의 데이터를 저장하는 쿼드 레벨 셀(Quad Level Cell; QLC)일 수 있다.
메모리 장치(100)의 프로그램 동작은 복수의 프로그램 루프들(PL1~PLn)을 포함할 수 있다. 즉, 메모리 장치(100)는 복수의 프로그램 루프들(PL1~PLn)을 수행하여 선택된 메모리 셀들이 복수의 프로그램 상태들 중 어느 하나의 상태에 해당하는 문턱전압을 갖도록 프로그램 할 수 있다.
복수의 프로그램 루프들(PL1~PLn) 각각은 프로그램 전압을 제공하는 프로그램 단계(PGM Step)와 검증 전압들을 인가하여 메모리 셀들이 프로그램 되었는지 여부를 판단하는 검증 단계(Verify Step)를 포함할 수 있다.
각 프로그램 루프에 포함된 프로그램 단계(PGM Step)는 프리차지(Precharge) 구간, 프로그램(Program) 구간 및 디스차지(Discharge) 구간을 포함할 수 있다.
프리차지(Precharge) 구간은 소스 라인 및 선택 라인들을 프리차지하는 구간일 수 있다. 메모리 장치(100)는 소스 라인 및 선택 라인들에 프리차지 전압을 인가함으로써, 소스 라인 및 선택 라인들을 프리차지할 수 있다.
프로그램(Program) 구간은 선택된 메모리 셀이 프로그램 상태에 해당하는 문턱전압을 갖도록 프로그램하는 구간일 수 있다. 예를 들어, 메모리 장치(100)는 선택된 워드 라인에 프로그램 전압을 인가하고, 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 수 있다. 또한, 메모리 장치(100)는 선택된 비트 라인에 0V에 해당하는 그라운드 전압을 인가하고, 비선택된 비트 라인에 전원 전압을 인가할 수 있다. 이에 따라, 메모리 장치(100)는 선택된 메모리 셀이 프로그램 상태에 해당하는 문턱전압을 갖도록 할 수 있다.
디스차지 구간(Discharge)구간은 워드 라인들 및 선택 라인들에 인가된 전압들을 디스차지 하는 구간일 수 있다. 메모리 장치(100)는 워드 라인들 및 선택 라인들에 0V에 해당하는 그라운드 전압을 인가함으로써, 워드 라인들 및 선택 라인들에 인가된 전압들을 디스차지 할 수 있다.
도 8은 도 2의 메모리 장치에 포함된 메모리 셀들이 프로그램되는 순서를 설명하기 위한 도면이다.
도 8에서 비선택된 메모리 셀 스트링이 도시된다. 메모리 셀 스트링은 비트 라인(BL)과 소스 라인(SL)사이에 직렬로 연결된 복수의 메모리 셀들을 포함할 수 있다. 각각의 메모리 셀들은 워드 라인들에 각각 연결될 수 있다. 메모리 셀들과 비트 라인 사이에 드레인 선택 트랜지스터가 연결되고, 메모리 셀들과 소스 라인 사이에는 소스 선택 트랜지스터가 연결될 수 있다. 드레인 선택 트랜지스터는 드레인 선택 라인을 통해 제어되고, 소스 선택 트랜지스터는 소스 선택 라인을 통해 제어될 수 있다.
설명의 편의를 위하여 메모리 셀 스트링이 8개의 워드 라인들(WL1~WL8)에 연결된 것으로 가정한다. 또한, 제5 워드 라인 내지 제8 워드 라인(WL5~WL8)에 연결된 메모리 셀들은 프로그램 된 메모리 셀들이고, 제1 워드 라인 내지 제4 워드 라인(WL1~WL4)에 연결된 메모리 셀들은 프로그램 되기 전인 메모리 셀들인 것으로 가정한다. 또한, 메모리 셀 스트링은 소스 라인(SL)과 인접한 제1 소스 선택 라인(SSL1) 및 소스 라인(SL)과 인접하지 않은 제2 소스 선택 라인(SSL2)을 포함하는 것으로 가정한다.
실시 예에서, 프로그램 동작은 드레인 선택 라인(DSL)과 인접한 제8 워드 라인(WL8)에서 소스 선택 라인들(SSL1, SSL2)과 인접한 제1 워드 라인(WL1)방향으로 순차적으로 수행될 수 있다. 이를 리버스 오더(reverse order)라 부른다. 이 경우, 프리차지 구간에서, 메모리 장치(100)는 소스 라인(SL)을 통해 메모리 셀 스트링의 채널(Channel)을 프리차지할 수 있다. 메모리 장치(100)는 프로그램 동작 시 디스터브(disturb)를 감소시키기 위해서, 프로그램 전압을 인가하기 전에 비선택된 메모리 셀 스트링을 프리차지할 수 있다. 이때, 소스 라인(SL)에 프리차지되는 전압의 레벨이 높을수록 디스터브의 감소 효과가 크다.
따라서, 본 발명의 실시 예에서는, 프리차지 구간에서 소스 라인(SL)을 두 단계로 나누어 프리차지함으로써, 디스터번스에 의한 영향이 감소된 프로그램 동작 속도를 갖는 메모리 장치 및 그 동작 방법을 제공한다.
이하 본 발명의 실시 예에 따른 프로그램 동작 방법은 후술하는 도 9에서 상세하게 설명한다.
도 9는 본 발명의 일 실시 예에 따른 메모리 장치의 동작 방법을 설명하기 위한 파형도이다.
도 9의 방법은 예를 들어, 도 1 및 도 2의 메모리 장치(100)에 의해 수행될 수 있다. 예를 들어, 메모리 장치(100)는 도 2의 제어 로직(130)에 포함된 프로그램 동작 제어부(131)를 통해 도 9의 방법을 수행할 수 있다.
도 9에서, T0 내지 T4는 프로그램 동작에 포함된 프로그램 단계를 나타낸다. 메모리 장치는 T4 이후에 검증 단계를 수행할 수 있다.
프로그램 단계는 프리차지(Precharge) 구간, 프로그램(Program) 구간 및 디스차지(Discharge) 구간을 포함할 수 있다.
T0~T2은 프리차지(Precharge) 구간이고, T2~T3은 프로그램(Program) 구간이고, T3~T4는 디스차지(Discharge) 구간일 수 있다.
도 9에서, 메모리 장치(100)는 드레인 선택 라인에 인접한 워드 라인에서부터 소스 선택 라인들에 인접한 워드 라인 방향으로 순차적으로 프로그램 동작을 수행한다고 가정한다. 따라서, 선택된 워드 라인과 소스 선택 라인들 사이에 위치하는 비선택된 워드 라인들에 연결된 메모리 셀들은 프로그램 동작이 수행되지 않은 메모리 셀들일 것이다. 또한, 선택된 워드 라인과, 드레인 선택 라인 사이에 위치하는 비선택된 워드 라인들에 연결되는 메모리 셀들은 프로그램 동작이 이미 수행된 메모리 셀들일 것이다.
도 9에서, 메모리 장치(100)는 소스 선택 트랜지스터들 중 소스 라인에 인접한 소스 선택 트랜지스터와 연결된 제1 소스 선택 라인을 포함할 수 있다. 이 경우, 제1 소스 선택 라인과 소스 라인 사이에는 캐패시티브 커플링 현상이 발생할 수 있다. 또한, 메모리 장치(100)는 소스 선택 트랜지스터들 중 소스 라인에 인접하지 않은 소스 선택 트랜지스터와 연결된 제2 소스 선택 라인을 포함할 수 있다. 따라서, 제2 소스 선택 라인과 소스 라인 사이에는 캐패시티브 커플링 현상이 발생하지 않을 수 있다.
T0~T1에서, 메모리 장치(100)는 소스 라인(SL)에 프리차지 전압(Vpre)을 인가한다. 이때, 프리차지 전압(Vpre)은 프로그램 동작 시 발생하는 디스터브를 줄이기 위하여 프로그램 전압(VPGM)을 인가하기 전에 소스 라인(SL) 또는 선택 라인을 미리 충전하기 위한 전압일 수 있다
실시 예에서, 메모리 장치(100)는 소스 라인(SL)에 프리차지 전압(Vpre)이 인가되는 동안, 복수의 메모리 블록들 중 비선택된 메모리 블록에 포함된 소스 선택 트랜지스터들 중 소스 라인에 인접한 소스 선택 트랜지스터에 연결된 제1 소스 선택 라인(UNSEL BLK_SSL1)에 그라운드 전압(GND)을 인가할 수 있다.
T1~T2에서, 메모리 장치(100)는 소스 라인(SL)에 프리차지 전압(Vpre)이 인가된 시점으로부터 기준 시간이 경과한 뒤, 소스 라인(SL)에 연결된 소스 라인 트랜지스터를 턴 오프(turn-off)할 수 있다. 이에 따라, 메모리 장치(100)는 소스 라인(SL)에 연결된 소스 라인 트랜지스터를 턴 오프함으로써, 제1 전압 레벨로 프리차지된 소스 라인(SL)을 플로팅(floating) 상태로 변환할 수 있다. 이때, 기준 시간은 소스 라인(SL)에 인가된 프리차지 전압(Vpre)에 의해 소스 라인(SL)에 충분한 전압이 충전되는 시간일 수 있다. 예를 들어, 기준 시간은 소스 라인(SL)에 인가된 프리차지 전압(Vpre)에 의해 소스 라인(SL)이 제1 전압 레벨로 프리차지되는 시간일 수 있다. 구체적으로, 기준 시간은 T0부터 T1까지의 시간일 수 있다.
또한, 메모리 장치(100)는 복수의 메모리 블록들 중 비선택된 메모리 블록에 포함된 소스 선택 트랜지스터들 중 소스 라인(SL)에 인접한 소스 선택 트랜지스터에 연결된 제1 소스 선택 라인(UNSEL BLK_SSL1)에 프리차지 전압(Vpre)을 인가한다.
예를 들어, 메모리 장치(100)는 소스 라인(SL)이 제1 전압 레벨보다 높은 제2 전압 레벨로 프리차지 되도록 제1 소스 선택 라인(UNSEL BLK_SSL1)에 프리차지 전압(Vpre)을 인가할 수 있다. 구체적으로, 제1 소스 선택 라인(UNSEL BLK_SSL1)에 프리차지 전압(Vpre)이 인가되는 경우, 소스 라인(SL)은 캐패시티브 커플링 현상에 의해 전압 레벨이 상승할 수 있다. 이때, 캐패시티브 커플링 현상에 의해 상승되는 전압 레벨의 크기는 커플링 비(coupling ratio)에 기초하여 결정될 수 있다.
실시 예에서, 메모리 장치(100)는 소스 라인(SL)에 프리차지 전압(Vpre)이 인가된 시점으로부터 기준 시간이 경과한 뒤, 제1 소스 선택 라인(UNSEL BLK_SSL1)에 프리차지 전압(Vpre)을 인가할 수 있다. 예를 들어, 메모리 장치(100)는 소스 라인(SL)에 프리차지 전압(Vpre)이 인가된 시점으로부터 기준 시간이 경과한 뒤, 그라운드 상태(GND)인 제1 소스 선택 라인(UNSEL BLK_SSL1)에 프리차지 전압(Vpre)을 인가할 수 있다.
따라서, 메모리 장치(100)는 소스 라인(SL)에 프리차지 전압(Vpre)을 인가한 후, 소스 라인(SL)과 인접한 제1 소스 선택 라인(UNSEL BLK_SSL1)에 프리차지 전압(Vpre)을 인가함으로써, 캐패시턴스 커플링 현상을 통해 소스 라인(SL)에 충전되는 전압 레벨을 높일 수 있다. 이에 따라, 메모리 장치(100)는 프로그램 동작 시 발생하는 디스터브를 감소시킬 수 있다.
T0~T2 동안, 메모리 장치(100)는 복수의 메모리 블록들 중 선택된 메모리 블록에 포함된 메모리 셀들에 연결된 워드 라인들(SEL BLK_SEL WL, SEL BLK_UNSEL WL)에 그라운드 전압(GND)을 인가할 수 있다. 예를 들어, 프리차지 구간에서 메모리 장치(100)는 선택된 메모리 블록에 포함된 메모리 셀들에 연결된 워드 라인들(SEL BLK_SEL WL, SEL BLK_UNSEL WL)에 그라운드 전압(GND)을 인가할 수 있다.
또한, T0~T2 동안, 메모리 장치(100)는 복수의 메모리 블록들 중 선택된 메모리 블록에 포함된 소스 선택 라인(SEL BLK_SSL)에 프리차지 전압(Vpre)을 인가할 수 있다. 예를 들어, 프리차지 구간에서 메모리 장치(100)는 선택된 메모리 블록에 포함된 소스 선택 트랜지스터들에 연결된 소스 선택 라인들(SEL BLK_SSL)에 프리차지 전압(Vpre)을 인가할 수 있다. 이때, 실시 예에서, 선택된 메모리 블록에 포함된 선택된 소스 선택 라인(미도시)에는 프리차지 전압(Vpre)을 인가하고, 선택된 메모리 블록에 포함된 비선택된 소스 선택 라인(미도시)에는 그라운드 전압(GND)을 인가할 수 있다.
또한, T0~T2 동안, 메모리 장치(100)는 복수의 메모리 블록들 중 선택된 메모리 블록에 포함된 드레인 선택 라인(SEL BLK_DSL)에 그라운드 전압(GND)을 인가할 수 있다. 예를 들어, 프리차지 구간에서 메모리 장치(100)는 선택된 메모리 블록에 포함된 드레인 선택 트랜지스터들에 연결된 드레인 선택 라인들(SEL BLK_DSL)에 그라운드 전압(GND)을 인가할 수 있다. 따라서, 프리차지 구간에서 메모리 장치(100)는 선택된 메모리 블록에 포함된 드레인 선택 라인(SEL BLK_DSL)에 그라운드 전압(GND)을 인가함으로써, 소스 라인(SL)에 충전된 전압을 통해 메모리 셀 스트링의 채널이 프리차지될 수 있다.
또한, T0~T2 동안, 메모리 장치(100)는 복수의 메모리 블록들 중 비선택된 메모리 블록에 포함된 소스 선택 트랜지스터들 중 소스 라인(SL)에 인접하지 않은 소스 선택 트랜지스터에 연결된 제2 소스 선택 라인(UNSEL BLK_SSL2)에 그라운드 전압(GND)을 인가할 수 있다. 예를 들어, 메모리 장치(100)는 소스 라인(SL) 및 제1 소스 선택 라인(UNSEL BLK_SSL1)에 프리차지 전압(Vpre)이 인가되는 동안, 제2 소스 선택 라인(UNSEL BLK_SSL2)에 그라운드 전압(GND)을 인가할 수 있다.
이에 따라, 메모리 장치(100)는 제2 소스 선택 라인(UNSEL BLK_SSL2)에 그라운드 전압(GND)을 인가함으로써, 비선택된 메모리 블록에 포함된 메모리 셀 스트링과 소스 라인(SL) 사이의 연결을 차단할 수 있다. 또한, 메모리 장치(100)는 메모리 셀 스트링과 소스 라인(SL) 사이의 연결을 차단함으로써, 제1 소스 선택 라인(UNSEL BLK_SSL1)에 인가되는 프리차지 전압(Vpre)을 자유롭게 제어할 수 있다.
T2~T3에서, 메모리 장치(100)는 선택된 메모리 블록에 프로그램 전압을 제공할 수 있다.
예를 들어, 메모리 장치(100)는 제1 소스 선택 라인(UNSEL BLK_SSL1)에 인가된 프리차지 전압(Vpre)에 의해 소스 라인(SL)이 제1 전압 레벨보다 높은 제2 전압 레벨로 프리차지된 뒤, 선택된 메모리 블록에 프로그램 전압을 제공할 수 있다.
구체적으로, T2에서, 메모리 장치(100)는 제1 소스 선택 라인(UNSEL BLK_SSL1)에 프리차지 전압(Vpre)이 인가된 뒤, 선택된 메모리 블록에 포함된 선택된 워드 라인(SEL BLK_SEL WL)에 프로그램 전압(VPGM)을 인가할 수 있다. 또한, T2에서, 메모리 장치(100)는 선택된 메모리 블록에 포함된 비선택된 워드 라인(SEL BLK_UNSEL WL)에 프로그램 전압(VPGM)보다 낮은 레벨을 가지는 패스 전압(Vpass)을 인가할 수 있다. 이에 따라, 메모리 장치(100)는 선택된 메모리 셀이 프로그램 상태에 해당하는 문턱전압을 갖도록 할 수 있다.
또한, T2~T3 동안, 메모리 장치(100)는 비선택된 메모리 블록에 포함된 제1 소스 선택 라인(UNSEL BLK_SSL1)에 프리차지 전압(Vpre)을 인가하고, 비선택된 메모리 블록에 포함된 제2 소스 선택 라인(UNSEL BLK_SSL2)에 그라운드 전압(GND)을 인가할 수 있다.
또한, T2~T3 동안, 메모리 장치(100)는 선택된 메모리 블록에 포함된 소스 선택 라인(SEL BLK_SSL)에 그라운드 전압(GND)을 인가하고, 선택된 메모리 블록에 포함된 드레인 선택 라인(SEL BLK_DSL)에 드레인 선택 전압(VDSL)을 인가할 수 있다. 이는 드레인 선택 라인(SEL BLK_DSL)과 인접한 워드 라인부터 순차적으로 프로그램 동작이 수행되도록 하기 위한 것일 수 있다.
T3~T4에서, 메모리 장치(100)는 선택된 메모리 블록에 디스차지 전압을 제공할 수 있다.
예를 들어, T3에서, 메모리 장치(100)는 선택된 메모리 블록에 프로그램 전압(VPGM)이 제공된 뒤, 선택된 메모리 블록에 디스차지 전압을 제공할 수 있다. 이때, 디스차지 전압은 선택된 메모리 블록에 포함된 워드 라인들(SEL BLK_SEL WL, SEL BLK_UNSEL WL)을 0V로 디스차지하기 위한 그라운드 전압(GND)일 수 있다.
도 9의 실시 예에 따르면, 본 발명의 일 실시 예에 따른 메모리 장치(100)는 프로그램 단계의 프리차지 구간에서 소스 라인(SL)의 전압을 두 단계로 프리차지할 수 있다. 즉, 메모리 장치(100)는 소스 라인(SL)에 프리차지 전압(Vpre)을 인가한 후, 소스 라인(SL)과 인접한 제1 소스 선택 라인(UNSEL BLK_SSL1)에 프리차지 전압(Vpre)을 인가할 수 있다. 이에 따라, 소스 라인(SL) 및 제1 소스 선택 라인(UNSEL BLK_SSL1) 사이의 캐피시티브 커플링 현상에 의해 소스 라인(SL)이 높은 전압 레벨을 가지도록 프리차지될 수 있다.
도 10은 도 2의 제어 로직에 포함된 프로그램 동작 제어부의 구성을 설명하기 위한 블록도이다.
도 10에서, 메모리 장치는 메모리 셀 어레이(110), 로우 디코더(121), 전압 생성부(122) 및 프로그램 동작 제어부(1000)를 포함할 수 있다. 메모리 셀 어레이(110), 로우 디코더(121), 전압 생성부(122)는 각각 도 2를 참조하여 설명된 메모리 셀 어레이(110), 로우 디코더(121), 전압 생성부(122) 및 페이지 버퍼 그룹(123)과 동일하게 구성되고 동작할 수 있다. 프로그램 동작 제어부(1000)는 도 2의 프로그램 동작 제어부(131)를 나타내는 것일 수 있다.
프로그램 동작 제어부(1000)는 도 2를 참조하여 설명된 제어로직(130)에 포함될 수 있다.
도 10을 참조하면, 프로그램 동작 제어부(1000)는 프리차지 전압 제어 신호 생성부(1010), 소스 선택 라인 제어부(1030) 및 소스 라인 제어부(1050)를 포함할 수 있다.
프리차지 전압 제어 신호 생성부(1010)는 프로그램 단계에서 이용되는 복수의 전압들을 생성할 것을 지시하는 프로그램 전압 제어 신호를 생성할 수 있다. 예를 들어, 프리차지 전압 제어 신호 생성부(1010)는 프리차지 구간에 이용되는 다양한 레벨의 전압들인 프리차지 관련 전압의 생성을 위해 프리차지 전압 제어 신호(OPSIG(precharge))를 생성하고, 생성된 프리차지 전압 제어 신호(OPSIG(precharge))를 전압 생성부(122)에 제공할 수 있다. 전압 생성부(122)는 프리차지 전압 제어 신호(OPSIG(precharge))에 따라, 프리차지 구간에 이용되는 다양한 프리차지 관련 전압들(Vop)을 생성하고, 생성된 프리차지 관련 전압(Vop)들을 로우 디코더(121)에 제공할 수 있다.
소스 라인 제어부(1050)는 소스 라인에 인가되는 프리차지 전압을 제어할 수 있다. 구체적으로, 소스 라인 제어부(1050)는 메모리 셀 어레이(110)의 소스 라인에 프리차지 전압(SL(precharge))을 인가할 수 있다.
소스 선택 라인 제어부(1030)는 소스 선택 라인들에 인가되는 전압을 제어할 수 있다. 구체적으로, 소스 선택 라인 제어부(1030)는 소스 선택 라인에 프리 차지 전압을 인가하도록 하기 위한 소스 선택 라인 제어 신호(SSL(precharge))를 로우 디코더(121)에 제공할 수 있다. 로우 디코더(121)는 소스 선택 라인 제어 신호(SSL(precharge))에 따라 전압 생성부(122)가 생성한 프리차지 관련 전압들(Vop)을 메모리 셀 어레이(110)에 제공할 수 있다.
도 11은 도 1의 메모리 컨트롤러를 설명하기 위한 도면이다.
도 1 및 도 11을 참조하면, 메모리 컨트롤러(200)는 프로세서(220), RAM(230), 에러 정정 회로(240), ROM(260), 호스트 인터페이스(270), 및 플래시 인터페이스(280)를 포함할 수 있다.
프로세서(220)는 메모리 컨트롤러(200)의 제반 동작을 제어할 수 있다. RAM(230)은 메모리 컨트롤러(200)의 버퍼 메모리, 캐시 메모리, 동작 메모리 등으로 사용될 수 있다.
ROM(260)은 메모리 컨트롤러(200)가 동작하는데 요구되는 다양한 정보들을 펌웨어 형태로 저장할 수 있다.
메모리 컨트롤러(200)는 호스트 인터페이스(270)를 통해 외부 장치(예를 들어, 호스트(300), 애플리케이션 프로세서 등)와 통신할 수 있다.
메모리 컨트롤러(200)는 플래시 인터페이스(280)를 통해 메모리 장치(100)와 통신할 수 있다. 메모리 컨트롤러(200)는 플래시 인터페이스(280)를 통해 커맨드(CMD), 어드레스(ADDR), 및 제어 신호(CTRL) 등을 메모리 장치(100)로 전송할 수 있고, 데이터(DATA)를 수신할 수 있다. 예시적으로, 플래시 인터페이스(280)는 낸드 인터페이스(NAND Interface)를 포함할 수 있다.
도 12는 본 발명의 일 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 12를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다. 메모리 장치(2200)는 도 2를 참조하여 설명된 메모리 장치(100)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 13은 본 발명의 일 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 13을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 14는 본 발명의 일 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 14를 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 스토리지 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 스토리지 장치
100: 메모리 장치
200: 메모리 컨트롤러
300: 호스트

Claims (20)

  1. 복수의 메모리 셀 스트링들을 각각 포함하는 복수의 메모리 블록들을 포함하는 메모리 장치의 동작 방법에 있어서, 상기 복수의 메모리 셀 스트링들은 각각 비트 라인과 소스 라인 사이에 직렬로 연결된 복수의 메모리 셀들, 상기 소스 라인과 상기 복수의 메모리 셀들 사이에 직렬로 연결된 복수의 소스 선택 트랜지스터들 및 상기 비트 라인과 상기 복수의 메모리 셀들 사이에 직렬로 연결된 복수의 드레인 선택 트랜지스터들을 포함하고,
    상기 소스 라인에 프리차지 전압을 인가하는 단계; 및
    상기 복수의 메모리 블록들 중 비선택된 메모리 블록에 포함된 소스 선택 트랜지스터들 중 상기 소스 라인에 인접한 소스 선택 트랜지스터에 연결된 제1 소스 선택 라인에 프리차지 전압을 인가하는 단계를 포함하는, 메모리 장치의 동작 방법.
  2. 제 1항에 있어서, 상기 소스 라인에 프리차지 전압을 인가하는 단계는,
    상기 소스 라인에 프리차지 전압이 인가된 시점으로부터 기준 시간이 경과한 뒤, 상기 제1 소스 선택 라인에 프리차지 전압을 인가하는, 메모리 장치의 동작 방법.
  3. 제 2항에 있어서, 상기 제1 소스 선택 라인에 프리차지 전압을 인가하는 단계는,
    상기 기준 시간이 경과한 뒤, 상기 소스 라인에 연결된 소스 라인 트랜지스터를 턴 오프하는 단계를 더 포함하는, 메모리 장치의 동작 방법.
  4. 제 3항에 있어서, 상기 제1 소스 선택 라인에 프리차지 전압을 인가하는 단계는,
    상기 소스 라인에 프리차지 전압이 인가되는 동안, 상기 제1 소스 선택 라인에 그라운드 전압을 인가하는 단계를 더 포함하는, 메모리 장치의 동작 방법.
  5. 제 4항에 있어서, 상기 제1 소스 선택 라인에 프리차지 전압을 인가하는 단계는,
    상기 기준 시간이 경과한 뒤, 그라운드 상태인 상기 제1 소스 선택 라인에 프리차지 전압을 인가하는, 메모리 장치의 동작 방법.
  6. 제 5항에 있어서,
    상기 소스 라인 및 상기 제1 소스 선택 라인에 프리차지 전압이 인가되는 동안, 상기 비선택된 메모리 블록에 포함된 소스 선택 트랜지스터들 중 상기 소스 라인에 인접하지 않은 소스 선택 트랜지스터에 연결된 제2 소스 선택 라인에 그라운드 전압을 인가하는 단계를 더 포함하는, 메모리 장치의 동작 방법.
  7. 제 1항에 있어서,
    상기 복수의 메모리 블록들 중 선택된 메모리 블록에 포함된 소스 선택 트랜지스터들에 연결된 소스 선택 라인들에 프리차지 전압을 인가하는 단계를 더 포함하는, 메모리 장치의 동작 방법.
  8. 제 7항에 있어서,
    상기 선택된 메모리 블록에 포함된 소스 선택 트랜지스터들에 연결된 소스 선택 라인들에 프리차지 전압이 인가되는 동안, 상기 선택된 메모리 블록에 포함된 메모리 셀들에 연결된 워드 라인들에 그라운드 전압을 인가하는 단계를 더 포함하는, 메모리 장치의 동작 방법.
  9. 제 8항에 있어서,
    상기 제1 소스 선택 라인에 프리차지 전압이 인가된 뒤, 상기 선택된 메모리 블록에 프로그램 전압을 제공하는 단계를 더 포함하는, 메모리 장치의 동작 방법.
  10. 제 9항에 있어서,
    상기 선택된 메모리 블록에 프로그램 전압이 제공된 뒤, 상기 선택된 메모리 블록에 디스차지 전압을 제공하는 단계를 더 포함하는, 메모리 장치의 동작 방법.
  11. 비트 라인과 소스 라인 사이에 직렬로 연결된 복수의 메모리 셀들, 소스 라인과 상기 복수의 메모리 셀들 사이에 직렬로 연결된 복수의 소스 선택 트랜지스터들 및 상기 비트 라인과 상기 복수의 메모리 셀들 사이에 직렬로 연결된 복수의 드레인 선택 트랜지스터들을 각각 포함하는 복수의 메모리 셀 스트링들을 각각 포함하는 복수의 메모리 블록들;
    상기 복수의 메모리 블록들 중 선택된 메모리 블록에 프로그램 전압을 제공하는 프로그램단계 및 상기 선택된 메모리 블록의 프로그램 상태를 검증하는 검증 단계를 포함하는 복수의 프로그램 루프를 수행하는 주변 회로; 및
    상기 프로그램 단계에서, 상기 소스 라인에 프리차지 전압을 인가하고, 상기 복수의 메모리 블록들 중 비선택된 메모리 블록에 포함된 소스 선택 트랜지스터들 중 상기 소스 라인에 인접한 소스 선택 트랜지스터에 연결된 제1 소스 선택 라인에 프리차지 전압을 인가하도록 상기 주변 회로를 제어하는 프로그램 동작 제어부를 포함하는 메모리 장치.
  12. 제 11항에 있어서, 상기 프로그램 동작 제어부는,
    상기 프로그램 단계에서 이용되는 복수의 전압들을 생성할 것을 지시하는 프로그램 전압 제어 신호를 생성하는 프로그램 전압 제어 신호 생성부를 더 포함하는, 메모리 장치.
  13. 제 12항에 있어서, 상기 프로그램 동작 제어부는,
    상기 소스 라인에 인가되는 프리차지 전압을 제어하는 소스 라인 제어부를 더 포함하는, 메모리 장치.
  14. 제 13항에 있어서, 상기 프로그램 동작 제어부는,
    상기 복수의 소스 선택 트랜지스터들에 연결된 소스 선택 라인들에 인가되는 전압을 제어하는 소스 선택 라인 제어부를 더 포함하는, 메모리 장치.
  15. 복수의 메모리 셀 스트링들을 각각 포함하는 복수의 메모리 블록들을 포함하는 메모리 장치의 동작 방법에 있어서, 상기 복수의 메모리 셀 스트링들은 각각 비트 라인과 소스 라인 사이에 직렬로 연결된 복수의 메모리 셀들, 상기 소스 라인과 상기 복수의 메모리 셀들 사이에 직렬로 연결된 복수의 소스 선택 트랜지스터들 및 상기 비트 라인과 상기 복수의 메모리 셀들 사이에 직렬로 연결된 복수의 드레인 선택 트랜지스터들을 포함하고,
    상기 소스 라인에 프리차지 전압을 인가하는 단계; 및
    상기 소스 라인이 제1 전압 레벨로 프리차지된 뒤, 상기 복수의 메모리 블록들 중 비선택된 메모리 블록에 포함된 소스 선택 트랜지스터들 중 상기 소스 라인에 인접한 소스 선택 트랜지스터에 연결된 제1 소스 선택 라인에 프리차지 전압을 인가하는 단계를 포함하는, 메모리 장치의 동작 방법.
  16. 제 15항에 있어서, 상기 제1 소스 선택 라인에 프리차지 전압을 인가하는 단계는,
    상기 소스 라인이 상기 제1 전압 레벨로 프리차지된 뒤, 상기 소스 라인에 연결된 소스 라인 트랜지스터를 턴 오프하는 단계를 더 포함하는, 메모리 장치의 동작 방법.
  17. 제 16항에 있어서, 상기 제1 소스 선택 라인에 프리차지 전압을 인가하는 단계는,
    상기 소스 라인에 프리차지 전압이 인가되는 동안, 상기 제1 소스 선택 라인에 그라운드 전압을 인가하는 단계를 더 포함하는, 메모리 장치의 동작 방법.
  18. 제 17항에 있어서, 상기 제1 소스 선택 라인에 프리차지 전압을 인가하는 단계는,
    상기 소스 라인이 상기 제1 전압 레벨로 프리차지된 뒤, 그라운드 상태인 상기 제1 소스 선택 라인에 프리차지 전압을 인가하는, 메모리 장치의 동작 방법.
  19. 제 18항에 있어서,
    상기 소스 라인 및 상기 제1 소스 선택 라인에 프리차지 전압이 인가되는 동안, 상기 비선택된 메모리 블록에 포함된 소스 선택 트랜지스터들 중 상기 소스 라인에 인접하지 않은 소스 선택 트랜지스터에 연결된 제2 소스 선택 라인에 그라운드 전압을 인가하는 단계를 더 포함하는, 메모리 장치의 동작 방법.
  20. 제 19항에 있어서,
    상기 소스 라인이 상기 제1 전압 레벨보다 높은 제2 전압 레벨로 프리차지된 뒤, 상기 복수의 메모리 블록들 중 선택된 메모리 블록에 프로그램 전압을 제공하는 단계를 더 포함하는, 메모리 장치의 동작 방법.
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