KR20110120467A - 반도체 메모리 장치 및 이의 동작방법 - Google Patents

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Abstract

본 발명은 다수의 스트링들을 포함하는 다수의 메모리 셀 블록들로 이루어지며, 상기 스트링 각각은, 비트라인과 차단 스위치 사이에 직렬로 연결되는 드레인 셀렉트 트랜지스터 및 다수의 메모리 셀들을 포함하는 제1 서브 스트링; 및 상기 차단 스위치와 공통 소스 라인 사이에 직렬로 연결되는 다수의 메모리 셀들 및 소스 셀렉트 트랜지스터를 포함하는 제2 서브 스트링으로 이루어지며, 상기 차단 스위치는 프로그램 동작의 프리차지 구간에서 턴 오프(turn off)되고, 상기 프로그램 동작의 채널 부스팅 구간 및 프로그램 구간에서 턴 온(turn on)되며, 상기 스트링들 중, 비선택된 스트링들의 상기 제1 서브 스트링은 상기 프리차지하는 구간에서 상기 비트라인을 통해 프리차지되고, 상기 비선택된 스트링들의 상기 제2 서브 스트링은 상기 프리차지하는 구간에서 상기 공통 소스 라인을 통해 프리차지되는 반도체 메모리 장치 및 이의 동작방법으로 이루어진다.

Description

반도체 메모리 장치 및 이의 동작방법{Semiconductor memory device and method thereof}
본 발명은 반도체 메모리 장치 및 이의 동작방법에 관한 것으로, 특히 프로그램 동작의 프리차지 방법에 관한 것이다.
반도체 메모리 장치는 데이터가 저장되는 메모리 셀 어레이(memory cell array)를 포함한다. 메모리 셀 어레이는 다수의 메모리 셀 블록(memory cell block)들로 이루어지며, 각각의 메모리 셀 블록은 다수의 스트링(string)들로 이루어진다. 각각의 스트링은 드레인 셀렉트 트랜지스터, 소스 셀렉트 트랜지스터, 드레인 셀렉트 트랜지스터와 소스 셀렉트 트랜지스터 사이에 직렬로 연결된 다수의 메모리 셀들로 이루어진다. 드레인 셀렉트 트랜지스터의 드레인(drain)은 비트라인(bit line)과 연결되며, 소스 셀렉트 트랜지스터의 소스(source)는 공통 소스 라인(common source line)과 연결된다. 서로 다른 스트링들에 포함된 드레인 셀렉트 트랜지스터들의 게이트 전극이 서로 연결되어 드레인 셀렉트 라인을 이루고, 소스 셀렉트 트랜지스터들의 게이트 전극이 서로 연결되어 소스 셀렉트 라인을 이룬다. 또한, 서로 다른 스트링들에 포함된 메모리 셀들의 게이트 전극이 서로 연결되어 다수의 워드라인(word line)들을 이룬다.
반도체 메모리 장치는 소형화 및 대용량화가 지속적으로 요구되고 있기 때문에, 반도체 메모리 장치의 집적도 또한 증가하게 된다. 예를 들어, 상술한 반도체 메모리 장치의 경우, 하나의 메모리 셀 블록 내에는 일반적으로 32개의 워드라인들이 포함된다. 하지만, 집적도 증가로 인해 최근에는 하나의 메모리 셀 블록 내에 64개 또는 128개의 워드라인들을 구비한 반도체 메모리 장치가 개발되고 있으며, 그 이상의(예컨데, 256개, 512개...) 워드라인들을 구비한 메모리 장치도 이슈(issue)가 되고 있다.
메모리 셀 블록 내에서 워드라인들의 개수가 증가한다는 것은 메모리 셀들의 개수가 증가한다는 것을 의미한다. 메모리 셀들의 개수가 증가할수록 스트링의 길이 또한 길어지게 되면서 저항도 증가하게 된다. 또한, 메모리 셀들의 개수가 증가할수록 이웃하는 메모리 셀 들 간의 간격이 좁아지기 때문에 접합영역의 깊이(cell source drain junction depth)도 얕아지므로, 이 역시 스트링의 저항을 증가시키는 원인이 될 수 있다. 스트링의 길이가 길어지면 메모리 셀 블록의 길이도 길어지게 되고, 이로 인해 비트라인의 길이가 길어지면서 비트라인의 저항도 증가하게 된다.
이처럼, 스트링 및 비트라인의 저항이 증가하면서 반도체 메모리 장치의 동작에 여러 가지 문제가 발생할 수 있는데, 그 중 하나가 비트라인에 인가된 전압을 스트링 전체에 균일하게 전달하는 동작(예컨데, 프리차지 또는 디스차지 동작)이라 할 수 있다.
프로그램 동작을 예를 들어 설명하면 다음과 같다.
선택된 셀 블록의 모든 메모리 셀들의 소거 동작을 수행한 후, 프로그램 동작이 수행될 선택된 스트링과 연결된 비트라인에는 '0V'를 인가하고, 프로그램 동작을 수행하지 않을 비선택된 스트링과 연결된 비트라인에는 'Vcc'를 인가한다.
소스 셀렉트 트렌지스터는 턴 오프(turn off) 시키고 드레인 셀렉트 트랜지스터는 턴 온(turn on) 시킨 후, 모든 워드라인들에 패스전압을 인가하여 스트링 내부에 채널(channel)을 형성한다. 채널이 형성되면, 각각의 비트라인들에 인가된 전압이 스트링의 채널 및 접합영역에 전달된다. 바람직하게는, 선택된 스트링에는 '0V'가 인가되어야 하고, 비선택된 스트링에는 'Vcc'가 스트링 전체에 균일하게 전달되어야 한다. 특히, 비선택된 스트링의 경우, 스트링 전체에 'Vcc'가 균일하게 전달되어야 채널 부스팅(channel boosting)으로 인해 채널의 전압 레벨을 상승시킬 때 채널의 전압을 균일한 레벨로 상승시킬 수 있다.
하지만, 상술한 바와 같이 스트링의 길이가 길어질수록 스트링의 내부 저항이 증가하기 때문에, 비트라인으로부터 멀어질수록 'Vcc' 레벨보다 낮은 레벨의 전압이 전달될 수 있다. 따라서, 프로그램 동작 시, 비선택된 스트링에서 채널 부스팅이 불균일하게 발생할 수 있으며, 이로 인해 프로그램하지 않을 메모리 셀이 프로그램될 수 있는 문제가 발생할 수 있다.
본 발명이 해결하려는 과제는, 스트링의 양 끝단으로부터 동시에 전압을 인가함으로써 스트링 전체에 균일한 레벨의 전압을 전달하도록 한다. 또한, 스트링의 일부에 스위칭 소자를 구비하고 이를 제어함으로써 동일한 스트링 내에서도 영역별로 서로 다른 레벨의 전압을 전달하도록 한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는, 비트라인과 차단 스위치 사이에 직렬로 연결되는 드레인 셀렉트 트랜지스터 및 다수의 메모리 셀들을 포함하는 제1 서브 스트링; 및 상기 차단 스위치와 공통 소스 라인 사이에 직렬로 연결되는 다수의 메모리 셀들 및 소스 셀렉트 트랜지스터를 포함하는 제2 서브 스트링으로 이루어진다.
상기 차단 스위치는 NMOS 트랜지스터로 구현되며, 상기 차단 스위치의 드레인(drain) 전극은 상기 제1 서브 스트링과 연결되고, 소스(source) 전극은 상기 제2 서브 스트링과 연결된다.
상기 제1 서브 스트링에 포함된 메모리 셀들의 개수와 상기 제2 서브 스트링에 포함된 메모리 셀들의 개수는 서로 동일하다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치는, 명령 신호 및 어드레스 신호에 응답하여 동작 신호들을 출력하고, 차단 스위치 라인에 동작 전압을 출력하는 제어 회로; 비트라인과 상기 차단 스위치 라인 사이에서 서로 직렬로 연결된 다수의 메모리 셀들을 포함한 제1 서브 스트링 및 상기 차단 스위치 라인과 공통 소스 라인 사이에서 서로 직렬로 연결된 다수의 메모리 셀들을 포함한 제2 서브 스트링으로 이루어진 스트링들을 포함하는 다수의 메모리 셀 블록들로 이루어진 메모리 셀 어레이; 프로그램 동작 시, 상기 제어 회로로부터 출력되는 상기 동작 신호들에 따라 상기 스트링들 중 비선택된 스트링들과 연결된 비트라인 및 상기 공통 소스 라인으로 전원전압을 인가하여 상기 비선택된 스트링들을 프리차지하기 위한 전압 공급 회로 및 페이지 버퍼 회로부; 상기 제어 회로로부터 출력되는 상기 동작 신호들에 응답하여 상기 페이지 버퍼 회로부에 포함된 페이지 버퍼를 선택하기 위한 컬럼 선택 회로; 및 프로그램 동작 시 외부로부터 입력된 데이터를 상기 페이지 버퍼에 입력하기 위하여 상기 컬럼 선택 회로에 데이터를 전달하기 위한 입출력 회로를 포함한다.
상기 제어 회로는 프로그램 동작 신호, 리드 동작 신호 또는 소거 동작 신호, 페이지 버퍼들을 제어하기 위한 제어 신호들, 로우 어드레스 신호 및 컬럼 어드레스 신호를 포함한 동작 신호들을 출력하며, 프로그램 동작 시 상기 메모리 셀 어레이와 연결된 차단 스위치 라인에 동작 전압을 출력한다.
상기 차단 스위치들의 게이트 전극이 서로 연결되어 상기 차단 스위치 라인을 이룬다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작방법은, 비트라인과 공통 소스 라인 사이에 서로 직렬로 연결된 드레인 셀렉트 트랜지스터, 다수의 메모리 셀들을 포함한 제1 서브 스트링, 차단 스위치, 다수의 메모리 셀들을 포함한 제2 서브 스트링 및 소스 셀렉트 트랜지스터로 이루어진 다수의 스트링들을 구비하는 단계; 상기 차단 스위치를 턴 오프(turn off)한 상태에서, 상기 비트라인을 통해 상기 제1 서브 스트링을 프리차지하고, 상기 공통 소스 라인을 통해 상기 제2 서브 스트링을 프리차지하는 단계; 상기 차단 스위치를 턴 온(turn on)하고, 상기 다수의 메모리 셀들과 연결된 워드라인들에 제1 패스전압을 인가하여 상기 스트링들 중 비선택된 스트링들에 채널 부스팅을 발생시키는 단계; 및 상기 워드라인들 중, 선택된 워드라인에 프로그램 전압을 인가하여 프로그램 동작을 수행하는 단계를 포함한다.
상기 프로그램 동작을 수행한 후, 상기 워드라인들 및 비트라인들을 디스차지하는 디스차지 단계 및 프로그램 검증 단계를 더 포함한다.
상기 스트링들 중에서, 상기 비선택된 스트링들과 연결된 비트라인들에는 ㅈ전원전압을 인가하고, 선택된 스트링들과 연결된 비트라인들에는 '0V'를 인가한다. 상기 공통 소스 라인에는 전원전압을 인가한다.
상기 프리차지하는 단계는, 상기 드레인 셀렉트 트랜지스터 및 상기 소스 셀렉트 트랜지스터를 모두 턴 온(turn on)하여 수행한다.
상기 제2 서브 스트링을 프리차지하는 단계는, 상기 워드라인들에 상기 제1 패스전압을 인가하여 수행한다.
상기 제2 서브 스트링을 프리차지하는 단계는, 상기 워드라인들에 상기 제1 패스전압보다 낮은 제2 패스전압을 인가하는 단계를 포함한다.
상기 채널 부스팅을 발생시키는 단계는, 상기 차단 스위치를 턴 온(turn on)함과 동시에 상기 소스 셀렉트 트랜지스터를 턴 오프(turn off)하는 단계를 포함한다.
상기 채널 부스팅을 발생시키는 단계는, 상기 드레인 셀렉트 트랜지스터의 게이트 전극에 인가하는 전압을 전원전압과 '0V' 사이의 레벨을 갖는 전압으로 낮추는 단계를 더 포함한다.
상기 드레인 셀렉트 트랜지스터의 게이트 단에는, 상기 제2 서브 스트링을 프리차지하는 단계부터 상기 프로그램 동작을 수행하는 단계까지 계속 전원전압(Vcc)을 인가하거나, 상기 제2 서브 스트링을 프리차지하는 단계에서는 전원전압(Vcc)을 인가하다가, 상기 채널 부스팅을 발생시키는 단계 내지 상기 프로그램 동작을 수행하는 단계까지 전원전압보다 낮은 양의 전압을 인가한다.
본 발명에 따라, 워드라인의 개수 증가로 인해 스트링의 길이가 길어지더라도, 스트링의 채널을 균일한 레벨로 프리차지할 수 있다. 또한, 프리차지 및 디스차지 동작시간을 단축할 수 있으므로, 전체적인 메모리 장치의 동작 시간을 단축할 수 있다.
도 1은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 설명하기 위한 블록도이다.
도 3은 도 2의 제1 메모리 셀 블록을 설명하기 위한 개략도이다.
도 4는 도 3의 제1 메모리 셀 블록을 설명하기 위한 회로도이다.
도 5는 본 발명에 따른 제1 메모리 셀 블록에 포함된 스트링을 설명하기 위한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 프로그램 방법을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 다른 실시예에 따른 프로그램 방법을 설명하기 위한 타이밍도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
반도체 메모리 장치는 메모리 셀 어레이(110), 제어 회로(120), 전압 발생 회로(130), 로우 디코더(140), 입출력 회로(150), 컬럼 선택 회로(160) 및 페이지 버퍼 회로부(170)를 포함한다.
메모리 셀 어레이(110)는 데이터가 저장되는 복수의 메모리 블록들을 포함한다.
제어 회로(120)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼 회로부(170)에 포함된 페이지 버퍼들을 제어하기 위한 제어 신호들(PB SIGNALS)을 출력한다. 제어 회로(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 또한, 제어 회로(120)는 프로그램 동작 시 메모리 셀 어레이(110)와 연결된 차단 스위치 라인(PL)에 동작 전압을 출력한다.
전압 공급 회로(130 및 140)는 제어 회로(120)의 신호들(READ, PGM, ERASE, RADD)에 따라 메모리 셀들의 프로그램 동작, 소거 동작 또는 리드 동작에 필요한 동작 전압들을 선택된 메모리 블록으로 공급한다. 이러한 전압 공급 회로는 전압 발생 회로(130) 및 로우 디코더(140)를 포함한다.
전압 발생 회로(130)는 제어 회로(120)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램하기 위한 프로그램 전압(Vpgm), 패스 전압(Vpass), 드레인 셀렉트 전압(VDSL), 소스 셀렉트 전압(VSSL) 및 공통 소스 전압(VCSL)을 출력한다. 전압 발생 회로(130)는 메모리 셀들의 리드 동작과 소거 동작을 위한 동작 전압들도 출력한다.
로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생 회로(130)에서 발생된 동작 전압들을 메모리 셀 어레이(110)의 메모리 블록들 중 선택된 메모리 블록으로 전달한다. 즉, 동작 전압들은 선택된 메모리 블록의 로컬 라인들(DSL, SSL, CSL, WL[n:0])로 인가된다.
페이지 버퍼 회로부(170)는 비트라인들(BL[K:0])과 각각 연결되는 페이지 버퍼들(미도시)을 포함한다. 제어 회로(120)의 제어 신호들(PB SIGNALS)에 응답하여 선택된 셀들에 데이터를 저장하는데 필요한 전압(예, 프로그램 금지 전압, 접지 전압)을 비트라인들(BL[K:0])에 각각 인가한다.
컬럼 선택 회로(160)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 회로부(170)에 포함된 페이지 버퍼들을 선택한다. 컬럼 선택 회로(160)에 의해 선택된 페이지 버퍼에 래치된 데이터가 출력된다.
입출력 회로(150)는 프로그램 동작 시 외부로부터 입력된 데이터를 페이지 버퍼 그룹(150)의 페이지 버퍼들로 입력하기 위하여 제어 회로(120)에 제어에 따라 데이터를 컬럼 선택 회로(160)에 전달한다. 컬럼 선택 회로(160)가 전달된 데이터를 페이지 버퍼 그룹(150)의 페이지 버퍼들에 차례대로 입력하면 페이지 버퍼들은 입력된 데이터를 내부 래치에 저장한다.
도 2는 도 1의 메모리 셀 어레이를 설명하기 위한 블록도이다.
메모리 셀 어레이(110)는 다수의 메모리 셀 블록들로 이루어진다. 예를 들어, 메모리 셀 어레이(110)에는 1024개의 메모리 셀 블록들이 포함될 수 있다.
도 3은 도 2의 제1 메모리 셀 블록을 설명하기 위한 개략도이다.
제1 메모리 셀 블록은 다수개의 스트링들(ST1~STk)을 포함하며, 각각의 스트링들은 드레인 스위치부, 소스 스위치부, 제1 서브 스트링부(Sub1), 제2 서브 스트링부(Sub2), 차단 스위치부 및 공통 소스 라인부로 이루어진다.
드레인 스위치부의 드레인(drain) 전극은 비트라인(BL)들과 연결되고, 소스 스위치부의 소스(source) 전극은 공통 소스 라인부와 연결된다. 공통 소스 라인부에는 전원전압(Vcc)이 인가되거나 접지단자(Vss)가 연결될 수 있다. 제1 서브 스트링부(Sub1)는 드레인 스위치부와 차단 스위치부 사이에 접속되고, 제2 서브 스트링부(Sub2)는 차단 스위치부와 소스 스위치부 사이에 접속된다.
드레인 스위치부의 동작에 따라 비트라인(BL)에 인가된 전압은 접합영역을 통해 제1 서브 스트링부(Sub1)로 전달되며, 소스 스위치부의 동작에 따라 공통 소스 라인부에 인가된 전압은 접합영역을 통해 제2 서브 스트링부(Sub2)로 전달된다.
차단 스위치부는 차단 스위치 라인(PL)에 인가되는 전압에 따라 동작하여, 제1 서브 스트링부(Sub1)와 제2 서브 스트링부(Sub2)를 전기적으로 연결하거나 차단시킨다. 즉, 차단 스위치 라인(PL)에 '0V'가 인가되면, 차단 스위치부가 턴 오프(turn off)된다. 이를 이용하여, 비트라인(BL) 및 공통 소스 라인부에 서로 다른 레벨의 전압을 인가하여 제1 서브 스트링부(Sub1)와 제2 서브 스트링부(Sub2)에 서로 다른 레벨의 전압을 전달할 수 있다.
도 4는 도 3의 제1 메모리 셀 블록을 설명하기 위한 회로도이다.
드레인 스위치부는 제1 내지 제k 스트링(ST1~STk)에 각각 접속된 드레인 셀렉트 트랜지스터(DST)들로 이루어진다. 드레인 셀렉트 트랜지스터(DST)는 NMOS 트랜지스터로 구현될 수 있으며, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain) 전극은 비트라인들(BL1~BLk)과 각각 연결되고, 소스(source) 전극은 제1 서브 스트링과 연결된다. 각각의 드레인 셀렉트 트랜지스터(DST)들의 게이트 전극이 서로 연결되어 드레인 셀렉트 라인(DSL)을 이룬다. 드레인 셀렉트 트랜지스터(DST)들이 턴 온 되면, 비트라인(BL)에 인가된 전압이 제1 서브 스트링부(Sub1)로 전달된다.
소스 스위치부는 제1 내지 제k 스트링(ST1~STk)에 각각 접속된 소스 셀렉트 트랜지스터(SST)들로 이루어진다. 소스 셀렉트 트랜지스터(SST)는 NMOS 트랜지스터로 구현될 수 있으며, 소스 셀렉트 트랜지스터(SST)의 소스(source) 전극은 공통 소스 라인(CSL)과 각각 연결되고, 드레인(drain) 전극은 제2 서브 스트링과 연결된다. 공통 소스 라인(CLS)에는 전원전압(Vcc)이 인가되거나 접지단자(Vss)가 연결될 수 있다. 각각의 소스 셀렉트 트랜지스터(SST)들의 게이트 전극이 서로 연결되어 소스 셀렉트 라인(SSL)을 이룬다. 소스 셀렉트 트랜지스터(SST)들이 턴 온 되면, 공통 소스 라인(CSL)에 인가된 전압이 제2 서브 스트링부(Sub2)로 전달된다.
제1 및 제2 서브 스트링부(Sub1 및 Sub2)에는 다수의 메모리 셀들이 포함되는데, 설명의 편의를 위하여 하나의 스트링 내에 128개의 메모리 셀들이 포함되는 경우를 예를 들어 설명하도록 한다.
제1 서브 스트링과 제2 서브 스트링에는 모두 128개의 메모리 셀들이 포함될 수 있다. 즉, 제1 서브 스트링에는 64개의 메모리 셀들이 포함될 수 있고, 제2 서브 스트링에도 64개의 메모리 셀들이 포함될 수 있다. 제1 및 제2 서브 스트링에는 각각 서로 다른 개수의 메모리 셀들이 포함될 수도 있으나, 제1 및 제2 서브 스트링이 전기적으로 동일한 특성을 갖도록 하기 위해서는, 제1 및 제2 서브 스트링이 서로 동일한 개수의 메모리 셀들을 포함시키는 것이 바람직하다.
제2 서브 스트링서는 제0 내지 제63 메모리 셀(F0~F63)들이 서로 직렬로 연결되며, 제1 서브 스트링에서는 제64 내지 제127 메모리 셀(F64~F127)들이 서로 직렬로 연결된다.
차단 스위치부는 제1 내지 제k 스트링(ST1~STk)에 각각 접속된 제63 메모리 셀(F63)들과 제64 메모리 셀(F64)들 사이에 연결되는 차단 스위치(PT)들로 이루어지며, 각각의 차단 스위치들은 NMOS 트랜지스터로 구현될 수 있다. 즉, 차단 스위치(PT)의 소스(source) 전극은 제63 메모리 셀(F63)의 드레인(drain) 전극과 연결되고, 차단 스위치(PT)의 드레인(drain) 전극은 제64 메모리 셀(F64)의 소스(source) 전극과 연결된다. 제1 내지 제k 스트링(ST1~STk)에 각각 접속된 차단 스위치(PT)들의 게이트 전극이 서로 연결되어 차단 스위치 라인(PL)을 이룬다.
차단 스위치 라인(PL)에 'Vcc'가 인가되면, 차단 스위치들(PT)이 턴 온 되고, 이에 따라 제1 및 제2 서브 스트링부(Sub1 및 Sub2)가 전기적으로 서로 연결된다. 즉, 차단 스위치(PT)가 턴 온 되면, 제63 메모리 셀(F63)과 제64 메모리 셀(F64)의 접합영역이 서로 연결된다. 차단 스위치 라인(PL)에 '0V'를 인가하면 차단 스위치들(PT)이 턴 오프 되고, 이에 따라 제1 및 제2 서브 스트링부(Sub1 및 Sub2)가 서로 단락된다. 즉, 차단 스위치(PT)가 턴 오프 되면, 제1 서브 스트링부(Sub1)의 채널 및 접합영역과 제2 서브 스트링부(Sub2)의 채널 및 접합영역이 전기적으로 연결되지 않는다.
상술한 반도체 메모리 장치의 구조를 구체적으로 설명하면 다음과 같다.
도 5는 본 발명에 따른 제1 메모리 셀 블록에 포함된 스트링을 설명하기 위한 단면도이다.
반도체 기판(300) 상에 소스 셀렉트 라인(SSL), 제0 내지 제63 워드라인들(WL0~WL63), 차단 라인(PL), 제64 내지 제127 워드라인들(WL64~WL127) 및 드레인 셀렉트 라인(DSL)이 형성되며, 각각의 라인들은 반도체 기판(300) 내에 형성된 접합영역(300a)을 통해 서로 직렬로 연결된다. 드레인 셀렉트 라인(DSL)의 드레인 전극에는 비트라인(BL)이 연결되고, 소스 셀렉트 라인(SSL)의 소스 전극에는 공통 소스 라인(CSL)이 연결된다. 제0 내지 제63 워드라인들(WL0~WL63)은 제2 서브 스트링부(Sub2)에 포함되며, 제64 내지 제127 워드라인들(WL64~WL127)은 제1 서브 스트링부(Sub1)에 포함된다.
제0 내지 제127 워드라인(WL0~WL127)은 각각 반도체 기판(300) 상에 순차적으로 적층된 게이트 절연막(302), 플로팅 게이트(304), 유전체막(306) 및 콘트롤 게이트(308)로 이루어진다. 소스 셀렉트 라인(SSL), 드레인 셀렉트 라인(DSL) 및 차단 스위치 라인(PL)은 각각 반도체 기판(300) 상에 순차적으로 적층된 게이트 절연막(302), 플로팅 게이트(304), 유전체막(306) 및 콘트롤 게이트(308)로 이루어지되, 유전체막(306) 일부에 형성된 콘택홀을 통해 플로팅 게이트(304)와 콘트롤 게이트(308)가 서로 접하는 구조로 이루어진다.
반도체 메모리 장치의 동작방법은 다음과 같다.
도 6은 본 발명의 일 실시예에 따른 프로그램 방법을 설명하기 위한 타이밍도이다.
도 4 및 도 6을 참조하면, 프로그램 동작이 시작되면, 선택된 메모리 셀 블록 내의 모든 메모리 셀들을 소거하고, 공통 소스 라인(CSL) 및 비선택된 스트링과 연결된 비선택된 비트라인(Unsel. BL)에 'Vcc'를 인가한다. 모든 워드라인들(Sel. WL 및 Unsel. WL), 차단 스위치 라인(PL), 선택된 스트링과 연결된 선택된 비트라인(Sel. BL), 드레인 셀렉트 라인(DSL) 및 소스 셀렉트 라인(SSL)은 디스차지(discharge)하여 '0V'가 되도록 한다.
프로그램 동작은 프리차지 구간, 채널 부스팅 구간, 프로그램 구간 및 디스차지 구간으로 진행된다. 프리차지 및 채널 부스팅 구간은 T1 내지 T3이 되고, 프로그램 구간은 T3 내지 T4이 되며, 디스차지 구간은 T4 내지 T6이 된다. 각각의 구간을 구체적으로 설명하면 다음과 같다.
프리차지 구간이 시작되면, T1 시점에서, 드레인 셀렉트 라인(DSL) 및 소스 셀렉트 라인(SSL)에 'Vcc'를 인가하여 드레인 셀렉트 트랜지스터(DST) 및 소스 셀렉트 트랜지스터(SST)를 턴 온(turn on) 시킨다. 차단 스위치 라인(PL)에는 '0V'가 인가되고 있으므로, 차단 스위치들(PT)은 모두 턴 오프(turn off) 되어 있다. 따라서, 제1 및 제2 스트링들은 서로 단락된 상태가 된다.
또한, 선택된 워드라인(Sel. WL) 및 비선택된 워드라인들(Unsel. WL)에 패스전압(Vpass)을 인가하면, 제1 및 제2 서브 스트링부(Sub1 및 Sub2)는 메모리 셀들의 프로그램 여부에 관계없이 각각 채널(channel)이 형성된다. 따라서, 비트라인들(Sel. BL 및 Unsel. BL)에 인가된 전압은 제1 서브 스트링부(Sub1)로 전달되고, 공통 소스 라인(CSL)에 인가된 전압은 제2 서브 스트링부(Sub2)로 전달된다. 이처럼, 프리차지하려는 스트링의 길이가 짧아지면 저항도 감소하므로, 제1 및 제2 서브 스트링부(Sub1 및 Sub2)를 모두 균일한 레벨로 프리차지(precharge)할 수 있다.
이와 같이, 스트링(ST1)의 양 단으로 프리차지 전압을 인가하는 방법을 더블 프리차지법(double precharge scheme 또는 double precharging scheme)이라고 부르기도 한다.
채널 부스팅 구간이 시작되면, T2 시점에서, 드레인 셀렉트 라인(DSL)에 인가되는 전압 레벨을 'Vcc'로 유지시켜도 되지만, 채널 부스팅(channel boosting)을 효과적으로 발생시키기 위하여 드레인 셀렉트 라인(DSL)에 인가하는 전압 레벨을 'Vcc'와 '0V' 사이의 레벨이 되도록 낮춘다. 드레인 셀렉트 라인(DSL)에 인가하는 전압 레벨을 낮출 때, 소스 셀렉트 라인(SSL)에는 '0V'를 인가하고 차단 스위치 라인(PL)에는 'Vcc'를 인가한다. 이에 따라, 공통 소스 라인(CSL)과 제2 서브 스트링부(Sub2)를 단락시키면서 제1 및 제2 서브 스트링부(Sub1 및 Sub2)를 전기적으로 연결시킬 수 있다.
이로 인해, 비선택된 스트링에서는 프리차지된 제1 및 제2 서브 스트링부(Sub1 및 Sub2)가 연결되고, 모든 워드라인들(Sel. WL 및 Unsel. WL)에 패스전압(Vpass)이 인가되어 있으므로, 워드라인과 채널 간의 커플링(coupling)으로 인해 채널 부스팅(channel boosting)이 발생한다. 특히, 비선택된 스트링 전체에 프리차지 전압이 균일하게 인가되어 있으므로, 채널 부스팅 또한 비선택된 스트링 전체에서 균일하게 발생된다.
선택된 스트링에서는, 선택된 비트라인(Sel. BL)이 디스차지되어 있고, 선택된 비트라인(Sel. BL)과 연결된 제1 서브 스트링부(Sub1)와 제2 서브 스트링부(Sub1 및 Sub2)가 서로 연결된다. 따라서, 선택된 스트링은 디스차지된다.
프로그램 구간이 시작되면, T3 시점에서, 선택된 워드라인(Sel. WL)에 프로그램 전압(Vpgm, 예컨대 20V)을 인가하여 일정 시간 동안 선택된 메모리 셀들을 프로그램한다.
디스차지 구간이 시작되면, T4 시점에서, 선택된 워드라인(Sel. WL)에 인가되는 프로그램 전압(Vpgm)을 패스전압(Vpass)으로 낮추고, T5 시점에서, 모든 워드라인들(Sel. WL 및 Unsel. WL) 및 차단 스위치 라인(PL)을 모두 디스차지하여 '0V'가 되도록 한다. T6 시점에서, 드레인 셀렉트 라인(DSL)에도 '0V'를 인가한다.
이어서, 도면에 도시되지는 않았으나, 모든 비트라인들(Sel. BL Unsel. BL)을 디스차지하고, 프로그램 검증 동작을 진행한다.
도 7은 본 발명의 다른 실시예에 따른 프로그램 방법을 설명하기 위한 타이밍도이다.
도 4 및 도 7을 참조하면, 프로그램 동작이 시작되면, 선택된 메모리 셀 블록 내의 모든 메모리 셀들을 소거하고, 공통 소스 라인(CSL) 및 비선택된 스트링과 연결된 비선택된 비트라인(Unsel. BL)에 'Vcc'를 인가한다. 모든 워드라인들(Sel. WL 및 Unsel. WL), 차단 스위치 라인(PL), 선택된 스트링과 연결된 선택된 비트라인(Sel. BL), 드레인 셀렉트 라인(DSL) 및 소스 셀렉트 라인(SSL)은 디스차지(discharge)하여 '0V'가 되도록 한다.
프로그램 동작은 프리차지 구간, 채널 부스팅 구간, 프로그램 구간 및 디스차지 구간으로 진행된다. 프리차지 및 채널 부스팅 구간은 T1 내지 T3이 되고, 프로그램 구간은 T3 내지 T4이 되며, 디스차지 구간은 T4 내지 T6이 된다. 각각의 구간을 구체적으로 설명하면 다음과 같다.
프리차지 구간이 시작되면, T1 시점에서, 드레인 셀렉트 라인(DSL) 및 소스 셀렉트 라인(SSL)에 'Vcc'를 인가하여 드레인 셀렉트 트랜지스터(DST) 및 소스 셀렉트 트랜지스터(SST)를 턴 온(turn on) 시킨다. 차단 스위치 라인(PL)에는 '0V'가 인가되고 있으므로, 차단 스위치들(PT)은 모두 턴 오프(turn off) 되어 있다. 따라서, 제1 및 제2 스트링들은 서로 단락된 상태가 된다.
또한, 선택된 워드라인(Sel. WL) 및 비선택된 워드라인들(Unsel. WL)에 제1 패스전압(Vpass1)을 인가하면, 제1 및 제2 서브 스트링부(Sub1 및 Sub2)는 메모리 셀들의 프로그램 여부에 관계없이 각각 채널(channel)이 형성된다. 제1 패스전압(Vpass1)은 제1 및 제2 서브 스트링부(Sub1 및 Sub2)에 채널(channel)이 형성될 수 있는 최소한의 전압으로 인가할 수 있다. 예를 들면, 제1 패스전압(Vpass1)은 '5V'가 될 수 있다. 이는, 프리차지 구간에서 채널 부스팅(channel boosting)이 발생하는 것을 최대한 억제시키기 위함이다.
이에 따라, 비트라인들(Sel. BL 및 Unsel. BL)에 인가된 전압은 제1 서브 스트링부(Sub1)로 전달되고, 공통 소스 라인(CSL)에 인가된 전압은 제2 서브 스트링부(Sub2)로 전달된다. 이처럼, 프리차지하려는 스트링의 길이가 짧아지면 저항도 감소하므로, 제1 및 제2 서브 스트링부(Sub1 및 Sub2)를 모두 균일한 레벨로 프리차지(precharge)할 수 있다.
이와 같이, 스트링의 양 단으로 프리차지 전압을 인가하는 방법을 더블 프리차지법(double precharge scheme 또는 double precharging scheme)이라고 부르기도 한다.
채널 부스팅 구간이 시작되면, T2 시점에서, 제1 패스전압(Vpass1)이 인가되는 선택된 워드라인(Sel. WL) 및 비선택된 워드라인(Unsel. WL)에 제2 패스전압(Vpass2)을 인가한다. 제2 패스전압(Vpass2)은 채널 부스팅(channel boosting)을 발생시키기 위하여 제1 패스전압(Vpass1)보다 높은 레벨로 인가하는 것이 바람직하다. 예를 들면, 제2 패스전압(VaPLs2)은 8.5V로 인가할 수 있다.
이때, 드레인 셀렉트 라인(DSL)에 인가되는 전압 레벨을 'Vcc'로 유지시켜도 되지만, 채널 부스팅(channel boosting)을 효과적으로 발생시키기 위하여 드레인 셀렉트 라인(DSL)에 인가하는 전압 레벨을 'Vcc'와 '0V' 사이의 레벨이 되도록 낮춘다. 드레인 셀렉트 라인(DSL)에 인가하는 전압 레벨을 낮출 때, 소스 셀렉트 라인(SSL)에는 '0V'를 인가하고 차단 스위치 라인(PL)에는 'Vcc'를 인가한다. 이에 따라, 공통 소스 라인(CSL)과 제2 서브 스트링부(Sub2)를 단락시키면서 제1 및 제2 서브 스트링부(Sub1 및 Sub2)를 전기적으로 연결시킬 수 있다.
이로 인해, 비선택된 스트링에서는 프리차지된 제1 및 제2 서브 스트링부(Sub1 및 Sub2)가 연결되고, 모든 워드라인들(Sel. WL 및 Unsel. WL)에 제2 패스전압(Vpass2)이 인가되어 있으므로, 워드라인과 채널 간의 커플링(coupling)으로 인해 채널 부스팅(channel boosting)이 발생한다. 특히, 비선택된 스트링 전체에 프리차지 전압이 균일하게 인가되어 있으므로, 채널 부스팅 또한 비선택된 스트링 전체에서 균일하게 발생된다.
선택된 스트링에서는, 선택된 비트라인(Sel. BL)이 디스차지되어 있고, 선택된 비트라인(Sel. BL)과 연결된 제1 서브 스트링부(Sub1)와 제2 서브 스트링부(Sub1 및 Sub2)가 서로 연결된다. 따라서, 선택된 스트링은 디스차지된다.
프로그램 구간이 시작되면, T3 시점에서, 선택된 워드라인(Sel. WL)에 프로그램 전압(Vpgm, 예컨대 20V)을 인가하여 일정 시간 동안 선택된 메모리 셀들을 프로그램한다.
디스차지 구간이 시작되면, T4 시점에서, 선택된 워드라인(Sel. WL)에 인가되는 프로그램 전압(Vpgm)을 제2 패스전압(Vpass2)으로 낮추고, T5 시점에서, 모든 워드라인들(Sel. WL 및 Unsel. WL) 및 차단 스위치 라인(PL)을 모두 디스차지하여 '0V'가 되도록 한다. T6 시점에서, 드레인 셀렉트 라인(DSL)에도 '0V'를 인가한다.
이어서, 도면에 도시되지는 않았으나, 모든 비트라인들(Sel. BL Unsel. BL)을 디스차지하고, 프로그램 검증 동작을 진행한다.
상술한 바와 같이, 비선택된 스트링을 프리차지하기 위하여, 비선택된 스트링의 양 단(비트라인 및 공통 소스 라인)으로부터 'Vcc'를 동시에 인가함으로써, 비선택된 스트링을 균일한 레벨로 프리차지할 수 있다. 이로 인해, 프로그램 동작시 비선택된 스트링 전체에 채널 부스팅을 균일하게 발생시킬 수 있으므로, 프로그램하지 않을 메모리 셀들이 프로그램되는 것을 방지할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
Sub1 : 제1 서브 스트링부 Sub2 : 제2 서브 스트링부
DSL : 드레인 셀렉트 라인 SSL : 소스 셀렉트 라인
CSL : 공통 소스 라인 PL : 차단 스위치 라인
WL0~WL127 : 워드라인 ST1~STk : 스트링

Claims (17)

  1. 비트라인과 차단 스위치 사이에 직렬로 연결되는 드레인 셀렉트 트랜지스터 및 다수의 메모리 셀들을 포함하는 제1 서브 스트링; 및
    상기 차단 스위치와 공통 소스 라인 사이에 직렬로 연결되는 다수의 메모리 셀들 및 소스 셀렉트 트랜지스터를 포함하는 제2 서브 스트링으로 이루어지는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 차단 스위치는 NMOS 트랜지스터로 구현되는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 차단 스위치의 드레인(drain) 전극은 상기 제1 서브 스트링과 연결되고, 소스(source) 전극은 상기 제2 서브 스트링과 연결되는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 제1 서브 스트링에 포함된 메모리 셀들의 개수와 상기 제2 서브 스트링에 포함된 메모리 셀들의 개수는 서로 동일한 반도체 메모리 장치.
  5. 명령 신호 및 어드레스 신호에 응답하여 동작 신호들을 출력하고, 차단 스위치 라인에 동작 전압을 출력하는 제어 회로;
    비트라인과 상기 차단 스위치 라인 사이에서 서로 직렬로 연결된 다수의 메모리 셀들을 포함한 제1 서브 스트링 및 상기 차단 스위치 라인과 공통 소스 라인 사이에서 서로 직렬로 연결된 다수의 메모리 셀들을 포함한 제2 서브 스트링으로 이루어진 스트링들을 포함하는 다수의 메모리 셀 블록들로 이루어진 메모리 셀 어레이;
    프로그램 동작 시, 상기 제어 회로로부터 출력되는 상기 동작 신호들에 따라 상기 스트링들 중 비선택된 스트링들과 연결된 비트라인 및 상기 공통 소스 라인으로 전원전압을 인가하여 상기 비선택된 스트링들을 프리차지하기 위한 전압 공급 회로 및 페이지 버퍼 회로부;
    상기 제어 회로로부터 출력되는 상기 동작 신호들에 응답하여 상기 페이지 버퍼 회로부에 포함된 페이지 버퍼를 선택하기 위한 컬럼 선택 회로; 및
    프로그램 동작 시 외부로부터 입력된 데이터를 상기 페이지 버퍼에 입력하기 위하여 상기 컬럼 선택 회로에 데이터를 전달하기 위한 입출력 회로를 포함하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 제어 회로는 프로그램 동작 신호, 리드 동작 신호 또는 소거 동작 신호, 페이지 버퍼들을 제어하기 위한 제어 신호들, 로우 어드레스 신호 및 컬럼 어드레스 신호를 포함한 동작 신호들을 출력하며, 프로그램 동작 시 상기 메모리 셀 어레이와 연결된 차단 스위치 라인에 동작 전압을 출력하는 반도체 메모리 장치.
  7. 제5항에 있어서,
    상기 차단 스위치들의 게이트 전극이 서로 연결되어 상기 차단 스위치 라인을 이루는 반도체 메모리 장치.
  8. 비트라인과 공통 소스 라인 사이에 서로 직렬로 연결된 드레인 셀렉트 트랜지스터, 다수의 메모리 셀들을 포함한 제1 서브 스트링, 차단 스위치, 다수의 메모리 셀들을 포함한 제2 서브 스트링 및 소스 셀렉트 트랜지스터로 이루어진 다수의 스트링들을 구비하는 단계;
    상기 차단 스위치를 턴 오프(turn off)한 상태에서, 상기 비트라인을 통해 상기 제1 서브 스트링을 프리차지하고, 상기 공통 소스 라인을 통해 상기 제2 서브 스트링을 프리차지하는 단계;
    상기 차단 스위치를 턴 온(turn on)하고, 상기 다수의 메모리 셀들과 연결된 워드라인들에 제1 패스전압을 인가하여 상기 스트링들 중 비선택된 스트링들에 채널 부스팅을 발생시키는 단계; 및
    상기 워드라인들 중, 선택된 워드라인에 프로그램 전압을 인가하여 프로그램 동작을 수행하는 단계를 포함하는 반도체 메모리 장치의 동작방법.
  9. 제8항에 있어서,
    상기 프로그램 동작을 수행한 후, 상기 워드라인들 및 비트라인들을 디스차지하는 디스차지 단계 및 프로그램 검증 단계를 더 포함하는 반도체 메모리 장치의 동작방법.
  10. 제8항에 있어서,
    상기 스트링들 중에서, 상기 비선택된 스트링들과 연결된 비트라인들에는 전원전압을 인가하고, 선택된 스트링들과 연결된 비트라인들에는 '0V'를 인가하는 반도체 메모리 장치의 동작방법.
  11. 제8항에 있어서,
    상기 공통 소스 라인에는 전원전압을 인가하는 반도체 메모리 장치의 동작방법.
  12. 제8항에 있어서,
    상기 프리차지하는 단계는, 상기 드레인 셀렉트 트랜지스터 및 상기 소스 셀렉트 트랜지스터를 모두 턴 온(turn on)하여 수행하는 반도체 메모리 장치의 동작방법.
  13. 제8항에 있어서,
    상기 제2 서브 스트링을 프리차지하는 단계는, 상기 워드라인들에 상기 제1 패스전압을 인가하여 수행하는 반도체 메모리 장치의 동작방법.
  14. 제8항에 있어서,
    상기 제2 서브 스트링을 프리차지하는 단계는, 상기 워드라인들에 상기 제1 패스전압보다 낮은 제2 패스전압을 인가하는 단계를 포함하는 반도체 메모리 장치의 동작방법.
  15. 제8항에 있어서,
    상기 채널 부스팅을 발생시키는 단계는, 상기 차단 스위치를 턴 온(turn on)함과 동시에 상기 소스 셀렉트 트랜지스터를 턴 오프(turn off)하는 단계를 포함하는 반도체 메모리 장치의 동작방법.
  16. 제8항에 있어서,
    상기 채널 부스팅을 발생시키는 단계는, 상기 드레인 셀렉트 트랜지스터의 게이트 전극에 인가하는 전압을 전원전압과 '0V' 사이의 레벨을 갖는 전압으로 낮추는 단계를 더 포함하는 반도체 메모리 장치의 동작방법.
  17. 제8항에 있어서,
    상기 드레인 셀렉트 트랜지스터의 게이트 단에는, 상기 제2 서브 스트링을 프리차지하는 단계부터 상기 프로그램 동작을 수행하는 단계까지 계속 전원전압(Vcc)을 인가하거나,
    상기 제2 서브 스트링을 프리차지하는 단계에서는 전원전압(Vcc)을 인가하다가, 상기 채널 부스팅을 발생시키는 단계 내지 상기 프로그램 동작을 수행하는 단계까지 전원전압보다 낮은 양의 전압을 인가하는 반도체 메모리 장치의 동작방법.
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