KR20180048709A - 비-휘발성 메모리에 대한 서브-블록 모드 - Google Patents

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KR20180048709A
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Abstract

NAND 스트링을 이용하여 감지 동작을 수행하는 것에 후속하여, 또는 감지 동작 동안에, NAND 스트링 내에서 잔여 전자들을 감소시키기 위한 시스템들 및 방법들이 개시되어 있다. NAND 스트링의 중간의 메모리 셀 트랜지스터들이 NAND 스트링의 드레인-측 단부 및/또는 NAND 스트링의 소스-측 단부를 향하는 다른 메모리 셀 트랜지스터들을 프로그래밍하고 검증하기 이전에, 프로그래밍 및 프로그램 검증되는 미들-아웃 프로그래밍 시퀀스가 수행될 수 있다. 일 예에서, NAND 스트링의 소스-측 단부로부터 NAND 스트링의 드레인-측 단부까지의 워드 라인들 WL0 내지 WL31과 대응하는 32개의 메모리 셀 트랜지스터를 갖는 NAND 스트링에 대하여, 워드 라인 WL16과 대응하는 메모리 셀 트랜지스터는 워드 라인들 WL15 및 WL17과 대응하는 메모리 셀 트랜지스터들을 프로그래밍하기 이전에, 프로그래밍 및 프로그램 검증될 수 있다.

Description

비-휘발성 메모리에 대한 서브-블록 모드
반도체 메모리는 셀룰러 전화들, 디지털 카메라들, 개인 정보 단말들, 의료용 전자기기들, 이동 컴퓨팅 디바이스들, 및 비-이동 컴퓨팅 디바이스들과 같은 다양한 전자 디바이스들에서 폭넓게 이용된다. 반도체 메모리는 비-휘발성 메모리 또는 휘발성 메모리를 포함할 수도 있다. 비-휘발성 메모리는 비-휘발성 메모리가 전력의 소스(예컨대, 배터리)에 접속되지 않을 때에도, 정보가 저장되고 유지되는 것을 허용한다. 비-휘발성 메모리의 예들은 플래시 메모리(예컨대, NAND-형 및 NOR-형 플래시 메모리), 전기적 소거가능 프로그래밍가능 판독전용 메모리(Electrically Erasable Programmable Read-Only Memory)(EEPROM), 강유전성 메모리(ferroelectric memory)(예컨대, FeRAM), 자기저항성 메모리(magnetoresistive memory)(예컨대, MRAM), 및 상변화 메모리(phase change memory)(예컨대, PRAM 또는 PCM)를 포함한다. 비-휘발성 메모리는 플로팅-게이트(floating-gate) 트랜지스터들 또는 전하 포획(charge trap) 트랜지스터들을 사용할 수도 있다. 플로팅-게이트 트랜지스터 또는 전하 포획 트랜지스터의 문턱 전압(threshold voltage)을 조절하기 위한 능력은 트랜지스터가 비-휘발성 저장 엘리먼트(storage element) 또는 메모리 셀(memory cell)로서 작동하는 것을 허용한다. 일부 경우들에는, 메모리 셀(즉, 멀티-레벨 또는 멀티-상태 메모리 셀) 당 하나를 초과하는 데이터 비트가 다수의 문턱 전압들 또는 문턱 전압 범위들을 프로그래밍하고 판독함으로써 제공될 수도 있다.
NAND 플래시 메모리 구조체들은 2개의 선택 게이트와 직렬로, 그리고 2개의 선택 게이트 사이에서 다수의 플로팅-게이트 트랜지스터들 또는 다수의 전하 포획 트랜지스터들을 전형적으로 배열한다. 직렬인 메모리 셀 트랜지스터들 및 선택 게이트들은 NAND 스트링으로서 지칭될 수도 있다. 최근에는, NAND 플래시 메모리가 비트 당 비용을 감소시키기 위하여 스케일링되었다. 그러나, 프로세스 기하구조들이 축소됨에 따라, 많은 설계 및 프로세스 도전들이 제시된다. 이 도전들은 프로세스, 전압, 및 온도 변동들에 대한 트랜지스터 특성들에서의 증가된 가변성을 포함한다.
도 1은 NAND 스트링의 일 실시예를 도시한다.
도 2는 대응하는 회로도를 이용하여 도 1의 NAND 스트링의 일 실시예를 도시한다.
도 3a는 복수의 NAND 스트링들을 포함하는 메모리 블록의 일 실시예를 도시한다.
도 3b는 셀-당-3-비트 메모리 셀(three-bit-per-cell memory cell)에 대한 가능한 문턱 전압 분포들의 일 실시예를 도시한다.
도 3c는 프로그래밍 동작 동안의 NAND 스트링의 일 실시예를 도시한다.
도 4a는 수직 NAND 구조체의 일 실시예를 도시한다.
도 4b는 도 4a의 라인 X-X를 따라 취해진 단면도의 일 실시예를 도시한다.
도 5는 비-휘발성 저장 시스템의 일 실시예를 도시한다.
도 6은 감지 블록의 일 실시예를 도시한다.
도 7a는 각각의 저장 엘리먼트가 2 비트의 데이터를 저장하는 4-상태 메모리 디바이스에 대한 문턱 전압 분포들의 세트의 일 실시예를 도시한다.
도 7b는 2-패스 프로그래밍(two-pass programming) 기법의 제1 패스의 일 실시예를 도시한다.
도 7c는 도 7b에서 참조된 2-패스 프로그래밍 기법의 제2 패스의 일 실시예를 도시한다.
도 7d는 또 다른 2-패스 프로그래밍 기법의 제1 패스의 일 실시예를 도시한다.
도 7e는 도 7d에서 참조된 2-패스 프로그래밍 기법의 제2 패스의 일 실시예를 도시한다.
도 7f는 프로그래밍 동작 동안에 선택된 워드 라인에 인가되는 일련의 프로그램 및 검증 펄스들의 일 실시예를 도시한다.
도 8a는 4개의 NAND 스트링들의 일 실시예를 도시한다.
도 8b는 메모리 스트링들의 4개의 그룹을 포함하는 NAND 구조체의 일 실시예를 도시한다.
도 8c는 하나 이상의 티어 선택 게이트(tier select gate) 트랜지스터를 포함하는 NAND 구조체의 워드 라인들에 인가된 바이어싱 조건들의 일 실시예를 도시한다.
도 8d는 프로그램 검증 동작 동안에 NAND 스트링에 인가된 전압 파형들의 일 실시예를 도시한다.
도 8e는 프로그램 검증 동작 동안에 NAND 스트링에 인가된 전압 파형들의 또 다른 실시예를 도시한다.
도 9a는 메모리 어레이 내의 메모리 셀들을 프로그래밍하고 검증하기 위한 프로세스의 일 실시예를 설명하는 플로우차트이다.
도 9b는 메모리 어레이 내의 메모리 셀들을 프로그래밍하고 검증하기 위한 프로세스의 대안적인 실시예를 설명하는 플로우차트이다.
NAND 스트링을 이용하는 감지 동작(예컨대, 판독 동작 또는 프로그램 검증 동작)을 수행하는 것에 후속하여, 또는 감지 동작 동안에, NAND 스트링 내에서 잔여 전자들을 제거하거나 감소시키기 위한 기술이 설명된다. 일부 경우들에는, NAND 스트링의 중간의 메모리 셀 트랜지스터들이 NAND 스트링의 드레인-측 단부 및/또는 NAND 스트링의 소스-측 단부를 향하는 다른 메모리 셀 트랜지스터들을 프로그래밍하고 검증하기 이전에, 프로그래밍 및 프로그램 검증되는 미들-아웃 프로그래밍 시퀀스(middle-out programming sequence)가 수행될 수도 있다. 일 예에서, NAND 스트링의 소스-측 단부로부터 NAND 스트링의 드레인-측 단부까지의 워드 라인들 WL0 내지 WL31과 대응하는 32개의 메모리 셀 트랜지스터를 갖는 NAND 스트링에 대하여, 워드 라인 WL16과 대응하는 메모리 셀 트랜지스터는 워드 라인 WL15와 대응하는 메모리 셀 트랜지스터를 프로그래밍하기 이전에, 프로그래밍 및 프로그램 검증될 수도 있다. 또 다른 예에서, 워드 라인 WL16과 대응하는 메모리 셀 트랜지스터는 워드 라인 WL15와 대응하는 메모리 셀 트랜지스터를 프로그래밍하기 이전에, 그리고 워드 라인 WL17과 대응하는 메모리 셀 트랜지스터를 프로그래밍하기 이전에, 프로그래밍 및 프로그램 검증될 수도 있다. 또 다른 예에서, 워드 라인 WL16과 대응하는 메모리 셀 트랜지스터는 워드 라인 WL15와 대응하는 메모리 셀 트랜지스터의 프로그래밍을 시작하기 이전에, 프로그래밍 및 프로그램 검증될 수도 있고, 워드 라인 WL15와 대응하는 메모리 셀 트랜지스터는 워드 라인 WL14와 대응하는 메모리 셀 트랜지스터의 프로그래밍을 시작하기 이전에, 프로그래밍 및 프로그램 검증될 수도 있다.
일부 경우들에는, NAND 스트링의 중간의 메모리 셀 트랜지스터들이 NAND 스트링의 단부들을 향하는 다른 메모리 셀 트랜지스터들을 프로그래밍하고 검증하기 이전에 프로그래밍 및 검증되는 미들-아웃 프로그래밍 시퀀스가, 프로그래밍 및 검증이 NAND 스트링의 중간 또는 중심으로부터 NAND 스트링의 드레인-측 및 소스-측 단부들을 향해 대칭적으로 수행될 수도 있으므로, "서브-블록 모드(sub-block mode)", "Xiang-모드", 또는 "X-모드" 프로그래밍으로서 지칭될 수도 있다. 일부 경우들에는, NAND 스트링의 중간의 메모리 셀 트랜지스터들이 NAND 스트링의 단부들을 향하는 다른 메모리 셀 트랜지스터들을 소거하기 이전에 소거되는 미들-아웃 소거 시퀀스가, 소거 동작들이 NAND 스트링의 중간 또는 중심으로부터 NAND 스트링의 드레인-측 및 소스-측 단부들을 향해 대칭적으로 수행될 수도 있으므로, "서브-블록 모드", "Xiang-모드", 또는 "X-모드" 소거로서 지칭될 수도 있다.
일부 경우들에는, 프로그램 검증 동작이 NAND 스트링 내의 메모리 셀 트랜지스터에 대하여 수행된 후, 프로그램 검증 동작 동안에 생성된 NAND 스트링의 반전된 폴리실리콘 채널 내의 자유 전자들은 폴리실리콘 그레인 경계(grain boundary)들에서 포획될 수도 있고, 재결합하기 위한 추가적인 시간을 요구할 수도 있다. 이 잔여 자유 전자들은 프로그램 교란으로 이어지는 프로그램 검증 동작에 후속하는 후속 프로그래밍 동작 동안에 채널 부스팅(channel boosting)을 열화시킬 수도 있다. 후속 프로그래밍 동작 동안, 그 최종적인 프로그래밍 상태들에 도달하였던 메모리 셀들은 프로그램 금지된 메모리 셀들의 채널 영역들을 부스팅함으로써 프로그래밍하는 것이 금지될 수도 있고; 충분하게 부스팅되지 않는 채널 영역들은 대응하는 프로그램 금지된 메모리 셀들의 비의도적인 프로그래밍을 야기시킬 것이다. 미들-아웃 프로그래밍 시퀀스를 수행하는 것의 하나의 장점은, NAND 스트링의 폴리실리콘 채널 내에서 남아 있는 잔여 전자들의 수가 프로그램 검증 동작 동안 또는 프로그램 검증 동작의 종료 시에 잔여 전자들(잔류 전자들)이 소스-측 선택 트랜지스터 및/또는 드레인-측 선택 트랜지스터를 통과할 것을 촉구함으로써 감소될 수도 있다는 것이다. 또한, 제어 회로부 또는 메모리 어레이 바이어싱 회로부는 폴리실리콘 채널 또는 폴리실리콘 채널의 부분을 접지보다 더 큰, 프로그램 검증 동작 동안에 NAND 스트링의 소스-측 단부에서 인가된 소스 라인 전압보다 더 큰, 또는 프로그램 검증 동작 동안에 NAND 스트링의 드레인-측 단부에서 인가된 비트 라인 전압보다 더 큰 전압으로 충전시키는 것을 포함하는 프로그램 검증 동작의 종료 시에 NAND 스트링의 폴리실리콘 채널로부터 잔여 전자들을 제거하기 위한 바이어스 조건들을 제공할 수도 있다. 폴리실리콘 채널을 접지보다 더 큰 전압으로 충전시키는 것은 더 큰 수의 잔여 전자들을 인출(draw out)할 것이다. 폴리실리콘 채널에 인가된 전압은 (예컨대, 소스 라인을 바이어싱함으로써) NAND 스트링의 소스-측 단부 또는 (예컨대, 비트 라인을 바이어싱함으로써) NAND 스트링의 드레인-측 단부의 어느 하나로부터 제공될 수도 있다.
NAND 스트링은 메모리 셀 트랜지스터들의 제1 세트와 메모리 셀 트랜지스터들의 제2 세트 사이에서, 그리고 메모리 셀 트랜지스터들의 제1 세트 및 메모리 셀 트랜지스터들의 제2 세트와 직렬로 배열된 티어 선택 게이트 트랜지스터를 포함할 수도 있다. 일 실시예에서, 메모리 셀 트랜지스터들의 제1 세트에서의 트랜지스터들의 수는 메모리 셀 트랜지스터들의 제2 세트에서의 트랜지스터들의 수와 동일할 수도 있거나 상이할 수도 있다. 예를 들어, 메모리 셀 트랜지스터들의 제1 세트는 16개의 총 트랜지스터를 포함할 수도 있고, 메모리 셀 트랜지스터들의 제2 세트는 32개의 총 트랜지스터, 16개의 총 트랜지스터, 또는 8개의 총 트랜지스터를 포함할 수도 있다. 메모리 셀 트랜지스터들의 제1 세트의 하나의 단부는 비트 라인에 접속될 수도 있는 반면, 메모리 셀 트랜지스터들의 제1 세트의 다른 단부는 티어 선택 게이트 트랜지스터에 접속될 수도 있다. 이 경우, 티어 선택 게이트 트랜지스터는 티어 선택 게이트 트랜지스터가 비-전도 상태로 설정될 때, 메모리 셀 트랜지스터들의 제2 세트로부터 메모리 셀 트랜지스터들의 제1 세트를 전기적으로 격리시킬 수도 있다. 티어 선택 게이트 트랜지스터는 메모리 셀 트랜지스터들의 제1 세트 및/또는 메모리 셀 트랜지스터들의 제2 세트를 위하여 이용된 트랜지스터 채널 길이들과는 상이한 제1 트랜지스터 채널 길이를 가질 수도 있다. 제1 채널 길이는 메모리 셀 트랜지스터들의 제1 세트 및 메모리 셀 트랜지스터들의 제2 세트를 위하여 이용된 트랜지스터 채널 길이들 중의 임의의 것보다 더 클 수도 있다. 예를 들어, 제1 채널 길이는 메모리 셀 트랜지스터들의 제1 세트 및 메모리 셀 트랜지스터들의 제2 세트를 위하여 이용된 트랜지스터 채널 길이들보다 3배 더 클 수도 있다.
일 실시예에서, 프로그램 검증 동작의 종료 시에, 티어 선택 게이트 트랜지스터는 NAND 스트링의 드레인-측 단부에서의 비트 라인과 NAND 스트링의 소스-측 단부에서의 소스 라인 사이에서 전도 경로를 방지하기 위하여 비-전도 상태로 설정될 수도 있다. 추후에, 임의의 잔여 전자들을 위한 전도 경로는 티어 선택 게이트 트랜지스터의 소스로부터 소스 라인으로, 및/또는 티어 선택 게이트 트랜지스터의 드레인으로부터 비트 라인으로 제공될 수도 있다. 일 예에서, 프로그램 검증 동작의 종료 시에, 티어 선택 게이트 트랜지스터는 비-전도 상태로 설정되는 반면, 티어 선택 게이트 트랜지스터와 NAND 스트링의 소스-측 단부에서의 소스 라인 사이에서 배열된 모든 트랜지스터들은 전도 상태들로 설정된다. 또 다른 예에서, 프로그램 검증 동작의 종료 시에, 티어 선택 게이트 트랜지스터는 비-전도 상태로 설정되는 반면, 티어 선택 게이트 트랜지스터와 NAND 스트링의 소스-측 단부에서의 소스 라인 사이에서 배열된 모든 트랜지스터들은 전도 상태들로 설정되고, 티어 선택 게이트 트랜지스터와 NAND 스트링의 드레인-측 단부에서의 비트 라인 사이에서 배열된 모든 트랜지스터들은 전도 상태들로 설정된다.
또 다른 실시예에서, 프로그램 검증 동작의 종료 시에는, NAND 스트링의 드레인-측 단부에서의 비트 라인과 NAND 스트링의 소스-측 단부에서의 소스 라인 사이에서 전도 경로를 방지하기 위하여 티어 선택 게이트 트랜지스터를 이용하는 것이 아니라, NAND 스트링 내의(예컨대, NAND 스트링의 중간에서의) 메모리 셀 트랜지스터 또는 더미 트랜지스터(dummy transistor)가 (예컨대, 트랜지스터의 게이트를 접지 또는 0V로 바이어싱함으로써) 비-전도 상태로 설정될 수도 있다. 그 후에, 임의의 잔여 전자들을 위한 경로는 비-전도 트랜지스터의 소스로부터 소스 라인으로, 및/또는 비-전도 트랜지스터의 드레인으로부터 비트 라인으로 제공될 수도 있다.
일 실시예에서, 비-휘발성 저장 시스템은 비-휘발성 메모리 셀들의 하나 이상의 2차원 어레이를 포함할 수도 있다. 2차원 메모리 어레이 내의 메모리 셀들은 메모리 셀들의 단일 층을 형성할 수도 있고, X 및 Y 방향들에서 제어 라인들(예컨대, 워드 라인들 및 비트 라인들)을 통해 선택될 수도 있다. 또 다른 실시예에서, 비-휘발성 저장 시스템은 메모리 셀들의 2개 이상의 층이 임의의 개재하는 기판들 없이 단일 기판 위에 형성될 수도 있는 하나 이상의 모놀리식(monolithic) 3차원 메모리 어레이를 포함할 수도 있다. 일부 경우들에는, 3차원 메모리 어레이가 기판 위에 그리고 기판에 직교하도록, 또는 (예컨대, 기판에 직교하는 법선 벡터(normal vector)의 2-5도 내에서) 기판에 실질적으로 직교하도록 위치된 메모리 셀들의 하나 이상의 수직 열(column)을 포함할 수도 있다. 일 예에서, 비-휘발성 저장 시스템은 수직 비트 라인들, 또는 반도체 기판에 직교하도록 배열되는 비트 라인들을 갖는 메모리 어레이를 포함할 수도 있다. 기판은 실리콘 기판을 포함할 수도 있다. 메모리 어레이는 평면형 NAND 구조체들, 수직 NAND 구조체들, 비트 코스트 스케일러블(Bit Cost Scalable)(BiCS) NAND 구조체들, 3D NAND 구조체들, 또는 3D ReRAM 구조체들을 포함하는 다양한 메모리 구조체들을 포함할 수도 있다.
3D NAND(예컨대, BiCS)는 NAND를 추가로 스케일링 다운하고 저장 밀도를 확장하기 위한 새로운 길을 열었다. 그러나, 블록 크기는 주로 워드 라인들의 수에 있어서의 공격적인 성장으로 인해, 몇몇 세대들을 지나면서 증가하였다. 이 추세는 느린 내부 데이터 리로케이션(relocation), 비효율적인 매체들 파티셔닝, 및 열화된 사용자 내구성을 포함하는, 시스템 관점으로부터의 부정적인 영향을 예측한다. 블록 크기에서의 증가를 고려하여 추가의 스케일링을 가능하게 하는 것을 돕기 위하여, 메모리 동작들이 메모리 블록의 부분 상에서 수행되는 부분적인 블록 프로그래밍 및 소거 동작들이 수행될 수도 있다(예컨대, 프로그래밍 또는 소거 동작은 메모리 블록에서의 워드 라인들의 전부보다 더 적은, 메모리 블록 내의 워드 라인들의 서브세트에 접속된 메모리 셀들 상에서 수행될 수도 있음). 일부 실시예들에서는, NAND 스트링의 소스-측으로부터 메모리 셀 트랜지스터들의 제2 세트를 소거하기 위한 소스-측 소거 동작이 p-웰(p-well)로부터 정공(hole)들을 주입하고 NAND 스트링의 드레인-측으로부터 메모리 셀 트랜지스터들의 제1 세트를 소거하기 위한 드레인-측 소거 동작이 게이트 유도된 드레인 누설(gate induced drain leakage)(GIDL)을 이용하는 양면 부분적인 블록 소거 동작들이 NAND 스트링 상에서 수행될 수도 있다.
일부 실시예들에서, 비-휘발성 저장 시스템은 실리콘 기판 위에 배치된 활성 영역을 가지는 메모리 셀들의 어레이들의 하나 이상의 물리적 레벨에서 모놀리식 방식으로 형성되는 비-휘발성 메모리를 포함할 수도 있다. 비-휘발성 저장 시스템은 메모리 셀들의 동작과 연관된 회로부(예컨대, 메모리 셀들의 판독 또는 프로그래밍을 제어하기 위한 디코더들, 상태 머신들, 페이지 레지스터들, 또는 제어 회로부)를 또한 포함할 수도 있다. 메모리 셀들의 동작과 연관된 회로부는 기판 위에 위치될 수도 있거나, 기판 내에 위치될 수도 있다.
일부 실시예들에서, 비-휘발성 저장 시스템은 모놀리식 3차원 메모리 어레이를 포함할 수도 있다. 모놀리식 3차원 메모리 어레이는 메모리 셀들의 하나 이상의 레벨을 포함할 수도 있다. 메모리 셀들의 하나 이상의 레벨의 제1 레벨 내의 각각의 메모리 셀은 기판 위에(예컨대, 단일-결정 기판 또는 결정질 실리콘 기판 위에) 위치되는 활성 영역을 포함할 수도 있다. 일 예에서, 활성 영역은 반도체 접합(예컨대, P-N 접합)을 포함할 수도 있다. 활성 영역은 트랜지스터의 소스 또는 드레인 영역의 부분을 포함할 수도 있다. 또 다른 예에서, 활성 영역은 트랜지스터의 채널 영역을 포함할 수도 있다.
도 1은 NAND 스트링(90)의 일 실시예를 도시한다. 도 2는 대응하는 회로도를 이용하여 도 1의 NAND 스트링의 일 실시예를 도시한다. 도시된 바와 같이, NAND 스트링(90)은 제1 선택 게이트(120)(즉, 드레인-측 선택 게이트)와 제2 선택 게이트(122)(즉, 소스-측 선택 게이트) 사이에서 직렬인 4개의 트랜지스터들(100, 102, 104, 및 106)을 포함한다. 선택 게이트(120)는 NAND 스트링(90)을 비트 라인(126)에 접속한다. 선택 게이트(122)는 NAND 스트링(90)을 소스 라인(128)에 접속한다. 선택 게이트(120)는 (즉, 도 2의 선택 라인 SGD를 통해) 적절한 전압을 제어 게이트(120CG)에 인가함으로써 제어된다. 선택 게이트(122)는 (즉, 도 2의 선택 라인 SGS를 통해) 적절한 전압을 제어 게이트(122CG)에 인가함으로써 제어된다. 트랜지스터들(100, 102, 104, 및 106) 각각은 제어 게이트 및 플로팅 게이트를 포함한다. 예를 들어, 트랜지스터(100)는 제어 게이트(100CG) 및 플로팅 게이트(100FG)를 포함하고, 트랜지스터(102)는 제어 게이트(102CG) 및 플로팅 게이트(102FG)를 포함하고, 트랜지스터(104)는 제어 게이트(104CG) 및 플로팅 게이트(104FG)를 포함하고, 트랜지스터(106)는 제어 게이트(106CG) 및 플로팅 게이트(106FG)를 포함한다. 제어 게이트들(100CG, 102CG, 104CG, 및 106CG)은 각각 워드 라인들 WL3, WL2, WL1, 및 WL0에 접속된다.
도 1 및 도 2는 NAND 스트링에서 4개의 플로팅-게이트 트랜지스터들을 도시하지만, 4개의 플로팅-게이트 트랜지스터들의 이용은 오직 예로서 제공된다는 것에 주목한다. NAND 스트링은 4개보다 더 적거나 더 많은 플로팅-게이트 트랜지스터(또는 메모리 셀들)를 가질 수도 있다. 예를 들어, 일부 NAND 스트링들은 16개의 메모리 셀, 32개의 메모리 셀, 64개의 메모리 셀, 128개의 메모리 셀 등을 포함할 수도 있다. 본원에서의 논의는 NAND 스트링에서의 임의의 특정한 수의 메모리 셀들로 제한되지는 않는다. 일 실시예는 66개의 메모리 셀을 갖는 NAND 스트링들을 이용하고, 여기서, 64개의 메모리 셀은 데이터를 저장하기 위하여 이용되고, 메모리 셀들 중의 2개는 그것들이 데이터를 저장하지 않으므로, 더미 메모리 셀들로서 지칭된다.
NAND 플래시 메모리 구조체를 이용하는 플래시 메모리 시스템을 위한 전형적인 아키텍처는 메모리 블록 내에서 복수의 NAND 스트링들을 포함한다. 메모리 블록은 소거의 단위를 포함할 수도 있다. 일부 경우들에는, 메모리 블록 내의 NAND 스트링들이 공통적인 웰(예컨대, P-웰)을 공유할 수도 있다. 각각의 NAND 스트링은 (예컨대, 선택 라인 SGS에 의해 제어된) 그 소스-측 선택 게이트에 의해 공통적인 소스 라인에 접속될 수도 있고, (예컨대, 선택 라인 SGD에 의해 제어된) 그 드레인-측 선택 게이트에 의해 그 연관된 비트 라인에 접속될 수도 있다. 전형적으로, 각각의 비트 라인은 워드 라인들에 수직인 방향으로 그 연관된 NAND 스트링의 상부에서(또는 그 상에서) 이어져 있고, 감지 증폭기에 접속된다.
일부 실시예들에서, 프로그래밍 동작 동안, 프로그래밍되어야 하는 저장 엘리먼트들(예컨대, 타겟 데이터 상태로의 프로그래밍을 이전에 완료하였던 저장 엘리먼트들)은 연관된 채널 영역들을 부스팅(예컨대, 워드 라인 결합을 통해 채널 영역들을 자체-부스팅)함으로써 프로그래밍하는 것으로부터 금지될 수도 있거나 록 아웃(lock out)될 수도 있다. 비선택된 저장 엘리먼트(또는 비선택된 NAND 스트링)는, 그것이 프로그래밍 동작의 주어진 프로그래밍 반복 동안에 프로그래밍하는 것으로부터 금지되거나 록 아웃되므로, 금지된 또는 록 아웃된 저장 엘리먼트(또는 금지된 NAND 스트링)로서 지칭될 수도 있다.
NAND-형 플래시 메모리를 이용하는 기술이 본원에서 설명될 수도 있지만, 본원에서 개시된 기술은 다른 유형들의 비-휘발성 저장 디바이스들 및 아키텍처들에 또한 적용될 수도 있다. 또한, 플로팅-게이트 트랜지스터들을 이용하는 기술이 본원에서 설명되지만, 본원에서 설명된 기술은 또한, 전하 포획, 상-변화(예컨대, 칼코게나이드(chalcogenide) 재료들), 또는 상태-변화 재료들을 채용하는 것들을 포함하는 다른 메모리 기술들에 적용될 수도 있거나, 이러한 기술들과 함께 이용될 수도 있다.
도 3a는 복수의 NAND 스트링들을 포함하는 메모리 블록의 일 실시예를 도시한다. 도시된 바와 같이, 각각의 NAND 스트링은 (Y+1)개의 메모리 셀을 포함한다. 각각의 NAND 스트링은 드레인-측 선택 신호 SGD에 의해 제어된 드레인-측 선택 게이트를 통해 드레인 측 상의 (X+1)개의 비트 라인으로부터의 하나의 비트 라인(즉, 비트 라인들 BL0 내지 BLX 중의 하나의 비트 라인)에 접속된다. 각각의 NAND 스트링은 소스-측 선택 신호 SGS에 의해 제어된 소스-측 선택 게이트를 통해 소스 라인(소스)에 접속된다. 일 실시예에서, 소스-측 선택 신호 SGS에 의해 제어된 소스-측 선택 게이트 및 드레인-측 선택 신호 SGD에 의해 제어된 드레인-측 선택 게이트는 플로팅 게이트들을 갖지 않는 트랜지스터들, 또는 플로팅 게이트 구조체를 포함하는 트랜지스터들을 포함할 수도 있다.
일 실시예에서, 프로그래밍 동작 동안, NAND 플래시 메모리 셀과 같은 메모리 셀을 프로그래밍할 때, 프로그램 전압은 메모리 셀의 제어 게이트에 인가될 수도 있고, 대응하는 비트 라인은 접지될 수도 있다. 이 프로그래밍 바이어스 조건들은 전자들로 하여금, 필드-보조된 전자 터널링(field-assisted electron tunneling)을 통해 플로팅 게이트로 주입되게 할 수도 있음으로써, 메모리 셀의 문턱 전압을 상승시킬 수도 있다. 프로그램 동작 동안에 제어 게이트에 인가된 프로그램 전압은 일련의 펄스들로서 인가될 수도 있다. 일부 경우들에는, 프로그래밍 펄스들의 크기가 미리 결정된 스텝 크기만큼 각각의 연속적인 펄스와 함께 증가될 수도 있다. 프로그래밍 펄스들 사이에서, 하나 이상의 검증 동작이 수행될 수도 있다. 프로그래밍 동작 동안, 그 의도된 프로그래밍 상태들에 도달하였던 메모리 셀들은 프로그램 금지된 메모리 셀들의 채널 영역들을 부스팅함으로써 프로그래밍하는 것으로 록 아웃될 수도 있고 금지될 수도 있다.
일 실시예에서, 메모리 셀들은 충분한 기간(a sufficient period of time) 동안 p-웰을 소거 전압(예컨대, 20 볼트)으로 상승시킴으로써, 그리고 소스 및 비트 라인들이 플로팅되고 있는 동안에 메모리 셀들의 선택된 블록의 워드 라인들을 접지시킴으로써 소거될 수도 있다. 이 소거 바이어스 조건들은 전자들로 하여금, 터널링 옥사이드(tunneling oxide)를 통해 플로팅 게이트로부터 전달되게 할 수도 있음으로써, 선택된 블록 내의 메모리 셀들의 문턱 전압을 하락시킬 수도 있다. 일부 경우들에는, 소거 동작은 전체 메모리 평면 상에서, 메모리 평면 내의 개별적인 블록들 상에서, 또는 메모리 셀들의 또 다른 유닛에서 수행될 수도 있다.
일부 실시예들에서, 검증 동작들 및/또는 판독 동작들 동안, 선택된 워드 라인은 전압에 접속(또는 바이어싱)될 수도 있고, 전압의 레벨은 특정한 메모리 셀의 문턱 전압이 이러한 레벨에 도달하였는지 여부를 결정하기 위하여 각각의 판독 및 검증 동작에 대하여 특정된다. 워드 라인 전압을 인가한 후, 메모리 셀의 전도 전류는 메모리 셀이 워드 라인에 인가된 전압에 응답하여 충분한 양의 전류를 전도하였는지 여부를 결정하기 위하여 측정(또는 감지)될 수도 있다. 전도 전류가 어떤 값보다 더 큰 것으로 측정될 경우, 메모리 셀이 턴 온(turn on) 되었고 워드 라인에 인가된 전압이 메모리 셀의 문턱 전압보다 더 크다는 것이 가정된다. 전도 전류가 어떤 값보다 더 큰 것으로 측정되지 않을 경우, 메모리 셀이 턴 온 되지 않았고 워드 라인에 인가된 전압이 메모리 셀의 문턱 전압보다 더 크지 않다는 것이 가정된다. 일부 경우들에는, 검증 동작 동안, 소스 라인은 0V, 1V, 또는 접지보다 더 크거나 더 작은 임의의 전압으로 설정될 수도 있다. 일 예에서, 검증 동작 동안, 소스 라인은 1V로 설정될 수도 있고, 선택된 워드 라인은 5V로 설정될 수도 있다. 또 다른 예에서, 검증 동작 동안, 소스 라인은 3V로 설정될 수도 있고, 선택된 워드 라인은 2V로 설정될 수도 있다.
판독 또는 검증 동작 동안에 메모리 셀의 전도 전류를 측정하기 위한 많은 방법이 있다. 일 예에서, 메모리 셀의 전도 전류는 그것이 감지 증폭기에서 전용 커패시터를 방전시키거나 충전시키는 레이트에 의해 측정될 수도 있다. 또 다른 예에서, 선택된 메모리 셀의 전도 전류는 메모리 셀을 포함하였던 NAND 스트링이 대응하는 비트 라인 상의 전압을 방전시키는 것을 허용(또는 허용하는 것에 실패)한다. 비트 라인의 전압(또는 감지 증폭기에서의 전용 커패시터에 걸친 전압)은 비트 라인이 특정한 양만큼 방전되었는지 아닌지의 여부를 결정하기 위하여 일정 기간(a period of time) 후에 측정될 수도 있다.
도 3b는 셀-당-3-비트 메모리 셀(즉, 메모리 셀은 3 비트의 데이터를 저장할 수 있음)에 대한 가능한 문턱 전압 분포들(또는 데이터 상태들)의 일 실시예를 도시한다. 그러나, 다른 실시예들은 (예컨대, 메모리 셀 당 4 비트 이상의 데이터와 같은) 메모리 셀 당 3 비트 초과 또는 미만의 데이터를 이용할 수도 있다. (검증을 갖는) 성공적인 프로그래밍 프로세스의 종료 시에, 메모리 페이지 또는 메모리 블록 내의 메모리 셀들의 문턱 전압들은 적절한 바와 같이, 프로그래밍된 메모리 셀들에 대한 하나 이상의 문턱 전압 분포 내에, 또는 소거된 메모리 셀들에 대한 문턱 전압들의 분포 내에 있어야 한다.
도시된 바와 같이, 각각의 메모리 셀은 3 비트의 데이터를 저장할 수 있고; 그러므로, 8개의 유효한 데이터 상태 S0 내지 S7이 있다. 일 실시예에서, 데이터 상태 S0은 0 볼트 미만이고, 데이터 상태들 S1 내지 S7은 0 볼트 초과이다. 다른 실시예들에서, 모든 8개의 데이터 상태는 0 볼트 초과이거나, 다른 배열들이 구현될 수 있다. 일 실시예에서, 문턱 전압 분포 S0은 분포들 S1 내지 S7보다 더 넓다.
각각의 데이터 상태 S0 내지 S7은 메모리 셀에 저장된 3 비트에 대한 고유한 값에 대응한다. 일 실시예에서, S0=111, S1=110, S2=101, S3=100, S4=011, S5=010, S6=001, 및 S7=000이다. 상태들 S0 내지 S7로의 데이터의 다른 맵핑들이 또한 이용될 수 있다. 일 실시예에서, 메모리 셀에 저장된 데이터의 비트들 전부는 동일한 논리적 페이지에서 저장된다. 다른 실시예들에서, 메모리 셀에 저장된 데이터의 각각의 비트는 상이한 페이지들에 대응한다. 이에 따라, 3 비트의 데이터를 저장하는 메모리 셀은 제1 페이지, 제2 페이지, 및 제3 페이지에서 데이터를 포함할 것이다. 일부 실시예들에서, 동일한 워드 라인에 접속된 메모리 셀들의 전부는 데이터의 동일한 3개의 페이지에서 데이터를 저장할 것이다. 일부 실시예들에서, 워드 라인에 접속된 메모리 셀들은 (예컨대, 홀수 및 짝수 비트 라인들에 의해) 페이지들의 상이한 세트들로 그룹화될 수 있다.
일부 예의 구현예들에서, 메모리 셀들은 상태 S0으로 소거될 것이다. 상태 S0으로부터, 메모리 셀들은 상태들 S1 내지 S7 중의 임의의 것으로 프로그래밍될 수 있다. 프로그래밍은 상승하는 크기들을 갖는 펄스들의 세트를 메모리 셀들의 제어 게이트들에 인가함으로써 수행될 수도 있다. 펄스들 사이에서, 검증 동작들의 세트는 (예컨대, 검증 레벨들 Vv1, Vv2, Vv3, Vv4, Vv5, Vv6, 및 Vv7을 이용하여) 프로그래밍되는 메모리 셀들이 그 타겟 문턱 전압에 도달하였는지 여부를 결정하기 위하여 수행될 수도 있다. 상태 S1로 프로그래밍되는 메모리 셀들은 그 문턱 전압이 Vv1에 도달하였는지를 알아보기 위하여 테스트될 것이다. 상태 S2로 프로그래밍되는 메모리 셀들은 그 문턱 전압이 Vv2에 도달하였는지를 알아보기 위하여 테스트될 것이다. 상태 S3으로 프로그래밍되는 메모리 셀들은 그 문턱 전압이 Vv3에 도달하였는지를 알아보기 위하여 테스트될 것이다. 상태 S4로 프로그래밍되는 메모리 셀들은 그 문턱 전압이 Vv4에 도달하였는지를 알아보기 위하여 테스트될 것이다. 상태 S5로 프로그래밍되는 메모리 셀들은 그 문턱 전압이 Vv5에 도달하였는지를 알아보기 위하여 테스트될 것이다. 상태 S6으로 프로그래밍되는 메모리 셀들은 그 문턱 전압이 Vv6에 도달하였는지를 알아보기 위하여 테스트될 것이다. 상태 S7로 프로그래밍되는 메모리 셀들은 그 문턱 전압이 Vv7에 도달하였는지를 알아보기 위하여 테스트될 것이다.
3 비트의 데이터를 저장하는 메모리 셀들을 판독할 때, 다수의 판독은 메모리 셀들이 어느 상태에 있는지를 결정하기 위하여 판독 비교 포인트들 Vr1, Vr2, Vr3, Vr4, Vr5, Vr6, 및 Vr7에서 수행될 것이다. 메모리 셀이 Vr1에 응답하여 턴 온 될 경우, 그것은 상태 S0에 있다. 메모리 셀이 Vr2에 응답하여 턴 온 되지만, Vr1에 응답하여 턴 온 되지 않을 경우, 그것은 상태 S1에 있다. 메모리 셀이 Vr3에 응답하여 턴 온 되지만, Vr2에 응답하여 턴 온 되지 않을 경우, 그것은 상태 S2에 있다. 메모리 셀이 Vr4에 응답하여 턴 온 되지만, Vr3에 응답하여 턴 온 되지 않을 경우, 그것은 상태 S3에 있다. 메모리 셀이 Vr5에 응답하여 턴 온 되지만, Vr4에 응답하여 턴 온 되지 않을 경우, 그것은 상태 S4에 있다. 메모리 셀이 Vr6에 응답하여 턴 온 되지만, Vr5에 응답하여 턴 온 되지 않을 경우, 그것은 상태 S5에 있다. 메모리 셀이 Vr7에 응답하여 턴 온 되지만, Vr6에 응답하여 턴 온 되지 않을 경우, 그것은 상태 S6에 있다. 메모리 셀이 Vr7에 응답하여 턴 온 되지 않을 경우, 그것은 상태 S7에 있다.
도 3c는 프로그래밍 동작 동안의 NAND 스트링(300)의 일 실시예를 도시한다. NAND 스트링(300)의 저장 엘리먼트(예컨대, WL5와 연관된 저장 엘리먼트(316))를 프로그래밍할 때, 프로그래밍 전압은 저장 엘리먼트와 연관된 선택된 워드 라인에 인가될 수도 있고, 낮은 전압(예컨대, 접지)은 저장 엘리먼트와 연관된 비트 라인에 인가될 수도 있다. 도시된 바와 같이, NAND 스트링(300)은 기판(310) 위에서 형성된 소스-측 선택 게이트(306), 드레인-측 선택 게이트(308), 및 8개의 워드 라인들 WL0 내지 WL7을 포함한다. VSGS는 소스-측 선택 게이트(306)에 인가될 수도 있고, VSGD는 드레인-측 선택 게이트(308)에 인가될 수도 있다. 비트 라인(302)은 VBL로 바이어싱될 수도 있고, 소스 라인(304)은 VSOURCE로 바이어싱될 수도 있다. 프로그래밍 동작 동안, 프로그래밍 전압, VPGM은 선택된 저장 엘리먼트(316)와 연관되는 선택된 워드 라인 WL5에 인가될 수도 있다.
부스팅 모드의 일 예에서, 저장 엘리먼트(316)가 선택된 저장 엘리먼트일 때, 상대적으로 낮은 전압, VLOW(예컨대, 2 내지 6V)는 소스-측 워드 라인(WL3)에 인가될 수도 있는 반면, 격리 전압, VISO(예컨대, 0 내지 4V)는 격리 워드 라인으로서 지칭된 또 다른 소스-측 워드 라인(WL2)에 인가될 수도 있고, 패스 전압, VPASS는 NAND 스트링(300)과 연관된 나머지 워드 라인들(이 경우, 워드 라인들 WL0, WL1, WL4, WL6, 및 WL7)에 인가될 수도 있다. VISO 및 VLOW의 절대 값들은 상대적으로 크고 부분적으로 중첩하는 범위 상에서 변동될 수도 있지만, VISO는 VLOW보다 더 작을 수도 있다. 일부 경우들에는, VISO가 VPGM보다 더 작은 VPASS보다 더 작은 VLOW보다 더 작을 수도 있다.
일부 경우들에는, 수직 NAND 구조체가 수직 NAND 스트링 또는 수직 반전된 NAND 스트링을 포함할 수도 있다. NAND 스트링은 플로팅 게이트 트랜지스터들의 스트링을 포함할 수도 있다. 반전된 NAND 스트링은 반전된 플로팅 게이트 트랜지스터들의 스트링을 포함할 수도 있다.
도 4a는 수직 NAND 구조체의 일 실시예를 도시한다. 수직 NAND 구조체는, 기판(424) 위에서 형성된, 그리고 반전된 NAND 스트링이 기판(424)에 대해 직교하도록 배향된 반전된 NAND 스트링을 포함한다. 반전된 NAND 스트링은 반전된 플로팅 게이트 트랜지스터의 플로팅 게이트와 반전된 플로팅 게이트 트랜지스터의 제어 게이트 사이에서 터널링 옥사이드를 갖는 반전된 플로팅 게이트 트랜지스터를 포함하는 NAND 스트링을 포함할 수도 있다. 플로팅 게이트와 제어 게이트 사이의 터널링 옥사이드의 배열은 반전된 플로팅 게이트 트랜지스터의 프로그래밍 및/또는 소거를 위한 메커니즘(예컨대, 전송 메커니즘으로서의 F-N 터널링)이 플로팅 게이트와 반전된 플로팅 게이트 트랜지스터의 채널 사이가 아니라, 플로팅 게이트와 제어 게이트 사이에서 발생하는 것을 허용한다. 반전된 NAND 스트링은 제어 게이트 재료(예컨대, 텅스텐, 나이트라이드(nitride), 또는 폴리실리콘) 및 인터-게이트(inter-gate) 절연체 재료(예컨대, 옥사이드(oxide) 또는 실리콘 디옥사이드(silicon dioxide))의 교대하는 층들을 통해 에칭되는 수직 메모리 홀(vertical memory hole) 내에서 배열될 수도 있다. 도시된 바와 같이, 제어 게이트 재료의 층들은 층(417) 및 층들(414 내지 416)을 포함하고, 인터-게이트 절연체 재료의 층들은 층들(418 내지 420)을 포함한다. 인터-게이트 절연체 재료 층(420)은 기판(424)(예컨대, 실리콘 기판) 위에서 배열될 수도 있는 소스 라인 층(422)(예컨대, 도핑된 폴리실리콘) 위에서 배열될 수도 있다. 일부 경우들에는, 제1 워드 라인(WL1)이 제어 게이트 층(414)과 대응할 수도 있고, 제2 워드 라인(WL0)이 제어 게이트 층(415)과 대응할 수도 있고, 소스-측 선택 게이트 라인(SGS)이 제어 게이트 층(416)과 대응할 수도 있다.
일 실시예에서, 메모리 홀 내에서는, (예컨대, 얇은 옥사이드를 포함하는) 터널링 층 재료(408), 플로팅 게이트 재료(410)(예컨대, 폴리실리콘), 유전체 층(412)(예컨대, 옥사이드), 및 채널 층 재료(406)(예컨대, 비도핑된 폴리실리콘)가 메모리 홀 내에서 증착될 수도 있고, 반전된 NAND 스트링을 형성하기 위하여 배열될 수도 있다. 도 4a에서 도시된 바와 같이, 터널링 층 재료(408)는 메모리 홀의 내에서 또는 내부에서 배열된다. 터널링 층 재료(408)는 실리콘 디옥사이드("O") 및 실리콘 나이트라이드("N")의 교대하는 층들을 포함하는 ONO 유전체 스택(dielectric stack)과 같은 멀티-층 유전체 스택의 부분을 포함할 수도 있다. 일부 경우들에는, 터널링 층 재료(408)가 실리콘 디옥사이드의 그것보다 더 큰 유전체 상수를 가지는 하이-K(high-K) 유전체 재료(예컨대, 하프늄계(hafnium-based) 하이-K 유전체들 또는 하프늄 옥사이드)를 포함할 수도 있다. 일부 경우들에는, 코어 재료 층(core material layer)(404)(예컨대, 옥사이드)이 메모리 홀 내에서 형성될 수도 있다. 다른 경우들에는, 코어 재료 층(404)이 생략될 수도 있다. 비트 라인 컨택 층(402)은 메모리 홀의 상부에서 형성될 수도 있고, 채널 층 재료(406)에 접속될 수도 있거나 이와 직접적으로 인접할 수도 있다. 채널 층 재료(406)는 메모리 홀의 하부에서 소스 라인 층(422)에 접속될 수도 있다. 이에 따라, 이 경우, 비트 라인 컨택 층(402)은 메모리 홀의 상부에서 반전된 NAND 스트링에 접속되고, 소스 라인 컨택 층(422)은 메모리 홀의 하부에서 반전된 NAND 스트링에 접속된다.
일 실시예에서, 비트 라인 컨택 층(402)은 제1 전도성 유형(예컨대, n-형)의 재료를 포함할 수도 있고, 소스 라인 컨택 층(422)은 제1 전도성 유형과는 상이한 제2 전도성 유형(예컨대, p-형)의 재료를 포함할 수도 있다. 일 예에서, 비트 라인 컨택 층(402)은 n-형 재료(예컨대, n-형 폴리실리콘)를 포함할 수도 있고, 소스 라인 컨택 층(422)은 p-형 재료(예컨대, p-형 폴리실리콘)를 포함할 수도 있다. 또 다른 예에서, 비트 라인 컨택 층(402)은 p-형 재료를 포함할 수도 있고, 소스 라인 컨택 층(422)은 n-형 재료(예컨대, n-형 폴리실리콘)를 포함할 수도 있다. 이에 따라, 일부 경우들에는, 반전된 NAND 스트링이 반전된 NAND 스트링을 이용하여 수행된 메모리 동작들(예컨대, 프로그램, 소거, 및 판독 동작들)을 위한 (n-형 재료를 통한) 전자 공급 및 (p-형 재료를 통한) 정공 공급의 양자를 제공하기 위하여 이용될 수도 있는 비대칭적인 소스 및 드레인을 포함할 수도 있다. 메모리 동작들은 반전된 NAND 스트링에 인가된 바이어스 조건들에 따라 n-채널 동작들 및/또는 p-채널 동작들을 포함할 수도 있다.
일 실시예에서, 반전된 NAND 스트링은 제어 게이트 층(예컨대, 텅스텐)에 인접하게 배열되는 터널링 층(예컨대, 얇은 옥사이드)에 인접하게 배열되는 플로팅 게이트 층(또는 전하 포획 층)에 인접하게 배열되는 블록킹 층(예컨대, 옥사이드 층 또는 다른 유전체 층)에 인접하게 배열되는 채널 층(예컨대, 비도핑된 폴리실리콘 채널 층)에 인접하게 배열되는 코어 재료 층(예컨대, 옥사이드 층 또는 다른 유전체 층)을 이용하여 형성될 수도 있다. 터널링 층은 블록킹 층의 두께보다 더 작은 두께를 가질 수도 있다.
도 4b는 도 4a의 라인 X-X를 따라 취해진 단면도의 일 실시예를 도시한다. 도시된 바와 같이, 반전된 NAND 스트링은 제어 게이트 재료 층(417)에 의해 둘러싸이는 터널링 층 재료(408)에 의해 둘러싸이는 플로팅 게이트 재료(410)에 의해 둘러싸이는 유전체 층(412)에 의해 둘러싸이는 채널 층 재료(406)에 의해 둘러싸이는 내부 코어 재료 층(404)을 포함한다. 일 실시예에서, 도 4a는 도 4b의 라인 Y-Y를 따라 취해진 단면도를 도시할 수도 있다. 일 실시예에서, 반전된 NAND 스트링은 수직 원통형 구조체 또는 수직 테이퍼링된(tapered) 원통형 구조체를 이용하여 형성될 수도 있다. 이 경우, 반전된 NAND 스트링의 유전체 재료(412), 플로팅 게이트 재료(410), 터널링 층 재료(408), 및 채널 층 재료(406)는 코어 재료 층(404)을 둘러싸는 수직 환형(annular) 구조체들을 포함할 수도 있다. 또 다른 실시예에서, 반전된 NAND 스트링은 수직 기둥형(pillar) 구조체 또는 수직 직사각형 프리즘(rectangular prism) 구조체를 이용하여 형성될 수도 있다.
일부 실시예들에서, 수직 NAND 구조체는, 기판 위에서 형성된, 그리고 수직 NAND 스트링이 기판에 대해 직교하도록 배향된 수직 NAND 스트링을 포함할 수도 있다. 수직 NAND 스트링은 제어 게이트 재료(예컨대, 텅스텐 또는 폴리실리콘) 및 인터-게이트 절연체 재료(예컨대, 옥사이드 또는 실리콘 옥사이드)의 교대하는 층들을 통해 에칭되는 수직 메모리 홀 내에서 배열될 수도 있다.
도 5는 병렬인 메모리 셀들(예컨대, NAND 멀티-레벨 셀들)의 페이지(또는 다른 단위)를 판독하고 프로그래밍하기 위한 판독/기입 회로들을 포함하는 비-휘발성 저장 시스템(596)의 일 실시예를 도시한다. 도시된 바와 같이, 비-휘발성 저장 시스템(596)은 메모리 다이(598) 및 제어기(550)를 포함한다. 메모리 다이(598)는 메모리 어레이(501)(예컨대, NAND 플래시 메모리 어레이), 제어 회로부(510), 행 디코더(row decoder)(530), 열 디코더(column decoder)(560), 및 판독/기입 회로들(565)을 포함한다. 일 실시예에서, 다양한 주변 회로들(예컨대, 행 디코더들 또는 열 디코더들)에 의한 메모리 어레이(501)에 대한 액세스는 어레이의 반대 측들 상에서 대칭적인 방식으로 구현되어, 각각의 측 상의 액세스 라인들 및 회로부의 밀도들은 절반만큼 감소된다. 메모리 어레이(501)는 행 디코더(530)를 통해 워드 라인들에 의해, 그리고 열 디코더(560)를 통해 비트 라인들에 의해 어드레싱가능하다. 워드 라인들 및 비트 라인들은 메모리 어레이 제어 라인들의 예들이다. 판독/기입 회로들(565)은 저장 엘리먼트들의 페이지가 병렬로 판독되거나 프로그래밍되는 것을 허용하는 다수의 감지 블록들(500)을 포함한다. 일부 경우들에는, 제어기(550)가 메모리 다이(598) 상에서 통합될 수도 있다. 커맨드들 및 데이터는 라인들(520)을 통해 호스트와 제어기(550) 사이에서, 그리고 라인들(518)을 통해 제어기(550)와 메모리 다이(598) 사이에서 전달된다.
제어 회로부(510)는 메모리 어레이(501) 상에서 메모리 동작들을 수행하기 위하여 판독/기입 회로들(565)과 협력한다. 제어 회로부(510)는 상태 머신(512), 온-칩(on-chip) 어드레스 디코더(514), 및 전력 제어 모듈(516)을 포함한다. 상태 머신(512)은 메모리 동작들의 칩-레벨 제어를 제공한다. 온-칩 어드레스 디코더(514)는 호스트에 의해 이용된 어드레스들과 디코더들(530 및 560)에 의해 이용된 하드웨어 어드레스들 사이의 어드레스 인터페이스를 제공한다. 전력 제어 모듈(516)은 메모리 동작들 동안에 워드 라인들 및 비트 라인들에 공급된 전력 및 전압들을 제어한다. 일 실시예에서, 전력 제어 모듈(516)은 공급 전압보다 더 큰 전압들을 생성할 수도 있는 하나 이상의 전하 펌프(charge pump)를 포함한다.
일부 실시예들에서, 메모리 어레이(501) 이외의, (단독 또는 조합인) 컴포넌트들 중의 하나 이상은 관리 또는 제어 회로로서 지칭될 수도 있다. 예를 들어, 하나 이상의 관리 또는 제어 회로는 제어 회로부(510), 상태 머신(512), 디코더들(530/560), 전력 제어부(516), 감지 블록들(500), 판독/기입 회로들(565), 제어기(550) 등 중의 임의의 하나 또는 그 조합을 포함할 수도 있다. 하나 이상의 관리 회로 또는 하나 이상의 제어 회로는 소거, 프로그래밍, 또는 판독 동작들을 포함하는 하나 이상의 메모리 어레이 동작을 수행할 수도 있거나 이를 용이하게 할 수도 있다.
일부 실시예들에서, 하나 이상의 관리 또는 제어 회로는 메모리 어레이(501)와 같은 메모리 어레이의 동작을 제어하기 위하여 이용될 수도 있다. 하나 이상의 관리 또는 제어 회로는 메모리 어레이 상에서 판독 동작 및/또는 기입 동작을 수행하기 위하여 제어 신호들을 메모리 어레이에 제공할 수도 있다. 일 예에서, 하나 이상의 관리 또는 제어 회로는 제어 회로부, 상태 머신, 디코더들, 감지 증폭기들, 판독/기입 회로들, 및/또는 제어기들 중의 임의의 하나 또는 그 조합을 포함할 수도 있다. 하나 이상의 제어 회로는 소거, 프로그래밍, 또는 판독 동작들을 포함하는 하나 이상의 메모리 어레이 동작이 메모리 어레이 상에서 수행되는 것을 가능하게 할 수도 있거나 용이하게 할 수도 있다. 일 예에서, 하나 이상의 제어 회로는 행 및 열 어드레스들, 워드 라인 및 비트 라인 어드레스들, 메모리 어레이 인에이블 신호들, 및/또는 데이터 래칭(data latching) 신호들을 결정하기 위한 온-칩 메모리 제어기를 포함할 수도 있다.
일 실시예에서, 메모리 어레이(501)는 메모리 셀들의 큰 수의 블록들(예컨대, 블록들 0-1023, 또는 다른 양)로 분할될 수도 있다. 플래시 메모리 시스템들에 대하여 공통적인 바와 같이, 블록은 소거의 단위일 수도 있다. 즉, 각각의 블록은 함께 소거되는 최소 수의 메모리 셀들을 포함할 수도 있다. 소거의 다른 단위들이 또한 이용될 수 있다. 블록은 비트 라인들 및 워드 라인들을 통해 액세스되는 NAND 스트링들의 세트를 포함한다. 전형적으로, 블록에서의 NAND 스트링들의 전부는 워드 라인들의 공통적인 세트를 공유한다.
각각의 블록은 특정한 수의 페이지들로 분할될 수도 있다. 일 실시예에서, 페이지는 프로그래밍의 단위일 수도 있다. 프로그래밍의 다른 단위들이 또한 이용될 수 있다. 데이터의 하나 이상의 페이지들은 메모리 셀들의 하나의 행에서 전형적으로 저장된다. 예를 들어, 데이터의 하나 이상의 페이지들은 공통적인 워드 라인에 접속된 메모리 셀들에서 저장될 수도 있다. 일 실시예에서, 공통적인 워드 라인에 접속되는 메모리 셀들의 세트는 동시에 프로그래밍된다. 페이지는 하나 이상의 섹터(sector)들을 저장할 수 있다. 섹터는 사용자 데이터 및 (또한, 시스템 데이터로 칭해진) 오버헤드 데이터(overhead data)를 포함할 수도 있다. 오버헤드 데이터는 헤더 정보, 및 섹터의 사용자 데이터로부터 계산되었던 에러 정정 코드(Error Correction Code)(ECC)들을 전형적으로 포함한다. 제어기(또는 다른 컴포넌트)는 데이터가 어레이로 프로그래밍되고 있을 때에 ECC를 계산하고, 또한, 데이터가 어레이로부터 판독되고 있을 때에 그것을 체크한다. 대안적으로, ECC 및/또는 다른 오버헤드 데이터는 그것들이 속하는 사용자 데이터와는 상이한 페이지들, 또는 심지어 상이한 블록들 내에 저장될 수도 있다. 사용자 데이터의 섹터는 전형적으로, 자기 디스크 드라이브들에서의 섹터의 크기에 대응하는 512 바이트(byte)들이다. 큰 수의 페이지들, 대략 8 페이지들로부터, 예를 들어, 32, 64, 128, 또는 그보다 더 큰 페이지들에 이르는 것은 블록을 형성한다. 상이한 크기의 블록들, 페이지들, 및 섹터들이 또한 이용될 수 있다.
도 6은 도 5에서의 감지 블록(500)과 같은 감지 블록(500)의 일 실시예를 도시한다. 개별적인 감지 블록(500)은 감지 모듈(580)로서 지칭된 코어 부분 및 공통적인 부분(590)으로 파티셔닝될 수도 있다. 일 실시예에서는, 각각의 비트 라인에 대한 별도의 감지 모듈(580) 및 다수의 감지 모듈들(580)의 세트에 대한 하나의 공통적인 부분(590)이 있다. 일 예에서, 감지 블록은 하나의 공통적인 부분(590) 및 8개의 감지 모듈들(580)을 포함할 것이다. 그룹에서의 감지 모듈들의 각각은 데이터 버스(572)를 통해 연관된 공통적인 부분과 통신할 것이다.
감지 모듈(580)은 접속된 비트 라인에서의 전도 전류가 미리 결정된 문턱 레벨 초과이거나 미만인지 여부를 결정하는 감지 회로부(570)를 포함한다. 감지 모듈(580)은 접속된 비트 라인 상에서 전압 조건을 설정하기 위하여 이용되는 비트 라인 래치(bit line latch)(582)를 또한 포함한다. 예를 들어, 비트 라인 래치(582)에서 래칭된 미리 결정된 상태는 접속된 비트 라인이 프로그램 금지 전압(예컨대, 1.5 내지 3V)을 지정하는 상태로 되는 것으로 귀착될 수도 있다.
공통적인 부분(590)은 프로세서(592), 데이터 래치들(594)의 세트, 및 데이터 래치들(594)의 세트와 데이터 버스(520) 사이에 결합된 I/O 인터페이스(596)를 포함한다. 프로세서(592)는 연산들을 수행한다. 예를 들어, 프로세서(592)는 감지된 저장 엘리먼트에서 저장된 데이터를 결정할 수도 있고, 데이터 래치들의 세트에서 결정된 데이터를 저장할 수도 있다. 데이터 래치들(594)의 세트는 판독 동작 동안에 프로세서(592)에 의해 결정된 데이터 비트들을 저장하기 위하여, 또는 프로그램 동작 동안에 데이터 버스(520)에 의해 임포팅된(imported) 데이터 비트들을 저장하기 위하여 이용될 수도 있다. 임포팅된 데이터 비트들은 도 5에서의 메모리 어레이(501)와 같은 메모리 어레이로 프로그래밍되도록 의도된 기입 데이터를 나타낸다. I/O 인터페이스(596)는 데이터 래치들(594)과 데이터 버스(520) 사이의 인터페이스를 제공한다.
판독 동작 또는 다른 저장 엘리먼트 감지 동작 동안, 도 5에서의 상태 머신(512)과 같은 상태 머신은 어드레싱된 저장 엘리먼트들로의 상이한 제어 게이트 전압들의 공급을 제어한다. 그것이 메모리에 의해 지원된 다양한 메모리 상태들에 대응하는 다양한 미리 정의된 제어 게이트 전압들을 통해 스텝(step) 할 때, 감지 모듈(580)은 이 전압들 중의 하나에서 트립(trip)할 수도 있고, 출력은 버스(572)를 통해 감지 모듈(580)로부터 프로세서(592)로 제공될 것이다. 그 때, 프로세서(592)는 감지 모듈의 트립핑 이벤트(tripping event)(들) 및 입력 라인들(593)을 통한 상태 머신으로부터의 인가된 제어 게이트 전압에 대한 정보의 고려에 의해 결과적인 메모리 상태를 결정한다. 그 다음으로, 그것은 메모리 상태에 대한 이진 인코딩(binary encoding)을 연산하고, 결과적인 데이터 비트들을 데이터 래치들(594)로 저장한다. 코어 부분의 또 다른 실시예에서, 비트 라인 래치(582)는 감지 모듈(580)의 출력을 래칭하기 위한 래치로서, 그리고 위에서 설명된 바와 같은 비트 라인 래치로서 역할을 한다.
프로그래밍 동작 동안, 프로그래밍되어야 할 데이터는 데이터 래치들(594)의 세트에서 저장된다. 프로그래밍 동작은 상태 머신(512)의 제어 하에서, 어드레싱된 저장 엘리먼트들의 제어 게이트들에 인가된 일련의 프로그래밍 전압 펄스들을 포함한다. 각각의 프로그램 펄스는 저장 엘리먼트가 희망하는 메모리 상태로 프로그래밍되었는지를 결정하기 위하여 재판독(또는 검증 프로세스)에 선행한다. 프로세서(592)는 희망하는 메모리 상태에 대한 재판독 메모리 상태를 모니터링한다. 2개가 일치할 때, 프로세서(592)는 비트 라인이 프로그램 금지 전압을 지정하는 상태로 되게 하기 위하여 비트 라인 래치(582)를 설정한다. 이것은 비트 라인에 결합된 저장 엘리먼트가, 프로그램 펄스들이 그 제어 게이트 상에서 나타나더라도 추가의 프로그래밍을 금지한다. 다른 실시예들에서, 프로세서는 초기에 비트 라인 래치(582)를 로딩하고, 감지 회로부는 검증 프로세스 동안에 그것을 금지 값으로 설정한다.
데이터 래치 스택(594)은 감지 모듈에 대응하는 데이터 래치들의 스택을 포함한다. 일 실시예에서는, 감지 모듈(580) 당 3개의 데이터 래치들이 있다. 데이터 래치들은 그 안에 저장된 병렬 데이터가 데이터 버스(520)를 위한 직렬 데이터로 변환되도록, 그리고 그 반대가 성립하도록, 시프트 레지스터(shift register)로서 구현될 수 있다. 판독/기입 블록에 대응하는 모든 데이터 래치들은 데이터의 블록이 직렬 전달에 의해 입력될 수 있거나 출력될 수 있도록, 블록 시프트 레지스터를 형성하기 위하여 함께 링크될 수 있다. 특히, 판독/기입 모듈들의 뱅크(bank)는 데이터 래치들의 그 세트의 각각이 그것들이 전체 판독/기입 블록에 대한 시프트 레지스터의 일부인 것처럼, 데이터를 시퀀스로 데이터 버스 내로 또는 데이터 버스로부터 시프트하도록 구성될 수도 있다.
도 7a는 각각의 저장 엘리먼트가 2 비트의 데이터를 저장하는 4-상태 메모리 디바이스에 대한 문턱 전압 분포들의 세트의 일 실시예를 도시한다. 제1 문턱 전압(Vth) 분포(700)는 소거된(E-상태) 저장 엘리먼트들에 대하여 제공된다. 3개의 Vth 분포(702, 704, 및 706)는 각각 프로그래밍된 상태들 A, B, 및 C를 나타낸다. 일 실시예에서, E-상태에서의 문턱 전압들 및 A, B, 및 C 분포들에서의 문턱 전압들은 포지티브(positive)이다. 또 다른 실시예에서, E-상태에 대한 문턱 전압 분포는 네거티브(negative)인 반면, A-상태, B-상태, 및 C-상태 분포들에 대한 문턱 전압 분포들은 포지티브이다.
3개의 판독 기준 전압들, Vra, Vrb, 및 Vrc는 또한, 저장 엘리먼트들로부터 데이터를 판독하기 위하여 제공된다. 주어진 저장 엘리먼트의 문턱 전압이 Vra, Vrb, 및 Vrc 초과 또는 미만인지 여부를 테스트함으로써, 시스템은 저장 엘리먼트가 있는 상태, 예컨대, 프로그래밍 조건을 결정할 수 있다.
또한, 3개의 검증 기준 전압 Vva, Vvb, 및 Vvc가 제공된다. 저장 엘리먼트들을 A-상태, B-상태, 또는 C-상태로 프로그래밍할 때, 시스템은 그 저장 엘리먼트들이 각각 Vva, Vvb, 또는 Vvc 이상인 문턱 전압을 가지는지 여부를 테스트할 것이다.
전체 시퀀스 프로그래밍으로서 알려진 일 실시예에서, 저장 엘리먼트들은 E-상태로부터 프로그래밍된 상태들 A, B, 또는 C 중의 임의의 것으로 직접적으로 프로그래밍될 수 있다. 예를 들어, 프로그래밍되어야 할 저장 엘리먼트들의 모집단(population)은, 모집단에서의 모든 저장 엘리먼트들이 E-상태에 있도록 먼저 소거될 수도 있다. 그 다음으로, 도 7f에서 도시된 것과 같은 일련의 프로그램 펄스들은 저장 엘리먼트들을 상태들 A, B, 또는 C로 직접적으로 프로그래밍하기 위하여 이용될 수도 있다. 일부 저장 엘리먼트들이 E-상태로부터 A-상태로 프로그래밍되고 있지만, 다른 저장 엘리먼트들은 E-상태로부터 B-상태로, 및/또는 E-상태로부터 C-상태로 프로그래밍되고 있다.
또 다른 옵션은 하나 이상의 데이터 상태들에 대한 로우(low) 및 하이(high) 검증 레벨들을 이용하기 위한 것이다. 예를 들어, VvaL 및 Vva는 각각 A-상태에 대한 더 낮고 더 높은 검증 레벨들이고, VvbL 및 Vvb는 각각 B-상태에 대한 더 낮고 더 높은 검증 레벨들이고, VvcL 및 Vvc는 각각 C-상태에 대한 더 낮고 더 높은 검증 레벨들이다. 일부 경우들에는, VvcL이 이용되지 않는데, 이것은 감소된 프로그래밍 정밀도가 가장 높은 상태에 대하여 수용가능할 수도 있기 때문이다. 프로그래밍 동안, 타겟 상태로서 A-상태로 프로그래밍되고 있는 저장 엘리먼트의 Vth가 VvaL을 초과할 때, 저장 엘리먼트의 프로그래밍 속력은 연관된 비트 라인 전압을, 명목 프로그램 또는 비-금지 레벨, 예컨대, 0V와 전체 금지 레벨, 예컨대, 4 내지 6V 사이인 레벨, 예컨대, 0.6 내지 0.8V로 상승시키는 것에 의한 것과 같은, 느린 프로그래밍 모드에서 느려진다. 이것은 문턱 전압에서의 큰 스텝 증가들을 회피함으로써 더 큰 정확도를 제공한다. Vth가 Vva에 도달할 때, 저장 엘리먼트는 추가의 프로그래밍으로부터 록 아웃된다. 유사하게, 타겟 상태로서 B-상태로 프로그래밍되고 있는 저장 엘리먼트의 Vth가 VvbL을 초과할 때, 저장 엘리먼트의 프로그래밍 속력은 느려지고, Vth가 Vvb에 도달할 때, 저장 엘리먼트는 추가의 프로그래밍으로부터 록 아웃된다. 임의적으로, 타겟 상태로서 C-상태로 프로그래밍되고 있는 저장 엘리먼트의 Vth가 VvcL을 초과할 때, 저장 엘리먼트의 프로그래밍 속력은 느려지고, Vth가 Vvc에 도달할 때, 저장 엘리먼트는 추가의 프로그래밍으로부터 록 아웃된다. 이 프로그래밍 기법은 급속 패스 기입(quick pass write) 또는 이중 검증(dual verify) 기법으로서 지칭되었다. 일 접근법에서, 이중 검증 레벨들은 가장 높은 상태에 대하여 이용되지 않는데, 이것은 일부 오버슈트(overshoot)가 전형적으로 그 상태에 대하여 수용가능하기 때문이다. 그 대신에, 이중 검증 레벨들은 소거된 상태 초과이고 가장 높은 상태 미만인 프로그래밍된 상태들에 대하여 이용될 수 있다.
도 7b는 2-패스 프로그래밍 기법의 제1 패스의 일 실시예를 도시한다. 이 예에서, 멀티-상태 저장 엘리먼트는 2개의 상이한 페이지들: 하부 페이지 및 상부 페이지에 대한 데이터를 저장한다. 4개의 상태는 도 7a로부터의 문턱 전압 분포들(700, 702, 704, 및 706)을 반복함으로써 도시된다. 이 상태들, 및 그것들이 나타내는 비트들은: E-상태 (11), A-상태 (01), B-상태 (00), 및 C-상태 (10)이다. E-상태에 대하여, 양자의 페이지들은 "1"을 저장한다. A-상태에 대하여, 하부 페이지는 "1"을 저장하고 상부 페이지는 "0"을 저장한다. B-상태에 대하여, 양자의 페이지들은 "0"을 저장한다. C-상태에 대하여, 하부 페이지는 "0"을 저장하고 상부 페이지는 "1"을 저장한다. 특정 비트 패턴들은 상태들의 각각에 배정되었지만, 상이한 비트 패턴들이 또한 배정될 수도 있다는 것에 주목한다.
제1 프로그래밍 패스에서, 하부 페이지는 선택된 워드 라인 WLn에 대해 프로그래밍된다. 하부 페이지가 데이터 1을 유지하기 위한 것일 경우, 저장 엘리먼트 상태는 상태 E에서 유지된다(분포(700)). 데이터가 0으로 프로그래밍되어야 할 경우, WLn 상의 저장 엘리먼트들의 문턱 전압은 저장 엘리먼트가 중간(LM 또는 하부-중간) 상태로 프로그래밍되도록 상승된다(분포(705)).
일 실시예에서, 저장 엘리먼트가 E-상태로부터 LM-상태로 프로그래밍된 후, 그 다음으로, NAND 스트링에서의 인접한 워드 라인 WLn+1 상의 그 이웃 저장 엘리먼트는 인접한 워드 라인의 개개의 제1 프로그래밍 패스에서의 그 하부 페이지에 대하여 프로그래밍될 것이다.
도 7c는 도 7b에서 참조된 2-패스 프로그래밍 기법의 제2 패스의 일 실시예를 도시한다. A-상태 저장 엘리먼트들은 E-상태 분포(700)로부터 A-상태 분포(702)로 프로그래밍되고, B-상태 저장 엘리먼트들은 LM-상태 분포(705)로부터 B-상태 분포(704)로 프로그래밍되고, C-상태 저장 엘리먼트들은 LM-상태 분포(705)로부터 C-상태 분포(706)로 프로그래밍된다.
도 7d는 또 다른 2-패스 프로그래밍 기법의 제1 패스의 일 실시예를 도시한다. 안개-미세(foggy-fine)(또는 코스-미세(course-fine)) 프로그래밍으로서 지칭된 이 예에서, A-상태, B-상태, 및 C-상태 저장 엘리먼트들은 각각 더 낮은 검증 레벨들 VvaL, VvbL, 및 VvcL을 이용하여, 각각 E-상태로부터 분포들(712, 714, 및 716)로 프로그래밍된다. 이것은 안개(또는 코스) 프로그래밍 패스이다. 상대적으로 큰 프로그램 전압 스텝 크기는 예를 들어, 저장 엘리먼트들을 개개의 더 낮은 검증 레벨들로 신속하게 프로그래밍하기 위하여 이용될 수도 있다.
도 7e는 도 7d에서 참조된 2-패스 프로그래밍 기법의 제2 패스의 일 실시예를 도시한다. A-상태, B-상태, 및 C-상태 저장 엘리먼트들은 각각 명목의 더 높은 검증 레벨들 Vva, Vvb, 및 Vvc를 이용하여, 각각 개개의 더 낮은 분포들로부터 개개의 최종적인 분포들(702, 704, 및 706)로 프로그래밍된다. 이것은 미세 프로그래밍 패스이다. 상대적으로 작은 프로그램 전압 스텝 크기는 예를 들어, 큰 오버슈트를 회피하면서, 저장 엘리먼트들을 개개의 최종적인 검증 레벨들로 느리게 프로그래밍하기 위하여 이용될 수도 있다. 최종적인 분포들(702, 704, 및 706)과 대응하는 프로그래밍된 데이터 상태들은 최종적인 프로그래밍된 데이터 상태들로서 지칭될 수도 있다. 메모리 셀에 대한 최종적인 프로그래밍된 데이터 상태는 메모리 셀에 대한 타겟화된 문턱 전압 또는 타겟화된 문턱 전압 분포와 대응할 수도 있다. 일부 경우들에는, 최종적인 분포들(702, 704, 및 706)과 대응하는 프로그래밍된 데이터 상태들이 타겟 데이터 상태들 또는 의도된 프로그래밍 데이터 상태들로서 지칭될 수도 있다.
프로그래밍 예들은 데이터의 4개의 데이터 상태들 및 2개의 페이지를 도시하지만, 본원에서 설명된 개념들은 4개보다 더 많거나 더 적은 상태들 및 2개보다 더 많거나 더 적은 페이지들을 갖는 다른 구현예들에 적용될 수도 있다. 예를 들어, 메모리 디바이스들은 저장 엘리먼트 당 8개 또는 16개의 상태를 사용할 수도 있다. 또한, 본원에서 설명된 예의 프로그래밍 기법들에서, 저장 엘리먼트의 Vth는 그것이 타겟 데이터 상태로 프로그래밍될 때에 점차적으로 상승될 수도 있다. 그러나, 저장 엘리먼트의 Vth가 그것이 타겟 데이터 상태로 프로그래밍될 때에 점차적으로 하락될 수도 있는 프로그래밍 기법들이 이용될 수도 있다. 저장 엘리먼트 전류를 측정하는 프로그래밍 기법들이 마찬가지로 이용될 수도 있다. 본원에서 설명된 개념들은 상이한 프로그래밍 기법들에 대해 적응될 수도 있다.
도 7f는 프로그래밍 동작 동안에 선택된 워드 라인에 인가되는 일련의 프로그램 및 검증 펄스들의 일 실시예를 도시한다. 프로그래밍 동작은 각각의 반복이 하나 이상의 프로그래밍 전압들과, 그 다음으로, 하나 이상의 검증 전압들을 선택된 워드 라인에 인가하는 다수의 프로그램-검증 반복들을 포함할 수도 있다. 일 실시예에서, 이전의 반복에서 인가된 프로그래밍 전압들은 연속적인 반복들에서 스텝 업(step up) 될 수도 있다. 또한, 프로그래밍 반복 동안에 인가된 하나 이상의 프로그래밍 전압들은 패스 전압(Vpass) 레벨, 예컨대, 6 내지 8V를 가지는 제1 부분과, 그 다음으로, 프로그램 레벨, 예컨대, 12 내지 25V에서의 제2의 가장 높은 진폭 부분을 포함할 수도 있다. 예를 들어, 제1, 제2, 제3, 및 제4 프로그래밍 펄스들(790, 792, 794, 및 796)은 각각 Vpgm1, Vpgm2, Vpgm3, 및 Vpgm4의 프로그램 레벨들을 가진다. 검증 전압들 Vva, Vvb, 및 Vvc와 연관된 하나 이상의 검증 펄스들(798)은 각각의 프로그래밍 펄스 후에 제공될 수도 있다. 일부 경우들에는, 하나 이상의 초기 프로그래밍 펄스들이 검증 펄스들에 선행하지 않는데, 이것은 임의의 저장 엘리먼트들이 가장 낮은 프로그램 상태(예컨대, A-상태)에 도달하였다는 것이 예상되지 않기 때문이다. 추후에, 일부 경우들에는, 프로그램 반복들이 A-상태에 대한 검증 펄스들을 이용할 수도 있고, 그 다음으로, A-상태들 및 B-상태들에 대한 검증 펄스들을 이용하는 프로그램 반복들과, 그 다음으로, B-상태들 및 C-상태들에 대한 검증 펄스들을 이용하는 프로그램 반복들이 있다.
일 실시예에서, 프로그래밍 펄스는, 제1 전압(예컨대, 0V)으로부터 중간 전압(예컨대, Vpass)으로 전이하고, 그 다음으로, 중간 전압으로부터 프로그래밍 전압(예컨대, Vpgm1 또는 15V)으로 전이하는 프로그래밍 동작 동안에 메모리 어레이 내의 선택된 메모리 셀에 접속된 선택된 워드 라인에 인가되는 전압과 대응할 수도 있다. 프로그램 검증 펄스는, 제1 전압(예컨대, 0V)으로부터 제1 검증 전압(예컨대, Vva)으로 전이하고, 그 다음으로, 제1 검증 전압으로부터 제2 검증 전압(예컨대, Vvb)으로 전이하는 프로그램 검증 동작 동안에 메모리 어레이 내의 선택된 메모리 셀에 접속된 선택된 워드 라인에 인가되는 전압과 대응할 수도 있다.
도 8a는 4개의 NAND 스트링들(805 내지 808)의 일 실시예를 도시한다. NAND 스트링들의 각각은 (예컨대, 메모리 셀 트랜지스터들의 제1 티어(804)와 대응하는) NAND 스트링의 제1부분, (예컨대, 메모리 셀 트랜지스터들의 제2 티어(802)와 대응하는) NAND 스트링의 제2 부분, 및 NAND 스트링의 제1 부분과 NAND 스트링의 제2 부분 사이에서 배열된 티어 선택 게이트 트랜지스터(803)를 포함한다. NAND 스트링의 제1 부분은 워드 라인들 WL0 내지 WL47과 대응하는 메모리 셀 트랜지스터들, 더미 워드 라인 DWL0에 접속되고, 티어 선택 게이트 트랜지스터(803)와 워드 라인 WL47에 접속된 메모리 셀 트랜지스터 사이에서 배열된 메모리 셀 트랜지스터, 및 더미 워드 라인들 WLDS1 및 WLDS0에 접속되고, 워드 라인 WL0에 접속된 메모리 셀 트랜지스터와 SGS에 접속된 소스-측 선택 게이트 사이에서 배열된 메모리 셀 트랜지스터들을 포함한다.
일 실시예에서, 제1 티어(804) 내의 메모리 셀들에 대한 프로그래밍 동작 동안, 티어 선택 게이트 트랜지스터(803)는 제1 티어(804) 내의 메모리 셀들이 프로그래밍되는 동안에 전도 상태로 설정될 수도 있다. 제2 티어(802) 내의 메모리 셀들에 대한 후속 프로그래밍 동작 동안, 티어 선택 게이트 트랜지스터(803)는 제2 티어(802) 내의 메모리 셀들(801)이 프로그래밍되는 동안에 비-전도 상태로 설정될 수도 있다. 이 경우, 제1 티어(804) 내의 메모리 셀들 아래의 채널은 플로팅될 수도 있다. 티어 선택 게이트 트랜지스터(803)는 NMOS 트랜지스터의 채널과 NMOS 트랜지스터의 게이트 사이에서 전하 포획 층을 갖지 않는 MOS 트랜지스터를 포함할 수도 있다. 또 다른 실시예에서, 제2 티어(802) 내의 메모리 셀들에 대한 소거 동작 동안, 티어 선택 게이트 트랜지스터(803)는 제2 티어(802) 내의 메모리 셀들이 소거되는 동안에 비-전도 상태로 설정될 수도 있다.
도 8b는 (4개의 NAND 스트링들을 포함하는 제1 그룹(875), 및 4개의 NAND 스트링들을 포함하는 제2 그룹(876)을 포함하는) 메모리 스트링들의 4개의 그룹을 포함하는 NAND 구조체의 일 실시예를 도시한다. 각각의 메모리 스트링은 메모리 동작(예컨대, 소거 동작 또는 프로그래밍 동작) 동안에 (예컨대, 상부 티어 워드 라인들 WL48 내지 WL95와 대응하는) 메모리 스트링 내의 메모리 셀 트랜지스터들의 제2 세트로부터 (예컨대, 하부 티어 워드 라인들 WL00 내지 WL47과 대응하는) 메모리 스트링 내의 메모리 셀 트랜지스터들의 제1 세트를 전기적으로 격리시키기 위하여 이용될 수도 있는 티어 선택 게이트 트랜지스터(또는 메모리 홀 조인트 트랜지스터)를 포함한다. 티어 선택 게이트 트랜지스터들(873)은 플로팅 게이트 트랜지스터들 또는 전하 포획 트랜지스터들과 같은 프로그래밍가능 트랜지스터들, 또는 NMOS 트랜지스터 또는 PMOS 트랜지스터와 같은 비-프로그래밍가능 트랜지스터들을 포함할 수도 있다. 티어 선택 게이트 트랜지스터가 전도 상태로 설정될 때, NAND 스트링의 드레인-측에 접속된 비트 라인은 하부 티어의 메모리 셀 트랜지스터들 아래에 형성된 채널에 전기적으로 접속될 수도 있다. 메모리 스트링들의 4개의 그룹 내의 각각의 메모리 스트링은 상이한 비트 라인에 접속될 수도 있다.
도 8c는 하나 이상의 티어 선택 게이트 트랜지스터들을 포함하는 NAND 구조체의 워드 라인들에 인가된 바이어싱 조건들의 일 실시예를 도시한다. 도시된 바와 같이, 워드 라인 WL0과 연관된 제1 티어 내의 메모리 셀을 프로그래밍(881)할 때, VPGM(예컨대, 15V)은 티어 선택 게이트 트랜지스터가 전도 상태로 설정되는 동안에(예컨대, 7V의 VSG_M) WL0에 인가되고, 패스 전압들은 비선택된 워드 라인들 WL1 내지 WL95에 인가된다. 워드 라인 WL48과 연관된 제2 티어 내의 메모리 셀을 프로그래밍(882)할 때, VPGM은 티어 선택 게이트 트랜지스터가 비-전도 상태로 설정되는 동안에(예컨대, 티어 선택 게이트 트랜지스터의 게이트가 0V로 구동됨) WL48에 인가되고, 패스 전압들은 제2 티어 내의 비선택된 워드 라인들 WL49 내지 WL95에 인가된다. 이 경우, 제1 티어 내의 트랜지스터들은 제2 티어 내의 트랜지스터들로부터 전기적으로 접속해제될 수도 있고, 제1 티어 내의 메모리 셀 트랜지스터들은 플로팅될 수도 있다.
일부 실시예들에서, 제1 티어 내의 메모리 셀 트랜지스터들을 프로그래밍하고 검증하는 순서는 워드 라인 WL47로부터 워드 라인 WL0으로의 것(예컨대, 소스-측 상의 티어 선택 게이트 트랜지스터에 가장 근접한 메모리 셀 트랜지스터로부터 소스-측 선택 게이트 트랜지스터를 향하는 것)일 수도 있다. 이 경우, 워드 라인 WL47에 접속된 메모리 셀 트랜지스터는 워드 라인 WL46에 접속된 메모리 셀 트랜지스터가 프로그래밍 및 검증되기 전에 프로그래밍 및 검증될 수도 있고; 추후에, 워드 라인 WL46에 접속된 메모리 셀 트랜지스터는 워드 라인 WL45에 접속된 메모리 셀 트랜지스터가 프로그래밍 및 검증되기 전에 프로그래밍 및 검증될 수도 있다.
일부 실시예들에서, 제2 티어 내의 메모리 셀 트랜지스터들을 프로그래밍하고 검증하는 순서는 워드 라인 WL48로부터 워드 라인 WL95로의 것(예컨대, 드레인-측 상의 티어 선택 게이트 트랜지스터에 가장 근접한 메모리 셀 트랜지스터로부터 드레인-측 선택 게이트 트랜지스터를 향하는 것)일 수도 있다. 이 경우, 워드 라인 WL48에 접속된 메모리 셀 트랜지스터는 워드 라인 WL49에 접속된 메모리 셀 트랜지스터가 프로그래밍 및 검증되기 전에 프로그래밍 및 검증될 수도 있고; 추후에, 워드 라인 WL49에 접속된 메모리 셀 트랜지스터는 워드 라인 WL50에 접속된 메모리 셀 트랜지스터가 프로그래밍 및 검증되기 전에 프로그래밍 및 검증될 수도 있다.
일부 경우들에는, 각각의 NAND 스트링이 NAND 스트링의 하부 서브-블록 부분으로부터 NAND 스트링의 상부 서브-블록 부분을 분리시키는 티어 선택 게이트 트랜지스터를 포함할 수도 있다. 이 경우, 상부 서브-블록에 대하여, 프로그래밍 및 프로그램 검증 펄스들의 인가를 포함하는 프로그래밍 시퀀스는 상부 서브-블록의 하부로부터 상부 서브-블록의 상부로의 것(예컨대, 드레인-측 상의 티어 선택 게이트 트랜지스터에 인접한 메모리 셀 트랜지스터로부터 NAND 스트링에 대한 드레인-측 선택 게이트를 향하는 것)일 수도 있다. 하부 서브-블록에 대하여, 프로그래밍 시퀀스는 하부 서브-블록의 상부로부터 하부 서브-블록의 하부로의 것(예컨대, 소스-측 상의 티어 선택 게이트에 인접한 메모리 셀 트랜지스터로부터 NAND 스트링에 대한 소스-측 선택 게이트를 향하는 것)일 수도 있다.
도 8d는 프로그램 검증 동작 동안에 NAND 스트링에 인가된 전압 파형들의 일 실시예를 도시한다. 예를 들어, 도 8a를 참조하면, 파형 CG_DD(821)는 DD0 노드에 인가될 수도 있고, 파형 MJT(820)는 MJT 노드에 인가될 수도 있고, 파형 CG_sel(823)은 선택 메모리 셀 트랜지스터의 게이트(예컨대, WL47)에 인가될 수도 있고, 파형 CG_unsel_S(824)는 선택된 메모리 셀 트랜지스터의 소스-측 상의 하나 이상의 비선택된 메모리 셀 트랜지스터들의 게이트들(예컨대, WL46 및/또는 WL45)에 인가될 수도 있고, 파형 CG_DS는 WLDS1 노드에 인가될 수도 있고, 파형 SGS_sel(825)은 SGS 노드에 인가될 수도 있고, 파형 SGSB(826)은 SGSB 노드에 인가될 수도 있고, 파형 SL(827)은 NAND 스트링의 소스 라인에 인가될 수도 있다. 도시된 바와 같이, 시간 T1에서, NAND 스트링의 하부 서브-블록 부분으로부터 NAND 스트링의 상부 서브-블록 부분을 분리시키는 티어 선택 게이트 트랜지스터는 VREAD(예컨대, 8V)를 티어 선택 게이트 트랜지스터의 게이트에 인가함으로써 전도 상태로 설정된다. 시간들 T1과 T2 사이에서, 선택된 메모리 셀 트랜지스터의 게이트에 인가된 전압은 다양한 전압 레벨들(예컨대, VCG_A, VCG_B, VCG_C, 및 VCG_D)을 검증하기 위하여 조절된다. 시간 T2에서, 다양한 전압 레벨들이 검증된 후, 티어 선택 게이트 트랜지스터는 비-전도 상태로 설정될 수도 있고, 선택된 메모리 셀 트랜지스터의 게이트는 (예컨대, 선택된 메모리 셀 트랜지스터의 게이트를 가장 높은 검증 전압 레벨 VCG_D를 초과하는 VREAD 전압으로 설정하는) 시간들 T1과 T2 사이에서 이용된 전압 레벨들 중의 임의의 것보다 더 큰 전압으로 설정될 수도 있다. 시간들 T3과 T4 사이에서, 선택된 메모리 셀 트랜지스터와 소스 라인 사이의 모든 트랜지스터들은 티어 선택 게이트 트랜지스터가 비-전도 상태에 있는 동안에 전도 상태들로 설정될 수도 있다. 이 경우, 다양한 전압 레벨들이 검증된 후에 T2에서 선택된 메모리 셀 트랜지스터를 선택해제하는 것이 아니라, 선택된 메모리 셀 트랜지스터와 소스 라인 사이의 트랜지스터들 아래의 채널은 전압 레벨 VDDSA를 소스 라인 SL에 인가함으로써 VDDSA(예컨대, 2.7V 또는 3.3V)로 바이어싱될 수도 있거나 설정될 수도 있다. 전압 레벨 VDDSA(예컨대, 3V)는 시간들 T1과 T2 사이에서 소스 라인 SL에 인가된 전압들 중의 임의의 것(예컨대, 0.8V 또는 1.0V의 VCELSRC)보다 더 클 수도 있다.
도 8e는 프로그램 검증 동작 동안에 NAND 스트링에 인가된 전압 파형들의 또 다른 실시예를 도시한다. 예를 들어, 도 8a를 참조하면, 파형 CG_DD(821)는 DD0 노드에 인가될 수도 있고, 파형 CG_unsel_D(822)는 선택된 메모리 셀 트랜지스터의 드레인-측 상의 하나 이상의 비선택된 메모리 셀 트랜지스터들의 게이트들(예컨대, WL94 및/또는 WL95)에 인가될 수도 있고, 파형 CG_sel(823)은 선택 메모리 셀 트랜지스터의 게이트(예컨대, WL47)에 인가될 수도 있고, 파형 CG_unsel_S(824)는 선택된 메모리 셀 트랜지스터의 소스-측 상의 하나 이상의 비선택된 메모리셀 트랜지스터들의 게이트들(예컨대, WL1 및/또는 WL0)에 인가될 수도 있고, 파형 CG_DS는 WLDS1 노드에 인가될 수도 있고, 파형 SGS_sel(825)은 SGS 노드에 인가될 수도 있고, 파형 SGSB(826)은 SGSB 노드에 인가될 수도 있고, 파형 SL(827)은 NAND 스트링의 소스 라인에 인가될 수도 있다. 도시된 바와 같이, 시간 T1에서, 프로그램 검증 동작은 VREAD(예컨대, 8V)를 선택된 메모리 셀 트랜지스터의 드레인-측 상의 하나 이상의 비선택된 메모리 셀 트랜지스터들의 게이트들에, VREAD를 선택된 메모리 셀 트랜지스터의 소스-측 상의 하나 이상의 비선택된 메모리 셀 트랜지스터들의 게이트들에, 그리고 VCG_A 또는 또 다른 검증 전압 레벨을 선택 메모리 셀 트랜지스터의 게이트에 인가함으로써 개시된다. 시간들 T1과 T2 사이에서, 선택된 메모리 셀 트랜지스터의 게이트에 인가된 전압은 다양한 전압 레벨들(예컨대, VCG_A, VCG_B, VCG_C, 및 VCG_D)을 검증하기 위하여 조절된다. 시간 T2에서, 다양한 전압 레벨들이 검증된 후, 선택된 메모리 셀 트랜지스터의 드레인-측 상의 하나 이상의 비선택된 메모리 셀 트랜지스터들은 비-전도 상태들로 설정되고(예컨대, CG_unsel_D(822)는 0V로 설정될 수도 있음), 선택된 메모리 셀 트랜지스터의 게이트는 (예컨대, 선택된 메모리 셀 트랜지스터의 게이트를 VREAD로 설정하는) 시간들 T1과 T2 사이에서 이용된 전압 레벨들 중의 임의의 것보다 더 큰 전압으로 설정될 수도 있다. 시간들 T3과 T4 사이에서, (선택된 메모리 셀 트랜지스터의 소스-측 상의 하나 이상의 비선택된 메모리 셀 트랜지스터들 및 소스-측 선택 게이트들을 포함하는) 선택된 메모리 셀 트랜지스터와 소스 라인 사이의 모든 트랜지스터들은, 선택된 메모리 셀 트랜지스터의 드레인-측 상의 하나 이상의 비선택된 메모리 셀 트랜지스터들이 비-전도 상태들로 설정되는 동안에 전도 상태들로 설정될 수도 있다. 이 경우, 다양한 전압 레벨들이 검증된 후에 T2에서 선택된 메모리 셀 트랜지스터를 선택해제하는 것이 아니라, 선택된 메모리 셀 트랜지스터와 소스 라인 사이의 트랜지스터들 아래의 채널은 전압 레벨 VDDSA를 소스 라인 SL에 인가함으로써 VDDSA(예컨대, 2.7V 또는 3.3V)로 바이어싱될 수도 있거나 설정될 수도 있다. 전압 레벨 VDDSA는 시간들 T1과 T2 사이에서 소스 라인 SL에 인가된 전압들 중의 임의의 것보다 더 클 수도 있다.
대안적인 실시예에서, 다양한 전압 레벨들이 검증된 후, 선택된 메모리 셀 트랜지스터의 소스-측 상의 하나 이상의 비선택된 메모리 셀 트랜지스터들은 비-전도 상태들로 설정될 수도 있고(예컨대, CG_unsel_S(824)는 0V로 설정될 수도 있음), 선택된 메모리 셀 트랜지스터의 게이트는 (예컨대, 선택된 메모리 셀 트랜지스터의 게이트를 VREAD로 설정하는) 시간들 T1과 T2 사이에서 이용된 전압 레벨들 중의 임의의 것보다 더 큰 전압으로 설정될 수도 있다. 선택된 메모리 셀 트랜지스터와 비트 라인 사이의 트랜지스터들 아래의 채널은 전압 레벨 VDDSA를 비트 라인 BL에 인가함으로써 VDDSA(예컨대, 2.7V 또는 3.3V)로 바이어싱될 수도 있거나 설정될 수도 있다. 전압 레벨 VDDSA(예컨대, 3.0V)는 시간들 T1과 T2 사이에서 비트 라인 BL에 인가된 전압들 중의 임의의 것보다 더 클 수도 있다(예컨대, 비트 라인은 시간들 T1과 T2 사이에서 1.5V 또는 VCELSRC+0.5V로 설정될 수도 있음).
도 9a는 메모리 어레이 내의 메모리 셀들을 프로그래밍하고 검증하기 위한 프로세스의 일 실시예를 설명하는 플로우차트이다. 일 실시예에서, 도 9a의 프로세스는 도 5a에서의 비-휘발성 저장 시스템(596)과 같은 비-휘발성 저장 시스템에 의해 수행될 수도 있다.
단계(902)에서는, NAND 스트링의 메모리 셀 트랜지스터들의 제1 세트가 소거되고, NAND 스트링의 메모리 셀 트랜지스터들의 제2 세트가 소거된다. 이 경우, 메모리 셀 트랜지스터들의 제1 세트 및 메모리 셀 트랜지스터들의 제2 세트와 대응하는 메모리 셀들은 소거된 데이터 상태들로, 또는 도 7a에서의 문턱 전압 분포(700)와 같은, 소거된 데이터 상태와 연관된 문턱 전압 분포 내에서 설정될 수도 있다. 메모리 셀 트랜지스터들의 제1 세트는 NAND 스트링에 접속된 비트 라인과 메모리 셀 트랜지스터들의 제2 세트 사이에서 배열된다. 메모리 셀 트랜지스터들의 제2 세트는 메모리 셀 트랜지스터들의 제1 세트와 NAND 스트링에 접속된 소스 라인 사이에서 배열된다. 일 예에서, 도 8a를 참조하면, 메모리 셀 트랜지스터들의 제1 세트는 워드 라인들 WL48 내지 WL95에 접속된 메모리 셀 트랜지스터들과 대응할 수도 있고, 메모리 셀 트랜지스터들의 제2 세트는 워드 라인들 WL0 내지 WL47에 접속된 메모리 셀 트랜지스터들과 대응할 수도 있다. 메모리 셀 트랜지스터들의 제2 세트는 소스-측 선택 게이트 트랜지스터를 통해 소스 라인에 접속될 수도 있다. 메모리 셀 트랜지스터들의 제1 세트는 드레인-측 선택 게이트 트랜지스터를 통해 비트 라인에 접속될 수도 있다.
단계(904)에서는, 메모리 셀 트랜지스터들의 제1 세트에 가장 근접한 메모리 셀 트랜지스터들의 제2 세트의 제1 메모리 셀 트랜지스터가 프로그래밍된다. 제1 메모리 셀 트랜지스터는 플로팅-게이트 트랜지스터 또는 전하 포획 트랜지스터를 포함할 수도 있다. 제1 메모리 셀 트랜지스터는 제1 메모리 셀 트랜지스터에 접속된 선택된 워드 라인에 인가되는 일련의 하나 이상의 프로그래밍 펄스들 및 하나 이상의 검증 펄스들을 포함하는 프로그래밍 동작 동안에 프로그래밍될 수도 있다. 일 예에서, 도 8a를 참조하면, 워드 라인 WL47에 접속된 메모리 셀 트랜지스터는 워드 라인들 WL48 내지 WL95에 접속된 메모리 셀 트랜지스터들의 세트에 가장 근접한 워드 라인들 WL0 내지 WL47에 접속된 메모리 셀 트랜지스터들의 세트로부터의 메모리 셀 트랜지스터를 포함할 수도 있다. 일부 경우들에는, 제1 메모리 셀 트랜지스터가 (예컨대, 티어 선택 게이트 트랜지스터들 및 내부 더미 트랜지스터들이 NAND 스트링 내에서 이용되지 않을 경우에) 메모리 셀 트랜지스터들의 제1 세트의 메모리 셀 트랜지스터에 인접할 수도 있다. 단계(906)에서는, 메모리 셀 트랜지스터들의 제2 세트의 각각의 메모리 셀 트랜지스터가 제1 메모리 셀 트랜지스터로부터 시작해서 소스 라인에 가장 근접한 메모리 셀 트랜지스터들의 제2 세트의 제2 메모리 셀 트랜지스터로 종료되는 순차적인 순서로 최종적인 프로그래밍된 데이터 상태에 도달하였는지가 검증된다. 일 예에서, 도 8a를 참조하면, 워드 라인 WL47에 접속된 메모리 셀 트랜지스터는 워드 라인 WL46에 접속된 메모리 셀 트랜지스터가 프로그램 검증되기 이전에 프로그램 검증될 수도 있고, 워드 라인 WL46에 접속된 메모리 셀 트랜지스터는 워드 라인 WL45에 접속된 메모리 셀 트랜지스터가 프로그램 검증되기 이전에 프로그램 검증될 수도 있고; 추후에, 워드 라인 WL1에 접속된 메모리 셀 트랜지스터는 워드 라인 WL0에 접속된 메모리 셀 트랜지스터가 프로그램 검증되기 이전에 프로그램 검증될 수도 있다.
단계(908)에서는, 메모리 셀 트랜지스터들의 제2 세트와 대응하는 NAND 스트링의 채널이 메모리 셀 트랜지스터들의 제2 세트의 제1 메모리 셀 트랜지스터를 검증하는 것에 후속하여 특정한 전압으로 설정될 수도 있다. 특정한 전압은 제1 메모리 셀 트랜지스터를 검증하면서 소스 라인에 인가된 소스 라인 전압보다 더 클 수도 있다. 특정한 전압은 제1 메모리 셀 트랜지스터의 검증에 후속하여, 그리고 제1 메모리 셀 트랜지스터의 선택해제 이전 및/또는 소스 라인이 제1 메모리 셀 트랜지스터를 검증하면서 소스 라인에 인가된 소스 라인 전압 미만으로 떨어지기 이전에 인가될 수도 있다. 일 예에서, 도 8d 및 도 8a를 참조하면, 워드 라인들 WL0 내지 WL47에 접속된 메모리 셀 트랜지스터들 아래의 채널은 제1 메모리 셀 트랜지스터를 시간들 T1과 T2 사이의 VCELSRC(예컨대, 0.8V)로부터 시간들 T3과 T4 사이의 VDDSA(예컨대, 3.0V)로 프로그램 검증한 후에 조절될 수도 있다.
일부 실시예들에서, 프로그래밍 동작 동안, 제1 메모리 셀은 프로그래밍될 수도 있고, 그 다음으로, 프로그램 검증될 수도 있고, 프로그래밍되고, 그 다음으로, 프로그램 검증되는 제2 메모리 셀이 후속된다. 프로그래밍 동작은 제1 메모리 셀로의 하나 이상의 프로그래밍 펄스들의 인가와, 그 다음으로, 제1 메모리 셀로의 하나 이상의 프로그램 검증 펄스들의 인가를 포함할 수도 있다. 제1 메모리 셀로의 하나 이상의 프로그램 검증 펄스들의 인가는 제1 메모리 셀이 타겟 데이터 상태로 또는 제1 메모리 셀에 대한 최종적인 프로그래밍된 데이터 상태로 프로그래밍되었거나 설정되었다는 것을 확인하기 위하여 이용될 수도 있다.
일부 실시예들에서, NAND 스트링은 32개의 메모리 셀 트랜지스터를 포함할 수도 있다. 32개의 메모리 셀 트랜지스터들의 각각은 소거 동작 동안에 소거된 데이터 상태로 설정될 수도 있다. 추후에, (예컨대, 워드 라인(12)과 대응하는) 제1 메모리 셀 트랜지스터는 모든 다른 31개의 메모리 셀 트랜지스터가 소거된 데이터 상태로 유지되는 동안에 프로그래밍 및 프로그램 검증될 수도 있다. 제1 메모리 셀 트랜지스터가 그 의도된 데이터 상태 또는 타겟 데이터 상태로 설정된 후, (예컨대, 워드 라인(11)과 대응하는) 제2 메모리 셀 트랜지스터는 모든 다른 30개의 메모리 셀 트랜지스터가 소거된 데이터 상태로 유지되는 동안에 프로그래밍 및 프로그램 검증될 수도 있다. 추후에, (예컨대, 워드 라인(8)과 대응하는) 제3 메모리 셀 트랜지스터는 모든 다른 29개의 메모리 셀 트랜지스터가 소거된 데이터 상태로 유지되는 동안에 프로그래밍 및 프로그램 검증될 수도 있다. 추후에, (예컨대, 워드 라인(7)과 대응하는) 제4 메모리 셀 트랜지스터는 모든 다른 28개의 메모리 셀 트랜지스터가 소거된 데이터 상태로 유지되는 동안에 프로그래밍 및 프로그램 검증될 수도 있다.
도 9b는 메모리 어레이 내의 메모리 셀들을 프로그래밍하고 검증하기 위한 프로세스의 또 다른 실시예를 설명하는 플로우차트이다. 일 실시예에서, 도 9b의 프로세스는 도 5a에서의 비-휘발성 저장 시스템(596)과 같은 비-휘발성 저장 시스템에 의해 수행될 수도 있다.
단계(932)에서는, NAND 스트링의 메모리 셀 트랜지스터들의 제1 세트가 소거되고, NAND 스트링의 메모리 셀 트랜지스터들의 제2 세트가 소거된다. 이 경우, 메모리 셀 트랜지스터들의 제1 세트 및 메모리 셀 트랜지스터들의 제2 세트와 대응하는 메모리 셀들은 소거된 데이터 상태들로, 또는 도 7a에서의 문턱 전압 분포(700)와 같은, 소거된 데이터 상태와 연관된 문턱 전압 분포 내에서 설정될 수도 있다. 메모리 셀 트랜지스터들의 제1 세트는 NAND 스트링에 접속된 비트 라인과 메모리 셀 트랜지스터들의 제2 세트 사이에서 배열된다. 메모리 셀 트랜지스터들의 제2 세트는 메모리 셀 트랜지스터들의 제1 세트와 NAND 스트링에 접속된 소스 라인 사이에서 배열된다. 일 예에서, 도 8a를 참조하면, 메모리 셀 트랜지스터들의 제1 세트는 워드 라인들 WL48 내지 WL95에 접속된 메모리 셀 트랜지스터들과 대응할 수도 있고, 메모리 셀 트랜지스터들의 제2 세트는 워드 라인들 WL0 내지 WL47에 접속된 메모리 셀 트랜지스터들과 대응할 수도 있다. 메모리 셀 트랜지스터들의 제2 세트는 소스-측 선택 게이트 트랜지스터를 통해 소스 라인에 접속될 수도 있다. 메모리 셀 트랜지스터들의 제1 세트는 드레인-측 선택 게이트 트랜지스터를 통해 비트 라인에 접속될 수도 있다.
단계(934)에서는, 메모리 셀 트랜지스터들의 제2 세트에 가장 근접한 메모리 셀 트랜지스터들의 제1 세트의 제1 메모리 셀 트랜지스터가 프로그래밍된다. 제1 메모리 셀 트랜지스터는 플로팅-게이트 트랜지스터 또는 전하 포획 트랜지스터를 포함할 수도 있다. 일 예에서, 도 8a를 참조하면, 워드 라인 WL48에 접속된 메모리 셀 트랜지스터는 워드 라인들 WL0 내지 WL47에 접속된 메모리 셀 트랜지스터들의 세트에 가장 근접한 워드 라인들 WL48 내지 WL95에 접속된 메모리 셀 트랜지스터들의 세트로부터의 메모리 셀 트랜지스터를 포함할 수도 있다. 일부 경우들에는, 제1 메모리 셀 트랜지스터가 (예컨대, 티어 선택 게이트 트랜지스터들 또는 내부 더미 트랜지스터들이 NAND 스트링 내에서 이용되지 않을 경우에) 메모리 셀 트랜지스터들의 제2 세트의 메모리 셀 트랜지스터에 인접할 수도 있다. 단계(936)에서는, 메모리 셀 트랜지스터들의 제1 세트의 각각의 메모리 셀 트랜지스터가 제1 메모리 셀 트랜지스터로부터 시작해서 비트 라인에 가장 근접한 메모리 셀 트랜지스터들의 제1 세트의 제2 메모리 셀 트랜지스터로 종료되는 순차적인 순서로 최종적인 프로그래밍된 데이터 상태에 도달하였는지가 검증된다.
일 예에서, 도 8a를 참조하면, 워드 라인 WL48에 접속된 메모리 셀 트랜지스터는 워드 라인 WL49에 접속된 메모리 셀 트랜지스터가 프로그램 검증되기 이전에 프로그램 검증될 수도 있고, 워드 라인 WL49에 접속된 메모리 셀 트랜지스터는 워드 라인 WL50에 접속된 메모리 셀 트랜지스터가 프로그램 검증되기 이전에 프로그램 검증될 수도 있고; 추후에, 워드 라인 WL94에 접속된 메모리 셀 트랜지스터는 워드 라인 WL95에 접속된 메모리 셀 트랜지스터가 프로그램 검증되기 이전에 프로그램 검증될 수도 있다. 단계(938)에서는, 메모리 셀 트랜지스터들의 제1 세트와 대응하는 NAND 스트링의 채널이 메모리 셀 트랜지스터들의 제1 세트의 제1 메모리 셀 트랜지스터를 검증하는 것에 후속하여 특정한 전압으로 설정될 수도 있다. 특정한 전압은 제1 메모리 셀 트랜지스터를 검증하면서 비트 라인에 인가된 비트 라인 전압보다 더 클 수도 있다. 특정한 전압은 제1 메모리 셀 트랜지스터의 검증에 후속하여, 그리고 제1 메모리 셀 트랜지스터의 선택해제 이전 및/또는 비트 라인이 제1 메모리 셀 트랜지스터를 검증하면서 비트 라인에 인가된 비트 라인 전압 미만으로 떨어지기 이전에 인가될 수도 있다.
일부 실시예들에서는, NAND 스트링의 중간의 메모리 셀 트랜지스터들이 NAND 스트링의 드레인-측 단부 및/또는 NAND 스트링의 소스-측 단부를 향하는 다른 메모리 셀 트랜지스터들을 소거하고 검증하기 이전에, 소거 및 소거 검증되는 미들-아웃 소거 시퀀스가 수행될 수도 있다. 일 예에서, NAND 스트링의 소스-측 단부로부터 NAND 스트링의 드레인-측 단부까지의 워드 라인들 WL0 내지 WL31과 대응하는 32개의 메모리 셀 트랜지스터를 갖는 NAND 스트링에 대하여, 워드 라인 WL16과 대응하는 메모리 셀 트랜지스터는 워드 라인 WL15와 대응하는 메모리 셀 트랜지스터를 소거하기 이전에, 소거 및 소거 검증될 수도 있다. 또 다른 예에서, 워드 라인 WL16과 대응하는 메모리 셀 트랜지스터는 워드 라인 WL15와 대응하는 메모리 셀 트랜지스터를 소거하기 이전에, 그리고 워드 라인 WL17과 대응하는 메모리 셀 트랜지스터를 소거하기 이전에, 소거 및 소거 검증될 수도 있다. 또 다른 예에서, 워드 라인 WL16과 대응하는 메모리 셀 트랜지스터는 워드 라인 WL15와 대응하는 메모리 셀 트랜지스터의 프로그래밍을 시작하기 이전에, 소거 및 소거 검증될 수도 있고, 워드 라인 WL15와 대응하는 메모리 셀 트랜지스터는 워드 라인 WL14와 대응하는 메모리 셀 트랜지스터의 소거를 시작하기 이전에, 소거 및 소거 검증될 수도 있다.
개시된 기술의 일 실시예는 NAND 스트링 및 제어 회로를 포함한다. NAND 스트링은 메모리 셀들의 제1 세트 및 메모리 셀들의 제2 세트를 포함할 수도 있다. 메모리 셀들의 제1 세트는 플로팅-게이트 트랜지스터들, 전하 포획 트랜지스터들, ReRAM 메모리 셀들, MRAM 메모리 셀들, 또는 상변화 메모리 셀들을 포함할 수도 있다. 메모리 셀들의 제1 세트는 제1 제어 라인(예컨대, 소스 라인)과 메모리 셀들의 제2 세트 사이에서 배열될 수도 있다. 메모리 셀들의 제2 세트는 메모리 셀들의 제1 세트와 제2 제어 라인(예컨대, 비트 라인) 사이에서 배열될 수도 있다. 제어 회로는 메모리 셀들의 제1 세트의 각각의 메모리 셀이 메모리 셀들의 제2 세트에 가장 근접한 메모리 셀들의 제1 세트의 제1 메모리 셀로부터 시작해서 제1 제어 라인에 가장 근접한 메모리 셀들의 제1 세트의 제2 메모리 셀로 종료되는 순차적인 순서로 최종적인 프로그래밍된 데이터 상태에 있다는 것을 검증하도록 구성될 수도 있다. 제어 회로는 메모리 셀들의 제2 세트의 각각의 메모리 셀이 소거된 데이터 상태에 있는 동안에, 제1 메모리 셀의 프로그래밍된 데이터 상태를 검증하도록 구성될 수도 있다.
개시된 기술의 일 실시예는 NAND 스트링 및 제어 회로를 포함한다. NAND 스트링은 메모리 셀 트랜지스터들의 제1 세트 및 메모리 셀 트랜지스터들의 제2 세트를 포함한다. 메모리 셀 트랜지스터들의 제1 세트는 비트 라인과 메모리 셀 트랜지스터들의 제2 세트 사이에서 배열된다. 메모리 셀 트랜지스터들의 제2 세트는 메모리 셀 트랜지스터들의 제1 세트와 소스 라인 사이에서 배열된다. 제어 회로는 메모리 셀 트랜지스터들의 제2 세트의 각각의 메모리 셀 트랜지스터가 메모리 셀 트랜지스터들의 제1 세트에 가장 근접한 메모리 셀 트랜지스터들의 제2 세트의 제1 메모리 셀 트랜지스터로부터 시작해서 소스 라인에 가장 근접한 메모리 셀 트랜지스터들의 제2 세트의 제2 메모리 셀 트랜지스터로 종료되는 순차적인 순서로 최종적인 프로그래밍된 데이터 상태에 도달하였다는 것을 검증하도록 구성된다. 제어 회로는 메모리 셀 트랜지스터들의 제1 세트의 각각이 소거된 데이터 상태에 있는 동안에, 제1 메모리 셀 트랜지스터의 프로그래밍된 데이터 상태를 검증하도록 구성된다.
개시된 기술의 일 실시예는 NAND 스트링 및 제어 회로를 포함한다. NAND 스트링은 메모리 셀 트랜지스터들의 제1 세트 및 메모리 셀 트랜지스터들의 제2 세트를 포함한다. 메모리 셀 트랜지스터들의 제1 세트는 비트 라인과 메모리 셀 트랜지스터들의 제2 세트 사이에서 배열된다. 메모리 셀 트랜지스터들의 제2 세트는 메모리 셀 트랜지스터들의 제1 세트와 소스 라인 사이에서 배열된다. 제어 회로는 메모리 셀 트랜지스터들의 제1 세트의 각각의 메모리 셀 트랜지스터가 메모리 셀 트랜지스터들의 제2 세트에 가장 근접한 메모리 셀 트랜지스터들의 제1 세트의 제1 메모리 셀 트랜지스터로부터 시작해서 비트 라인에 가장 근접한 메모리 셀 트랜지스터들의 제1 세트의 제2 메모리 셀 트랜지스터로 종료되는 순차적인 순서로 최종적인 프로그래밍된 데이터 상태에 도달하였다는 것을 검증하도록 구성된다. 제어 회로는 메모리 셀 트랜지스터들의 제2 세트의 각각이 소거된 데이터 상태에 있는 동안에, 제1 메모리 셀 트랜지스터의 프로그래밍된 데이터 상태를 검증하도록 구성된다.
개시된 기술의 일 실시예는 NAND 스트링 및 제어 회로를 포함한다. NAND 스트링은 트랜지스터들의 제1 세트 및 트랜지스터들의 제2 세트를 포함한다. 트랜지스터들의 제1 세트는 비트 라인과 트랜지스터들의 제2 세트 사이에서 배열된다. 트랜지스터들의 제2 세트는 트랜지스터들의 제1 세트와 소스 라인 사이에서 배열된다. 제어 회로는 트랜지스터들의 제2 세트의 제1 메모리 셀 트랜지스터의 프로그래밍된 데이터 상태를 검증하고, 제1 메모리 셀 트랜지스터의 프로그래밍된 데이터 상태의 검증 동안에 소스 라인 전압을 소스 라인에 인가하도록 구성된다. 제어 회로는 제1 메모리 셀 트랜지스터의 프로그래밍된 데이터 상태의 검증에 후속하여, 메모리 셀 트랜지스터들의 제2 세트와 대응하는 NAND 스트링의 채널을 소스 라인 전압보다 더 큰 특정한 전압으로 설정하도록 구성된다.
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발명요지는 구조적 특징부들 및/또는 방법론적 액트(methodological act)들에 대해 특정된 언어로 설명되었지만, 첨부된 청구항들에서 정의된 발명요지는 위에서 설명된 특정 특징부들 또는 동작들에 반드시 제한되지는 않는다는 것이 이해되어야 한다. 오히려, 위에서 설명된 특정 특징부들 및 동작들은 청구항들을 구현하는 예의 형태들로서 개시된다.

Claims (15)

  1. 장치로서,
    메모리 셀들의 제1 세트 및 메모리 셀들의 제2 세트를 포함하는 NAND 스트링(501) - 상기 메모리 셀들의 제1 세트는 제1 제어 라인과 상기 메모리 셀들의 제2 세트 사이에서 배열되고, 상기 메모리 셀들의 제2 세트는 상기 메모리 셀들의 제1 세트와 제2 제어 라인 사이에서 배열됨 -; 및
    상기 메모리 셀들의 제1 세트의 각각의 메모리 셀이 상기 메모리 셀들의 제2 세트에 가장 근접한 상기 메모리 셀들의 제1 세트의 제1 메모리 셀로부터 시작해서 상기 제1 제어 라인에 가장 근접한 상기 메모리 셀들의 제1 세트의 제2 메모리 셀로 종료되는 순서로 최종적인 프로그래밍된 데이터 상태(final programmed data state)에 있는 것으로 결정하도록 구성되는 제어 회로(510) - 상기 제어 회로는 상기 메모리 셀들의 제2 세트의 각각의 메모리 셀이 소거된 데이터 상태에 있는 동안에, 상기 제1 메모리 셀의 프로그래밍된 데이터 상태를 검증하도록 구성됨 -
    를 포함하는 장치.
  2. 제1항에 있어서,
    상기 제1 제어 라인은 소스 라인을 포함하고;
    상기 제2 제어 라인은 비트 라인을 포함하고;
    상기 제어 회로는 상기 메모리 셀들의 제1 세트의 각각의 메모리 셀이 상기 메모리 셀들의 제2 세트에 가장 근접한 상기 메모리 셀들의 제1 세트의 제1 메모리 셀로부터 시작해서 상기 소스 라인에 가장 근접한 상기 메모리 셀들의 제1 세트의 제2 메모리 셀로 종료되는 순차적인 순서로 최종적인 프로그래밍된 데이터 상태에 있다는 것을 검증하도록 구성되는 장치.
  3. 제2항에 있어서,
    상기 제어 회로는 상기 제1 메모리 셀의 상기 프로그래밍된 데이터 상태의 검증 동안에 비트 라인 전압을 상기 비트 라인에 인가하고, 상기 제1 메모리 셀의 상기 프로그래밍된 데이터 상태의 검증에 후속하여, 상기 메모리 셀들의 제1 세트에 대응하는 상기 NAND 스트링의 채널을 상기 비트 라인 전압보다 더 큰 특정한 전압으로 설정하도록 구성되는 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제어 회로는 상기 제1 메모리 셀의 상기 프로그래밍된 데이터 상태의 검증에 후속하여, 상기 메모리 셀들의 제1 세트의 각각의 메모리 셀이 전도 상태로 유지되는 동안에 상기 메모리 셀들의 제2 세트 중의 적어도 하나의 메모리 셀을 비-전도 상태로 설정하도록 구성되는 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제어 회로는 상기 제1 메모리 셀의 상기 프로그래밍된 데이터 상태의 검증에 후속하여, 상기 메모리 셀들의 제2 세트의 각각의 메모리 셀이 전도 상태로 유지되는 동안에 상기 메모리 셀들의 제1 세트 중의 적어도 하나의 메모리 셀을 비-전도 상태로 설정하도록 구성되는 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제어 회로는 상기 제1 메모리 셀의 상기 프로그래밍된 데이터 상태의 검증 이전에, 하나 이상의 프로그래밍 펄스들을 상기 제1 메모리 셀에 인가하도록 구성되는 장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 NAND 스트링은 수직 NAND 스트링을 포함하는 장치.
  8. 방법으로서,
    메모리 셀들의 제1 세트 및 메모리 셀들의 제2 세트를 포함하는 NAND 스트링을 프로그래밍하는 단계(904) - 상기 메모리 셀들의 제1 세트는 제1 제어 라인과 상기 메모리 셀들의 제2 세트 사이에서 배열되고, 상기 메모리 셀들의 제2 세트는 상기 메모리 셀들의 제1 세트와 제2 제어 라인 사이에서 배열됨 -; 및
    상기 메모리 셀들의 제2 세트의 각각의 메모리 셀이 소거된 데이터 상태에 있는 동안에, 상기 메모리 셀들의 제1 세트의 각각의 메모리 셀이 상기 메모리 셀들의 제2 세트에 가장 근접한 상기 메모리 셀들의 제1 세트의 제1 메모리 셀로부터 시작해서 상기 제1 제어 라인에 가장 근접한 상기 메모리 셀들의 제1 세트의 제2 메모리 셀로 종료되는 순서로 최종적인 프로그래밍된 데이터 상태에 있다는 것을 검증하는 단계(906)
    를 포함하는 방법.
  9. 제8항에 있어서,
    상기 제1 제어 라인은 소스 라인을 포함하는 방법.
  10. 제8항 또는 제9항에 있어서,
    상기 제2 제어 라인은 비트 라인을 포함하는 방법.
  11. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 검증하는 단계는 상기 메모리 셀들의 제1 세트의 각각의 메모리 셀이 상기 메모리 셀들의 제2 세트에 가장 근접한 상기 메모리 셀들의 제1 세트의 상기 제1 메모리 셀로부터 시작해서 상기 제1 제어 라인에 가장 근접한 상기 메모리 셀들의 제1 세트의 상기 제2 메모리 셀로 종료되는 순차적인 순서로 상기 최종적인 프로그래밍된 데이터 상태에 있다는 것을 검증하는 단계를 포함하는 방법.
  12. 제10항에 있어서,
    상기 제1 메모리 셀의 상기 프로그래밍된 데이터 상태의 검증 동안에 비트 라인 전압을 상기 비트 라인에 인가하고, 상기 제1 메모리 셀의 상기 프로그래밍된 데이터 상태의 검증에 후속하여, 상기 메모리 셀들의 제1 세트에 대응하는 상기 NAND 스트링의 채널을 상기 비트 라인 전압보다 더 큰 특정한 전압으로 설정하는 단계를 더 포함하는 방법.
  13. 제8항에 있어서,
    상기 제1 메모리 셀의 상기 프로그래밍된 데이터 상태의 검증에 후속하여, 상기 메모리 셀들의 제1 세트의 각각의 메모리 셀이 전도 상태로 유지되는 동안에 상기 메모리 셀들의 제2 세트 중의 적어도 하나의 메모리 셀을 비-전도 상태로 설정하는 단계를 더 포함하는 방법.
  14. 제8항에 있어서,
    상기 제1 메모리 셀의 상기 프로그래밍된 데이터 상태의 검증에 후속하여, 상기 메모리 셀들의 제2 세트의 각각의 메모리 셀이 전도 상태로 유지되는 동안에 상기 메모리 셀들의 제1 세트 중의 적어도 하나의 메모리 셀을 비-전도 상태로 설정하는 단계를 더 포함하는 방법.
  15. 제8항에 있어서,
    상기 NAND 스트링은 수직 NAND 스트링을 포함하는 방법.
KR1020187007203A 2015-12-22 2016-12-21 비-휘발성 메모리에 대한 서브-블록 모드 KR102095137B1 (ko)

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