KR20090007297A - 다른 전압들을 이용한 비휘발성 저장 장치에 대한 검증 동작 - Google Patents
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- 238000000034 method Methods 0.000 claims description 106
- 230000008569 process Effects 0.000 claims description 71
- 238000012795 verification Methods 0.000 claims description 8
- 230000004044 response Effects 0.000 claims description 3
- 238000004891 communication Methods 0.000 claims description 2
- 230000015654 memory Effects 0.000 description 301
- 238000007667 floating Methods 0.000 description 32
- 238000009826 distribution Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 7
- 239000000758 substrate Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 238000007599 discharging Methods 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000007726 management method Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000001808 coupling effect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 1
- 230000003466 anti-cipated effect Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000004193 electrokinetic chromatography Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 210000004072 lung Anatomy 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
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- G11—INFORMATION STORAGE
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5642—Sensing or reading circuits; Data output circuits
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- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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Abstract
비휘발성 저장 요소들의 프로그래밍 동안 (또는, 어떠한 경우들에 있어서는, 프로그래밍 이후 판독 동작 동안) 검증 동작을 포함하여, 데이터 감지 동작을 수행할 때, 제 1 전압이 프로그래밍 동작을 받은 선택되지 않은 워드 라인들에 대해 이용되고, 제 2 전압이 프로그래밍 동작을 받지 않은 선택되지 않은 워드 라인들에 대해 이용된다. 일부 실시예들에서, 제 2 전압은 제 1 전압 보다 낮다.
비휘발성 저장 요소, 프로그램, 검증, 소거, 판독
Description
본 발명은 비휘발성 메모리 기술에 관한 것이다.
반도체 메모리는 다양한 전자 디바이스들에서 보다 대중적으로 이용되어 왔다. 예를 들어, 비휘발성 반도체 메모리는 셀룰러 전화들, 디지털 카메라들, 개인 휴대 단말기들, 이동 계산 디바이스들, 비 이동 계산 디바이스들 및 기타 디바이스들에서 이용된다. 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리(EEPROM) 및 플래시 메모리는 가장 대중적인 비휘발성 반도체 메모리들이다.
EEPROM과 플래시 메모리는 모두, 반도체 기판 내의 채널 영역 위에 위치하고 이 채널 영역으로부터 절연되는 플로팅 게이트를 이용한다. 플로팅 게이트는 소스 영역과 드레인 영역 사이에 위치된다. 제어 게이트가 플로팅 게이트 위에 위치되어, 이 플로팅 게이트로부터 절연된다. 트랜지스터의 임계 전압은 플로팅 게이트 상에 유지되는 전하의 양에 의해 제어된다. 즉, 소스와 드레인 사이의 도통을 허용하기 위해 트랜지스터가 턴온되기 전에 제어 게이트에 인가되어야 하는 최소량의 전압은 플로팅 게이트 상의 전하의 레벨에 의해 제어된다.
전형적으로, NAND 플래시 메모리 디바이스와 같은 EEPROM 또는 플래시 메모 리 디바이스를 프로그램할 때, 프로그램 전압이 제어 게이트에 인가되고, 비트 라인은 접지된다. 채널로부터의 전자들이 플로팅 게이트 내에 주입된다. 전자들이 플로팅 게이트에 누적되면, 그 플로팅 게이트는 음으로 대전되고, 메모리 셀의 임계 전압이 올라가게 되어, 그 메모리 셀이 프로그램 상태(programmed state)에 있게 된다. 프로그래밍에 대한 보다 많은 정보는, 그 명칭이 "Source Side Self Boosting Technique for Non-Volatile Memory"인 미국 특허 6,859,397호; 그 명칭이 "Detecting Over Programmed Memory"인 미국 특허 6,917,542호; 및 그 명칭이 "Programming Non-Volatile Memory"인 미국 특허 6,888,758호에서 찾아볼 수 있으며, 이러한 3개의 인용 특허들은 그 전체가 본원의 참조로서 인용된다.
많은 경우들에 있어서, 프로그램 전압은 일련의 펄스들(프로그래밍 펄스들이라 지칭됨)로서 제어 게이트에 인가되며, 이러한 펄스들의 크기는 각 펄스에서 증가한다. 프로그래밍 펄스들 간에, 한 세트의 하나 이상의 검증 동작들을 수행하여, 프로그램되고 있는 메모리 셀(들)이 자신들의 목표 레벨에 도달했는 지를 결정한다. 만일 메모리 셀이 자신의 목표 레벨에 도달하지 않았으면, 그 메모리 셀에 대해 프로그래밍이 계속될 것이다.
플래시 메모리 시스템의 한 예는, 2개의 선택 게이트들 간에 다수의 트랜지스터들을 직렬로 배열하는 것을 포함하는 NAND 구조를 이용한다. 직렬의 트랜지스터들 및 선택 게이트들은 NAND 스트링으로서 지칭된다.
전형적인 NAND 플래시 메모리 디바이스에서, 메모리 셀들은, 소스측 선택 게이트 다음에 있는 워드 라인 상의 메모리 셀들이 먼저 프로그램되는 소정의 순서로 프로그램된다. 이후, 인접하는 워드 라인 상의 메모리 셀들이 프로그램된 다음, 다음 인접하는 워드 라인 상의 메모리 셀들의 프로그래밍이 이어지는 바, 이는 드레인측 선택 게이트 다음에 있는 마지막 워드 라인 상의 메모리 셀들이 프로그램될 때 까지 계속된다.
NAND 스트링 내의 보다 많은 메모리 셀들이 프로그램되기 때문에, 선택되지 않은 워드 라인들 아래의 채널 영역들의 전도성은 감소하게 되는데, 그 이유는 프로그램된 메모리 셀들이 소거 상태(erased state)의 메모리 셀들 보다 더 높은 임계 전압을 갖기 때문이다. 이러한 채널 저항의 증가는 메모리 셀들의 IV 특성을 변화시킨다. 특정의 메모리 셀이 프로그램되고 있고 (그리고 검증되고 있을 때), 선택된 워드 라인 보다 높은 워드 라인들 상의 모든 메모리 셀들은 여전히 소거 상태에 있게 된다. 따라서, 이러한 워드 라인들 아래의 채널 영역은 매우 전도성으로 됨으로써, 실제 검증 동작 동안 비교적 높은 셀 전류를 야기한다. 하지만, NAND 스트링의 모든 메모리 셀들이 자신들의 요구되는 상태로 프로그램된 후, 이러한 워드 라인들 아래의 채널 영역의 전도성은 보통 감소하게 되는데, 이는 (평균 25%의 보다 작은 수는 소거 상태로 유지되는 동안) 대부분의 셀들이 프로그램 상태들중 하나로 프로그램될 것이기 때문이다. 결과로서, 프로그래밍 동안 수행되는 이전의 검증 동작과 비교하여 보다 적은 전류가 흐르게 되기 때문에, IV 특성이 변경하게 된다. 전류가 적어지게 됨으로써, 메모리 셀들에 대한 임계 전압들의 인위적인 시프트를 야기하여, 데이터를 판독할 때 에러들을 야기할 수 있다. 이러한 효과는 백 패턴 효과(back pattern effect)로서 지칭된다.
여기에서 개시되는 기술은 백 패턴 효과로부터 에러들을 감소시키기 위한 것이다. 비휘발성 저장 요소들의 프로그래밍 동안 (또는, 어떠한 경우들에 있어서는, 프로그래밍 이후 판독 동작 동안) 검증 동작을 포함하여, 데이터 감지 동작을 수행할 때, 제 1 전압이 프로그래밍 동작을 받게 되는 선택되지 않은 워드 라인들에 대해 이용되고, 제 2 전압이 프로그래밍을 받지 않게 되는 선택되지 않은 워드 라인들에 대해 이용된다.
일 실시예는 한 그룹의 결합된 비휘발성 저장 요소들중 특정의 비휘발성 저장 요소에 특정 전압을 인가하는 단계와, 마지막의 관련된 소거 이후 하나 이상의 프로그래밍 프로세스들을 이미 받은 상기 그룹의 하나 이상의 비휘발성 저장 요소들에 제 1 전압을 인가하는 단계와, 상기 마지막의 관련된 소거 이후 프로그래밍 프로세스를 받지 않은 상기 그룹의 두개 이상의 비휘발성 저장 요소들에 제 2 전압을 인가하는 단계와, 그리고 상기 특정 전압의 인가에 응답하여 상기 특정의 비휘발성 저장 요소와 관련된 상태를 감지하는 단계를 포함한다. 상기 제 1 전압 및 제 2 전압은 상기 특정 전압이 인가되는 동안 인가된다.
일 실시예는 한 그룹의 결합된 비휘발성 저장 요소들중 특정의 비휘발성 저장 요소에 특정 전압을 인가하는 단계와, 상기 특정의 비휘발성 저장 요소의 소스측 상에 있는 하나 이상의 비휘발성 저장 요소들에 제 1 전압을 인가하는 단계와, 상기 특정의 비휘발성 저장 요소의 드레인측 상에 있는 두개 이상의 비휘발성 저장 요소들에 제 2 전압을 인가하는 단계와, 그리고 상기 특정의 비휘발성 저장 요소 및 상기 특정 전압과 관련된 상태를 감지하는 단계를 포함한다. 상기 제 1 전압 및 제 2 전압은 상기 특정 전압의 인가와 관련하여 인가된다.
일 실시예는 한 그룹의 결합된 비휘발성 저장 요소들중 특정의 비휘발성 저장 요소에 특정 전압을 인가하는 단계와, 마지막의 관련된 소거 이후 하나 이상의 프로그래밍 프로세스들을 이미 받은 상기 그룹의 하나 이상의 비휘발성 저장 요소들에 제 1 전압을 인가하는 단계와, 상기 마지막의 관련된 소거 이후 프로그래밍 프로세스를 아직 받지 않은 상기 그룹의 하나 이상의 비휘발성 저장 요소들에 제 2 전압을 인가하는 단계와, 상기 특정의 비휘발성 저장 요소의 이웃에 있는 비휘발성 저장 요소에 제 3 전압을 인가하는 단계와, 그리고 상기 특정의 비휘발성 저장 요소 및 상기 특정 전압과 관련된 상태를 감지하는 단계를 포함한다. 상기 제 1 전압, 제 2 전압 및 제 3 전압은 상기 특정 전압과 조화를 이루어 인가된다.
일 실시예는 한 그룹의 결합된 비휘발성 저장 요소들중 특정의 비휘발성 저장 요소에 특정 전압을 인가하는 단계와, 상기 특정의 비휘발성 저장 요소의 소스측 상에 있는 하나 이상의 비휘발성 저장 요소들에 제 1 전압을 인가하는 단계와, 상기 특정의 비휘발성 저장 요소의 드레인측 상에 있는 상기 그룹의 하나 이상의 비휘발성 저장 요소들의 제 1 세트에 제 2 전압을 인가하는 단계와, 상기 특정의 비휘발성 저장 요소의 드레인측 상에 있는 상기 그룹의 하나 이상의 비휘발성 저장 요소들의 제 2 세트에 제 1 전압을 인가하는 단계와, 그리고 상기 제 1 전압 및 제 2 전압을 인가하는 것을 포함하는 판독 동작의 일부로서 상기 특정의 비휘발성 저장 요소와 관련된 조건을 감지하는 단계를 포함한다.
하나의 예시적인 구현은 복수의 비휘발성 저장 요소들을 및 본원에서 설명되는 프로세스들을 수행하기 위해 이러한 복수의 비휘발성 저장 요소들과 통신하는 관리 회로를 포함한다.
도 1은 NAND 스트링의 평면도이다.
도 2는 NAND 스트링의 등가 회로도이다.
도 3은 NAND 스트링의 단면도이다.
도 4는 NAND 플래시 메모리 셀들의 어레이의 일부의 블록도이다.
도 5는 비휘발성 메모리 시스템의 블록도이다.
도 6은 비휘발성 메모리 시스템의 블록도이다.
도 7은 감지 블록의 일 실시예를 도시하는 블록도이다.
도 7A는 메모리 어레이의 블록도이다.
도 8은 비휘발성 메모리를 프로그램하기 위한 프로세스의 일 실시예를 설명하는 흐름도이다.
도 9는 비휘발성 메모리 셀들의 제어 게이트들에 인가되는 예시적인 파형이다.
도 10은 판독/검증 동작들 동안의 특정 신호들의 작동을 설명하는 타이밍도이다.
도 10A는 NAND 스트링 및 검증 동작 동안 이러한 NAND 스트링에 인가되는 한 세트의 전압들을 도시한다.
도 10B는 NAND 스트링 및 판독 동작 동안 이러한 NAND 스트링에 인가되는 한 세트의 전압들을 도시한다.
도 10C는 프로그래밍 및 판독을 위한 프로세스의 일 실시예를 설명하는 흐름도이다.
도 11은 예시적인 임계 전압 분포들의 세트를 도시한다.
도 12는 예시적인 임계 전압 분포들의 세트를 도시한다.
도 13A-C는 다양한 임계 전압 분포들을 나타내고, 비휘발성 메모리를 프로그래밍하기 위한 프로세스를 설명한다.
도 14는 일 실시예에서 비휘발성 메모리를 프로그래밍하는 순서를 도시하는 테이블이다.
도 15는 NAND 스트링 및 검증 프로세스 동안 이러한 NAND 스트링에 인가되는 한 세트의 전압들을 도시한다.
도 16A는 NAND 스트링 및 검증 프로세스 동안 이러한 NAND 스트링에 인가되는 한 세트의 전압들을 도시한다.
도 16B는 NAND 스트링 및 판독 프로세스 동안 이러한 NAND 스트링에 인가되는 한 세트의 전압들을 도시한다.
도 16C는 NAND 스트링 및 판독 프로세스 동안 이러한 NAND 스트링에 인가되는 한 세트의 전압들을 도시한다.
본 발명을 구현하기에 적합한 플래시 메모리 시스템의 일 예는 2개의 선택 게이트 사이에 직렬로 연결된 다수의 트랜지스터가 배열된 NAND 플래시 메모리 구조를 이용한다. 직렬의 트랜지스터들 및 선택 게이트들은 NAND 스트링으로 지칭된다. 도 1은 하나의 NAND 스트링을 도시하는 평면도이다. 도 2는 그 등가 회로이다. 도 1 및 2에 도시된 NAND 스트링은 직렬의 4개의 트랜지스터들(100, 102, 104 및 106)을 포함하는 바, 이들은 제 1 선택 게이트(120)와 제 2 선택 게이트(122) 사이에 샌드위치되어 있다. 선택 게이트(120)는 비트 라인(126)에 NAND 스트링 접속을 게이팅(gating)한다. 선택 게이트(122)는 소스 라인(128)에 NAND 스트링 접속을 게이팅한다. 선택 게이트(120)는 제어 게이트(120CG)에 적절한 전압을 인가하여 제어된다. 선택 게이트(122)는 제어 게이트(122CG)에 적절한 전압을 인가하여 제어된다. 트랜지스터들(100, 102, 104 및 106) 각각은 제어 게이트와 플로팅 게이트를 갖는다. 트랜지스터(100)는 제어 게이트(100CG)와 플로팅 게이트(100FG)를 갖는다. 트랜지스터(102)는 제어 게이트(102CG)와 플로팅 게이트(102FG)를 갖는다. 트랜지스터(104)는 제어 게이트(104CG)와 플로팅 게이트(104FG)를 포함한다. 트랜지스터(106)는 제어 게이트(106CG)와 플로팅 게이트(106FG)를 포함한다. 제어 게이트(100CG)는 워드 라인(WL3)에 연결되거나 또는 워드라인이 되고, 제어 게이트(102CG)는 워드 라인(WL2)에 연결되고, 제어 게이트(104CG)는 워드 라인(WL1)에 연결되며, 그리고 제어 게이트(106CG)는 워드 라인(WL0)에 연결된다. 일 실시예에서, 트랜지스터들(100, 102, 104 및 106)은 각각 메모리 셀들이다. 다른 실시예들에서, 메모리 셀들은 다수의 트랜지스터들을 포함하거나, 또는 도 1 및 2에 도시된 것과 다를 수 있다. 선택 게이트(120)는 선택 라인(SGD)에 연결된다. 선택 게이트(122)는 선택 라인(SGS)에 연결된다.
도 3은 전술한 NAND 스트링의 단면도를 제공한다. 도 3에 도시된 바와 같이, NAND 스트링의 트랜지스터들은 p-웰 영역(140)에 형성된다. 각 트랜지스터는 제어 게이트(100CG, 102CG, 104CG 및 106CG) 및 플로팅 게이트(100FG, 102FG, 104FG 및 106FG)로 이루어지는 스택 게이트 구조를 포함한다. 제어 게이트들 및 플로팅 게이트들은 전형적으로, 폴리실리콘 층들을 증착함으로써 형성된다. 플로팅 게이트들은 산화물 또는 다른 유전막 상부의 p-웰 표면 상에 형성된다. 제어 게이트는 플로팅 게이트 윗쪽에 있고, 폴리간 층간 유전층(inter-polysilicon dielectric layer)이 제어 게이트와 플로팅 게이트를 분리한다. 메모리 셀들(100, 102, 104 및 106)의 제어 게이트들은 워드 라인들을 형성한다. N+ 도핑된 확산 영역들(130, 132, 134, 136 및 138)은 인접하는 셀들 간에 공유되며, 이를 통해 셀들이 서로 직렬로 연결되어 NAND 스트링을 형성한다. 이러한 N+ 도핑된 영역들은 각 셀들의 소스 및 드레인을 형성한다. 예를 들어, N+ 도핑된 영역(130)은 트랜지스터(122)의 드레인 및 트랜지스터(106)의 소스의 역할을 하고, N+ 도핑된 영역(132)은 트랜지스터(106)의 드레인 및 트랜지스터(104)의 소스의 역할을 하고, N+ 도핑된 영역(134)은 트랜지스터(104)의 드레인 및 트랜지스터(102)의 소스의 역할을 하고, N+ 도핑된 영역(136)은 트랜지스터(102)의 드레인 및 트랜지스터(100)의 소스의 역할을 하며, 그리고 N+ 도핑된 영역(138)은 트랜지스터(100)의 드레인 및 트랜지스터(120)의 소스의 역할을 한다. N+ 도핑된 영역(126)은 NAND 스트링에 대한 비트 라인에 연결되고, N+ 도핑된 영역(128)은 다수의 NAND 스트링들에 대한 공통 소스 라인에 연결된 다.
도 1 내지 3은 NAND 스트링 내에 4개의 메모리 셀을 도시하였지만, 이러한 4개의 트랜지스터의 사용은 단지 예로서 제공된 것임을 이해해야 한다. 여기에서 설명되는 기술과 함께 이용되는 NAND 스트링은 4개 보다 적거나 많은 메모리 셀들을 가질 수 있다. 예를 들어, 일부 NAND 스트링은 8개, 16개, 32개, 64개 또는 그 이상의 메모리 셀들을 포함한다. 여기에서의 설명은 NAND 스트링 내의 임의의 특정수의 메모리 셀들로 한정되지 않는다.
각 메모리 셀은 아날로그 또는 디지털로 표현되는 데이터를 저장할 수 있다. 1 비트의 디지털 데이터를 저장할 때, 메모리 셀의 가능한 임계 전압들의 범위는 논리 데이터 "1" 과 "0"이 할당되는 2개의 범위로 분할된다. NAND 타입 플래시 메모리의 일 예에서, 메모리 셀이 소거된 후 임계 전압은 음의 값을 갖고, 논리 "1" 로 정의된다. 프로그래밍 동작 후 임계 전압은 양의 값을 갖고, 논리 "0" 으로서 정의된다. 임계 전압이 음이고, 제어 게이트에 0V를 인가함으로써 판독이 시도될 때, 메모리 셀은 턴온되어, 논리 "1"이 저장되어 있음을 나타낸다. 임계 전압이 양이고, 제어 게이트에 0V를 인가함으로써 판독이 시도될 때, 메모리 셀은 턴온되지 않게 되어, 논리 0이 저장되어 있음을 나타낸다. 1 비트의 디지털 데이터를 저장하는 메모리 셀은 이진 메모리 셀이라 불린다.
또한, 메모리 셀은 다수 비트의 디지털 데이터를 저장할 수 있다. 이러한 메모리 셀은 다수 상태(multi-state) 메모리 셀이라 불린다. 다수 상태 메모리 셀의 임계 전압 윈도우(window)는 다수의 상태들로 분할된다. 예를 들어, 4개의 상태가 이용되면, 데이터 값들 "11", "10", "01" 및 "00"에 할당되는 4개의 임계 전압 범위가 존재할 것이다. NAND 타입 메모리의 일 실시예에서, 소거 동작 이후의 임계 전압은 음이 되고, "11"로서 정의된다. 양의 임계 전압은 "10", "01" 및 "00"의 상태를 위해 사용된다.
NAND 타입 플래시 메모리들 및 이들의 동작에 대한 관련 예들은, 본 명세서에 그 전체가 참조 문헌으로서 이용되는 다음의 미국 특허들/특허 출원들: 미국 특허 제5,570,315호; 미국 특허 제5,774,397호; 미국 특허 제6,046,935호; 미국 특허 제5,386,422호; 미국 특허 제6,456,528호; 및 미국 특허 출원 제09/893,277호(공개 번호: US2003/0002348)에서 제공된다. NAND 플래시 메모리 이외의 다른 타입의 비휘발성 메모리도 본 발명에 이용될 수 있다. 예를 들어, 기본적으로 (플로팅 게이트 대신) 질화물층 내의 전하 트래핑층을 이용하는 메모리 셀인 (실리콘 기판 상의 TaN-Al2O3-SiN-SiO2의 스택 층으로 이루어지는) 소위 TANOS 구조가 또한 본 발명에 이용될 수 있다.
플래시 EEPROM 시스템들에서 이용가능한 다른 타입의 메모리 셀은 비휘발적인 방식으로 전하를 저장하기 위해 전도성 플로팅 게이트 대신에 비전도성 유전 물질을 이용한다. 이러한 셀은 Chan 등의 논문, "A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device," IEEE 전자 디바이스 레터, Vol. EDL-8, No. 3, 1987년 3월, 93-95 페이지에서 설명된다. 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물로 형성되는 3층 유전체("ONO")는 메모리 셀 채널 위의 반도체 기판의 표면과 전도성 제어 게이트 사이에 샌드위치된다. 이러한 셀은 셀의 채널로부터 질화물 내로 전자들을 주입시킴으로써 프로그램되며, 질화물 내에서 전자들은 트랩되고 제한된 영역에 저장된다. 이후, 이러한 저장된 전하는 검출가능한 방식으로 셀의 채널의 일부의 임계 전압을 변경한다. 셀은 질화물 내에 열 정공들을 주입함으로써 소거된다. 또한, Nozaki 등의 "A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application," IEEE Journal of Solid-State Circuits, Vol. 26, No. 4, 1991년 4월, 497-501 페이지를 참조하는 바, 이는 도핑된 폴리실리콘 게이트가 메모리 셀 채널의 일부 위로 연장하여 개별적인 선택 트랜지스터를 형성하는 스플리트 게이트(split-gate) 구성의 유사한 셀을 개시한다. 상기 2개의 논문들은 그 전체가 본원의 참조로서 인용된다. 또한, 본원의 참조로서 인용되는 William D. Brown 및 Joe E. Brewer에 의해 편집된 "Nonvolatile Semiconductor Memory Technology," IEEE Press, 1998의 섹션 1.2에서 설명되는 프로그래밍 기술들은 그 섹션에서 유전체 전하-트래핑 디바이스들에 적용가능한 것으로 설명되어 있다.
도 4는 도 1 내지 3에 나타낸 것과 같은 NAND 메모리 셀들이 어레이의 예를 도시한다. 각 칼럼을 따라, 비트 라인(206)은 NAND 스트링(150)에 대한 드레인 선택 게이트의 드레인 단자(126)에 결합된다. NAND 스트링의 각 로우를 따라, 소스 라인(204)은 NAND 스트링들의 소스 선택 게이트들의 모든 소스 단자들(128)을 연결한다. 메모리 시스템의 일부로서 NAND 아키텍쳐 어레이 및 그 동작의 예는 미국 특허 제5,570,315호, 제5,774,397호 및 제6,046,935호에서 찾아볼 수 있다.
메모리 셀들의 어레이는 메모리 셀들의 많은 수의 블록들로 분할된다. 플래시 EEPROM 시스템에 대해 공통적인 바와 같이, 블록은 소거의 단위이다. 즉, 각 블록은 함께 소거되는 최소수의 메모리 셀들을 포함한다. 전형적으로, 각 블록은 다수의 페이지들로 분할된다. 페이지는 프로그래밍의 단위이다. 일 실시예에서, 개별적인 페이지들은 세그먼트들로 분할되고, 세그먼트들은 기본적인 프로그래밍 동작으로서 한번에 기록되는 가장 작은 수의 셀들을 포함한다. 하나 이상의 데이터 페이지들은 전형적으로 메모리 셀들의 하나의 로우 내에 저장된다. 페이지는 하나 이상의 섹터들을 저장할 수 있다. 섹터는 사용자 데이터 및 오버헤드 데이터를 저장한다. 전형적으로, 오버헤드는 섹터의 사용자 데이터로부터 계산되는 에러 정정 코드(ECC)를 포함한다. (하기 설명되는) 제어기의 일부는 데이터가 어레이 내에 프로그램될 때 ECC를 계산하며, 그리고 또한 언제 데이터가 어레이로부터 판독되는 지를 체크한다. 대안적으로, ECC들 그리고/또는 다른 오버헤드 데이터는 이들이 관련된 사용자 데이터와 다른 페이지들 내에, 또는 심지어 다른 블록들 내에 저장될 수 있다. 전형적으로, 사용자 데이터의 섹터는 512 바이트들인데, 이는 자기 디스크 드라이브들 내의 섹터의 사이즈에 대응한다. 오버헤드 데이터는 전형적으로 부가적인 16-20 바이트들이다. 많은 수의 페이지들은, 8페이지로부터, 예를 들어 최대 32, 64, 128 또는 그 이상의 페이지들까지 어디에서든지 블록을 형성한다.
도 5는 본 발명의 일 실시예에 따른, 메모리 셀들의 페이지를 병렬로 판독하고 기록하기 위한 판독/기록 회로들을 구비하는 메모리 디바이스(296)를 도시한다. 메모리 디바이스(296)는 하니 이상의 메모리 다이(298)를 포함한다. 메모리 다이(298)는 메모리 셀들의 2차원 어레이(300), 제어 회로(310) 및 판독/기록 회로들(365)을 포함한다. 일부 실시예들에서, 메모리 셀들의 어레이는 3차원이 될 수 있다. 메모리 어레이(300)는 로우 디코더(330)를 통해 워드 라인들에 의해 어드레스가능하고, 칼럼 디코더(360)를 통해 비트 라인들에 의해 어드레스가능하다. 판독/기록 회로들(365)은 다수의 감지 블록들(400)을 포함하고, 메모리 셀들의 페이지가 병렬로 판독 또는 프로그램될 수 있게 한다. 전형적으로, 제어기(350)는 하나 이상의 메모리 다이(298)와 동일한 메모리 디바이스(296)(예를 들어, 제거가능한 저장 카드) 내에 포함된다. 커맨드들 및 데이터는 호스트와 제어기(350) 사이에, 그리고 라인들(318)을 통해 제어기와 하나 이상의 메모리 다이(298) 사이에 전송된다.
제어 회로(310)는 메모리 어레이(300) 상에서 메모리 동작들을 수행하기 위해 판독/기록 회로들(365)과 협동한다. 제어 회로(310)는 상태 머신(312), 온칩 어드레스 디코더(314) 및 전력 제어 모듈(316)을 포함한다. 상태 머신(312)은 메모리 동작들의 칩 레벨 제어를 제공한다. 온칩 어드레스 디코더(314)는 디코더들(330 및 360)에 의해 이용되는 하드웨어 어드레스에 대해 호스트 또는 메모리 제어기에 의해 이용되는 것 간의 어드레스 인터페이스를 제공한다. 전력 제어 모듈(316)은 메모리 동작들 동안 워드 라인들 및 비트 라인들에 공급되는 전력 및 전압들을 제어한다.
어떠한 구현들에 있어서, 도 5의 컴포넌트들중 일부는 결합될 수 있다. 다양한 설계들에서, 메모리 셀 어레이(300) 이외의, 도 5의 하나 이상의 컴포넌트들은 (단독으로 또는 결합하여) 관리 회로로서 간주될 수 있다. 예를 들어, 관리 회로는 제어 회로(310), 상태 머신(312), 디코더들(314/360), 전력 제어 모듈(316), 감지 블록들(400), 판독/기록 회로들(365), 제어기(350) 등 중에서 어느 하나 또는 이들의 결합을 포함할 수 있다.
도 6은 도 5에 나타낸 메모리 디바이스(296)의 다른 배열을 도시한다. 다양한 주변 회로들에 의한 메모리 어레이(300)로의 액세스는, 어레이의 반대측들 상에서, 대칭적인 방식으로 실시되며, 이에 따라 각 측 상의 회로들 및 액세스 라인들의 밀도는 반으로 줄어든다. 따라서, 로우 디코더는 로우 디코더들(330A 및 330B)로 분할되고, 칼럼 디코더는 칼럼 디코더들(360A 및 360B)로 분할된다. 유사하게, 판독/기록 회로들은 바닥으로부터 비트 라인들에 연결되는 판독/기록 회로들(365A) 및 어레이(300)의 상부로부터 비트 라인들에 연결되는 판독/기록 회로들(365B)로 분할된다. 이러한 방식으로, 판독/기록 모듈들의 밀도는 본질적으로 1/2로 감소된다. 도 6의 디바이스는 또한 도 5의 디바이스에 대해 상기 설명한 제어기를 포함할 수 있다.
도 7은 감지 모듈(380) 및 공통 부분(390)으로서 지칭되는 코어 부분으로 분할되는 개별적인 감지 블록(400)의 블록도이다. 일 실시예에서는, 각 비트 라인에 대해 개별적인 감지 모듈(380)이 있고, 다수의 감지 모듈들(380)의 세트에 대해 하나의 공통 부분(390)이 있다. 일 예에서, 감지 블록은 하나의 공통 부분(390) 및 8개의 감지 모듈들(380)을 포함한다. 그룹 내의 각 감지 모듈들은 데이터 버스(372)를 통해 관련 공통 부분과 통신한다. 보다 상세한 사항들에 대해서는, 2004년 12월 29일 출원되었으며 그 명칭이 "Non-Volatile Memory & Method with Shared Processing for an Aggregate of Sense Amplifiers"인 미국 특허 출원 제11/026,536호를 참조하기 바라며, 이는 그 전체가 본원의 참조로서 인용된다.
감지 모듈(380)은 감지 회로(370)를 포함하는데, 이 감지 회로(370)는 연결된 비트 라인 내의 도통 전류가 소정의 임계 레벨 이상인지, 아니면 미만인지를 결정한다. 감지 모듈(380)은 또한, 연결된 비트 라인 상에 전압 조건을 설정하는 데에 이용되는 비트 라인 래치(382)를 포함한다. 예를 들어, 비트 라인 래치(382)에 래치된 소정의 상태는, 연결된 비트 라인이 프로그램 금지를 나타내는 상태(예를 들어, Vdd)로 풀링(pulling)되게 한다.
공통 부분(390)은 프로세서(392)와, 데이터 래치들의 세트(394)와, 그리고 데이터 버스(320)와 데이터 래치들의 세트(394) 사이에 결합된 I/O 인터페이스(396)를 포함한다. 프로세서(392)는 계산들을 수행한다. 예를 들어, 그 기능들중 하나는 감지된 메모리 셀에 저장된 데이터를 결정하고, 결정된 데이터를 데이터 래치들의 세트에 저장하는 것이다. 데이터 래치들의 세트(394)는 판독 동작 동안 프로세서(392)에 의해 결정된 데이터 비트들을 저장하는 데에 이용된다. 이는 또한 프로그램 동작 동안 데이터 버스(320)로부터 들어오는 데이터 비트들을 저장하는 데에 이용된다. 들어오는 데이터 비트들은 메모리 내에 프로그램될 것을 의미하는 기록 데이터를 나타낸다. I/O 인터페이스(396)는 데이터 래치들(394)과 데이터 버스(320) 간의 인터페이스를 제공한다.
판독 또는 감지 동안, 시스템의 동작은 어드레스되는 셀로의 서로 다른 제어 게이트 전압들의 공급을 제어하는 상태 머신(312)의 제어하에 있다. 메모리에 의해 지원되는 다양한 메모리 상태들에 해당하는 미리 정해진 제어 게이트 전압들을 통해 스텝(step)을 밟을 때, 감지 모듈(380)은 이러한 전압들중 하나에 트립(trip)되고, 감지 모듈(380)로부터 버스(372)를 통해 프로세서(392)에 출력이 제공된다. 이때, 프로세서(392)는 입력 라인들(393)을 통해 상태 머신으로부터 인가되는 제어 게이트 전압에 대한 정보 및 감지 모듈의 트리핑 이벤트(tripping event)(들)를 고려하여 결과적인 메모리 상태를 결정한다. 그런 다음, 메모리 상태에 대한 이진 엔코딩을 계산하고, 결과적인 데이터 비트들을 데이터 래치들(394)에 저장한다. 코어 부분의 다른 실시예에서, 비트 라인 래치(382)는, 감지 모듈(380)의 출력을 래치하기 위한 래치로서, 그리고 상기 설명한 비트 라인 래치로서의 이중 임무를 하게 된다.
어떠한 구현들은 다수의 프로세서들(392)를 포함할 것임이 예상된다. 일 실시예에서, 각 프로세서(392)는 출력 라인(도 7에는 미도시)을 포함하며, 이에 따라 출력 라인들 각각은 함께 와이어드-OR(wired-OR)된다. 어떠한 실시예들에서, 출력 라인들은 와이어드-OR 라인에 결합되기 전에 인버트된다. 이러한 구성은, 프로그램 검증 프로세스 동안, 프로그래밍 프로세스가 완료될 때를 빠르게 결정할 수 있게 하는데, 그 이유는 와이어드-OR를 수신하는 상태 머신이 프로그램되는 모든 비트들이 언제 요구되는 레벨에 도달하는 지를 결정할 수 있기 때문이다. 예를 들어, 각 비트가 자신의 요구되는 레벨에 도달할 때, 그 비트에 대한 논리 제로가 와이어드-OR 라인에 전송된다(또는 데이터 1이 인버트된다). 모든 비트들이 데이터 0을 출력하면(또는 데이터 1이 인버트되면), 상태 머신은 프로그래밍 프로세스를 종료해야함을 알게 된다. 각 프로세서가 8개의 감지 모듈들과 통신하는 실시예들에서, 상태 머신은 와이어드-OR 라인을 8번 판독할 필요가 있거나, 또는 관련된 비트 라인들의 결과들을 누적하기 위해 프로세서(392)에 논리가 부가되며, 이에 따라 상태 머신은 단지 와이어드-OR 라인을 단지 한번만 판독하면 된다.
프로그램 또는 검증 동안, 프로그램되어야 하는 데이터는 데이터 버스(320)로부터 데이터 래치들(394)의 세트에 저장된다. 상태 머신의 제어하에서의 프로그램 동작은 어드레스되는 메모리 셀들의 제어 게이트들에 인가되는 일련의 프로그래밍 전압 펄스들을 포함한다. 각 프로그래밍 펄스 다음에는, 메모리 셀이 요구되는 상태로 프로그램되었는 지를 결정하는 검증 동작이 뒤따른다. 프로세서(392)는 요구되는 메모리 상태에 대하여 검증된 메모리 상태를 모니터한다. 두개가 일치하면, 프로세서(392)는 비트 라인이 프로그램 금지를 나타내는 상태로 풀링될 수 있도록 비트 라인 래치(382)를 설정한다. 이는, 그 제어 게이트 상에 프로그래밍 펄스들이 나타날지라도, 그 비트 라인에 결합된 셀이 더 프로그램되는 것을 막는다. 다른 실시예들에서, 프로세서가 먼저 비트 라인 래치(382)를 로드하고, 감지 회로가 그것을 검증 프로세스 동안 금지 값으로 설정한다.
데이터 래치 스택(394)은 감지 모듈에 해당하는 데이터 래치들의 스택을 포함한다. 일 실시예에서, 감지 모듈(380) 마다 3개의 데이터 래치들이 있다. 어떠한 구현들에 있어서(하지만, 요구되지는 않는다), 데이터 래치들은 시프트 레지스터로서 구현되며, 이에 따라 그 내에 저장된 병렬 데이터가 데이터 버스(320)에 대해 직렬 데이터로 변환되고, 그 반대 경우의 변환도 행해진다. 바람직한 실시예에서, m개의 메모리 셀들의 판독/기록 블록에 해당하는 모든 데이터 래치들은 블록 시프트 레지스터를 형성하도록 함께 링크될 수 있으며, 이에 따라 데이터의 블록은 직렬 전송에 의해 입력 또는 출력될 수 있다. 특히, r개의 판독/기록 모듈들의 뱅크는, 이들이 전체 판독/기록 블록에 대한 시프트 레지스터의 일부인것 처럼, 자신의 데이터 래치들의 세트 각각이 데이터 버스로/로부터 직렬로 데이터를 시프트하도록 적합하게 된다.
비휘발성 저장 디바이스들의 다양한 실시예들의 구조 그리고/또는 동작들의 대한 부가적인 정보는, (1) 2004년 3월 25일 공개되었으며, 그 명칭이 "Non-Volatile Memory And Method With Reduced Source Line Bias Errors"인 미국 특허 출원 공개 2004/0057287호; (2) 2004년 6월 10일 공개되었으며, 그 명칭이 "Non-Volatile Memory And Method with Improved Sensing"인 미국 특허 출원 공개 2004/0109357호; (3) 2004년 12월 16일 출원되었고, 발명자가 Raul-Adrian Cernea이며, 그 명칭이 "Improved Memory Sensing Circuit And Method For Low Voltage Operation"인 미국 특허 출원 11/015,199호; (4) 2005년 4월 5일 출원되었고, 발명자가 Jian Chen이며, 그 명칭이 "Compensating for Coupling During Read Operations of Non-Volatile Memory"인 미국 특허 출원 11/099,133호; 및 (5) 2005년 12월 28일 출원되었고, 발명자들이 Siu Lung Chan 및 Raul-Adrian Cernea이며, 그 명칭이 "Reference Sense Amplifier For Non-Volatile Memory"인 미국 특허 출원 11/321,953호에서 찾아볼 수 있다. 바로 위에서 리스트된 5개의 모든 특허 문서 들은 그 전체가 본원의 참조로서 인용된다.
도 7A는 메모리 셀 어레이(302)의 예시적인 구조를 제공한다. 일 예로서, 1,024개의 블록들로서 분할되는 NAND 플래시 메모리 EEPROM이 설명된다. 각 블록에 저장된 데이터는 동시에 소거된다. 일 실시예에서, 블록은 동시에 소거되는 메모리 셀들의 최소 단위이다. 본 예에 있어서, 각 블록에는, 비트 라인들(BL0, BL1, ... BL8511)에 대응하는 8,512개의 칼럼들이 있다. 일 실시예에서, 블록의 모든 비트 라인들은 판독 및 프로그램 동작들 동안 동시에 선택될 수 있다. 공통 워드 라인을 따라 있으며, 임의의 비트 라인에 연결된 메모리 셀들은 동시에 프로그램될 수 있다.
다른 실시예들에서, 비트 라인들은 짝수 비트 라인들 및 홀수 비트 라인들로 분할된다. 홀수/짝수 비트 라인 아키텍쳐에 있어서, 공통 워드 라인을 따라 있으며, 홀수 비트 라인들에 연결된 메모리 셀들은 어느 하나의 시간에 프로그램되는 반면, 공통 워드 라인을 따라 있고, 짝수 비트 라인들에 연결된 메모리 셀들은 다른 시간에 프로그램된다.
도 7A는 NAND 스트링을 형성하기 위해 직렬로 연결되는 4개의 메모리 셀들을 나타낸다. 비록 4개의 요소들이 각각의 NAND 스트링에 포함된 것으로 도시되어 있지만, 4개 이상 또는 이하(예를 들어, 16개, 32개 또는 다른 수)의 메모리 셀들도 이용될 수 있다. NAND 스트링의 일 단자는 (선택 게이트 드레인 라인(SGD)에 연결된) 드레인 선택 게이트를 통해 해당하는 비트 라인에 연결되고, 다른 단자는 (선택 게이트 소스 라인(SGS)에 연결된) 소스 선택 게이트를 통해 c-소스에 연결된다.
도 8은 비휘발성 메모리를 프로그래밍하기 위한 방법의 일 실시예를 설명하는 흐름도이다. 하나의 구현에 있어서, 메모리 셀들은 프로그래밍 이전에 (블록들 또는 다른 단위로) 소거된다. 일 실시예에서, 메모리 셀들은, 소스 및 비트 라인들을 플로팅시키면서, 선택된 블록의 워드 라인들을 접지시키고, p-웰을 소거 전압(예를 들어, 20V)으로 충분한 시간 주기 동안 올림으로써, 소거된다. 용량성 결합으로 인해, 선택되지 않은 워드 라인들, 비트 라인들, 선택 라인들 및 c-소스들 역시 소거 전압의 상당 부분(significant fraction)으로 올라간다. 이에 따라, 선택된 메모리 셀들의 터널 산화물층들에 강한 전계가 걸리게 되고, 전형적으로 파울러-노드하임 터널링 메커니즘에 의해 플로팅 게이트들의 전자들이 기판측으로 방출되기 때문에, 선택된 메모리 셀들의 데이터는 소거된다. 전자들이 플로팅 게이트로부터 p-웰 영역으로 이동할 때, 선택된 셀의 임계 전압은 낮춰진다. 소거는 전체 메모리 어레이, 개별적인 블록들, 또는 셀들의 다른 유닛에 대해 수행될 수 있다.
도 8의 단계(401)에서, "데이터 로드" 커맨드가 제어기에 의해 발행되어, 제어 회로(310)에 의해 수신된다. 단계(402)에서, 페이지 어드레스를 나타내는 어드레스 데이터가 제어기 또는 호스트로부터 디코더(314)에 입력된다. 단계(404)에서, 어드레스되는 페이지에 대한 프로그램 데이터의 페이지가 프로그래밍을 위해 데이터 버퍼에 입력된다. 이 데이터는 적절한 세트의 래치들에 래치된다. 단계(406)에서, "프로그램" 커맨드가 제어기에 의해 상태 머신(312)에 발행된다.
"프로그램" 커맨드에 의해 트리거되면, 단계(404)에서 래치된 데이터는 적절한 워드 라인에 인가되는 도 9의 스텝형 펄스(stepped pulse)들을 이용하여 상태 머신(312)에 의해 제어되는 선택된 메모리 셀들 내에 프로그램된다. 단계(408)에서, 프로그램 전압(Vpgm)은 시작 펄스(예를 들어, 12V 또는 다른 값)로 초기화되고, 상태 머신(312)에 의해 유지되는 프로그램 카운터(PC)는 0으로 초기화된다. 단계(410)에서, 제 1 Vpgm 펄스가 선택된 워드 라인에 인가된다. 논리 "0"이 특정의 데이터 래치에 저장되어, 해당하는 메모리 셀이 프로그램되어야 함을 나타내는 경우, 해당하는 비트 라인은 접지된다. 한편, 논리 "1"이 특정의 래치에 저장되어, 해당하는 메모리 셀이 자신의 현재 데이터 상태로 유지되어야 함을 나타내는 경우, 해당하는 비트 라인은 프로그래밍을 금지하기 위해 Vdd에 연결된다.
단계(412)에서, 선택된 메모리 셀들의 상태들은, 하기 설명되는 바와 같이, 선택되지 않은 워드 라인에 대해 다른 전압을 이용하여 검증된다. 선택된 셀의 목표 임계 전압이 적절한 레벨에 이른 것으로 검출되면, 해당하는 데이터 래치에 저장된 데이터는 논리 "1"로 변경된다. 임계 전압이 적절한 레벨에 도달하지 않은 것으로 결정되면, 해당하는 데이터 래치에 저장된 데이터는 변경되지 않는다. 이러한 방식으로, 자신의 해당하는 데이터 래치에 저장된 논리 "1"을 갖는 비트 라인은 프로그램될 필요가 없다. 모든 데이터 래치들이 논리 "1"을 저장하고 있을 때, 상태 머신은 (상기 설명한 와이어드-OR 타입 메커니즘을 이용하여) 모든 선택된 셀들이 프로그램되었음을 알게 된다. 단계(414)에서는, 모든 데이터 래치들이 논리 "1"을 저장하고 있는 지를 체크한다. 모든 데이터 래치들이 논리 "1"을 저장하고 있다면, 프로그래밍 프로세스는 완료되고 성공적이 되는데, 그 이유는 선택된 모든 메모리 셀들이 프로그램되고 검증되었기 때문이다. 단계(416)에서는, "PASS"의 상태가 보 고된다.
단계(414)에서, 모든 데이터 래치들이 논리 "1"을 저장하고 있지 않은 것으로 결정되면, 프로그래밍 프로세스가 계속된다. 단계(418)에서, 프로그램 카운터(PC)가 프로그램 한계 값(program limit value)(PCMAX)에 대해 체크된다. 프로그램 한계 값의 예는 20이지만, 다른 수들도 이용될 수 있다. 프로그램 카운터(PC)가 20 보다 작으면, 프로그램 프로세스는 실패하게 되고, "FAIL"의 상태가 단계(420)에서 보고된다. 일부 실시예들에서, 최대수의 루프들에 도달한 후, 시스템은 소정량 미만의 셀들이 프로그래밍을 완료하지 않았는 지를 체크한다. 그 소정수 미만의 셀들이 프로그래밍을 완료하지 않았다면, 프로그래밍 프로세스는 여전히 패스인 것으로 고려된다. 프로그램 카운터(PC)가 20 미만이면, 단계(422)에서, Vpgm 레벨은 스텝 사이즈 만큼 증가하고, 프로그램 카운터(PC)가 증분된다. 단계(422)에서, 프로세스는 다음 Vpgm 펄스를 인가하기 위해 단계(410)로 루프백(loop back)된다.
도 9는 프로그래밍을 위해 선택된 워드 라인에 인가되는 일련의 프로그램 펄스들을 도시한다. 프로그램 펄스들 사이에는, 한 세트의 검증 펄스들(미도시)이 있다. 일부 실시예들에서는, 데이터가 프로그램되는 각 상태에 대해 검증 펄스가 있을 수 있다. 다른 실시예들에서는, 그 이상 또는 이하의 검증 펄스들이 있을 수 있다.
일 실시예에서, 데이터는 공통 워드 라인을 따라 메모리 셀들에 프로그램된다. 따라서, 도 9의 프로그램 펄스들을 인가하기 전에, 워드 라인들중 하나가 프로 그래밍을 위해 선택된다. 이 워드 라인은 선택된 워드 라인으로서 불린다. 블록의 나머지 워드 라인들은 선택되지 않은 워드 라인들이라 불린다. 선택된 워드 라인은 하나 또는 두개의 이웃 워드 라인들을 갖는다. 선택된 워드 라인이 두개의 이웃하는 워드 라인들을 갖는 경우, 드레인측 상의 이웃하는 워드 라인은 드레인측 이웃 워드 라인이라 불리고, 소스측 상의 이웃하는 워드 라인은 소스측 이웃 워드 라인이라 불린다. 예를 들어, 도 7A의 WL2가 선택된 워드 라인인 경우, WL1은 소스측 이웃 워드 라인이고, WL3은 드레인측 이웃 워드 라인이다.
도 10은 하나 이상의 메모리 셀들의 상태를 감지하는 감지 동작의 하나의 반복(iteration) 동안 다양한 신호들의 작동을 도시하는 타이밍도이다. 따라서, 도 10에 도시된 프로세스는 검증 동작 또는 (하기 설명되는 일부 수정을 가지며) 판독 동작을 수행하도록 이용될 수 있다. 예를 들어, 메모리 셀들이 이진 메모리 셀들인 경우, 도 10의 프로세스는 단계(412)의 반복 동안 각 메모리 셀에 대해 한번 수행될 수 있다. 만일 메모리 셀들이 4개의 상태들(예를 들어, E, A, B 및 C)을 갖는 다수 상태 메모리 셀인 경우, 도 10의 프로세스는 단계(412)의 반복 동안 각 메모리 셀에 대해 3번 수행될 수 있다.
일반적으로, 판독 및 검증 동작들 동안, 선택된 워드 라인은 어떠한 전압에 연결되는데, 이 전압의 레벨은 관련있는 메모리 셀의 임계 전압이 이러한 레벨에 도달했는 지를 결정하기 위해 각 판독 및 검증 동작 동안 특정된다. 워드 라인 전압을 인가한 후, 메모리 셀의 도통 전류를 측정하여, 그 워드 라인에 인가된 전압에 응답하여 메모리 셀이 턴온되어야 하는 지를 결정한다. 도통 전류가 특정의 값 보다 큰 것으로 측정되면, 그 메모리 셀은 턴온되었고, 워드 라인에 인가된 전압은 그 메모리 셀의 임계 전압 보다 큰 것으로 여겨진다. 도통 전류가 특정의 값 보다 큰 것으로 측정되지 않으면, 그 메모리 셀은 턴온되지 않았고, 워드 라인에 인가된 전압은 그 메모리 셀의 임계 전압 보다 크지 않은 것으로 여겨진다.
판독 또는 검증 동안 메모리 셀의 도통 전류를 측정하는 많은 방법들이 있다. 일 예에서, 메모리 셀의 도통 전류는 감지 증폭기 내의 전용 캐패시터를 방전 또는 충전하는 레이트(rate)에 의해 측정된다. 다른 예에서, 선택된 메모리 셀의 도통 전류는 메모리 셀을 포함하고 있는 NAND 스트링이 해당하는 비트 라인을 방전시킬 수 있게 허용하거나 (또는 허용하는 것을 실패한다). 비트 라인 상의 전압은, 방전되었는 지의 여부를 확인하기 위해, 어떠한 시간 주기 이후 측정된다.
도 10은 신호들, SGD, WL_unsel_D, WEL_unsel_S, WLn, SGS, 선택된 BL(Selected BL), 및 Vss(거의 0V)에서 시작하는 소스를 나타낸다. SGD는 드레인측 선택 게이트의 게이트에 제공되는 신호이다. SGS는 소스측 선택 게이트의 게이트에 인가되는 신호이다. WLn은 판독/검증을 위해 선택된 워드 라인에 인가되는 신호이다. WL_unsel_S는 선택된 워드 라인(WLn)의 소스측 상에 있는 선택되지 않은 워드 라인들에 인가되는 신호이다. 예를 들어, 선택된 워드 라인이 WL2 이면, WL_unsel_S가 WL0 및 WL1에 인가된다. WL_unsel_D 는 선택된 워드 라인(WLn)의 드레인측 상에 있는 선택되지 않은 워드 라인들에 제공되는 신호이다. 예를 들어, 선택된 워드 라인이 WL1 이면, WL_unsel_D 가 도 7A의 WL2 및 WL3에 인가된다. 선택된 BL은 판독/검증을 위해 선택된 비트 라인이다. 소스는 메모리 셀들에 대한 소스 라인이다(도 7A 참조). 도 10에는 SGS 및 선택된 BL의 두개의 버전이 도시되어 있다는 것에 주목하자. 이러한 신호들, SGS(B) 및 선택된 BL(B)의 한 세트는 비트 라인이 방전되었는 지를 결정함으로써 메모리 셀의 도통 전류를 측정하는 메모리 셀들의 어레이에 대한 판독/검증 동작을 도시한다. 이러한 신호들, SGS(B) 및 선택된 BL(B)의 다른 세트는 감지 증폭기 내의 전용 캐패시터를 방전하는 레이트에 의해 메모리 셀의 도통 전류를 측정하는 메모리 셀들의 어레이에 대한 판독/검증 동작을 도시한다.
먼저, 비트 라인이 방전되었는 지를 결정함으로써 검증 동안 메모리 셀의 도통 전류를 측정하는 데에 관련되는 메모리 셀들의 어레이 및 감지 회로들의 작동이 SGS(B) 및 선택된 BL(B)와 관련하여 설명된다. 도 10의 시간(t1)에서, SGD는 Vsg(예를 들어, 4 내지 4.5V)로 올라가고, WL_unsel_S는 Vrd1(예를 들어, 4.5 내지 6V)로 올라가고, WL_unsel_D는 Vrd2(예를 들어, Vrd1 보다 낮은 약 2-4V)로 올라간다. 하지만, 다른 실시예들에서는, Vrd1 보다 훨씬 더 낮은, Vrd2에 대한 다른 값들이 이용될 수 있고, 선택된 워드 라인(WLn)은 검증 동작을 위해 Vcgv(예를 들어, 도 11의 Vva, Vvb 또는 Vvc)로 올라간다. 선택된 비트 라인, 선택된 BL(B)은 약 0.8V로 프리챠지된다. 전압들(Vrd1 및 Vrd2)은 패스 전압들로서 동작하는데, 그 이유는 이들은 선택되지 않은 메모리 셀들을 턴온시켜 패스 게이트들로서 동작하게 할 정도로 충분히 높기 때문이다. 시간(t2)에서, 소스측 선택 게이트는 SGS(B)를 Vsg로 올림으로써 턴온된다. 이는 비트 라인을 방전시키기 위한 경로를 제공한다. 만일 판독을 위해 선택된 메모리 셀의 임계 전압이 선택된 워드 라인(WLn)에 인가되는 Vcgv 보다 높다면, 신호 라인(450)에 의해 도시한 바와 같이, 선택된 메모리 셀은 턴온되지 않을 것이며, 비트 라인은 방전되지 않는다. 판독을 위해 선택된 메모리 셀의 임계 전압이 선택된 워드 라인(WLn)에 인가되는 Vcgv 보다 낮으면, 커브(452)에 의해 도시한 바와 같이, 판독을 위해 선택된 메모리 셀이 턴온(도통)되고, 비트 라인은 방전된다. (특정의 구현에 의해 결정되는) 시간(t2) 이후의 그리고 시간(t3) 이전의 어떠한 시점에서, 감지 증폭기는 비트 라인이 충분히 낮은 전압 레벨로 방전되었는 지를 결정한다. 시간(t3)에서, 도시된 신호들은 Vss(또는 대기(standby) 또는 복구를 위한 다른 값)로 낮춰질 것이다. 다른 실시예들에서, 신호들중 일부의 타이밍은 변경될 수 있다는 것을 주목하자.
다음으로, 감지 증폭기 내의 전용 캐패시터를 방전 또는 충전하는 레이트에 의해 검증 동안 메모리 셀의 도통 전류를 측정하는 메모리 셀의 어레이 및 감지 회로들의 작동이 SGS(C) 및 선택된 BL(C)와 관련하여 설명될 것이다. 도 10의 시간(t1)에서, SGD는 Vsg(예를 들어, 약 4-4.5V)로 올라가고, 선택되지 않은 워드 라인들, WL_unsel_S는 Vrd1으로 올라가고, 선택되지 않은 워드 라인들, WL_unsel_D는 Vrd2로 올라가며, 그리고 선택된 워드 라인(WLn)은 Vcgv(예를 들어, 도 11의 Vva, Vvb 또는 Vvc)로 올라간다. 이러한 경우, 감지 증폭기는 선택된 NAND 스트링이 전류를 도통시키느냐에 상관없이 비트 라인 전압을 일정하게 유지하며, 이에 따라 감지 증폭기는 그 전압으로 "클램프된" 비트 라인을 갖는 선택된 NAND 스트링을 통해 흐르는 전류를 측정한다. (특정의 구현에 의해 결정되는) 시간(t1) 이후의 그리고 시간(t3) 이전의 어떠한 시점에서, 감지 증폭기는 그 감지 증폭기 내의 캐패 시터가 충분한 양으로 방전 또는 충전되었는 지를 결정한다. 시간(t3)에서, 도시된 신호들은 Vss(또는 대기 또는 복구를 위한 다른 값)로 낮춰질 것이다. 다른 실시예들에서, 신호들중 일부의 타이밍은 변경될 수 있다는 것을 주목하자.
판독 동작은, Vcgr(예를 들어, 도 11의 Vra, Vrb 또는 Vrc)이 WLn에 인가되고, WL_unsel_D가 전형적으로 Vrd1을 받는 것을 제외하고, 도 10과 관련하여 상기 설명된 것과 동일한 방식으로 수행된다.
도 10A는 NAND 스트링 및 도 10에 도시된 검증 동작 동안 이러한 NAND 스트링에 인가되는 전압들의 세트를 도시한다. 도 10A의 NAND 스트링은 8개의 메모리 셀들(464, 466, 468, 470, 472, 474, 476 및 478)을 포함한다. 이러한 8개의 메모리 셀들 각각은 플로팅 게이트(FG) 및 제어 게이트(CG)를 포함한다. 플로팅 게이트들 각각의 사이에는 소스/드레인 영역들(490)이 있다. 어떠한 구현들에서는, P 타입 기판(예를 들어, 실리콘), 기판 내의 N 웰, 및 N 웰 내의 P 웰이 있다(이들 모두는 도면을 보다 읽기 쉽도록 하기 위해 도시되지 않았다). P 웰은 소위 채널 주입을 포함하는바, 이는 대개 P 타입 주입으로서, 메모리 셀들의 임계 전압 및 다른 특징들을 결정하거나 결정하는 것을 돕는다는 것을 주목하자. 소스/드레인 영역들(490)은 P 웰 내에 형성되는 N+ 확산 영역들이다. NAND 스트링의 한 단부는 드레인측 선택 게이트(484)이다. 드레인 선택 게이트(484)는 비트 라인 컨택(494)을 통해 NAND 스트링을 해당하는 비트 라인에 연결한다. NAND 스트링의 다른 단부는 소스 선택 게이트(482)이다. 소스 선택 게이트(482)는 NAND 스트링을 공통 소스 라인(492)에 연결한다.
검증 동작 동안, 선택된 메모리 셀(470)은 검증 비교 전압(Vcgv)을 수신한다. 선택된 메모리 셀(470)의 소스측 상의 선택되지 않은 메모리 셀들(464, 466 및 468)은 자신들의 제어 게이트들에서 Vrd1을 수신한다. 메모리 셀들(464, 466 및 468)은, 도 10A의 NAND 스트링이 소거된 마지막 시간 이후, 가능하게는 메모리 셀들에 저장된 하나 이상의 데이터 페이지들의 프로그래밍을 야기했던 프로그래밍 프로세스들을 이미 한번 이상 겪었다. 선택된 메모리 셀(470)의 드레인측 상의 선택되지 않은 메모리 셀들(472, 474, 476 및 478)은 자신들의 제어 게이트들에서 Vrd2를 수신한다. 메모리 셀들(472, 474, 476 및 478)은, 도 10A의 NAND 스트링이 소거된 마지막 시간 이후, 가능하게는 메모리 셀들에 저장된 하나 이상의 데이터 페이지들의 프로그래밍을 야기했던 프로그래밍 프로세스들을 겪지 않았다. 즉, 메모리 셀(470)에 대해 검증 동작을 수행할 때, 선택된 메모리 셀(470)의 소스측 상의 선택되지 않은 메모리 셀들(464, 466 및 468)은 상태들(E, A, B 또는 C)이 된다(도 11 내지 13 참조). 한편, 메모리 셀(470)의 드레인측 상의 메모리 셀들(472, 474, 476 및 478)은 소거 상태(erased state)(E)에 있게 된다(도 11 내지 13 참조).
메모리 셀들(464, 466 및 468)은 선택된 메모리 셀(470)의 소스측 상에 있는 것으로서 주목되는데, 그 이유는 이들이 선택된 메모리 셀(470)과 동일한 NAND 스트링 상에 있고, 소스측 선택 게이트(482)와 선택된 메모리 셀(470)의 동일측 상에 있기 때문이다. 비록 도 10A가 소스측 상에 3개의 메모리 셀들을 나타내었지만, 하 나 이상의 메모리 셀들이 소스측 상에 있을 수 있다. 메모리 셀들(472, 474, 476 및 478)은 선택된 메모리 셀(470)의 드레인측 상에 있는 것으로서 주목되는데, 그 이유는 이들이 선택된 메모리 셀(470)과 동일한 NAND 스트링 상에 있고, 드레인측 선택 게이트(484)와 선택된 메모리 셀(470)의 동일측 상에 있기 때문이다. 비록 도 10A가 드레인측 상에 4개의 메모리 셀들을 나타내었지만, 하나 이상의 메모리 셀들이 드레인측 상에 있거나, 또는 두개 이상의 메모리 셀들이 드레인측 상에 있을 수 있다.
도 10B는 NAND 스트링 및 판독 동작 동안 이러한 NAND 스트링에 인가되는 한 세트의 전압들을 도시한다. 판독 동작 동안, 선택된 메모리 셀(470)은 판독 비교 전압(Vcgr)을 수신한다. 선택되지 않은 모든 메모리 셀들(464, 466, 468, 472, 474 및 476)은 자신들의 제어 게이트들에서 Vread를 수신한다. 일 실시예에서, Vread=Vrd1이다.
도 10C는 프로그래밍 및 판독을 위한 프로세스의 일 실시예를 설명하는 흐름도이다. 많은 응용들에서는, 한 블록에 대한 모든 워드 라인들이 프로그램된다. 이러한 프로그래밍 이후, 데이터의 모두 또는 서브셋(subset)이 한번 이상의 횟수로 판독될 수 있다. 다른 실시예들에서, 워드 라인들은 소스측으로부터 드레인측으로 프로그램된다. 예를 들어, 단계(500)에서, 제 1 워드 라인(예를 들어, WL0)에 연결된 메모리 셀들이 프로그램된다. 단계(502)에서, 제 2 워드 라인(예를 들어, WL1)에 연결된 메모리 셀들이 프로그램된다. 단계(504)에서, 제 3 워드 라인에 연결된 메모리 셀들이 프로그램된다. 이는, 단계(506)에서 마지막 워드 라인(예를 들어, 드레인측 선택 게이트 다음에 있는 워드 라인)에 연결된 메모리 셀들이 프로그램될 때 까지 계속된다. 다른 실시예들에서는, 소스측 선택 게이트로부터 드레인측 선택 게이트쪽으로 진행하지 않는 프로그래밍 순서를 포함한, 다른 순서의 프로그래밍도 이용될 수 있다. 모든 워드 라인들이 프로그램된 후, 워드 라인들중 임의의 워드 라인과 관련된 블록의 임의의 하나 이상의 메모리 셀들이 판독될 수 있다. 한 세트의 사진들을 저장하는 디지털 카메라의 예를 고려해보자. 이러한 사진들은 다수의 블록들을 통해 저장되며, 이에 의해 임의의 판독 동작들 이전에 모든 워드 라인들을 프로그램하는 것이 가능하다. 도 10C에 도시된 것과 다른 동작 순서가 실행될 수 있다는 것을 주목하자.
각 워드 라인은 하나 이상의 프로그래밍 프로세스를 받는다. 예를 들어, 워드 라인은 다수의 데이터 페이지들과 관련될 수 있다. 각 프로그래밍 프로세스는 개별적인 데이터 페이지를 위한 것일 수 있다. 즉, 도 8의 프로세스는 각 데이터 페이지에 대해 개별적으로 수행될 수 있다. 예를 들어, 단계들(500 내지 506) 각각은 다수의 프로그래밍 프로세스들을 포함할 수 있다. 다른 실시예들에서, 워드 라인과 관련된 모든 데이터 페이지들이 함께 프로그램되거나, 워드 라인이 하나의 데이터 페이지하고만 관련될 수 있다.
(검증을 구비한) 성공적인 프로그램 프로세스의 끝에서, 메모리 셀들의 임계 전압들은 프로그램된 메모리 셀들의 임계 전압들의 하나 이상의 분포들 내에 있거나, 또는 적절한, 소거된 메모리 셀들에 대한 임계 전압들의 분포 내에 있어야 한다. 도 11은 각 메모리 셀이 2 비트의 데이터를 저장할 때 메모리 셀 어레이에 대 한 예시적인 임계 전압 분포들을 나타낸다. 도 11은 소거되는 메모리 셀들에 대한 제 1 임계 전압 분포를 나타낸다. 프로그램된 메모리 셀들에 대한 3개의 임계 전압 분포들(A, B 및 C)이 또한 도시되어 있다. 일 실시예에서, E 분포의 임계 전압들은 음이고, A, B 및 C 분포들의 임계 전압들은 양이다.
도 11의 각각의 별개의 임계 전압 범위는 데이터 비트들의 세트에 대한 소정의 값들에 해당한다. 메모리 셀 내에 프로그램되는 데이터와 그 셀의 임계 전압 레벨들 간의 특정의 관계는 셀들에 대해 채택되는 데이터 엔코딩 방식에 의존한다. 예를 들어, 2003년 6월 13일 출원되었으며 그 명칭이 "Tracking Cells For A Memory System"인 미국 특허 출원 공개 2004/0255090호 및 미국 특허 6,222,762호는 다수 상태 플래시 메모리 셀들에 대한 다양한 데이터 엔코딩 방식들을 설명하며, 이러한 2개의 인용 문헌들은 그 전체가 본원의 참조로서 인용된다. 일 실시예에서, 데이터 값들은 그레이 코드 할당(gray code assignment)을 이용하여 임계 전압 범위들에 할당되며, 이에 따라 플로팅 게이트의 임계 전압이 그 이웃의 물리 상태로 잘못하여 시프트되는 경우, 단지 1개의 비트 만이 영향을 받게 될 것이다. 하나의 예는 임계 전압 범위(E)(상태 E)에 대해 "11"을, 임계 전압 범위(A)(상태 A)에 대해 "10"을, 임계 전압 범위(B)(상태 B)에 대해 "00"을, 그리고 임계 전압 범위(C)(상태 C)에 대해 "01"을 할당한다. 하지만, 다른 실시예들에서는, 그레이 코드가 이용되지 않는다. 비록 도 11이 4개의 상태를 나타내었지만, 본 발명은 4개 보다 크거나 작은 상태를 포함하는 것들을 포함하는 다른 다수 상태 구조들에 대해서도 이용될 수 있다.
도 11은 또한 메모리 셀들로부터 데이터를 판독하기 위한 3개의 판독 기준 전압들(Vra, Vrb 및 Vrc)을 보여준다. 소정의 메모리 셀의 임계 전압이 Vra, Vrb 및 Vrc 보다 큰지 또는 작은지를 테스트함으로써, 시스템은 그 메모리 셀의 상태를 결정할 수 있다.
도 11은 또한 3개의 검증 기준 전압들(Vva, Vvb 및 Vvc)을 나타낸다. 메모리 셀을 상태(A)로 프로그램할 때, 시스템은 이러한 메모리 셀들이 Vva 보다 크거나 같은 임계 전압을 갖는 지를 테스트할 것이다. 메모리 셀을 상태(B)로 프로그램할 때, 시스템은 이러한 메모리 셀들이 Vvb 보다 크거나 같은 임계 전압을 갖는 지를 테스트할 것이다. 메모리 셀을 상태(C)로 프로그램할 때, 시스템은 이러한 메모리 셀들이 Vvc 보다 크거나 같은 자신들의 임계 전압을 갖는 지를 테스트할 것이다.
풀 시퀀스 프로그래밍(full sequence programming)으로서 알려져있는 일 실시예에서, 메모리 셀들은 소거 상태(E)로부터 프로그램 상태들(A, B 또는 C)중 임의의 상태로 바로 프로그램될 수 있다. 예를 들어, 프로그램되어야 하는 메모리 셀들의 집단(population)이 먼저 소거됨으로써, 그 집단 내의 메모리 셀들은 소거 상태(E)가 된다. 어떠한 메모리 셀들이 상태(E)로부터 상태(A)로 프로그램되는 동안, 다른 메모리 셀들은 상태(E)로부터 상태(B)로 그리고/또는 상태(E)로부터 상태(C)로 프로그램된다.
도 12는 2개의 다른 페이지들, 즉 하위 페이지 및 상위 페이지에 대해 데이터를 저장하는 다수 상태 메모리 셀을 프로그래밍하는 2-패스 기술의 일례를 도시한다. 상태 E(11), 상태 A(10), 상태 B(00) 및 상태 C(01)의 4개의 상태가 도시된 다. 상태 E에 대해, 양 페이지들은 "1"을 저장한다. 상태 A에 대해, 하위 페이지는 "0"을 저장하고, 상위 페이지는 "1"을 저장한다. 상태 B에 대해, 양 페이지들은 "0"을 저장한다. 상태 C에 대해, 하위 페이지는 "1"을 저장하고, 상위 페이지는 "0"을 저장한다. 비록 특정의 비트 패턴들이 각 상태들에 할당되었지만, 다른 비트 패턴들이 또한 할당될 수 있다는 것을 주목하자.
제 1 프로그래밍 패스에서, 셀의 임계 전압 레벨은 하위 논리 페이지 내에 프로그램될 비트에 따라 설정된다. 만일 그 비트가 논리 "1"이라면, 임계 전압은 변하지 않는데, 그 이유는 이전에 소거된 결과로서 적절한 상태에 있기 때문이다. 하지만, 만일 프로그램될 비트가 논리 "0"이라면, 셀의 임계 레벨은 화살표(530)로 나타낸 바와 같이 상태 A로 증가한다.
제 2 프로그래밍 패스에 있어서, 셀의 임계 전압 레벨은, 상위 논리 페이지 내에 프로그램되고 있는 비트에 따라 설정된다. 만일 상위 논리 페이지 비트가 논리 "1"을 저장하는 경우에는, 어떠한 프로그래밍도 발생하지 않는데, 그 이유는 셀은 하위 페이지 비트의 프로그래밍에 따라, 상태 E 또는 상태 A중 하나에 있기 때문이며, 이들 모두는 "1"의 상위 페이지 비트를 운반(carry)한다. 만일 상위 페이지 비트가 논리 "0"이 될 예정이라면, 임계 전압은 시프트된다. 만일 제 1 패스로 인해 셀이 소거 상태 E로 남아있다면, 제 2 페이즈(phase)에서, 셀이 프로그램됨으로써, 화살표(534)로 나타낸 바와 같이 임계 전압이 증가하여 상태 C 내에 있게 된다. 만일 셀이 제 1 프로그래밍 패스의 결과로서 상태 A로 프로그램되면, 메모리 셀은 제 2 패스에서 한층 더 프로그램되어, 화살표(532)로 나타낸 바와 같이, 임계 전압이 증가하여 상태 B 내에 있게 된다. 제 2 패스의 결과는, 하위 페이지에 대한 데이터를 변경하지 않으면서, 상위 페이지에 대해 논리 "0"을 저장하도록 지정된 상태로 셀을 프로그램하는 것이다.
일 실시예에서, 충분한 데이터가 기록되어 워드 라인을 채운다면, 시스템은 풀 시퀀스 기록을 행하도록 셋업될 수 있다. 만일 충분한 데이터가 기록되지 않으면, 프로그래밍 프로세스는 수신된 데이터로 하위 페이지를 프로그램할 수 있다. 후속 데이터가 수신되면, 시스템은 상위 페이지를 프로그램할 것이다. 또 다른 실시예에서, 시스템은 하위 페이지를 프로그램하는 모드에서 기록을 시작하고, 충분한 데이터가 후속하여 수신되어 전체(또는 대부분의) 워드 라인의 메모리 셀들을 채우는 경우, 풀 시퀀스 프로그래밍 모드로 변환한다. 이러한 실시예에 대한 보다 상세한 사항들은, 발명자들 Sergy Anatolievich Gorobets 및 Yan Li에 의해 2004년 12월 14일 출원되었으며 그 명칭이 "Pipelined Programming of Non-Volatile Memories Using Early Data"인 미국 출원 번호 제11/013,125호에 개시되어 있으며, 그 전체 내용은 본원의 참조로서 인용된다.
도 13A-C는 비휘발성 메모리를 프로그램하는 다른 프로세스를 개시하는 바, 이는 임의의 특정의 메모리 셀에 대하여, 이전의 페이지들에 대해 인접하는 메모리 셀들을 기록한 이후 특정 페이지에 관하여 상기 특정의 메모리 셀에 대해 기록함으로써, 플로팅 게이트 대 플로팅 게이트 커플링 효과를 감소시킨다. 도 13A-C에 의해 교시되는 프로세스의 하나의 예시적인 구현에서, 비휘발성 메모리 셀들은 4개의 데이터 상태를 이용하여 메모리 셀 마다 2개의 데이터 비트를 저장한다. 예를 들어, 상태 E는 소거 상태이고, 상태 A, B 및 C는 프로그램 상태라고 가정하자. 상태 E는 데이터 11을 저장한다. 상태 A는 데이터 01을 저장한다. 상태 B는 데이터 10을 저장한다. 상태 C는 데이터 00을 저장한다. 이것은 비-그레이 코딩의 예인데, 그 이유는 양 비트들은 인접하는 상태들 A와 B 사이에서 변하기 때문이다. 또한, 물리 데이터에 대한 다른 데이터 엔코딩도 이용될 수 있다. 각 메모리 셀은 2개의 데이터 페이지를 저장한다. 참조를 위해, 이러한 데이터 페이지는 상위 페이지 및 하위 페이지라 부를 수 있지만, 이것들에는 다른 라벨들이 붙여질 수 있다. 도 13-C의 프로세스에 대한 상태 A와 관련하여, 상위 페이지는 비트 0을 저장하고, 하위 비트는 비트 1을 저장한다. 상태 B와 관련하여, 상위 페이지는 비트 1을 저장하고, 하위 페이지는 비트 0을 저장한다. 상태 C와 관련하여, 양 페이지들은 비트 데이터 0을 저장한다.
도 13A-C의 프로그래밍 프로세스는 2-단계 프로세스이다. 제 1 단계에서는, 하위 페이지가 프로그램된다. 만일 하위 페이지가 데이터 1로 남는 경우, 메모리 셀의 상태는 상태 E로 유지된다. 만일 데이터가 0으로 프로그램되어야 하는 경우, 메모리 셀의 임계 전압이 올라감으로써, 그 메모리 셀은 상태 B'로 프로그램된다. 따라서, 도 13A는 상태 E로부터 상태 B'로의 메모리 셀들의 프로그래밍을 나타낸다. 도 13A에 나타낸 상태 B'는 중간 상태 B를 나타내며, 이에 따라 검증 포인트는 Vvb 보다 낮은 Vvb'로서 도시된다.
일 실시예에서, 메모리 셀이 상태 E로부터 상태 B'로 프로그램된 후, NAND 스트링 내의 그 인접하는 메모리 셀(WLn+1)은 그 하위 페이지와 관련하여 프로그램 될 것이다. 예를 들어, 도 7A를 다시 살펴보면, 메모리 셀(600)에 대한 하위 페이지가 프로그램된 후, 메모리 셀(602)에 대한 하위 페이지가 프로그램된다. 메모리 셀(602)을 프로그램한 후, 플로팅 게이트 대 플로팅 게이트 커플링 효과는, 메모리 셀(600)이 상태 E로부터 상태 B'로 올라간 임계 전압을 갖는 경우, 메모리 셀(600)의 명백한 임계 전압을 올릴 것이다. 이것은, 상태 B'에 대한 임계 전압 분포를 확장(widening)시키는 효과를 갖는다. 이와같은 임계 전압 분포의 명백한 확장은 상위 페이지를 프로그램할 때에 교정(remedy)될 것이다.
도 13C는 상위 페이지를 프로그램하는 프로세스를 도시한다. 만일 메모리 셀이 소거 상태 E이고, 상위 페이지가 1로 유지된다면, 그 메모리 셀은 상태 E로 유지된다. 만일 메모리 셀이 상태 E이고, 그 상위 페이지 데이터가 0으로 프로그램될 것이라면, 메모리 셀의 임계 전압이 올라감으로써, 그 메모리 셀은 상태 A가 된다. 만일 메모리 셀이 중간 임계 전압 분포(550) 내에 있었고, 상위 페이지 데이터가 1로 유지될 것이라면, 그 메모리 셀은 최종 상태 B로 프로그램될 것이다. 만일 메모리 셀이 중간 임계 전압 분포(250) 내에 있고, 상위 페이지 데이터가 데이터 0으로 될 것이라면, 메모리 셀의 임계 전압이 올라감으로써, 그 메모리 셀은 상태 C가 된다. 도 13A-C에 도시된 프로세스는 플로팅 게이트 대 플로팅 게이트 커플링의 효과를 감소시키는데, 그 이유는 이웃하는 메모리 셀들의 상위 페이지 프로그래밍 만이 소정의 메모리 셀의 명백한 임계 전압에 대해 영향을 미치기 때문이다. 교번적인 상태 코딩(alternate state coding)의 예는, 상위 페이지 데이터가 1일 때 분포(550)로부터 상태 C로 이동시키고, 상위 페이지 데이터가 0일 때 상태 B로 이 동시키는 것이다.
비록 도 13A-C가 4개의 데이터 상태들 및 2개의 데이터 페이지들에 대한 예를 제공하지만, 도 13A-C에 의해 교시되는 개념은 4개 보다 많거나 적은 상태들 및 2개와 다른 페이지들을 갖는 다른 구현들에도 적용될 수 있다.
도 14는 도 13A-C의 프로그래밍 방법을 이용하여 메모리 셀들을 프로그래밍하는 순서의 일 실시예를 설명하는 테이블이다. 워드 라인(WL0)에 연결된 메모리 셀들에 대해, 하위 페이지는 페이지 0을 형성하고, 상위 페이지는 페이지 2를 형성한다. 워드 라인(WL1)에 연결된 메모리 셀들에 대해, 하위 페이지는 페이지 1을 형성하고, 상위 페이지는 페이지 4를 형성한다. 워드 라인(WL2)에 연결된 메모리 셀들에 대해, 하위 페이지는 페이지 3을 형성하고, 상위 페이지는 페이지 6를 형성한다. 워드 라인(WL3)에 연결된 메모리 셀들에 대해, 하위 페이지는 페이지 5를 형성하고, 상위 페이지는 페이지 7을 형성한다. 메모리 셀들은 페이지 0부터 페이지 7까지의 페이지 번호에 따라 수치적인 순서로 프로그램된다. 다른 실시예들에서는, 소스측 선택 게이트로부터 드레인측 선택 게이트쪽으로 진행되지 않는 프로그래밍 순서들을 포함하여, 다른 순서의 프로그래밍도 이용될 수 있다.
도 15는 도 13A-C 및 도 14의 실시예에 따라 프로그래밍할 때, 검증 동작 동안의 선택된 NAND 스트링에 대한 바이어스 조건들을 나타낸다. 선택된 메모리 셀(470)은 자신의 제어 게이트에서 Vcgv를 수신한다. 선택된 메모리 셀(470)의 소스측 상의 선택되지 않은 메모리 셀들은 자신들의 제어 게이트들에서 Vrd1을 수신한다. 메모리 셀(472), 선택된 메모리 셀(470)의 드레인측 이웃은 Vrd3을 수신한다. 선택된 메모리 셀(470)의 드레인측 상의 나머지 선택되지 않은 메모리 셀들은 자신들의 제어 게이트들에서 Vrd2를 수신한다. 일 실시예에서, Vrd2 < Vrd3 < Vrd1 이다. 일 예에서, Vrd3은 Vrd1 보다 1V 작다. 다른 실시예에서는, Vrd2 < Vrd3 ≤ Vrd1 이다.
도 13 내지 15와 관련하여, 선택된 워드 라인 상의 상위 페이지가 기록되고 있을 때, 드레인측 상의 선택된 워드 라인 다음의 워드 라인은 중간 상태(550)에 있는 데이터를 이미 포함하고 있다. 이 경우, Vrd2의 워드 라인 전압은 그 메모리 셀 아래의 채널 영역의 전도성을 너무 낮게 야기할 것이다. 결과로서, 검증 동작 동안 NAND 스트링을 통해 흐르는 전류가 너무 낮을 수 있고, 적절한 검증 동작이 이루어지지 않는다. 이를 피하기 위해, Vrd2 보다 높은 전압인 Vrd3이 그 워드 라인에 인가되어야 한다.
도 10C와 관련하여 상기 설명한 바와 같이, 워드 라인들은 전형적으로 소스측으로부터 드레인측으로 프로그래밍되고, 블록의 모든 워드 라인들은 대개 그 워드 라인들중 임의의 것으로부터의 판독 이전에 프로그램된다. 실시, 이용 그리고/또는 데이터에 따라 몇개의 예외들이 있다. 예를 들어, 모든 워드 라인들에 대해 프로그래밍 프로세스를 행하기 전에, 블록으로부터 데이터를 판독하고자 시도할 수 있다. NAND 스트링 내의 모든 워드 라인들이 프로그램되는 것이 아닐 때, 가장 정확한 판독 방법은, 그 NAND 스트링 내의 마지막으로 프로그램된 워드 라인에 대한 마지막 검증 단계 동안 행해졌던 것과 같이, 선택되지 않은 워드 라인들에 동일한 바이어스를 인가하는 것이다.
도 16A-C는 임의의 판독 동작 이전에 메모리 셀들(464, 466, 468, 470 및 472)이 프로그램되지만, 메모리 셀들(474, 476 및 478)은 프로그램되지 않을 때의 예를 고려한다. 도 16A는 메모리 셀(472)에 대한 검증 동작 동안의 바이어스 조건들을 나타낸다. 구체적으로, 메모리 셀들(464, 466, 468 및 470)은 자신들의 제어 게이트들에서 Vrd1을 수신하고, 메모리 셀들(474, 476 및 478)은 자신들의 제어 게이트들에서 Vrd2를 수신한다. 선택된 메모리 셀(472)은 그 제어 게이트에서 Vcgv를 수신한다.
도 16B는 메모리 셀(472)을 판독하고하는 시도가 있을 때의 경우-그 NAND 스트링에 대해 마지막 메모리 셀이 프로그램됨-를 도시한다. 이 예에서, 메모리 셀들(464, 466, 468 및 470)은 자신들의 제어 게이트들에서 Vrd1을 수신하고, 메모리 셀들(474, 476 및 478)은 자신들의 제어 게이트들에서 Vrd2를 수신한다. 선택된 메모리 셀(472)은 그 제어 게이트에서 Vcgr를 수신한다.
도 16C는 프로그램된 메모리 셀을 판독하고자 하는 시도가 있지만, 그 메모리 셀이 프로그램되어야 하는 NAND 스트링에 대한 마지막 메모리 셀은 아니었을 때의 경우를 도시한다. 도 16C의 예에서, 프로그램되어야 하는 NAND 스트링에 대한 마지막 메모리 셀은 메모리 셀(472)이지만, 메모리 셀(468)이 프로그램을 위해 선택된다. 따라서, 메모리 셀(468)이 그 제어 게이트에서 Vcgr을 수신한다. 메모리 셀(468)의 소스측의 이미 프로그램된 메모리 셀들(464 및 466)은 자신들의 제어 게이트들에서 Vrd1을 수신한다. 메모리 셀(468)의 드레인측 상의 이미 프로그램된 메모리 셀들(470 및 472)은 자신들의 제어 게이트에서 Vrd1을 수신한다. 메모리 셀(468)의 드레인측 상의 아직 프로그램되지 않은 메모리 셀들(474, 476 및 478)은 자신들의 제어 게이트들에서 Vrd2를 수신한다. 도 16C는 프로그래밍 프로세스를 받은 메모리 셀들은 Vrd1을 수신하고, 프로그래밍 프로세스를 받지 않은 메모리 셀들은 Vrd2를 수신함을 도시한다. 따라서, 도 16C에 도시된 바와 같이, 마지막 프로그램되는 워드 라인 아래의 워드 라인들이 판독될 때, 가장 정확한 방법은 이미 프로그램된 선택되지 않은 워드 라인들 상에 Vrd1의 바이어스를 이용하고, 아직 프로그램되지 않은 선택되지 않은 워드 라인들 상에 Vrd2의 바이어스를 이용하는 것이다.
비록 도 16C가 소스측 상의 2개의 메모리 셀들을 나타내었지만, 하나 이상의 메모리 셀들이 소스측 상에 있을 수 있다. 비록 도 16C가 Vrd1을 수신하는 드레인측 상의 2개의 메모리 셀들을 나타내었지만, 하나 이상의 메모리 셀들이 드레인측 상에 있을 수 있고, Vrd1을 수신할 수 있다. 유사하게, 1개 이상(또는 2개 이상)의 메모리 셀들이 드레인측 상에 있을 수 있고, Vrd2를 수신할 수 있다.
비록 상기 설명한 것이 이상적인 동작이기는 하지만, 실제의 상황들에서, 이는 특정의 NAND 스트링에 있어서 어떤 워드 라인까지 프로그램되고 있는 지를 알 필요가 있을 때에 복잡해질 수 있다. 이것은 제어 회로들에 있어서 또는 NAND 메모리 디바이스 그 자체에 있어서 추가의 지능 그리고/또는 데이터 저장 장치를 요구한다. 하지만, 대부분의 경우들에서는, 선택되지 않은 모든 워드 라인들에 Vread가 인가되는 통상의 판독 동작을 이용하는 것이 충분히 정확할 것이다. 아직 프로그램되지 않은 워드 라인들에 대해 Vrd2 대신 Vread를 이용하는 것의 결과는, 판독 동작 동안 특정의 메모리 셀의 실제 IV 특성이 검증 동작 동안의 IV 특성과 비교하여 특정의 정도까지 시프트된다는 것이다. 결과로서, 선택된 메모리의 임계 전압은 검증 동작 동안 보다 약간 낮은 것으로 보일 것이다. 일반적으로, 하위 방향으로의 임계 전압의 시프트는 상위 방향으로의 시프트 만큼 나쁘지 않다. 위쪽으로의 임계 전압 시프트는 소위 오버 프로그래밍을 야기할 수 있는데, 이는 메모리 셀의 임계 전압이 다음 상태의 판독 레벨과 교차(cross)되게 한다. 결과로서, A 상태로 프로그램될 것으로 의도되었던 메모리 셀은 B 상태 셀로서 잘못 판독될 수 있다. 셀이 하위 방향으로의 시프트하는 경우, 특정의 상태에 대해 검증 레벨과 판독 레벨 간에는 항상 충분한 마진(margin)이 있기 때문에, 어떠한 즉각적인 고장(immediate fail)도 일어나지 않을 것이다. 이러한 마진은 대개 충분한 데이터 보유를 보증하는 데에 이용되는데, 이는 프로그램된 메모리 셀들의 임계 전압은 시간에 따라 하위 방향으로 시프트하는 경향이 있기 때문이다. 그 외에, NAND 스트링들이 부분적으로 프로그램되는 가능성은 그리 높지 않은데, 이는 일반적으로 큰 데이터 파일들이 기록되고, NAND 어레이는 순차적인 순서로 NAND 스트링의 뒤에서 데이터로 NAND 스트링을 잘 채우기 때문이다.
상기 본 발명의 상세한 설명은 예시와 설명의 목적을 위해 제공되었다. 이러한 설명은 본 발명을 속속들이 규명한 것으로서, 또는 본 발명을 개시된 정확한 형태로 한정하는 것으로서 의도되지 않는다. 상기 교시에 비추어 많은 수정들 및 변형들이 가능하다. 설명된 실시예들은 본 발명의 사상과 실제적인 응용예를 최상으로 설명함으로써, 당업자가 다양한 실시예들에서 그리고 고려되는 특정의 용도에 적합한 다양한 변형들에 대해 본 발명을 최상으로 이용할 수 있도록 선택된 것이 다. 본 발명의 범위는 첨부된 청구범위에 의해서만 규정된다.
Claims (24)
- 결합된 비휘발성 저장 요소들의 그룹중 특정의 비휘발성 저장 요소에 특정 전압을 인가하는 단계와;마지막의 관련된 소거 이후 하나 이상의 프로그래밍 프로세스들을 이미 받은 상기 그룹의 하나 이상의 비휘발성 저장 요소들에 제 1 전압을 인가하는 단계와, 여기서 상기 제 1 전압은 상기 특정 전압을 인가하는 동안 인가되며;상기 마지막의 관련된 소거 이후 프로그래밍 프로세스를 받지 않은 상기 그룹의 두개 이상의 비휘발성 저장 요소들에 제 2 전압을 인가하는 단계와, 여기서 상기 제 2 전압은 상기 특정 전압을 인가하는 동안 인가되며; 그리고상기 특정 전압의 인가에 응답하여 상기 특정의 비휘발성 저장 요소와 관련된 상태를 감지하는 단계로 이루어지는 것을 특징으로 하는 비휘발성 저장 요소를 이용하는 방법.
- 제 1 항에 있어서,상기 제 2 전압은 상기 제 1 전압 보다 낮은 것을 특징으로 하는 비휘발성 저장 요소를 이용하는 방법.
- 제 1 항에 있어서,상기 특정 전압은 검증 기준 전압이고;상기 제 1 전압은 상기 하나 이상의 프로그래밍 프로세스들을 이미 받은 상기 그룹의 하나 이상의 비휘발성 저장 요소들을 턴온시키기에 충분히 높고;상기 제 2 전압은 상기 제 1 전압 보다 낮으며; 그리고상기 상태를 감지하는 단계는 프로그래밍 동안의 검증 동작의 일부인 것을 특징으로 하는 비휘발성 저장 요소를 이용하는 방법.
- 제 1 항에 있어서,상기 특정 전압은 판독 기준 전압이고;상기 제 1 전압은 상기 하나 이상의 프로그래밍 프로세스들을 이미 받은 상기 그룹의 하나 이상의 비휘발성 저장 요소들을 턴온시키기에 충분히 높고;상기 제 2 전압은 상기 제 1 전압 보다 낮으며; 그리고상기 상태를 감지하는 단계는 판독 동작의 일부인 것을 특징으로 하는 비휘발성 저장 요소를 이용하는 방법.
- 제 1 항에 있어서,상기 상태를 감지하는 단계는 프로그래밍 동안의 검증 동작의 일부인 것을 특징으로 하는 비휘발성 저장 요소를 이용하는 방법.
- 제 5 항에 있어서,상기 결합된 비휘발성 저장 요소들의 그룹은 공통의 NAND 스트링의 일부인 NAND 플래시 메모리 디바이스들인 것을 특징으로 하는 비휘발성 저장 요소를 이용하는 방법.
- 제 5 항에 있어서,상기 특정의 비휘발성 저장 요소의 이웃에 있는 비휘발성 저장 요소에 제 3 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 저장 요소를 이용하는 방법.
- 제 5 항에 있어서,상기 검증 동작 이전에 상기 특정의 비휘발성 저장 요소를 프로그램하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 저장 요소를 이용하는 방법.
- 제 5 항에 있어서,상기 하나 이상의 프로그래밍 프로세스들을 이미 받은 상기 그룹의 하나 이상의 비휘발성 저장 요소들은 상기 특정의 비휘발성 저장 요소의 소스측 상에 있으며; 그리고상기 프로그래밍 프로세스를 받지 않은 상기 그룹의 상기 비휘발성 저장 요소들은 상기 특정의 비휘발성 저장 요소의 드레인측 상에 있는 것을 특징으로 하는 비휘발성 저장 요소를 이용하는 방법.
- 제 1 항에 있어서,상기 결합된 비휘발성 저장 요소들의 그룹은 공통 NAND 스트링의 일부인 다수 상태 NAND 플래시 메모리 디바이스들인 것을 특징으로 하는 비휘발성 저장 요소를 이용하는 방법.
- 제 1 항에 있어서,상기 방법은 상기 특정의 비휘발성 저장 요소를 프로그래밍하는 단계를 포함하고;상기 상태를 감지하는 단계는, 상기 특정의 비휘발성 저장 요소를 프로그래밍한 후에, 하지만 상기 결합된 비휘발성 저장 요소들의 그룹 모두에 대한 프로그래밍을 완료하기 전에 수행되는 판독 동작의 일부이며; 그리고상기 제 2 전압은 상기 제 1 전압 보다 낮은 것을 특징으로 하는 비휘발성 저장 요소를 이용하는 방법.
- 제 11 항에 있어서,상기 하나 이상의 프로그래밍 프로세스들을 이미 받은 상기 그룹의 하나 이상의 비휘발성 저장 요소들의 제 1 서브셋은 상기 특정의 비휘발성 저장 요소의 소스측 상에 있고;상기 하나 이상의 프로그래밍 프로세스들을 이미 받은 상기 그룹의 하나 이상의 비휘발성 저장 요소들의 제 2 서브셋은 상기 특정의 비휘발성 저장 요소의 드 레인측 상에 있으며; 그리고상기 프로그래밍 프로세스를 받지 않은 상기 그룹의 비휘발성 저장 요소들은 상기 특정의 비휘발성 저장 요소의 상기 드레인측 상에 있는 것을 특징으로 하는 비휘발성 저장 요소를 이용하는 방법.
- 제 1 항에 있어서,상기 마지막의 관련된 소거 이후 프로그래밍 프로세스를 받지 않은 상기 그룹의 상기 두개 이상의 비휘발성 저장 요소들을 프로그래밍하는 단계와; 그리고상기 프로그래밍 이후 상기 특정의 비휘발성 저장 요소에 대해 판독 프로세스를 수행하는 단계를 더 포함하고;여기서, 상기 상태를 감지하는 단계는 상기 특정의 비휘발성 저장 요소를 프로그램하는 동안 검증 프로세스의 일부로서 수행되고, 상기 판독 프로세스는 상기 그룹의 상기 하나 이상의 비휘발성 저장 요소들 및 상기 그룹의 상기 두개 이상의 비휘발성 저장 요소들에 공통 제어 게이트 전압을 인가함으로써 수행되는 것을 특징으로 하는 비휘발성 저장 요소를 이용하는 방법.
- 비휘발성 저장 시스템으로서,결합된 비휘발성 저장 요소들의 그룹과; 그리고상기 결합된 비휘발성 저장 요소들의 그룹과 통신하는 관리 회로를 포함하며,여기서, 상기 관리 회로는 상기 그룹의 특정의 비휘발성 저장 요소에 특정 전압을 인가하고, 상기 특정의 비휘발성 저장 요소에 상기 특정 전압을 인가하는 동안, 상기 관리 회로는 상기 그룹의 마지막 소거 이후 하나 이상의 프로그래밍 프로세스들을 이미 받은 상기 그룹의 하나 이상의 비휘발성 저장 요소들에 제 1 전압을 인가하고, 상기 그룹을 소거한 이후 프로그래밍 프로세스를 받지 않은 상기 그룹의 두개 이상의 비휘발성 저장 요소들에 제 2 전압을 인가하며, 그리고 상기 관리 회로는 상기 특정의 비휘발성 저장 요소 및 상기 특정 전압과 관련된 상태를 감지하는 것을 특징으로 하는 비휘발성 저장 시스템.
- 제 14 항에 있어서,상기 제 2 전압은 상기 제 1 전압 보다 낮은 것을 특징으로 하는 비휘발성 저장 시스템.
- 제 14 항에 있어서,상기 결합된 비휘발성 저장 요소들의 그룹은 공통 NAND 스트링의 일부인 NAND 플래시 메모리 디바이스들인 것을 특징으로 하는 비휘발성 저장 시스템.
- 제 16 항에 있어서,상기 제 1 전압은 상기 하나 이상의 프로그래밍 프로세스들을 이미 받은 상기 그룹의 상기 하나 이상의 비휘발성 저장 요소들을 턴온시키기에 충분히 높고;상기 제 2 전압은 상기 프로그래밍 프로세스를 받지 않은 상기 그룹의 상기 하나 이상의 비휘발성 저장 요소들을 턴온시키기에 충분히 높고;상기 제 2 전압은 상기 제 1 전압 보다 낮으며; 그리고상기 상태를 감지하는 것은 판독 동작의 일부인 것을 특징으로 하는 비휘발성 저장 시스템.
- 제 16 항에 있어서,상기 제 1 전압은 상기 하나 이상의 프로그래밍 프로세스들을 이미 받은 상기 그룹의 하나 이상의 비휘발성 저장 요소들을 턴온시키기에 충분히 높고;상기 제 2 전압은 상기 프로그래밍 프로세스를 받지 않은 상기 그룹의 상기 하나 이상의 비휘발성 저장 요소들을 턴온시키기에 충분히 높고;상기 제 2 전압은 상기 제 1 전압 보다 낮으며; 그리고상기 상태를 감지하는 단계는 프로그래밍 동안 상기 관리 회로에 의해 수행되는 검증 동작의 일부인 것을 특징으로 하는 비휘발성 저장 시스템.
- 제 18 항에 있어서,상기 관리 회로는 상기 특정의 비휘발성 저장 요소의 이웃에 있는 비휘발성 저장 요소에 제 3 전압을 인가하는 것을 특징으로 하는 비휘발성 저장 시스템.
- 제 18 항에 있어서,상기 하나 이상의 프로그래밍 프로세스들을 이미 받은 상기 그룹의 상기 하나 이상의 비휘발성 저장 요소들은 상기 특정의 비휘발성 저장 요소의 소스측 상에 있으며; 그리고상기 프로그래밍 프로세스를 받지 않은 상기 그룹의 상기 비휘발성 저장 요소들은 상기 특정의 비휘발성 저장 요소의 드레인측 상에 있는 것을 특징으로 하는 비휘발성 저장 시스템.
- 제 14 항에 있어서,상기 상태를 감지하는 것은, 상기 특정의 비휘발성 저장 요소의 상기 프로그래밍 이후, 하지만 상기 결합된 비휘발성 저장 요소들의 그룹의 모두에 대한 프로그래밍을 완료하기 전에 상기 관리 회로에 의해 수행되는 판독 동작의 일부이며; 그리고상기 제 2 전압은 상기 제 1 전압 보다 낮은 것을 특징으로 하는 비휘발성 저장 시스템.
- 제 21 항에 있어서,상기 하나 이상의 프로그래밍 프로세스들을 이미 받은 상기 그룹의 상기 하나 이상의 비휘발성 저장 요소들의 제 1 서브셋은 상기 특정의 비휘발성 저장 요소의 소스측 상에 있고;상기 하나 이상의 프로그래밍 프로세스들을 이미 받은 상기 그룹의 상기 하 나 이상의 비휘발성 저장 요소들의 제 2 서브셋은 상기 특정의 비휘발성 저장 요소의 드레인측 상에 있으며; 그리고상기 프로그래밍 프로세스를 받지 않은 상기 그룹의 상기 비휘발성 저장 요소들은 상기 특정의 비휘발성 저장 요소의 상기 드레인측 상에 있는 것을 특징으로 하는 비휘발성 저장 시스템.
- 제 14 항에 있어서,상기 관리 회로는 제어기, 상태 머신, 커맨드 회로들, 제어 회로들 및 디코더들중 어느 하나 또는 결합을 포함하는 것을 특징으로 하는 비휘발성 저장 시스템.
- 제 14 항에 있어서,상기 관리 회로는 마지막의 관련 소거 이후 상기 프로그래밍 프로세스를 받지 않은 상기 그룹의 상기 두개 이상의 비휘발성 저장 요소들을 프로그램하고;상기 관리 회로는 상기 프로그램을 행한 이후 상기 특정의 비휘발성 저장 요소에 대해 판독 프로세스를 수행하며;여기서, 상기 상태를 감지하는 것은 상기 특정의 비휘발성 저장 요소를 프로그램하는 동안 검증 프로세스의 일부로서 수행되고, 상기 판독 프로세스는 상기 그룹의 상기 하나 이상의 비휘발성 저장 요소들 및 상기 그룹의 상기 두개 이상의 비휘발성 저장 요소들에 공통 제어 게이트 전압을 인가함으로써 상기 관리 회로에 의 해 수행되는 것을 특징으로 하는 비휘발성 저장 시스템.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/421,682 US7457163B2 (en) | 2006-06-01 | 2006-06-01 | System for verifying non-volatile storage using different voltages |
| US11/421,682 | 2006-06-01 | ||
| US11/421,667 US7440331B2 (en) | 2006-06-01 | 2006-06-01 | Verify operation for non-volatile storage using different voltages |
| US11/421,667 | 2006-06-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090007297A true KR20090007297A (ko) | 2009-01-16 |
| KR101012132B1 KR101012132B1 (ko) | 2011-02-07 |
Family
ID=38802196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020087023381A KR101012132B1 (ko) | 2006-06-01 | 2007-05-23 | 다른 전압들을 이용한 비휘발성 저장 장치에 대한 검증 동작 |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP2022060B1 (ko) |
| JP (1) | JP4995273B2 (ko) |
| KR (1) | KR101012132B1 (ko) |
| AT (1) | ATE544157T1 (ko) |
| TW (1) | TWI333210B (ko) |
| WO (1) | WO2007143398A2 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140109876A (ko) * | 2011-11-09 | 2014-09-16 | 샌디스크 테크놀로지스, 인코포레이티드 | 결함이 있는 워드 라인 검출 |
| KR20210105794A (ko) * | 2020-02-19 | 2021-08-27 | 샌디스크 테크놀로지스 엘엘씨 | 프로그램 검증 스킵을 갖는 비휘발성 메모리 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101779247B (zh) * | 2007-04-25 | 2013-01-30 | 桑迪士克科技股份有限公司 | 在非易失性存储器中的读取操作期间减小功耗 |
| JP4510060B2 (ja) | 2007-09-14 | 2010-07-21 | 株式会社東芝 | 不揮発性半導体記憶装置の読み出し／書き込み制御方法 |
| JP2009193631A (ja) * | 2008-02-14 | 2009-08-27 | Toshiba Corp | 不揮発性半導体記憶装置 |
| CN102612714B (zh) | 2009-11-13 | 2016-06-29 | 株式会社半导体能源研究所 | 半导体器件及其驱动方法 |
| JP5595901B2 (ja) * | 2010-12-28 | 2014-09-24 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2013069388A (ja) | 2011-09-26 | 2013-04-18 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US8861269B2 (en) | 2013-03-05 | 2014-10-14 | Sandisk Technologies Inc. | Internal data load for non-volatile storage |
| KR102182804B1 (ko) | 2014-07-29 | 2020-11-25 | 삼성전자주식회사 | 메모리 장치의 독출 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3829088B2 (ja) * | 2001-03-29 | 2006-10-04 | 株式会社東芝 | 半導体記憶装置 |
| JP3938309B2 (ja) * | 2002-01-22 | 2007-06-27 | 富士通株式会社 | リードディスターブを緩和したフラッシュメモリ |
| JP3863485B2 (ja) * | 2002-11-29 | 2006-12-27 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP3884448B2 (ja) * | 2004-05-17 | 2007-02-21 | 株式会社東芝 | 半導体記憶装置 |
-
2007
- 2007-05-17 TW TW096117615A patent/TWI333210B/zh not_active IP Right Cessation
- 2007-05-23 KR KR1020087023381A patent/KR101012132B1/ko active IP Right Grant
- 2007-05-23 WO PCT/US2007/069589 patent/WO2007143398A2/en active Application Filing
- 2007-05-23 JP JP2009513384A patent/JP4995273B2/ja active Active
- 2007-05-23 EP EP07797703A patent/EP2022060B1/en active Active
- 2007-05-23 AT AT07797703T patent/ATE544157T1/de active
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140109876A (ko) * | 2011-11-09 | 2014-09-16 | 샌디스크 테크놀로지스, 인코포레이티드 | 결함이 있는 워드 라인 검출 |
| KR20210105794A (ko) * | 2020-02-19 | 2021-08-27 | 샌디스크 테크놀로지스 엘엘씨 | 프로그램 검증 스킵을 갖는 비휘발성 메모리 |
Also Published As
| Publication number | Publication date |
|---|---|
| ATE544157T1 (de) | 2012-02-15 |
| WO2007143398A2 (en) | 2007-12-13 |
| JP2009539203A (ja) | 2009-11-12 |
| TW200805371A (en) | 2008-01-16 |
| EP2022060A2 (en) | 2009-02-11 |
| TWI333210B (en) | 2010-11-11 |
| EP2022060B1 (en) | 2012-02-01 |
| WO2007143398A3 (en) | 2008-03-13 |
| KR101012132B1 (ko) | 2011-02-07 |
| JP4995273B2 (ja) | 2012-08-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
Payment date: 20160104 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20170102 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20180103 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20190103 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
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