JP2021044032A - 半導体記憶装置 - Google Patents

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Abstract

【課題】データの高速な書き込みを可能とする半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、複数のＮＡＮＤストリングＮＳを含み、複数のＮＡＮＤストリングの各々は、直列接続された複数のメモリセルトランジスタＭＴを含む、メモリセルアレイ２０と、複数のメモリストリングＮＳに共通接続され、複数のメモリセルトランジスタＭＴにそれぞれ接続された複数のワード線と、選択されたワード線に対してのデータを書き込むためのプログラム動作の終了後に、複数のワード線ＷＬの各々に、接地電圧ＶＳＳよりも高い所定の電圧Ｖｓを供給するロウデコーダ２６と、を有する。【選択図】図８

Description

本発明の実施形態は、半導体記憶装置に関する。
半導体記憶装置の一種として、ＮＡＮＤ型フラッシュメモリが知られている。半導体記憶装置には、データの高速な書き込みが要求されている。
特開２０１９−５７３４２号公報
そこで、実施形態は、データの高速な書き込みを可能とする半導体記憶装置を提供することを目的とする。
実施形態によれば、複数のメモリストリングを含み、前記複数のメモリストリングの各々は、直列接続された複数のメモリセルトランジスタを含む、メモリセルアレイと、前記複数のメモリストリングに共通接続され、前記複数のメモリセルトランジスタにそれぞれ接続された複数のワード線と、選択されたワード線に対してのデータを書き込むためのプログラム動作の終了後に、前記複数のワード線の各々に、接地電圧よりも高い所定の電圧を供給するロウデコーダと、を有する半導体記憶装置が提供される。
第１実施形態に係るメモリシステムのブロック図である。 第１実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。 第１実施形態に係る、メモリセルアレイに含まれる１つのブロックの回路図である。 第１実施形態に係るブロックの一部領域の断面図である。 第１実施形態に係る、メモリセルトランジスタの閾値電圧の分布の一例を示す模式図である。 第１実施形態に係る、センスアンプユニット及びデータレジスタのブロック図である。 第１実施形態に係る、ワード線クリープアップを説明する図である。 第１実施形態に係る、ある一つの選択ワード線に対するプログラム動作が行われるときの、各信号の変化を示す波形図である。 第１実施形態の変形例に係る、複数のワード線の一部の制御ゲートの電圧を、他のワード線の制御ゲートの電圧と異ならせた場合の、各信号の変化を示す波形図である。 第２実施形態の変形例に係る、ある一つの選択ワード線に対するプログラム動作が行われるときの、各信号の変化を示す波形図である。
以下、図面を参照して実施形態を説明する。
（第１実施形態）
（構成）
［１］メモリシステムの構成
図１は、第１実施形態に係るメモリシステム１のブロック図である。メモリシステム１は、ＮＡＮＤ型フラッシュメモリ（半導体記憶装置）２、及びメモリコントローラ３を備える。
メモリシステム１は、ホスト装置４が搭載されたマザーボード上に、メモリシステム１を構成する複数のチップを実装して構成してもよいし、メモリシステム１を１つのモジュールで実現するシステムＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）又はＳｏＣ（Ｓｙｓｔｅｍ−ｏｎ−ａ−Ｃｈｉｐ） として構成してもよい。メモリシステム１の例としては、ＳＤカードのようなメモリカード、ＳＳＤ（Ｓｏｌｉｄ−Ｓｔａｔｅ−Ｄｒｉｖｅ）、及びｅＭＭＣ（ｅｍｂｅｄｄｅｄ−Ｍｕｌｔｉ−Ｍｅｄｉａ−Ｃａｒｄ）などが挙げられる。
ＮＡＮＤ型フラッシュメモリ２は、複数のメモリセルを備え、データを不揮発に記憶する。ＮＡＮＤ型フラッシュメモリ２の具体的な構成については後述する。
メモリコントローラ３は、例えばホスト装置４からの命令に応答して、ＮＡＮＤ型フラッシュメモリ２に対して書き込み（プログラムともいう）、読み出し、及び消去などを命令する。また、メモリコントローラ３は、ＮＡＮＤ型フラッシュメモリ２のメモリ空間を管理する。メモリコントローラ３は、ホストインターフェース回路（ホストＩ／Ｆ）１０、プロセッサ１１、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１２、バッファメモリ１３、ＮＡＮＤインターフェース回路（ＮＡＮＤＩ／Ｆ）１４ 、及びＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｎｇ）回路１５などを備える。
ホストインターフェース回路１０は、ホストバスを介してホスト装置４に接続され、ホスト装置４との間でインターフェース処理を行う。また、ホストインターフェース回路１０は、ホスト装置４との間で、命令、アドレス、及びデータの送受信を行う。
プロセッサ１１は、例えばＣＰＵ（中央処理装置）から構成される。プロセッサ１１は、メモリコントローラ３全体の動作を制御する。例えば、プロセッサ１１は、ホスト装置４から書き込み命令を受けた場合に、ＮＡＮＤインターフェース回路１４を介して、その書き込み命令に応じた書き込み命令をＮＡＮＤ型フラッシュメモリ２に発行する。読み出し及び消去の場合も同様である。また、プロセッサ１１は、ウェアレベリングなど、ＮＡＮＤ型フラッシュメモリ２を管理するための様々な処理を実行する。
ＲＡＭ１２は、プロセッサ１１の作業領域として使用され、ＮＡＮＤ型フラッシュメモリ２からロードされたファームウェアデータ、及びプロセッサ１１が作成した各種テーブルなどを格納する。ＲＡＭ１２は、例えばＤＲＡＭまたはＳＲＡＭから構成される。
バッファメモリ１３は、ホスト装置４から送信されたデータを一時的に保持するとともに、ＮＡＮＤ型フラッシュメモリ２から送信されたデータを一時的に保持する。
ＮＡＮＤインターフェース回路１４は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ２に接続され、ＮＡＮＤ型フラッシュメモリ２との間でインターフェース処理を行う。また、ＮＡＮＤインターフェース回路１４は、ＮＡＮＤ型フラッシュメモリ２との間で命令、アドレス、及びデータの送受信を行う。
ＥＣＣ回路１５は、データの書き込み時には、書き込みデータに対してエラー訂正符号を生成し、このエラー訂正符号を書き込みデータに付加してＮＡＮＤインターフェース回路１４に送る。また、ＥＣＣ回路１５は、データの読み出し時には、読み出しデータに対して、読み出しデータに含まれるエラー訂正符号を用いてエラー検出及び／又はエラー訂正を行う。なお、ＥＣＣ回路１５は、ＮＡＮＤインターフェース回路１４内に設けるようにしてもよい。
［２］ＮＡＮＤ型フラッシュメモリの構成
図２は、図１に示したＮＡＮＤ型フラッシュメモリ２のブロック図である。ＮＡＮＤ型フラッシュメモリ２は、メモリセルアレイ２０、入出力回路２１、ロジック制御回路２２、レジスタ２３、制御回路２４、電圧生成回路２５、ロウデコーダ２６、カラムデコーダ２７、センスアンプユニット２８、及びデータレジスタ（データキャッシュ）２９を備える。
メモリセルアレイ２０は、ｊ個のブロックＢＬＫ０〜ＢＬＫ（ｊ−１）を備える。ｊは、１以上の整数である。複数のブロックＢＬＫの各々は、複数のメモリセルトランジスタを備える。メモリセルトランジスタは、電気的に書き換え可能なメモリセルを構成する。メモリセルアレイ２０には、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線ＢＬ、複数のワード線ＷＬ、及びソース線ＳＬなどが配設される。ブロックＢＬＫの具体的な構成については後述する。
入出力回路２１及びロジック制御回路２２は、ＮＡＮＤバスを介して、メモリコントローラ３に接続される。入出力回路２１は、メモリコントローラ３との間でＮＡＮＤバスを介して、信号ＤＱ（例えばＤＱ０〜ＤＱ７）を送受信する。
ロジック制御回路２２は、メモリコントローラ３からＮＡＮＤバスを介して、外部制御信号（例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、及びライトプロテクト信号ＷＰｎ） を受信する。信号名に付記されたｎは、アクティブ・ローを示す。また、ロジック制御回路２２は、ＮＡＮＤバスを介して、メモリコントローラ３にレディー／ビジー信号Ｒ／Ｂｎを送信する。
信号ＣＥｎは、ＮＡＮＤ型フラッシュメモリ２の選択を可能にする。信号ＣＬＥは、信号ＤＱとして送信されるコマンドをコマンドレジスタにラッチすることを可能にする。信号ＡＬＥは、信号ＤＱとして送信されるアドレスをアドレスレジスタにラッチすることを可能にする。信号ＷＥｎは、書き込みを可能にする。信号ＲＥｎは、読み出しを可能にする。信号ＷＰｎは、書き込み及び消去を禁止する。信号Ｒ／Ｂｎは、ＮＡＮＤ型フラッシュメモリ２がレディー状態（外部からの命令を受け付けることが可能である状態）であるか、ビジー状態（外部からの命令を受け付けることができない状態）であるかを示す。メモリコントローラ３は、信号Ｒ／Ｂｎを受けることで、ＮＡＮＤ型フラッシュメモリ２の状態を知ることができる。
レジスタ２３は、コマンドレジスタ、アドレスレジスタ、及びステータスレジスタなどを備える。コマンドレジスタは、コマンドを一時的に保持する。アドレスレジスタは、アドレスを一時的に保持する。ステータスレジスタは、ＮＡＮＤ型フラッシュメモリ２の動作に必要なデータを一時的に保持する。レジスタ２３は、例えばＳＲＡＭから構成される。
制御回路２４は、レジスタ２３からコマンドを受け、このコマンドに基づくシーケンスに従ってＮＡＮＤ型フラッシュメモリ２を統括的に制御する。
電圧生成回路２５は、ＮＡＮＤ型フラッシュメモリ２の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路２５は、生成した複数の電圧を、メモリセルアレイ２０、ロウデコーダ２６、及びセンスアンプユニット２８などに供給する。例えば、電圧生成回路２５はロウデコーダ２６にＣＧ線２５Ａを介して電圧を供給する。
ロウデコーダ２６は、レジスタ２３からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ２６は、デコードされたロウアドレスに基づいて、ワード線の選択動作を行う。そして、ロウデコーダ２６は、選択されたブロックに、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。特に、ロウデコーダ２６は、後述するように、各ワード線ＷＬ及び後述する選択トランジスタＳＴに与える電圧を調整することができる。
カラムデコーダ２７は、レジスタ２３からカラムアドレスを受け、このカラムアドレスをデコードする。カラムデコーダ２７は、デコードされたカラムアドレスに基づいて、各ビット線ＢＬに所定の電圧を供給する。
センスアンプユニット２８は、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。また、センスアンプユニット２８は、データの書き込み時には、書き込みデータをビット線ＢＬに供給する。
データレジスタ２９は、データの読み出し時には、センスアンプユニット２８から転送されたデータを一時的に保持し、これをシリアルに入出力回路２１へ転送する。また、データレジスタ２９は、データの書き込み時には、入出力回路２１からシリアルに転送されたデータを一時的に保持し、これをセンスアンプユニット２８へ転送する。データレジスタ２９は、ＳＲＡＭなどで構成される。
［３］ブロックＢＬＫの構成
図３は、メモリセルアレイ２０に含まれる１つのブロックＢＬＫの回路図である。複数のブロックＢＬＫの各々は、複数のストリングユニットＳＵを備える。図３には、４つのストリングユニットＳＵ０〜ＳＵ３を例示している。
複数のストリングユニットＳＵの各々は、複数のＮＡＮＤストリング（メモリストリング）ＮＳを備える。
複数のＮＡＮＤストリングＮＳの各々は、複数のメモリセルトランジスタＭＴ、及び２個の選択トランジスタＳＴ１、ＳＴ２を備える。複数のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続される。本明細書では、メモリセルトランジスタＭＴをメモリセル又はセルと呼ぶ場合もある。図３は、ＮＡＮＤストリングＮＳが８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７） を備える構成例を示しているが、ＮＡＮＤストリングＮＳが備えるメモリセルトランジスタＭＴの数は、例えば、３２個、６４個あるいは９６個でもよい。メモリセルトランジスタＭＴは、制御ゲート電極（以下、単に制御ゲートという）と電荷蓄積層とを備え、データを不揮発に記憶する。メモリセルトランジスタＭＴは、複数レベル（ここでは、８レベル）のデータを記憶することが可能である。以上のように、メモリセルアレイ２０は、複数のＮＡＮＤストリングＮＳを含み、複数のＮＡＮＤストリングの各々は、直列接続された複数のメモリセルトランジスタＭＴを含む。
ストリングユニットＳＵ０に含まれる複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通接続され、同様に、ストリングユニットＳＵ１〜ＳＵ３にはそれぞれ、選択ゲート線ＳＧＤ１〜ＳＧＤ３が接続される。ストリングユニットＳＵ０に含まれる複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳ０に共通接続され、同様に、ストリングユニットＳＵ１〜ＳＵ３の複数の選択トランジスタＳＴ２のゲートにはそれぞれ、選択ゲート線ＳＧＳ１〜ＳＧＳ３が共通接続される。各ブロックＢＬＫ内にある複数の選択トランジスタＳＴ２のゲートは、共通の選択ゲート線ＳＧＳに接続されていてもよい。また、各ブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ７のワード線ＷＬ０〜ＷＬ７にロウデコーダ２６を介してＣＧ線２５Ａが接続される。複数のワード線ＷＬは、複数のメモリストリングＮＳに共通接続され、複数のメモリセルトランジスタＭＴの複数の制御ゲートにそれぞれ接続されている。
複数のビット線ＢＬは、複数のＮＡＮＤストリングＮＳにそれぞれ接続されている。各ブロックＢＬＫ内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一列にある複数のＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬ（ｍ−１）のいずれかに共通接続される。ｍは１以上の整数である。
さらに、各ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのＮＡＮＤストリングＮＳを共通接続する。各ブロックＢＬＫに含まれる複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続される。ソース線ＳＬは、例えば複数のブロック間で複数のＮＡＮＤストリングＮＳを共通接続する。
各ブロックＢＬＫ内にある複数のメモリセルトランジスタＭＴのデータは、例えば一括して消去される。データの読み出し及び書き込みは、１つのストリングユニットＳＵに配設された１本のワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。このような、１つのストリングユニットＳＵ内でワード線ＷＬを共有するメモリセルトランジスタＭＴの組を、セルユニットＣＵと呼ぶ。セルユニットＣＵに対する書き込み動作及び読み出し動作は、ページを単位として実行される。例えば、各セルが、３ビット（８値）のデータを保持可能なＴＬＣ（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）である場合、１つのセルユニットＣＵが、３ページ分のデータを保持することができる。各メモリセルトランジスタＭＴが保持することができる３ビットは、それぞれこの３ページに対応する。
［４］ブロックＢＬＫの積層構造
図４は、ブロックＢＬＫの一部領域の断面図である。Ｘ方向は、選択ゲート線が延びる方向であり、Ｘ方向と水平面内で交差するＹ方向は、ビット線が延びる方向であり、Ｚ方向は、積層方向である。
ｐ型ウェル領域（ｐ−ｗｅｌｌ）３０上に、複数のＮＡＮＤストリングＮＳが設けられる。すなわち、ウェル領域３０上には、選択ゲート線ＳＧＳとして機能する配線層３１、ワード線ＷＬ０〜ＷＬ７として機能する８層の配線層３２、及び選択ゲート線ＳＧＤとして機能する配線層３３が、順次積層される。積層された配線層間には、図示しない絶縁層が設けられる。
メモリホール３４は、配線層３１、３２、３３を貫通してウェル領域３０に達する。メモリホール３４内には、ピラー状の半導体層（半導体ピラー）３５が設けられる。半導体層３５の側面には、ゲート絶縁膜３６、電荷蓄積層（絶縁膜）３７、及びブロック絶縁膜３８が順に設けられる。これらによってメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１、ＳＴ２が構成される。半導体層３５は、ＮＡＮＤストリングＮＳの電流経路として機能し、各トランジスタのチャネルが形成される領域となる。半導体層３５の上端は、コンタクトプラグ３９を介して、ビット線ＢＬとして機能する金属配線層４０に接続される。よって、各ＮＡＮＤストリングＮＳは、選択トランジスタＳＴ１とＳＴ２の間に設けられたチャネル領域ＣＨを有する。チャネル領域ＣＨは、各メモリストリングＮＳの電流経路として機能する、各メモリストリングＮＳに含まれる２以上のメモリセルトランジスタＭＴのチャネル領域である。そして、各チャネル領域ＣＨは、選択トランジスタＳＴ１を介して複数のビット線ＢＬの１つと接続され、選択トランジスタＳＴ２を介して基板としてのウェル領域３０と接続されている。各チャネル領域ＣＨは、基板の上方に設けられ、ピラー形状を有する。
ウェル領域３０の表面領域内には、高濃度のｎ型不純物が導入されたｎ＋型拡散層４１が設けられる。拡散層４１上にはコンタクトプラグ４２が設けられ、コンタクトプラグ４２は、ソース線ＳＬとして機能する金属配線層４３に接続される。さらに、ウェル領域３０の表面領域内には、高濃度のｐ型不純物が導入されたｐ＋型拡散層４４が設けられる。拡散層４４上にはコンタクトプラグ４５が設けられ、コンタクトプラグ４５は、ウェル配線ＣＰＷＥＬＬとして機能する金属配線層４６に接続される。ウェル配線ＣＰＷＥＬＬは、ウェル領域３０を介して半導体層３５に電圧を印加するための配線である。
以上の構成が、図４の紙面の奥行き方向（Ｘ方向）に複数配列されており、奥行き方向に並ぶ複数のＮＡＮＤストリングＮＳの集合によってストリングユニットＳＵが構成される。
［５］メモリセルトランジスタの閾値分布
次に、メモリセルトランジスタＭＴの取り得る閾値電圧の分布について説明する。図５は、メモリセルトランジスタＭＴの閾値電圧の分布の一例を示す模式図である。メモリセルトランジスタＭＴは、２ビット以上のデータを記憶することが可能である。本実施形態では、メモリセルトランジスタＭＴが３ビットのデータを記憶する場合、いわゆるＴＬＣ（ Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）方式を例に説明する。
３ビットのデータは、上位（Ｕｐｐｅｒ）ビット、中位（Ｍｉｄｄｌｅ）ビット、及び下位（Ｌｏｗｅｒ）ビットにより規定される。メモリセルトランジスタＭＴが３ビットを記憶する場合、メモリセルトランジスタＭＴは、８つの閾値電圧のうちのいずれかを有する。８つの閾値電圧を、低い方から順に、Ｅｒ、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、及びＧレベルと呼ぶ。Ｅｒ、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ及びＧレベルの各々に属する複数のメモリセルトランジスタＭＴの閾値は、複数の分布を形成する。
Ｅｒ、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、及びＧレベルの閾値分布にはそれぞれ、例えば、１１１データ、１１０データ、１００データ、０００データ、０１０データ、０１１データ、００１データ、及び１０１データが割り当てられる。閾値分布とデータとの割り当ては、任意に設定可能である。
読み出し対象のメモリセルトランジスタＭＴに記憶されたデータの判別のために、当該メモリセルトランジスタＭＴの閾値電圧が属するレベルが判定される。レベルの判定のために、読み出し電圧ＶＡ、ＶＢ、ＶＣ、ＶＤ、ＶＥ、ＶＦ、及びＶＧが用いられる。
Ｅｒレベルは、例えば、データの消去状態に相当する。そして、Ｅｒレベルに含まれるメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＡより小さく、例えば負の値を有する。
Ａレベル〜Ｇレベルは、電荷蓄積層に電荷が注入されてメモリセルトランジスタＭＴにデータが書き込まれた状態に相当し、各分布に含まれるメモリセルトランジスタＭＴの閾値電圧は、例えば正の値を有する。Ａレベルに含まれる閾値電圧は、読み出し電圧ＶＡより大きく、かつ読み出し電圧ＶＢ以下である。Ｂレベルに含まれる閾値電圧は、読み出し電圧ＶＢより大きく、かつ読み出し電圧ＶＣ以下である。Ｃレベルに含まれる閾値電圧は、読み出し電圧ＶＣより大きく、かつ読み出し電圧ＶＤ以下である。Ｄレベルに含まれる閾値電圧は、読み出し電圧ＶＤより大きく、かつ読み出し電圧ＶＥ以下である。Ｅレベルに含まれる閾値電圧は、読み出し電圧ＶＥより大きく、かつ読み出し電圧ＶＦ以下である。Ｆレベルに含まれる閾値電圧は、読み出し電圧ＶＦより大きく、かつ読み出し電圧ＶＧ以下である。Ｇレベルに含まれる閾値電圧は、読み出し電圧ＶＧより大きく、電圧ＶＲＥＡＤ以下である。電圧ＶＲＥＡＤは、非読み出し対象のセルユニットＣＵのメモリセルトランジスタＭＴに接続されたワード線ＷＬに印加される電圧であり、いずれのレベルにあるメモリセルトランジスタＭＴの閾値電圧よりも高い。つまり、ＣＧ線２５Ａに電圧ＶＲＥＡＤが印加されたメモリセルトランジスタＭＴは、保持するデータに関わらずオン状態になる。
以上のように、各メモリセルトランジスタＭＴは、８個の閾値電圧の分布のいずれかに属する閾値電圧を有することで、８種類の状態を取ることができる。また、データの書き込み及び読み出しは、１つのセルユニットＣＵ内のページ単位で行われる。メモリセルトランジスタＭＴが３ビットデータを記憶している場合、１つのセルユニットＣＵ内の３つのページにそれぞれ、下位ビット、中位ビット、及び上位ビットが割当てられる。以下の説明では、下位ビット、中位ビット、及び上位ビットについて一括して書き込み又は読み出されるページはそれぞれ、下位（Ｌｏｗｅｒ）ページ、中位（Ｍｉｄｄｌｅ）ページ、及び上位（Ｕｐｐｅｒ）ページと呼ばれる。
［６］センスアンプユニット及びデータレジスタの構成
図６は、図２に示したセンスアンプユニット２８及びデータレジスタ２９のブロック図である。
センスアンプユニット２８は、ビット線ＢＬ０〜ＢＬ（ｍ−１）に対応したセンスアンプユニットＳＡＵ０〜ＳＡＵ（ｍ−１）を備える。各センスアンプユニットＳＡＵは、センスアンプＳＡ、及びデータラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬを備える。センスアンプＳＡ、及びデータラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬは、互いにデータを転送可能なように接続される。
データラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬは、データを一時的に保持する。書き込み動作時には、センスアンプＳＡは、データラッチ回路ＳＤＬが保持するデータに応じて、ビット線ＢＬの電圧を制御する。データラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬは、メモリセルトランジスタＭＴが２ ビット以上のデータを保持する多値動作用に使用される。すなわち、データラッチ回路ＡＤＬは、下位ページを保持するために使用される。データラッチ回路ＢＤＬは、中位ページを保持するために使用される。データラッチ回路ＣＤＬは、上位ページを保持するために使用される。センスアンプユニットＳＡＵが備えるデータラッチ回路の数は、１つのメモリセルトランジスタＭＴが保持するビット数に応じて決定される。
センスアンプＳＡは、読み出し動作時には、対応するビット線ＢＬに読み出されたデータを検知し、データが０データであるか１データであるかを判定する。また、センスアンプＳＡは、書き込み動作時には、書き込みデータに基づいてビット線ＢＬに電圧を印加する。
データレジスタ２９は、センスアンプユニットＳＡＵ０〜ＳＡＵ（ｍ−１）に対応した数のデータラッチ回路ＸＤＬを備える。データラッチ回路ＸＤＬは、入出力回路２１に接続される。データラッチ回路ＸＤＬは、入出力回路２１から送られた書き込みデータを一時的に保持し、また、センスアンプユニットＳＡＵから送られた読み出しデータを一時的に保持する。より具体的には、入出力回路２１とセンスアンプユニット２８との間のデータ転送は、１ページ分のデータラッチ回路ＸＤＬを介して行われる。入出力回路２１が受信した書き込みデータは、データラッチ回路ＸＤＬを介して、データラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬのいずれかに転送される。センスアンプＳＡによって読み出された読み出しデータは、データラッチ回路ＸＤＬを介して、入出力回路２１に転送される。
（動作）
次に、上記のように構成されたメモリシステム１の動作について説明する。メモリシステム１では、ホスト装置４からの命令に応じて、データの書き込み、データの読み出し又はデータの消去の各動作が行われる。
書き込み動作には、プログラム動作と、ベリファイ動作とが含まれる。また、書き込み動作では、プログラム動作とベリファイ動作とからなるプログラムループが複数回繰り返される。
プログラム動作では、選択ワード線ＷＬにプログラム電圧ＶＰＧＭを印加し、選択ワード線ＷＬ以外の他の複数の非選択ワード線ＷＬにはプログラム電圧ＶＰＧＭより低い所定の電圧ＶＰＡＳＳを印加して、メモリセルトランジスタＭＴの電荷蓄積層に電荷（電子）を注入することで、メモリセルトランジスタＭＴの閾値電圧を上昇させる、又は、電荷蓄積層への電子の注入を禁止することで、メモリセルトランジスタＭＴの閾値電圧を維持させる。閾値電圧を上昇させる動作を「０書き込み」と呼び、閾値電圧を維持させる動作を「１書き込み」又は「書き込み禁止」と呼ぶ。より具体的には、０書き込みと１書き込みでは、ビット線ＢＬに印加される電圧が異なる。例えば、０書き込みに対応するビット線ＢＬには、例えば接地電圧ＶＳＳが印加される。１書き込みに対応するビット線ＢＬには、例えば電源電圧ＶＤＤ（＞ＶＳＳ）が印加される。
ベリファイ動作は、プログラム動作の後、メモリセルトランジスタＭＴのデータを読み出し、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルに達したか否かを判定する動作である。メモリセルトランジスタＭＴの閾値電圧がターゲットレベルに達している場合を、「ベリファイをパスした」と呼び、ターゲットレベルに達していない場合を、「ベリファイをフェイルした」と呼ぶ。
また、読み出し動作では、選択ワード線ＷＬに読み出し電圧ＶＡ、ＶＢ等を印加し、選択ワード線ＷＬ以外の他の複数の非選択ワード線ＷＬには所定の電圧ＶＰＡＳＳを印加して、選択ワード線ＷＬの各メモリセルトランジスタＭＴの閾値電圧が判定される。
書き込み動作及び読み出し動作においてワード線ＷＬに所定の電圧が印加された後は、一旦、ワード線ＷＬ、及び選択ゲート線ＳＧＤ、ＳＧＳは、接地電圧ＶＳＳにされる。
ここで、ＷＬ（ワード線）クリープアップについて説明する。
三次元構造のメモリセルアレイ２０では、メモリセルトランジスタＭＴのチャネル領域は、基板（すなわちｐ型ウェル領域３０）に直接接続されておらず、選択トランジスタＳＴ１、ＳＴ２を介してそれぞれビット線ＢＬ及び基板に接続される。このため、選択トランジスタＳＴ１とＳＴ２がカットオフしていると、チャネル領域の電荷は、ビット線ＢＬ及び基板に簡単に移動できず、選択トランジスタＳＴ１、ＳＴ２のリーク電流としてゆっくり抜けていく。
本実施形態では、メモリセルトランジスタＭＴのチャネル領域（又はＮＡＮＤストリングＮＳのチャネル領域）とワード線ＷＬとの容量結合により、ワード線ＷＬの電圧が上昇する現象をＷＬクリープアップと呼ぶ。図７は、ワード線（ＷＬ）クリープアップを説明する図である。
例えば、データの読み出し動作中のある時刻において、例えばチャネル領域ＣＨが接地電圧ＶＳＳ（０Ｖ）、ワード線ＷＬが電圧ＶＲＥＡＤ、選択ゲート線ＳＧＤ、ＳＧＳが電圧ＶＳＧであるものとする。時刻ｔ０において、その読み出し動作が終了し、ワード線ＷＬ、及び選択ゲート線ＳＧＤ、ＳＧＳが接地電圧ＶＳＳに低下する。
このとき、ワード線ＷＬと、ＮＡＮＤストリングＮＳのチャネル領域ＣＨとの容量結合により、チャネル領域ＣＨの電位は負に低下する（時刻ｔ１）。その後、チャネル領域ＣＨの電荷がリーク電流により基板及び／又はビット線ＢＬへと徐々に抜けていき、チャネル領域ＣＨの電位が接地電圧ＶＳＳへと戻る。チャネル領域ＣＨの電位が接地電圧ＶＳＳへ戻るとき、チャネル領域ＣＨと容量結合しているワード線ＷＬがクリープアップ電圧ＶＣＲＥＥＰＵＰ（例えば４Ｖ）まで上昇する。クリープアップしたワード線ＷＬの電圧は、その後、ワード線ＷＬを駆動するトランジスタのリーク電流によって徐々に低下する。
ワード線ＷＬがクリープアップしていないときのメモリセルトランジスタＭＴの状態を１ｓｔリード状態（又は１ｓｔアクセス状態）と呼び、ワード線ＷＬがクリープアップしているときのメモリセルトランジスタＭＴの状態を２ｎｄリード状態（２ｎｄアクセス状態）と呼ぶ。
このＷＬクリープアップは、データの書き込み時においても、同様に発生する。通常、ベリファイ動作は、ワード線ＷＬがクリープアップしている２ｎｄリード状態で行われるので、２ｎｄリード状態が長く継続することが望ましい。しかし、その後の時間経過により、ワード線ＷＬは、２ｎｄリード状態から、１ｓｔリード状態に徐々になっていく。ワード線ＷＬの電位がクリープアップ電圧ＶＣＲＥＥＰＵＰから低下し、接地電圧ＶＳＳとの差が無くなってくると、そのワード線ＷＬの各メモリセルＭＴの閾値電圧が変動してしまう。すなわち、書き込み時にベリファイ動作でパスしたにも拘わらず、読み出し時にエラーとなってしまう状態が生じる。
プログラム動作が行われたメモリセルＭＴは、プログラム動作の直後（プログラム終了から例えば１００μｓ〜１０ｍｓ未満）では、２ｎｄリード状態であり、例えば１００μｓ〜１０ｍｓ後に、１ｓｔリード状態になり、例えば数分〜数１０分後も、１ｓｔリード状態である。
言い換えれば、１ｓｔリード状態のメモリセルトランジスタＭＴと、２ｎｄリード状態のメモリセルトランジスタＭＴとでは、同じメモリセルトランジスタＭＴでも閾値分布が異なってしまう。すなわち、１ｓｔリード状態のメモリセルトランジスタＭＴに対して読み出しを行った場合と、２ｎｄリード状態のメモリセルトランジスタＭＴに対して読み出しを行った場合とでは、読み出し結果が異なる場合がある。実験によれば、ワード線ＷＬが１ｓｔリード状態から２ｎｄリード状態に遷移すると、メモリセルトランジスタＭＴの閾値分布の下位のレベルは、アップシフトし、メモリセルトランジスタＭＴの閾値分布の上位のレベルは、ダウンシフトする。閾値分布のシフトは、書き込んだレベルが読み出し動作においてフェイルと判断されるビット数の増加に繋がる。
よって、プログラム動作後、メモリセルトランジスタＭＴが、１ｓｔリード状態に直ぐになるのは好ましくなく、プログラム動作直後の２ｎｄリード状態が長く継続することが望ましい。
しかし、データの書き込み動作後、各ワード線ＷＬ及び各チャネル領域ＣＨ中の電荷を完全にあるいは十分に放電させるために、選択トランジスタＳＴ１，ＳＴ２をオフに、すなわち選択ゲート線ＳＧＤ，ＳＧＳに掛かる電圧をＶＳＳにすると共に、各ワード線ＷＬの電位を接地電圧ＶＳＳに落とすことが行われる場合がある。具体的には、各ワード線ＷＬ及び各チャネル領域ＣＨ中の電荷を完全にあるいは十分に放電させるリカバリ動作をするためにクロック信号を発生させる。このリカバリ動作が実行されると、書き込み各ワード線ＷＬのメモリセルトランジスタＭＴは、１ｓｔリード状態に直ぐにしてしまう。
そこで、そのリカバリ動作後に、各メモリセルトランジスタＭＴを２ｎｄリード状態にするために、ダミーのリード動作を行う方法を採用することも考えられるが、リカバリ動作とダミーのリード動作を実行させると、データの書き込み動作時間が全体として長くなってしまい、半導体記憶装置に対するデータの高速な書き込みの要求に反してしまう。
そこで、本実施形態では、データのプログラム動作後、ワード線ＷＬを接地電位ＶＳＳに落とさず、接地電位ＶＳＳよりも高い所定の電圧に維持する。すなわち、ロウデコーダ２６は、例えば、選択されたワード線ＷＬに対してのＧレベルのデータの書き込み動作の終了直後に、複数のワード線ＷＬの各々に、接地電圧ＶＳＳよりも高い所定の電圧Ｖｓを供給する。
図８は、本実施形態における、ある一つの選択ワード線ＷＬに対するプログラム動作が行われるときの、各信号の変化を示す波形図である。本実施形態では、プログラム動作後、選択トランジスタ及び非選択トランジスタＳＴ１と，選択トラジスタＳＴ２をオフにする、すなわち選択ゲート線ＳＧＤ、ＳＧＳに係る電圧をＶＳＳにすると共に、ワード線ＷＬの電圧をリカバリ動作用の接地電圧ＶＳＳにしないで、所定の電圧（例えば５Ｖ）に保持する。所定の電圧（例えば５Ｖ）は、ロウデコーダ２６により生成されて出力される。所定の電圧は、制御回路２４において予め設定され、設定変更が可能である。
図８では、選択ストリングユニットＳＵの選択トランジスタＳＴ１の選択ゲート線ＳＧＤ＿ＳＥＬ、非選択ストリングユニットＳＵの選択トランジスタＳＴ１の選択ゲート線ＳＧＤ＿ＵＳＥＬ、選択ワード線ＷＬのＣＧ線２５Ａ、非選択ワード線ＷＬの未書き込みワード線ＷＬのＣＧ線２５Ａ（Ｄ−ｓｉｄｅ：Ｅｒ）、非選択ワード線ＷＬの書き込み済ワード線ＷＬのＣＧ線２５Ａ（Ｓ−ｓｉｄｅ：Ｄａｔａ）、及び選択トランジスタＳＴ２の選択ゲート線ＳＧＳの各電圧の変化が示されている。ここでは、ワード線ＷＬ０からＷＬ７へ順番にデータの書き込みが行われる場合が示されている。
図８において、時刻ｔ１１においてプログラム動作のために、選択ゲート線ＳＧＤ、ＳＧＳに所定の高い電圧が印加されて、選択トランジスタＳＴ１，ＳＴ２がオンされ、選択ワード線ＷＬに対する所定のプログラム動作が実行される。
上述したように、時刻ｔ１２後、選択トランジスタＳＴ１、ＳＴ２をオフにし、各ＣＧ線２５Ａの電圧を接地電圧ＶＳＳにすると、各メモリセルトランジスタＭＴは、１ｓｔリード状態にすぐに変わってしまう。
しかし、本実施形態では、時刻ｔ１２においてプログラム動作の実行が終了すると、選択トランジスタＳＴ１，ＳＴ２をオフにする、すなわち選択ゲート線ＳＧＤ、ＳＧＳに係る電圧を接地電圧ＶＳＳにすると共に、ワード線ＷＬの電圧を接地電圧ＶＳＳにしないで、所定の電圧（例えば５Ｖ）に保持する。すなわち、ロウデコーダ２６は、制御回路２４からの制御信号に基づいて、選択されたワード線ＷＬに対してのデータを書き込むためのプログラム動作の終了後に、複数のワード線ＷＬの各々に、接地電圧ＶＳＳよりも高い所定の電圧Ｖｓを供給する。図８の場合、ロウデコーダ２６は、プログラム動作の終了後に、選択トランジスタＳＴ１，ＳＴ２を時刻ｔ１１でオンした後に時刻ｔ１２でカットオフ状態とし、かつ複数のワード線ＷＬの各々に、時刻ｔ１２以降は、所定の電圧Ｖｓを供給している。
その結果、データの書き込み後、各ＣＧ線２５Ａの電圧を、二点鎖線で示すようなＶＳＳへ低下させるのではなく、実線で示すように、所定の電圧Ｖｓにすることで、ワード線ＷＬの２ｎｄリード状態を長く維持できる。その後、選択ワード線ＷＬ及び非選択ワード線ＷＬへのロウデコーダ２６からの電圧供給は、停止される。１つのワード線ＷＬへのプログラム動作が終了すると、他のワード線ＷＬへのプログラム動作あるいは読み出し動作が実行される。なお、読み出し動作の終了後にはワード線ＷＬを接地電圧にしなくてもよいし、ワード線ＷＬに所定の電圧を印加する等の終了動作を行わなくてもよい。この場合は、ワード線ＷＬには電圧が残ったままになるので、クリープアップが生じにくい。つまり、読み出し動作の終了後と、プログラム動作の終了後とでは異なった終了動作となる。読み出し動作で選択/非選択ワード線ＷＬに加わる電圧はプログラム動作で選択ワード線ＷＬに加わる電圧よりも低い。そのため、読み出し動作の後にワード線ＷＬに残留した電圧を接地電圧ＶＳＳにして放電させなくとも回路動作への影響がないからである。
なお、図８では、選択ワード線ＷＬのＣＧ線２５Ａ、非選択ワード線ＷＬの未書き込みワード線ＷＬのＣＧ線２５Ａ（Ｄ−ｓｉｄｅ：Ｅｒ）及び非選択ワード線ＷＬの書き込み済ワード線ＷＬのＣＧ線２５Ａ（Ｓ−ｓｉｄｅ：Ｄａｔａ）を、全て同じ所定の電圧Ｖｓにしているが、本実施形態の変形例として、非選択ワード線ＷＬの未書き込みワード線ＷＬのＣＧ線２５Ａ（Ｄ−ｓｉｄｅ：Ｅｒ）は、所定の電圧Ｖｓよりも低い所定の電圧Ｖｓｃにしてもよい。
図９は、複数のワード線ＷＬの一部のＣＧ線２５Ａの電圧を、他のワード線ＷＬの制御ゲートＣＧの電圧と異ならせた場合の、各信号の変化を示す波形図である。
図９では、非選択ワード線ＷＬの未書き込みワード線ＷＬのＣＧ線２５Ａ（Ｄ−ｓｉｄｅ：Ｅｒ）の電圧は、時刻ｔ２以降、所定の電圧Ｖｓよりも低い電圧Ｖｓｃ（例えば３Ｖ）に設定されている。すなわち、本変形例では、ロウデコーダ３２６から供給される所定の電圧Ｖｓは、複数のワード線ＷＬの一部において異なっている。具体的には、データのプログラム動作が行われていないワード線ＷＬに供給される所定の電圧Ｖｓｃは、データのプログラム動作が行われたワード線ＷＬに供給される所定の電圧Ｖｓよりも低い。
データのプログラム動作が終了していない側のメモリセルトランジスタＭＴは、閾値電圧が最も低いレベルＥｒであるので、チャネルの電位が上がり易い。そのため、選択ワード線ＷＬのＣＧ線２５Ａとドレイン側のＣＧ線２５Ａ間のチャネルのポテンシャル差が大きくなると、ホットキャリアインジェクションが発生する場合がある。そこで、上述したように、非選択ワード線ＷＬの未書き込みワード線ＷＬのＣＧ線２５Ａ（Ｄ−ｓｉｄｅ：Ｅｒ）の電圧は、時刻ｔ２以降、所定の電圧Ｖｓよりも低い電圧Ｖｓｃに設定して、ホットキャリアインジェクションの発生を防止している。
以上のように、上述した実施形態によれば、データの高速な書き込みを可能とする半導体記憶装置を提供することができる。
（第２実施形態）
第１の実施形態では、プログラム動作後、選択トランジスタＳＴ１，ＳＴ２を一旦オン状態にしてからオフ状態にしているが、第２の実施形態では、選択トランジスタＳＴ１，ＳＴ２は、プログラム動作後、オン状態にしないでオフ状態を継続する。
本実施形態の構成は、第１実施形態の半導体装置の構成と略同じであるので、同じ構成要素についての同じ符号を用いて説明は省略し、異なる構成及び動作についてのみ説明する。
図１０は、本実施形態における、ある一つの選択ワード線ＷＬに対するプログラム動作が行われるときの、各信号の変化を示す波形図である。本実施形態では、選択ワード線ＷＬについてのプログラム動作後、選択トランジスタ、非選択トランジスタＳＴ１及び選択トラジスタＳＴ２は、オフ状態を継続する、すなわち選択ゲート線ＳＧＤ、ＳＧＳに係る電圧は、接地電圧ＶＳＳのままにすると共に、ワード線ＷＬの電圧をリカバリ動作用の電圧（接地電圧ＶＳＳ）にしないで、所定の電圧（例えば５Ｖ）に保持する。所定の電圧Ｖｓ（例えば５Ｖ）は、ロウデコーダ２６により生成されて出力される。本実施形態の場合、ロウデコーダ２６は、プログラム動作の終了後に、選択トランジスタＳＴ１，ＳＴ２をカットオフ状態とした状態で、複数のワード線ＷＬの各々に、所定の電圧Ｖｓを供給している。
本実施形態では、選択ゲート線ＳＧＤ，ＳＧＳの電圧を接地電圧ＶＳＳの状態のままにして、プログラム動作時の電荷をチャネル領域ＣＨに残した状態にしているので、プログラム動作の行われたメモリセルトランジスタＭＴは、よりクリープアップ電圧が低下しにくい。
よって、本実施形態では、プログラム動作後、選択ゲート線ＳＧＤ，ＳＧＳをオン状態にすることがないので、メモリセルトランジスタＭＴを２ｎｄリード状態に維持しやすい。
なお、本実施形態においても、上述した第１実施形態の変形例は適用可能である。
以上のように、上述した各実施形態によれば、データの高速な書き込みを可能とする半導体記憶装置を提供することができる。
特に、プログラム動作後に２ｎｄリード状態を長く保ちつつ、データの高速な書き込みを可能とする半導体記憶装置を提供することができる。
なお、書き込み動作の途中で読み出し動作の命令実行がされ、書き込み動作が一時中断（サスペンド）される場合がある。サスペンド状態に移行するときにも、上述した各実施形態は、適用可能である。例えば、書き込み動作中にサスペンドの発生があると、制御回路２４からの命令に基づいてロウデコーダ２６は、ＣＧ線２５Ａに、所定の電圧Ｖｓ（例えば５Ｖ）を供給してから、書き込み動作を一時中断する。その後、読み出し動作の命令が実行される。
その読み出し動作の実行後、書き込み動作が再開（レジューム）されるが、各メモリセルトランジスタＭＴは、２ｎｄリード状態にされているため、書き込み動作は適切に再開される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として例示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ メモリシステム、２ ＮＡＮＤ型フラッシュメモリ、３ メモリコントローラ、４ ホスト装置、１０ ホストインターフェース回路、１１ プロセッサ、１２ ＲＡＭ、１３ バッファメモリ、１４ インターフェース回路、１５ ＥＣＣ回路、２０ メモリセルアレイ、２１ 入出力回路、２２ ロジック制御回路、２３ レジスタ、２４ 制御回路、２５ 電圧生成回路、２６ ロウデコーダ、２７ カラムデコーダ、２８ センスアンプユニット、２９ データレジスタ、３０ ウェル領域、３１、３２、３３ 配線層、３４ メモリホール、３５ 半導体層、３６ ゲート絶縁膜、３７ 電荷蓄積層、３８ ブロック絶縁膜、３９ コンタクトプラグ、４０ 金属配線層、４１ 拡散層、４２ コンタクトプラグ、４３ 金属配線層、４４ 拡散層、４５ コンタクトプラグ、４６ 金属配線層、ＡＤＬ データラッチ回路、ＢＤＬ データラッチ回路、ＢＬ ビット線、ＢＬＫ ブロック、ＣＤＬ データラッチ回路、ＣＨ チャネル領域、ＣＵ セルユニット、ＭＴ メモリセルトランジスタ、ＮＳ ストリング、ＳＡ センスアンプ、ＳＡＵ センスアンプユニット、ＳＤＬ データラッチ回路。

Claims (7)

  1. 複数のメモリストリングを含み、前記複数のメモリストリングの各々は、直列接続された複数のメモリセルトランジスタを含む、メモリセルアレイと、
    前記複数のメモリストリングに共通接続され、前記複数のメモリセルトランジスタにそれぞれ接続された複数のワード線と、
    選択されたワード線に対してのデータを書き込むためのプログラム動作の終了後に、前記複数のワード線の各々に、接地電圧よりも高い所定の電圧を供給するロウデコーダと、
    を有する半導体記憶装置。
  2. 各メモリストリングは、第１及び第２の選択トランジスタと、前記第１及び前記第２の選択トランジスタの間に設けられ、前記各メモリストリングの電流経路として機能する、前記各メモリストリングに含まれる２以上のメモリセルトランジスタのチャネル領域と、を有し、
    前記ロウデコーダは、前記プログラム動作の終了後に、前記第１及び前記第２の選択トランジスタをオンした後にカットオフ状態とし、かつ前記複数のワード線の各々に、前記所定の電圧を供給する、請求項１に記載の半導体記憶装置。
  3. 各メモリストリングは、第１及び第２の選択トランジスタと、前記第１及び前記第２の選択トランジスタの間に設けられ、前記各メモリストリングの電流経路として機能する、前記各メモリストリングに含まれる２以上のメモリセルトランジスタのチャネル領域と、を有し、
    前記ロウデコーダは、前記プログラム動作の終了後に、前記第１及び前記第２の選択トランジスタをカットオフ状態とした状態で、前記複数のワード線の各々に、前記所定の電圧を供給する、請求項１に記載の半導体記憶装置。
  4. 前記複数のメモリストリングにそれぞれ接続された複数のビット線を有し、
    前記チャネル領域は、前記第１選択トランジスタを介して前記複数のビット線の１つと接続され、前記第２選択トランジスタを介して基板と接続されている、請求項２又は３に記載の半導体記憶装置。
  5. 前記チャネル領域は、ピラー形状を有する、請求項４に記載の半導体記憶装置。
  6. 前記所定の電圧は、前記複数のワード線の一部において異なる、請求項１又は２に記載の半導体記憶装置。
  7. 前記データのプログラム動作が行われていないワード線に供給される前記所定の電圧は、前記データのプログラム動作が行われたワード線に供給される前記所定の電圧よりも低い、請求項６に記載の半導体記憶装置。
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