JP2018121243A - 放電回路及び半導体記憶装置 - Google Patents
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Abstract
【課題】回路面積を低減しつつ、放電特性を向上させる。
【解決手段】一実施形態の放電回路は、互いに異なる極性を有する第1及び第2トランジスタ、並びに第3及び第4トランジスタと、第1及び第2電源とを備える。第1電流源は、第3トランジスタの第1端と接続された第1端と第1電圧が供給される第2端とを含む。第2電流源は、第4トランジスタの第1端と接続された第1端と第1電圧が供給される第2端とを含む。第1トランジスタの第1端は、第1電圧より高い第2電圧が供給される。第2トランジスタの第1端は、第1トランジスタの第1端と切り離される。第1トランジスタのゲート及び第2端、第2トランジスタのゲート、並びに第3トランジスタの第2端は、互いに接続される。第2トランジスタの第2端、第3トランジスタのゲート、並びに第4トランジスタの第2端及びゲートは、互いに接続される。
【選択図】図6
【解決手段】一実施形態の放電回路は、互いに異なる極性を有する第1及び第2トランジスタ、並びに第3及び第4トランジスタと、第1及び第2電源とを備える。第1電流源は、第3トランジスタの第1端と接続された第1端と第1電圧が供給される第2端とを含む。第2電流源は、第4トランジスタの第1端と接続された第1端と第1電圧が供給される第2端とを含む。第1トランジスタの第1端は、第1電圧より高い第2電圧が供給される。第2トランジスタの第1端は、第1トランジスタの第1端と切り離される。第1トランジスタのゲート及び第2端、第2トランジスタのゲート、並びに第3トランジスタの第2端は、互いに接続される。第2トランジスタの第2端、第3トランジスタのゲート、並びに第4トランジスタの第2端及びゲートは、互いに接続される。
【選択図】図6
Description
本発明の実施形態は、放電回路及び半導体記憶装置に関する。
半導体記憶装置としてのNAND型フラッシュメモリと、当該NAND型フラッシュメモリに用いられる放電回路が知られている。
回路面積を低減しつつ、放電特性を向上させる。
実施形態の放電回路は、第1トランジスタと、第2トランジスタと、第3トランジスタと、第4トランジスタと、第1電流源と、第2電流源と、を備える。上記第3トランジスタ及び上記第4トランジスタは、上記第1トランジスタ及び上記第2トランジスタと異なる極性を有する。上記第1電流源は、上記第3トランジスタの第1端と電気的に接続された第1端と、第1電圧が供給される第2端とを含む。上記第2電流源は、上記第4トランジスタの第1端と電気的に接続された第1端と、上記第1電圧が供給される第2端とを含む。上記第1トランジスタの第1端は、上記第1電圧より高い第2電圧が供給される。上記第2トランジスタの第1端は、上記第1トランジスタの第1端と電気的に切り離される。上記第1トランジスタのゲート及び第2端、上記第2トランジスタのゲート、並びに上記第3トランジスタの第2端は、互いに電気的に接続される。上記第2トランジスタの第2端、上記第3トランジスタのゲート、並びに上記第4トランジスタの第2端及びゲートは、互いに電気的に接続される。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。
1.第1実施形態
第1実施形態に係る半導体記憶装置について説明する。
第1実施形態に係る半導体記憶装置について説明する。
1.1 構成について
まず、第1実施形態に係る半導体記憶装置の構成について説明する。
まず、第1実施形態に係る半導体記憶装置の構成について説明する。
1.1.1 半導体記憶装置の構成について
第1実施形態に係る半導体記憶装置の構成例について、図1を用いて説明する。
第1実施形態に係る半導体記憶装置の構成例について、図1を用いて説明する。
図1に示すように、半導体記憶装置10は、メモリセルアレイ11、入出力回路12、ロジック制御回路13、レジスタ14、シーケンサ15、電圧生成回路16、ドライバセット17、ロウデコーダ18、及びセンスアンプモジュール19を備えている。
メモリセルアレイ11は、複数のブロックBLK(BLK0、BLK1、…)を備えている。ブロックBLKは、ワード線及びビット線に関連付けられた複数の不揮発性メモリセルトランジスタ(図示せず)を含む。ブロックBLKは、例えばデータの消去単位となり、同一のブロックBLK内のデータは、一括して消去される。各ブロックBLKは、複数のストリングユニットSU(SU0、SU1、SU2、…)を備えている。各ストリングユニットSUは、NANDストリングNSの集合である。NANDストリングNSは、複数のメモリセルトランジスタを含む。なお、メモリセルアレイ11内のブロック数、1ブロックBLK内のストリングユニット数、及び1ストリングユニットSU内のNANDストリング数は、任意の数に設定出来る。
入出力回路12は、外部のコントローラ(図示せず)と信号I/O<7:0>(I/O0〜I/O7)を送受信する。信号I/O<7:0>は、例えば8ビットの信号である。信号I/O<7:0>は、半導体記憶装置10と外部のコントローラとの間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。データは、例えば、書込みデータ及び読出しデータを含む。入出力回路12は、信号I/O内のコマンド及びアドレスをレジスタ14に転送する。入出力回路12は、書き込みデータ及び読み出しデータをセンスアンプモジュール19と送受信する。
ロジック制御回路13は、外部のコントローラから信号/CE、CLE、ALE、/WE、/RE、及び/WPを受信する。また、ロジック制御回路13は、信号/RBを外部のコントローラに転送して半導体記憶装置10の状態を外部に通知する。信号/CEは、半導体記憶装置10をイネーブルにするための信号である。信号CLEは、信号CLEが“H(High)”レベルである間に半導体記憶装置10に流れる信号I/O<7:0>がコマンドであることを半導体記憶装置10に通知する。信号ALEは、信号ALEが“H”レベルである間に半導体記憶装置10に流れる信号I/O<7:0>がアドレスであることを半導体記憶装置10に通知する。信号/WEは、信号/WEが“L(Low)”レベルである間に半導体記憶装置10に流れる信号I/O<7:0>を半導体記憶装置10に取り込むことを指示する。信号/REは、半導体記憶装置10に信号I/O<7:0>を出力することを指示する。信号/WPは、データ書込み及び消去の禁止を半導体記憶装置10に指示する。信号/RBは、半導体記憶装置10がレディ状態(外部からの命令を受け付ける状態)であるか、ビジー状態(外部からの命令を受け付けない状態)であるかを示す。
レジスタ14は、コマンド及びアドレスを保持する。レジスタ14は、アドレスをロウデコーダ18及びセンスアンプモジュール19に転送すると共に、コマンドをシーケンサ15に転送する。
シーケンサ15は、コマンドを受け取り、受け取ったコマンドに基づくシーケンスに従って半導体記憶装置10の全体を制御する。
電圧生成回路16は、シーケンサ15からの指示に基づき、データの書込み、読出し、及び消去等の動作に必要な電圧を生成する。電圧生成回路16は、生成した電圧をドライバセット17に供給する。
ドライバセット17は、複数のドライバを含み、レジスタ14からのアドレスに基づいて、電圧生成回路16からの種々の電圧をロウデコーダ18及びセンスアンプモジュール19に供給する。ドライバセット17は、例えば、アドレス中のロウアドレスに基づき、ロウデコーダ18に種々の電圧を供給する。
ロウデコーダ18は、レジスタ14からアドレス中のロウアドレスを受取り、当該ロウアドレスに基づいてブロックBLKを選択する。そして、選択されたブロックBLKには、ロウデコーダ18を介してドライバセット17からの電圧が転送される。
センスアンプモジュール19は、データの読出し時には、メモリセルトランジスタからビット線に読み出された読出しデータをセンスし、センスした読出しデータを入出力回路12に転送する。センスアンプモジュール19は、データの書込み時には、ビット線を介して書込まれる書込みデータをメモリセルトランジスタに転送する。また、センスアンプモジュール19は、レジスタ14からアドレス中のカラムアドレスを受取り、当該カラムアドレスに基づくカラムのデータを出力する。
1.1.2 メモリセルアレイの構成について
次に、第1実施形態に係る半導体記憶装置のメモリセルアレイの構成について、図2を用いて説明する。
次に、第1実施形態に係る半導体記憶装置のメモリセルアレイの構成について、図2を用いて説明する。
図2に示すように、NANDストリングNSの各々は、例えば8個のメモリセルトランジスタMT(MT0〜MT7)と、選択トランジスタST1と、選択トランジスタST2とを備える。なお、メモリセルトランジスタMTの個数は8個に限られず、16個や32個、64個、128個等であってもよく、その数は限定されるものではない。メモリセルトランジスタMTは、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。各メモリセルトランジスタMTは、選択トランジスタST1及びST2の間に、直列接続される。なお、以下の説明では『接続』とは、間に別の導電可能な要素が介在する場合(すなわち、電気的に接続される場合)も含む。
或るブロックBLK内において、ストリングユニットSU0〜SU3の選択トランジスタST1のゲートは、それぞれ選択ゲート線SGD0〜SGD3に接続される。また、ブロックBLK内の全てのストリングユニットSUの選択トランジスタST2のゲートは、選択ゲート線SGSに共通接続される。同一のブロックBLK内のメモリセルトランジスタMT0〜MT7の制御ゲートは、それぞれワード線WL0〜WL7に接続される。すなわち、同じアドレスのワード線WLは、同一のブロックBLK内の全てのストリングユニットSUに共通接続されており、選択ゲート線SGSは、同一のブロックBLK内の全てのストリングユニットSUに共通接続されている。一方、選択ゲート線SGDは、同一のブロックBLK内のストリングユニットSUの1つのみに接続される。
また、メモリセルアレイ11内でマトリクス状に配置されたNANDストリングNSのうち、同一行にあるNANDストリングNSの選択トランジスタST1の他端は、m本のビット線BL(BL0〜BL(m−1)(mは自然数))のいずれかに接続される。また、ビット線BLは、複数のブロックBLKにわたって、同一列のNANDストリングNSに共通接続される。
また、選択トランジスタST2の他端は、ソース線CELSRCに接続される。ソース線CELSRCは、複数のブロックBLKにわたって、複数のNANDストリングNSに共通接続される。
前述のとおり、データの消去は、例えば、同一のブロックBLK内にあるメモリセルトランジスタMTに対して一括して行われる。これに対して、データの読出し及び書込みは、いずれかのブロックBLKのいずれかのストリングユニットSUにおける、いずれかのワード線WLに共通接続された複数のメモリセルトランジスタMTにつき、一括して行われ得る。このように一括して書込まれる単位を「ページ」と言う。
次に、メモリセルアレイ11の断面構造について図3を用いて説明する。図3は、第1実施形態に係る半導体記憶装置のメモリセルアレイの一部の断面構造の一例を示している。特に、図3は、1つのブロックBLK内の2つのストリングユニットSUに関する部分を示している。具体的には、図3は、2つのストリングユニットSUのそれぞれの2つのNANDストリングNSと、その周辺の部分と、を示している。そして、図3に示される構成が、X方向に複数配列されており、例えばX方向に並ぶ複数のNANDストリングNSの集合が1つのストリングユニットSUに相当する。
半導体記憶装置10は、半導体基板20上に設けられている。以下の説明では、半導体基板20の表面と平行な面をXY平面とし、XY平面に垂直な方向をZ方向とする。また、X方向とY方向は、互いに直交するものとする。
半導体基板20の上部には、p型ウェル領域20pが設けられる。p型ウェル領域20p上に、複数のNANDストリングNSが設けられる。すなわち、p型ウェル領域20p上には、例えば、選択ゲート線SGSとして機能する配線層21、ワード線WL0〜WL7として機能する8層の配線層22、及び選択ゲート線SGDとして機能する配線層23が、順次積層される。配線層21及び23は、複数層積層されていてもよい。積層された配線層21〜23間には、図示せぬ絶縁膜が設けられる。
配線層21は、例えば、1つのブロックBLK内の複数のNANDストリングNSの各々の選択トランジスタST2のゲートに共通接続される。配線層22は、各層毎に、1つのブロックBLK内の複数のNANDストリングNSの各々のメモリセルトランジスタMTの制御ゲートに共通接続される。配線層23は、1つのストリングユニットSU内の複数のNANDストリングNSの各々の選択トランジスタST1のゲートに共通接続される。
メモリホールMHは、配線層23、22、21を通過してp型ウェル領域20pに達するように設けられる。メモリホールMHの側面上には、ブロック絶縁膜24、電荷蓄積層(絶縁膜)25、及びトンネル酸化膜26が順に設けられる。メモリホールMH内には、半導体ピラー(導電膜)27が埋め込まれる。半導体ピラー27は、例えばノンドープのポリシリコンであり、NANDストリングNSの電流経路として機能する。半導体ピラー27の上端上には、ビット線BLとして機能する配線層28が設けられる。
以上のように、p型ウェル領域20pの上方には、選択トランジスタST2、複数のメモリセルトランジスタMT、及び選択トランジスタST1が順に積層されており、1つのメモリホールMHが、1つのNANDストリングNSに対応している。
p型ウェル領域20pの上部には、n+型不純物拡散領域29及びp+型不純物拡散領域30が設けられる。n+型不純物拡散領域29の上面上には、コンタクトプラグ31が設けられる。コンタクトプラグ31の上面上には、ソース線CELSRCとして機能する配線層32が設けられる。p+型不純物拡散領域30の上面上にはコンタクトプラグ33が設けられる。コンタクトプラグ33の上面上には、ウェル線CPWELLとして機能する配線層34が設けられる。
なお、メモリセルアレイ11の構成については、その他の構成であってもよい。メモリセルアレイ11の構成については、例えば“三次元積層不揮発性半導体メモリ”という2009年3月19日に出願された米国特許出願12/407,403号に記載されている。また、“三次元積層不揮発性半導体メモリ”という2009年3月18日に出願された米国特許出願12/406,524号、“不揮発性半導体記憶装置及びその製造方法”という2010年3月25日に出願された米国特許出願12/679,991号、“半導体メモリ及びその製造方法”という2009年3月23日に出願された米国特許出願12/532,030号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
1.1.3 ロウデコーダの構成について
次に、第1実施形態に係る半導体記憶装置のロウデコーダの構成について、図4を用いて説明する。
次に、第1実施形態に係る半導体記憶装置のロウデコーダの構成について、図4を用いて説明する。
図4に示すように、ロウデコーダ18は、複数のブロックデコーダ181(181a、181b、…)及び複数の転送スイッチ群182(182a、182b、…)を備えている。転送スイッチ群182は、トランジスタTT0〜TT12、UDT0〜UDT3、及びUSTを含む。
1つのブロックデコーダ181及び1つの転送スイッチ群182は、1つのブロックBLKに割当てられる。図4の例では、ブロックデコーダ181a及び転送スイッチ群182aは、ブロックBLK0に割当てられ、ブロックデコーダ181b及び転送スイッチ群182bは、ブロックBLK1に割当てられる。以下の説明では、書込み、読出し、及び消去の対象となるブロックBLKを選択ブロックBLKと称する。
ブロックデコーダ181は、データの書込み、読出し、及び消去時において、レジスタ14から受信したブロックアドレス信号をデコードする。ブロックデコーダ181は、デコードの結果、当該ブロックデコーダ181に対応するブロックBLKが選択ブロックBLKであると判定した場合、“H”レベルの信号BLKSEL及び“L”レベルのRDECADnを出力する。また、ブロックデコーダ181は、対応するブロックBLKが選択ブロックBLKでないと判定した場合、“L”レベルの信号BLKSEL及び“H”レベルのRDECADnを出力する。信号BLKSELは、トランジスタTT0〜TT12を、“H”レベルでオン状態とし、“L”レベルでオフ状態とする電圧である。信号RDECADnは、トランジスタUDT0〜UDT3及びUSTを、“H”レベルでオン状態とし、“L”レベルでオフ状態とする電圧である。
トランジスタTT0〜TT7はそれぞれ、選択ブロックBLKのワード線WL0〜WL7に電圧を転送するためのものである。トランジスタTT0〜TT7はそれぞれ、第1端が対応するブロックBLKのワード線WL0〜WL8に接続され、第2端が信号線CG0〜CG7に接続され、ゲートが信号線BLKSELに共通に接続される。
トランジスタTT8〜TT11及びUDT0〜UDT3はそれぞれ、選択ブロックBLKの選択ゲート線SGD0〜SGD3に電圧を転送するためのものである。トランジスタTT8〜TT11はそれぞれ、第1端が対応するブロックBLKの選択ゲート線SGD0〜SGD3に接続され、第2端が信号線SGDL0〜SGDL3に接続され、ゲートが信号線BLKSELに共通に接続される。また、トランジスタUDT0〜UDT3はそれぞれ、第1端が対応するブロックBLKの選択ゲート線SGD0〜SGD3に接続され、第2端が電圧VSSに接地され、ゲートが信号線RDECADnに共通に接続される。
トランジスタTT12及びUSTは、選択ブロックBLKの選択ゲート線SGSに電圧を転送するためのものである。トランジスタTT12は、第1端が対応するブロックBLKの選択ゲート線SGSに接続され、第2端が信号線SGSLに接続され、ゲートが信号線BLKSELに接続される。また、トランジスタUSTは、第1端が対応するブロックBLKの選択ゲート線SGSに接続され、第2端が電圧VSSに接地され、ゲートが信号線RDECADnに接続される。
したがって、例えば、選択ブロックBLKに対応する転送スイッチ群182では、トランジスタTT0〜TT12はオン状態となり、トランジスタUGT0〜UGT3及びUSTはオフ状態となる。これにより、ワード線WL0〜WL7はそれぞれ信号線CG0〜CG7に接続され、選択ゲート線SGD0〜SGD3はそれぞれ信号線SGDL0〜SGDL3に接続され、選択ゲート線SGSは信号線SGSLに接続される。
他方、非選択ブロックBLKに対応する転送スイッチ群182では、トランジスタTT0〜TT12はオフ状態となり、トランジスタUGT0〜UGT3及びUSTはオン状態となる。これにより、ワード線WLは信号線CGから分離され、選択ゲート線SGD及びSGSはそれぞれ、信号線SGDL及びSGSLから分離される。
ドライバセット17は、レジスタ14から受信したアドレスに従って、信号線CG、SGDL、及びSGSLに電圧を供給する。信号線CG、SGDL、及びSGSLは、ドライバセット17から供給された各種電圧を、転送スイッチ群182a、182b、…の各々に対して転送する。つまり、ドライバセット17から供給される電圧は、選択ブロックBLKに対応する転送スイッチ群182内のトランジスタTT0〜TT12を介して、選択ブロックBLK内のワード線WL、選択ゲート線SGD及びSGSに転送される。
1.1.4 ブロックデコーダの構成について
次に、第1実施形態に係る半導体記憶装置のブロックデコーダの構成について、図5を用いて説明する。
次に、第1実施形態に係る半導体記憶装置のブロックデコーダの構成について、図5を用いて説明する。
図5に示すように、ブロックデコーダ181は、論理回路LCと、論理積回路ANDと、インバータNV1と、レベルシフタLSと、バッドブロックラッチ183と、トランジスタSWTと、レギュレータ回路184と、放電回路185と、を備えている。
論理回路LCは、レジスタ14から入力されたブロックアドレス信号BLKADDに基づき、出力信号を出力する。論理回路LCは、ブロックアドレス信号BLKADDがヒットするブロックデコーダ181においては、全ての出力信号が“H”レベルとなり、ヒットしないブロックデコーダ181においては、いずれかの出力信号が“L”レベルとなる。
バッドブロックラッチ183は、対応するブロックBLKが正常か否かに関する情報を保持し、当該情報に基づく出力信号を出力する。例えば、バッドブロックラッチ183は、対応するブロックBLKが正常である場合、論理積回路ANDに対して、“H”レベルの出力信号を出力し、異常である場合、“L”レベルの出力信号を出力する。
論理積回路ANDは、論理回路LC及びバッドブロックラッチ183の出力信号の論理積結果を信号RDECADとしてインバータNV及びレベルシフタLSに出力する。つまり、ブロックアドレス信号BLKADDがヒットし、かつ対応するブロックBLKが正常であると判定されたブロックデコーダ181においては“H”レベルの信号RDECADが出力される。また、ブロックアドレス信号BLKADDがヒットしない、又は対応するブロックBLKが異常であると判定されたブロックデコーダ181においては“L”レベルの信号RDECADが出力される。
インバータNV1は、論理積回路ANDから出力される信号RDECADを反転させる。インバータNV1は、反転の結果、信号RDECADnを出力する。
レベルシフタLSは、昇圧電圧(例えば30V)を目標電圧として、信号RDECADの電圧値を適切な電圧値に昇圧する。レベルシフタLSは、昇圧の結果、信号BLKSELを出力する。具体的には、レベルシフタLSは、“H”レベルの信号RDECADが入力された場合、昇圧電圧まで昇圧された“H”レベルの信号BLKSELを出力し、“L”レベルが入力された場合、“L”レベルの信号BLKSELを出力する。
以上の構成により、ブロックデコーダ181は、互いに異なる論理レベルを有する信号BLKSEL及びRDECADnを転送スイッチ群182に対して出力する。
なお、論理積回路AND、バッドブロックラッチ183、及びインバータNV1は、例えば、ノードVRDを介して供給される電圧によって駆動される。ノードVRDに供給される電圧は、トランジスタSWT、レギュレータ回路184、及び放電回路185によって制御される。
レギュレータ回路184は、例えば、ノードVRDを介して論理回路AND、バッドブロックラッチ183、及びインバータNV1に電圧を供給するための回路である。レギュレータ回路184は、“H”レベルの信号VRDENが入力される場合、アクティブ状態となり、“L”レベルの信号VRDENが入力される場合、ノンアクティブ状態となる。レギュレータ回路184は、アクティブ状態において、ノードVRDに電圧V_RDを供給し、ノンアクティブ状態において、ノードVRDを電圧V_RDに保ったままハイインピーダンス状態にする。電圧V_RDは、論理積回路AND、バッドブロックラッチ183、及びインバータNV1を駆動可能な電圧であり、例えば、3.0Vである。電圧V_RDは、例えば、メモリセルトランジスタMTへのデータの書込み、読出し、及び消去といった各種動作においてブロックデコーダ181を駆動させる期間(以下の説明では、「アクティブ期間」とも言う。)に、ブロックデコーダ181に供給される。
トランジスタSWTは、第1端に電圧VRSTが供給され、第2端がノードVRDに接続され、ゲートが信号線SWに接続される。トランジスタSWTは、信号線SWに“H”レベルが入力されることによってオン状態となり、ノードVRDに電圧VRSTを供給する。また、トランジスタSWTは、“L”レベルが入力されることによってオフ状態となり、ノードVRDを電圧VRSTから切り離す。電圧VRSTは、図示しない他の回路に接続された電源電圧であり、例えば、2.5Vである。また、電圧VRSTは、電圧V_RDより低く、バッドブロックラッチ183に保持された情報を失わない程度に論理積回路AND、バッドブロックラッチ183、及びインバータNV1を駆動可能な電圧である。電圧VRSTは、例えば、メモリセルトランジスタMTへのデータの書込み、読出し、及び消去といった各種動作が実行されない期間(以下の説明では、「スタンバイ期間」とも言う。)において、ブロックデコーダ181に供給される。
放電回路185は、ノードVRDの電圧を放電させることにより、ノードVRDの電圧を電圧V_RDから降下させる。また、放電回路185には、電圧VRSTが供給され、ノードVRDの電圧が放電によって電圧VRSTまで降下すると、放電動作を停止させる。
1.1.4 放電回路の構成について
次に、第1実施形態に係る半導体記憶装置の放電回路の構成について、図6及び図7を用いて説明する。
次に、第1実施形態に係る半導体記憶装置の放電回路の構成について、図6及び図7を用いて説明する。
図6に示すように、放電回路185は、信号生成回路186から出力される信号DISCH_STARTUP及びDISCH_ENによって駆動される。放電回路185は、pチャネルの極性を有するトランジスタTr1及びTr2と、nチャネルの極性を有するトランジスタTr3、Tr4、Tr5、及びTr6と、定電流源CS1及びCS2と、を備えている。放電回路185は、トランジスタTr1、Tr3、及び定電流源CS1を介する左枝(left branch)の電流経路と、トランジスタTr2、Tr4、及び定電流源CS2を介する右枝(right branch)の電流経路と、を含む。
トランジスタTr1及びTr2は、例えば、同一の閾値電圧を有する。トランジスタTr1は、第1端及びバックゲートに電圧VRSTが供給され、第2端及びゲートがノードPPに接続される。トランジスタTr2は、第1端及びバックゲートがノードVRDに接続され、第2端がノードNNに接続され、ゲートがノードPPに接続される。
トランジスタTr3及びTr4は、例えば、同一の閾値電圧を有する。トランジスタTr3は、第1端がノードPPに接続され、第2端が定電流源CS1の第1端に接続され、ゲートがノードNNに接続される。トランジスタTr4は、第1端及びゲートがノードNNに接続され、第2端が定電流源CS2の第1端に接続される。
なお、トランジスタTr1〜Tr4は、互いに異なるサイズを有していてもよいが、トランジスタTr1及びTr2のサイズ比は、トランジスタTr3及びTr4のサイズ比と一致していることが望ましい。なお、トランジスタのサイズとは、例えば、ゲート長Lに対するゲート幅Wの割合(W/L)である。2つのトランジスタのサイズ比とは、一方のトランジスタのサイズに対する他方のトランジスタのサイズの割合である。
トランジスタTr5は、第1端がノードPPに接続され、第2端が定電流源CS1の第1端に接続され、ゲートに信号DISCH_STARTUPが入力される。トランジスタTr5は、“H”レベルの信号DISCH_STARTUPによってオン状態となり、“L”レベルの信号DISCH_STARTUPによってオフ状態となる。
トランジスタTr6は、第1端がノードN1に接続され、第2端が電圧VSS(例えば0V)に接地され、ゲートに信号DISCH_ENが接続される。トランジスタTr6は、“H”レベルの信号DISCH_ENによってオン状態となり、“L”レベルの信号DISCH_ENによってオフ状態となる。
定電流源CS1及びCS2は、例えば、各々のゲートが共通に接続されたトランジスタによって構成される。定電流源CS1及びCS2にはそれぞれ、電流Iref及びIdisが流れる。定電流源CS1及びCS2は、第1端と第2端とに供給される電圧差が十分に大きい場合、一定の電流値が流れるように構成される。以下の説明では、電流Iref及びIdisに当該一定の電流値が流れる場合の値をそれぞれ、電流値Ic1及びIc2と表記する。
なお、電流値Ic2は、例えば、電流値Ic1より大きい。電流値Ic1に対する電流値Ic2の割合(N=Ic2/Ic1)は、トランジスタTr1のサイズに対するトランジスタTr2のサイズの割合、及びトランジスタTr3のサイズに対するトランジスタTr4のサイズの割合と一致していることが望ましい。以下の説明では、左枝の電流経路上に設けられた素子のサイズと、右枝の電流経路上に設けられた当該素子に対応する素子のサイズとの割合が、概ね一致している状態を、サイズのマッチングが取れている、とも言う。トランジスタTr1〜Tr4及び定電流源CS1、CS2のサイズを適切な値に設定しつつ、サイズのマッチングを取ることにより、後述する放電動作の所望の期間において、ノードVRDの電圧の放電パターンを線形にすることができる。
信号生成回路186は、信号VRDENが入力され、信号DISCH_STARTUP及びDISCH_ENが出力される。
図7に示すように、信号生成回路186は、インバータNV2と、遅延回路DEL1及びDEL2と、否定論理和回路NOR1及びNOR2と、を備えている。
インバータNV2は、信号VRDENが入力され、信号VRDENを反転させた信号VRDENnを出力する。遅延回路DEL1は、信号VRDENnが入力され、信号VRDENnを第1遅延期間(例えば20ns)だけ遅延させた信号VRDENndを出力する。否定論理和回路NOR1は、信号VRDEN及びVRDENndが入力され、当該信号VRDEN及びVRDENndの否定論理和演算の結果を信号DISCH_STARTUPとして出力する。すなわち、信号DISCH_STARTUPは、第1遅延期間の幅を有するパルス信号が生成される。信号DISCH_STARTUPによるパルスは、放電回路185による放電動作のトリガとして機能する。
遅延回路DEL2は、信号VRDENndが入力され、信号VRDENndを第1遅延期間より長い第2遅延期間(例えば500ns)だけ遅延させた信号VRDENnd2を出力する。否定論理和回路NOR2は、信号VRDEN及びVRDENnd2が入力され、当該信号VRDEN及びVRDENnd2の否定論理和演算の結果を信号DISCH_ENとして出力する。すなわち、信号DISCH_ENは、第2遅延期間の幅を有するパルス信号が生成される。また、信号DISCH_ENのパルスは、信号DISCH_STARTUPのパルスと同時に立ちあがり、放電回路185による放電動作の動作可能期間を規定する。
1.2 放電動作について
次に、第1実施形態に係る半導体記憶装置の放電動作の例について、図8及び図9を用いて説明する。なお、以下の説明では、放電回路185内の左枝と右枝との間のサイズのマッチングはとれているものとする。
次に、第1実施形態に係る半導体記憶装置の放電動作の例について、図8及び図9を用いて説明する。なお、以下の説明では、放電回路185内の左枝と右枝との間のサイズのマッチングはとれているものとする。
まず、図8を用いて、信号生成回路186の動作について説明する。図8に示すように、時刻T0から時刻T10までの期間が第1遅延期間、時刻T10から時刻T20までの期間が第2遅延期間に相当する。そして、時刻T0から時刻T20までの期間が放電動作期間に相当する。また、時刻T0以前は、アクティブ期間に対応し、時刻T0以降は、スタンバイ期間に対応する。
時刻T0に至るまで、インバータNV2、否定論理和回路NOR1及びNOR2には、“H”レベルの信号VRDENが入力されている。これに伴い、インバータNV2、遅延回路DEL1、遅延回路DEL2、否定論理和回路NOR1、及び否定論理和回路NOR2はそれぞれ、“L”レベルの信号VRDENn、VRDENnd、VRDENnd2、DISCH_STARTUP、及びDISCH_ENを出力している。
時刻T0において、インバータNV2、否定論理和回路NOR1及びNOR2には、“L”レベルの信号VRDENが入力される。これに伴い、インバータNV2は、“H”レベルの信号VRDENnを遅延回路DEL1に出力する。遅延回路DEL1は、時刻T10に至るまで“L”レベルの信号VRDENndを否定論理和回路NOR1及び遅延回路DEL2に出力し続けるため、否定論理和回路NOR1は、“H”レベルの信号DISCH_STARTUPを出力する。また、遅延回路DEL2は、引き続き“L”レベルの信号VRDENnd2を否定論理和回路NOR2に出力するため、否定論理和回路NOR2は、“H”レベルの信号DISCH_ENを出力する。
時刻T10において、遅延回路DEL1は、“H”レベルの信号VRDENndを否定論理和回路NOR1及び遅延回路DEL2に出力する。これに伴い、否定論理和回路NOR1は、“L”レベルの信号DISCH_STARTUPを出力する。遅延回路DEL2は、時刻T20に至るまで“L”レベルの信号VRDENnd2を否定論理和回路NOR2に出力し続けるため、否定論理和回路NOR2は、“H”レベルの信号DISCH_ENを出力する。
時刻T20において、遅延回路DEL2は、“H”レベルの信号VRDENnd2を否定論理和回路NOR2に出力する。これに伴い、否定論理和回路NOR2は、“L”レベルの信号DISCH_ENを出力する。
次に、図9を用いて、放電回路185の動作について説明する。図9における時刻T0から時刻T20の期間は、図8における時刻T0から時刻T20の放電動作期間に対応する。放電動作期間は、例えば、3つの期間(I)〜(III)に分類される。期間(I)は、時刻T0から時刻T11の期間、期間(II)は、時刻T11から時刻T12の期間、期間(III)は、時刻T12から時刻T20の期間に相当する。
図9に示すように、時刻T0に至るまで、信号DISCH_ENは“L”レベルであり、放電動作は開始しない。また、トランジスタSWTのゲートには信号線SWから“L”レベルの信号が入力されることによってトランジスタSWTはオフ状態となる。これにより、時刻T0に至るまで、ノードVRDには、レギュレータ回路184から電圧V_RDが供給される。
時刻T0において、信号DISCH_STARTUP及びDISCH_ENが“H”レベルとなり、放電動作が開始する。すなわち、信号VRDENが“L”レベルとなることにより、ノードVRDは、レギュレータ回路184から切り離され、フローティング状態となる。また、“H”レベルの信号DISCH_STARTUP及びDISCH_ENがそれぞれトランジスタTr5及びTr6のゲートに入力されると、トランジスタTr5及びTr6は、オン状態となる。これにより、ノードPPはトランジスタTr5及びTr6を介して接地電位と接続され、トランジスタTr1及びTr2がオン状態となる。トランジスタTr2がオン状態となることにより、ノードNNはノードVRDと接続され、トランジスタTr3及びTr4がオン状態となる。トランジスタTr4がオン状態となることにより、ノードVRDがトランジスタTr2、Tr4、定電流源CS2、及びTr6を介して接地電位と接続される。これにより、ノードNNが瞬間的に下がり、ノードVRDから接地電位に向けて、右枝の電流経路を電流値Ic2の電流Idisが流れる。また、トランジスタTr3がオン状態となることにより、電圧VRSTがトランジスタTr1、Tr3、定電流源CS1、及びTr6を介して接地電位と接続される。これにより、電圧VRSTから接地電位に向けて、左枝の電流経路を電流値Ic1の電流Irefが流れる。なお、上述の通り、時刻T10において信号DISCH_STARTUPは“L”レベルとなるが、トランジスタTr1及びTr3が既にオン状態となっているため、放電動作は時刻T10における信号DISCH_STARTUPの変化によって停止しない。
期間(I)において、ノードVRDの電圧は、放電の結果、線形に低下する。これに伴い、ノードNNの電圧は、徐々に低下する。しかしながら、依然としてトランジスタTr3及びTr4はそれぞれ、電流値Ic1の電流Iref及び電流値Ic2の電流Idisを流すことができる程度にオン状態となる。このため、電流Iref及びIdisはそれぞれ、トランジスタTr3及びTr4に起因して変化しない。また、ノードPPの電圧は、電流値Ic1の電流Iref及び電流値Ic2の電流Idisを流すことができる程度に、トランジスタTr1及びTr2をオン状態とさせる。このため、電流Iref及びIdisはそれぞれ、トランジスタTr1及びTr2に起因して変化しない。このように、期間(I)では、電流Iref及びIdisはそれぞれ、一定の電流値Ic1及びIc2とる。
時刻T11において、ノードNNの電圧低下に伴い、トランジスタTr3及びTr4は、電流値Ic2の電流Idisを流すことができない程度にオン状態となる。すなわち、電流Iref及びIdisは、ノードNNの電圧の低下に伴って、低下する。トランジスタTr1の第1端には常に電圧VRSTが供給されるため、電流Irefが低下すると、ノードPPの電圧は上昇する。このため、トランジスタTr1及びTr2のゲート−ソース間電圧が低下し、電流Iref及びIdisは更に流れにくくなる。このように、期間(II)では、トランジスタTr1〜Tr4が正帰還回路として動作し、ノードNNの電圧低下に伴って電流Iref及びIdisが低下する。
時刻T12において、ノードVRDの電圧は、電圧VRSTに達する。また、ノードPPの電圧及びノードNNの電圧は、互いに等しくなる。このため、トランジスタTr1及びTr3を介する電流経路と、トランジスタTr2及びTr4を介する電流経路との間の不均衡が解消し、放電が停止する。つまり、電流Iref及びIdisの電流値がほぼ“0”となる。なお、ノードNNは引き続き低下し、トランジスタTr3の閾値電圧VTNよりも低い電圧に達するとトランジスタTr3をオフ状態とさせ、ノードPPをフローティング状態とさせる。また、ノードPPは引き続き上昇し、電圧(VRST−|VTP|)よりも高い電圧に達するとトランジスタTr2をオフ状態とさせ、ノードNNをフローティング状態とさせる。電圧VTPは、トランジスタTr1及びTr2の閾値電圧である。
時刻T20において、“L”レベルの信号DISCH_ENがそれぞれトランジスタTr6のゲートに入力され、ノードN1が接地電位から切り離される。そして、トランジスタSWTのゲートに信号線SWから“H”レベルの信号が入力され、トランジスタSWTがオン状態となる。これにより、ノードVRDには、トランジスタSWTを介して電圧VRSTが供給される。
以上により、放電動作が終了する。
1.3 本実施形態に係る効果
第1実施形態によれば、回路面積を低減しつつ、放電特性を向上させることが出来る。本効果につき、以下説明する。
第1実施形態によれば、回路面積を低減しつつ、放電特性を向上させることが出来る。本効果につき、以下説明する。
第1実施形態に係る放電回路は、トランジスタTr1の第1端に電圧VRSTが供給され、トランジスタTr2の第1端がノードVRDに接続されている。トランジスタTr1のゲート及び第2端、トランジスタTr2のゲート、並びにトランジスタTr3の第1端がノードPPに接続される。これにより、ノードVRDの電圧を電圧VRSTに応じて放電することができる。
また、トランジスタTr2の第2端、トランジスタTr3のゲート、並びにトランジスタTr4のゲート及び第1端がノードNNに接続される。ノードNNの電圧が低下に伴って電流Idisが低下すると、当該電流Idisの低下に応じて電流Irefも低下する。電流Irefの低下に応じて、ノードPPの電圧が上昇する。ノードPPの電圧が上昇すると、電流Idisは更に低下する。このように、トランジスタTr1〜Tr4が正帰還回路として動作することにより、ノードVRDの電圧が減少して電圧VRSTに達すると、ノードNNの電圧がノードPPの電圧と等しくなる。このため、ノードVRDの電圧が電圧VRSTとなった時点で、放電を自動的に停止させることができる。
なお、放電を所望の電圧で停止させるためのその他の手法として、デジタルリミッタを用いた手法が知られている。当該手法は、パラメタを使用するため構成が複雑となり、ひいては回路面積が増大する可能性がある。したがって、第1実施形態に係る放電回路によれば、デジタルリミッタを用いた構成より回路面積を低減させつつ、より簡易な回路構成とすることができる。
また、電流値Ic1を流す定電流源CS1と、電流値Ic1より大きい電流値Ic2を流す定電流源CS2を備えることにより、放電対象である右枝の電流経路に多量の電流を流すことができる。一方、左枝の電流経路に流す電流を比較的少なく抑えることができる。
また、トランジスタTr1とトランジスタTr2とのサイズ比、及びトランジスタTr3とトランジスタTr4とのサイズ比は、電流値Ic1と電流値Ic2との大きさの比と一致する。これにより、トランジスタTr1のサイズとトランジスタTr2のサイズとが互いに異なる場合、及びトランジスタTr3のサイズと及びトランジスタTr4のサイズとが互いに異なる場合においても、電圧V_RDから電圧VRSTに放電するまで、ノードVRDの電圧を線形に減少させることができる。一般に、非線形な放電パターンは、放電が停止する付近の期間において微小な電流が流れる期間が長く続き、これに伴い微弱に放電する期間が長く続くため、好ましくない。このため、ノードVRDの電圧が非線形に放電される場合に比べ、放電に要する時間を短くすることができる。
また、電圧VRSTを供給する電源に、電圧VRSTよりも高い電圧レベルである電圧V_RDのノードVRDを接続した場合、電圧VRSTがノードVRDとのカップリングの影響を受けてオーバシュートし、電圧VRSTが供給されたその他の回路に悪影響を与える可能性がある。第1実施形態に係る半導体記憶装置は、上述の放電回路185を含むブロックデコーダ181を備えている。アクティブ期間においてはノードVRDに電圧V_RDを供給し、アクティブ期間からスタンバイ期間に移行する際に、放電回路185を動作させてノードVRDの電圧を電圧V_RDから電圧VRSTまで放電する。そして、放電が完了した後、ノードVRDに電圧VRSTを供給する。これにより、アクティブ期間からスタンバイ期間に移行する際、電圧VRSTを供給する電源に電圧VRSTのノードVRDを接続することができる。電圧VRSTは、電圧VRSTとほぼ同じ値が設定されるため、電圧VRSTがノードVRDから受ける影響を低減することができる。したがって、スタンバイ期間に移行する際に、電圧VRSTが供給されたその他の回路に悪影響を与える影響を低減することができる。
2 その他
なお、第1実施形態に係る放電回路は、上述の例に限らず、種々の変形が適用可能である。例えば、第1実施形態に係る放電回路では、トランジスタTr2及びTr4はそれぞれ、トランジスタTr1及びTr3とサイズの異なる1個のトランジスタである例について説明したが、これに限られない。
なお、第1実施形態に係る放電回路は、上述の例に限らず、種々の変形が適用可能である。例えば、第1実施形態に係る放電回路では、トランジスタTr2及びTr4はそれぞれ、トランジスタTr1及びTr3とサイズの異なる1個のトランジスタである例について説明したが、これに限られない。
具体的には、図10に示すように、トランジスタTr2及びTr4はそれぞれ、トランジスタTr1及びTr3と同一のサイズを有するN個のトランジスタ群Tr2(Tr2−1、Tr2−2、…、及びTr−N)及びTr4(Tr4−1、Tr4−2、…、及びTr4−N)であってもよい。
この場合、トランジスタ群Tr2の各々の第1端はノードVRDに共通に接続され、第2端はノードNNに共通に接続され、ゲートはノードPPに共通に接続される。また、トランジスタ群Tr4の各々の第1端及びゲートは、ノードNNに共通に接続され、第2端は定電流源CS2の第1端に共通に接続される。
また、第1実施形態に係る放電回路では、第3トランジスタTr3の第2端及び第4トランジスタの第2端は、異なる電圧を取り得る例を説明したが、これに限られない。具体的には、第3トランジスタTr3の第2端及び第4トランジスタTr4の第2端は、互いに接続されていてもよい。
その他、各実施形態及び各変形例において、以下の事項が適用されることが可能である。
多値レベルの読み出し動作(リード)において、Aレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V、0.21V〜0.31V、0.31V〜0.4V、0.4V〜0.5V、及び0.5V〜0.55Vのいずれかの間にしてもよい。
Bレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.75V〜1.8V、1.8V〜1.95V、1.95V〜2.1V、及び2.1V〜2.3Vのいずれかの間にしてもよい。
Cレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V、3.2V〜3.4V、3.4V〜3.5V、3.5V〜3.7V、及び3.7V〜4.0Vのいずれかの間にしてもよい。
読み出し動作の時間(tR)としては、例えば25μs〜38μs、38μs〜70μs、及び70μs〜80μsのいずれかの間にしてもよい。
書き込み動作は、プログラム動作及びベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V、及び14.0V〜14.7Vのいずれかの間としてもよい。
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧とを変えてもよい。
プログラム動作をISPP(Incremental Step Pulse Program)方式としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。
非選択のワード線に印加される電圧としては、例えば7.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、7.0V以下としてもよい。
非選択のワード線が奇数番目のワード線であるか、又は偶数番目のワード線であるかによって印加するパス電圧を変えてもよい。
書き込み動作の時間(tProg)としては、例えば1700μs〜1800μs、1800μs〜1900μs、及び1900μs〜2000μsのいずれかの間にしてもよい。
消去動作では、半導体基板上部に形成され、かつ、メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.7Vの間である。この場合に限定されることなく、例えば13.7V〜14.8V、14.8V〜19.0V, 19.0〜19.8V、及び19.8V〜21Vのいずれかの間であってもよい。
消去動作の時間(tErase)としては、例えば3000μs〜4000μs、4000μs〜5000μs、及び4000μs〜9000μsのいずれかの間にしてもよい。
メモリセルは、半導体基板(シリコン基板)上に膜厚が4〜10nmのトンネル絶縁膜を介して配置された電荷蓄積層を有する。この電荷蓄積層は、膜厚が2〜3nmのSiN、又はSiONなどの絶縁膜と膜厚が3〜8nmのポリシリコンとの積層構造であってもよい。また、ポリシリコンにはRuなどの金属が添加されていてもよい。電荷蓄積層上には、絶縁膜が形成される。この絶縁膜は、例えば、膜厚が3〜10nmの下層High−k膜と膜厚が3〜10nmの上層High−k膜とに挟まれた膜厚が4〜10nmのシリコン酸化膜を有する。High−k膜としては、HfOなどが挙げられる。また、シリコン酸化膜の膜厚は、High−k膜の膜厚よりも厚くしてもよい。絶縁膜上には膜厚が3〜10nmの仕事関数調整用の材料を介して膜厚が30nm〜70nmの制御電極が形成される。ここで、仕事関数調整用の材料は、TaOなどの金属酸化膜、又はTaNなどの金属窒化膜である。制御電極としては、Wなどを用いてもよい。
また、メモリセル間にはエアギャップを形成することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1…メモリシステム、10…半導体記憶装置、11…メモリセルアレイ、12…入出力回路、13…ロジック制御回路、14…レジスタ、15…シーケンサ、16…電圧生成回路、17…ドライバセット、18…ロウデコーダ、19…センスアンプモジュール、20…半導体基板、21〜23、28、32、34…配線層、24…ブロック絶縁膜、25…電荷蓄積層、26…トンネル酸化膜、27…半導体ピラー、29…n+型不純物拡散領域30…p+型不純物拡散領域、31、33…コンタクトプラグ、181…ブロックデコーダ、182…転送スイッチ群、183…バッドブロックラッチ、184…レギュレータ回路、185…放電回路、186…信号生成回路。
Claims (10)
- 第1トランジスタ及び第2トランジスタと、
前記第1トランジスタ及び前記第2トランジスタと異なる極性を有する第3トランジスタ及び第4トランジスタと、
前記第3トランジスタの第1端と電気的に接続された第1端と、第1電圧が供給される第2端とを含む第1電流源と、
前記第4トランジスタの第1端と電気的に接続された第1端と、前記第1電圧が供給される第2端とを含む第2電流源と、
を備えた放電回路であって、
前記第1トランジスタの第1端は、前記第1電圧より高い第2電圧が供給され、
前記第2トランジスタの第1端は、前記第1トランジスタの第1端と電気的に切り離され、
前記第1トランジスタのゲート及び第2端、前記第2トランジスタのゲート、並びに前記第3トランジスタの第2端は、互いに電気的に接続され、
前記第2トランジスタの第2端、前記第3トランジスタのゲート、並びに前記第4トランジスタの第2端及びゲートは、互いに電気的に接続される、
放電回路。 - 前記第2電流源に流れる電流は、前記第1電流源に流れる電流より大きい、請求項1記載の放電回路。
- 前記第2トランジスタのサイズは、前記第1トランジスタのサイズと異なり、
前記第4トランジスタのサイズは、前記第3トランジスタのサイズと異なる、
請求項2記載の放電回路。 - 前記第1トランジスタのサイズに対する前記第2トランジスタのサイズの割合、及び前記第3トランジスタのサイズに対する前記第4トランジスタのサイズの割合は、前記第1電流源に流れる電流に対する前記第2電流源に流れる電流に等しい、請求項2記載の放電回路。
請求項3記載の放電回路。 - 前記第1トランジスタのゲートに電気的に接続された第1端と、前記第1電流源の第1端に電気的に接続された第2端と、を含む第5トランジスタと、
前記第1電流源の第2端及び前記第2電流源の第2端に電気的に接続された第1端と、前記第1電圧が供給される第2端と、を含む第6トランジスタと、
を更に備え、
前記第1電流源及び前記第2電流源は、前記第6トランジスタを介して前記第1電圧が供給される、
請求項1記載の放電回路。 - 前記第2トランジスタは、各々が互いに並列に接続された複数のトランジスタを含む、請求項1記載の放電回路。
- 前記第4トランジスタは、各々が互いに並列に接続された複数のトランジスタと等価なトランジスタを含む、請求項1記載の放電回路。
- 前記第3トランジスタの第1端と、前記第4トランジスタの第1端とは、互いに電気的に接続された、請求項1記載の放電回路。
- 請求項1記載の放電回路と、
前記第2トランジスタの第1端と電気的に接続された電源から電圧を供給されるロウデコーダと、
を備えた半導体記憶装置。 - 前記電源は、前記第2電圧より高い第3電圧を供給する第1電源と、前記第3電圧より低い第4電圧を供給する第2電源と、を含む、請求項9記載の半導体記憶装置。
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