JP2019053797A - 半導体記憶装置 - Google Patents

Abstract

【課題】高速に動作することが可能な半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、第１及び第２導電体と、第１乃至第４ピラーとを含む。第１導電体は、第１方向に延伸して設けられ、第１ワード線として機能する。第１ピラーは、第１導電体を通過して設けられ、第１導電体との交差部分が第１メモリセルとして機能する。第２導電体は、第１方向に延伸して設けられ、センスアンプに含まれ且つ第１メモリセルに接続された第１トランジスタのゲート電極として機能する。第２ピラーは、第１方向における第２導電体の一端部分において、第２導電体上に設けられる。第３ピラーは、第１方向における第２導電体の他端部分において、第２導電体上に設けられる。第４ピラーは、第２ピラーと第３ピラーとの間に配置され、第２導電体上に設けられる。【選択図】図１０

Description

実施形態は半導体記憶装置に関する。

メモリセルが三次元に積層されたＮＡＮＤ型フラッシュメモリが知られている。

特開２０１３−２３２２６２号公報

高速に動作することが可能な半導体記憶装置を提供する。

実施形態の半導体記憶装置は、第１及び第２導電体と、第１乃至第４ピラーとを含む。第１導電体は、第１方向に延伸して設けられ、第１ワード線として機能する。第１ピラーは、第１導電体を通過して設けられ、第１導電体との交差部分が第１メモリセルとして機能する。第２導電体は、第１方向に延伸して設けられ、センスアンプに含まれ且つ第１メモリセルに接続された第１トランジスタのゲート電極として機能する。第２ピラーは、第１方向における第２導電体の一端部分において、第２導電体上に設けられる。第３ピラーは、第１方向における第２導電体の他端部分において、第２導電体上に設けられる。第４ピラーは、第２ピラーと第３ピラーとの間に配置され、第２導電体上に設けられる。

第１実施形態に係る半導体記憶装置の全体構成の一例を示すブロック図。 第１実施形態に係る半導体記憶装置に含まれたメモリセルアレイの構成例を示す回路図。 第１実施形態に係る半導体記憶装置に含まれたメモリセルトランジスタの閾値分布及びデータの割り付けの一例を示す図。 第１実施形態に係る半導体記憶装置に含まれたロウデコーダモジュールの詳細な構成例を示すブロック図。 第１実施形態に係る半導体記憶装置に含まれたセンスアンプモジュール及び電圧生成回路の詳細な構成例を示すブロック図。 第１実施形態に係る半導体記憶装置に含まれたセンスアンプモジュールの構成例を示す回路図。 第１実施形態に係る半導体記憶装置に含まれたメモリセルアレイの平面レイアウトの一例を示す図。 図７に示すＶＩＩＩ−ＶＩＩＩに沿ったメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置に含まれたメモリセルアレイ及びロウデコーダモジュールの断面構造の一例を示す図。 第１実施形態に係る半導体記憶装置に含まれたセンスアンプモジュールの平面レイアウトの一例を示す図。 第１実施形態に係る半導体記憶装置における読み出し動作の一例を示すフローチャート。 第１実施形態に係る半導体記憶装置における読み出し動作の波形の一例を示す図。 第２実施形態に係る半導体記憶装置における読み出し動作の波形の一例を示す図。 第３実施形態に係る半導体記憶装置における読み出し動作の波形の一例を示す図。 第４実施形態に係る半導体記憶装置に含まれたセンスアンプモジュール及び電圧生成回路の詳細な構成例を示すブロック図。 第４実施形態に係る半導体記憶装置に含まれたセンスアンプモジュールの平面レイアウトの一例を示す図。 第５実施形態に係る半導体記憶装置に含まれたセンスアンプモジュール及び電圧生成回路の詳細な構成例を示すブロック図。 第５実施形態に係る半導体記憶装置における読み出し動作の一例を示すテーブル。 第６実施形態に係る半導体記憶装置に含まれたセンスアンプモジュール及び電圧生成回路の詳細な構成例を示すブロック図。 第６実施形態に係る半導体記憶装置における読み出し動作の一例を示すテーブル。 第７実施形態に係る半導体記憶装置に含まれたセンスアンプモジュール及び電圧生成回路の詳細な構成例を示すブロック図。 第１実施形態に係る半導体記憶装置における読み出し動作の一例を示すフローチャート。 第７実施形態に係る半導体記憶装置における読み出し動作の波形の一例を示す図。 第８実施形態に係る半導体記憶装置における読み出し動作の波形の一例を示す図。 第９実施形態に係る半導体記憶装置における読み出し動作の波形の一例を示す図。 第１０実施形態に係る半導体記憶装置における読み出し動作の波形の一例を示す図。 第１１実施形態に係る半導体記憶装置における読み出し動作の波形の一例を示す図。 第１２実施形態に係る半導体記憶装置における読み出し動作の波形の一例を示す図。 第１３実施形態に係る半導体記憶装置に含まれたロウデコーダモジュールの詳細な構成例を示すブロック図。 第１３実施形態に係る半導体記憶装置における読み出し動作の波形の一例を示す図。 第１４実施形態に係る半導体記憶装置における読み出し動作の一例を示すフローチャート。 第１５実施形態に係る半導体記憶装置における読み出し動作の一例を示すフローチャート。

以下に、実施形態について図面を参照して説明する。図面は模式的なものである。尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字、及び参照符号を構成する数字の後の文字は、同じ文字及び数字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられている。同じ文字及び数字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は同じ文字及び数字のみを含んだ参照符号により参照される。

［１］第１実施形態
以下に、第１実施形態に係る半導体記憶装置について説明する。

［１−１］構成
［１−１−１］半導体記憶装置１０の全体構成
図１は、第１実施形態に係る半導体記憶装置１０の全体構成の一例を示すブロック図である。図１に示すように半導体記憶装置１０は、メモリセルアレイ１１、ロウデコーダモジュール１２Ａ及び１２Ｂ、センスアンプモジュール１３、入出力回路１４、レジスタ１５、ロジックコントローラ１６、シーケンサ１７、レディ／ビジー制御回路１８、並びに電圧生成回路１９を備えている。

メモリセルアレイ１１は、ブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルの集合であり、例えばデータの消去単位となる。半導体記憶装置１０は、例えばＭＬＣ（Multi-Level Cell）方式を適用することにより、各メモリセルに２ビット以上のデータを記憶させることが出来る。

ロウデコーダモジュール１２Ａ及び１２Ｂは、アドレスレジスタ１５Ｂに保持されたブロックアドレスに基づいて、各種動作を実行する対象のブロックＢＬＫを選択することが出来る。そしてロウデコーダモジュール１２Ａ及び１２Ｂは、電圧生成回路１９から供給された電圧を、選択したブロックＢＬＫに転送することが出来る。ロウデコーダモジュール１２Ａ及び１２Ｂの詳細については後述する。

センスアンプモジュール１３は、メモリセルアレイ１１から読み出したデータＤＡＴを、入出力回路１４を介して外部のコントローラに出力することが出来る。また、センスアンプモジュール１３は、外部のコントローラから入出力回路１４を介して受け取った書き込みデータＤＡＴを、メモリセルアレイ１１に転送することが出来る。

入出力回路１４は、例えば８ビット幅の入出力信号Ｉ／Ｏ（Ｉ／Ｏ１〜Ｉ／Ｏ８）を、外部のコントローラとの間で送受信することが出来る。例えば入出力回路１４は、外部のコントローラから受信した入出力信号Ｉ／Ｏに含まれた書き込みデータＤＡＴをセンスアンプモジュール１３に転送し、センスアンプモジュール１３から転送された読み出しデータＤＡＴを入出力信号Ｉ／Ｏとして外部のコントローラに送信する。

レジスタ１５は、ステータスレジスタ１５Ａ、アドレスレジスタ１５Ｂ、コマンドレジスタ１５Ｃを含んでいる。ステータスレジスタ１５Ａは、例えばシーケンサ１７のステータス情報ＳＴＳを保持し、このステータス情報ＳＴＳをシーケンサ１７の指示に基づいて入出力回路１４に転送する。アドレスレジスタ１５Ｂは、入出力回路１４から転送されたアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤに含まれたブロックアドレス、カラムアドレス、及びページアドレスは、例えばそれぞれロウデコーダモジュール１２、センスアンプモジュール１３、及びシーケンサ１７で使用される。コマンドレジスタ１５Ｃは、入出力回路１４から転送されたコマンドＣＭＤを保持する。

ロジックコントローラ１６は、外部のコントローラから受信した各種制御信号に基づいて、入出力回路１４及びシーケンサ１７を制御することが出来る。各種制御信号としては、例えばチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、及びライトプロテクト信号／ＷＰが使用される。信号／ＣＥは、半導体記憶装置１０をイネーブルにするための信号である。信号ＣＬＥは、半導体記憶装置１０に入力される信号がコマンドＣＭＤであることを入出力回路１４に通知する信号である。信号ＡＬＥは、半導体記憶装置１０に入力される信号がアドレス情報ＡＤＤであることを入出力回路１４に通知する信号である。信号／ＷＥ及び／ＲＥはそれぞれ、例えば入出力信号Ｉ／Ｏの入力及び出力を入出力回路１４に対して命令する信号である。信号/ＷＰは、例えば電源のオンオフ時に半導体記憶装置１０を保護状態にするための信号である。

シーケンサ１７は、アドレスレジスタ１５Ｂに保持されたアドレス情報ＡＤＤ、及びコマンドレジスタ１５Ｃに保持されたコマンドＣＭＤに基づいて、半導体記憶装置１０全体の動作を制御することが出来る。例えば、シーケンサ１７は、ロウデコーダモジュール１２、センスアンプモジュール１３、電圧生成回路１９等を制御して、書き込み動作や読み出し動作等の各種動作を実行する。

レディ／ビジー制御回路１８は、シーケンサ１７の動作状態に基づいてレディ／ビジー信号ＲＢｎを生成することが出来る。信号ＲＢｎは、半導体記憶装置１０が外部のコントローラからの命令を受け付けるレディ状態であるか、命令を受け付けないビジー状態であるかを、外部のコントローラに通知する信号である。

電圧生成回路１９は、シーケンサ１７の制御に基づいて所望の電圧を生成し、生成した電圧をメモリセルアレイ１１、ロウデコーダモジュール１２、センスアンプモジュール１３等に供給することが出来る。例えば電圧生成回路１９は、ページアドレスに応じて選択ワード線に対応する信号線、及び非選択ワード線に対応する信号線に対してそれぞれ所望の電圧を印加する。

［１−１−２］メモリセルアレイ１１の構成
図２は、第１実施形態に係る半導体記憶装置１０に含まれたメモリセルアレイ１１の構成例を示す回路図であり、メモリセルアレイ１１内の１つのブロックＢＬＫにおける詳細な回路構成の一例を示している。図２に示すようにブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。

各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。

メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を備え、データを不揮発に記憶することが出来る。各ＮＡＮＤストリングＮＳに含まれたメモリセルトランジスタＭＴ０〜ＭＴ７は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。同一のブロックＢＬＫに含まれたメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続されている。尚、以下の説明では、ストリングユニットＳＵ毎に共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴが記憶する１ビットデータの集合のことを“ページ”と称する。従って、１つのメモリセルトランジスタＭＴに２ビットデータが記憶される場合、１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、２ページ分のデータを記憶する。

選択トランジスタＳＴ１及びＳＴ２は、各種動作時におけるストリングユニットＳＵの選択に使用される。同一のカラムアドレスに対応するＮＡＮＤストリングＮＳに含まれた選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに共通接続されている。ストリングユニットＳＵ０〜ＳＵ３のそれぞれに含まれた選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に共通接続されている。同一のブロックＢＬＫにおいて、選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続され、選択トランジスタＳＴ２のゲートはセレクトゲート線ＳＧＳに共通接続されている。

以上で説明したメモリセルアレイ１１の回路構成において、ワード線ＷＬ０〜ＷＬ７は、ブロックＢＬＫ毎に設けられている。ビット線ＢＬ０〜ＢＬｍは、複数のブロックＢＬＫ間で共有されている。ソース線ＳＬは、複数のブロックＢＬＫ間で共有されている。尚、各ブロックＢＬＫが含むストリングユニットＳＵの個数と、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数とはあくまで一例であり、任意の個数に設計することが出来る。ワード線ＷＬ並びにセレクトゲート線ＳＧＤ及びＳＧＳの本数は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数に基づいて変更される。

また、以上で説明したメモリセルアレイ１１の回路構成において、１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの閾値電圧によって形成される閾値分布の一例が、図３に示されている。図３は、１つのメモリセルトランジスタＭＴが２ビットデータを記憶する場合の閾値分布、読み出し電圧、及びデータの割り付けの一例を示し、縦軸がメモリセルトランジスタＭＴの個数に対応し、横軸がメモリセルトランジスタＭＴの閾値電圧Ｖthに対応している。

図３に示すように複数のメモリセルトランジスタＭＴは、記憶する２ビットデータに基づいて４つの閾値分布を形成する。この４個の閾値分布のことを、閾値電圧の低いものから順に“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベルと称する。ＭＬＣ方式では、例えば“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルにそれぞれ“１０（Lower、Upper)”データ、“１１”データ、“０１”データ、及び“００”データが割り当てられる。

そして、以上で説明した閾値分布において、隣り合う閾値分布の間にそれぞれ読み出し電圧が設定される。例えば、読み出し電圧ＡＲは、“ＥＲ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定され、メモリセルトランジスタＭＴの閾値電圧が“ＥＲ”レベルの閾値分布に含まれるのか“Ａ”レベル以上の閾値分布に含まれるのかを判定する動作に使用される。その他の読み出し電圧ＢＲ及びＣＲも、読み出し電圧ＡＲと同様に設定される。読み出し電圧ＢＲは、“Ａ”レベルの閾値分布と“Ｂ”レベルの閾値分布との間に設定され、読み出し電圧ＣＲは、“Ｂ”レベルの閾値分布と“Ｃ”レベルの閾値分布との間に設定される。メモリセルトランジスタＭＴに読み出し電圧ＢＲが印加されると、“ＥＲ”及び“Ａ”レベルに対応するメモリセルトランジスタがオン状態になり、“Ｂ”レベル及び“Ｃ”レベルに対応するメモリセルトランジスタがオフ状態になる。メモリセルトランジスタＭＴに読み出し電圧ＣＲが印加されると、“ＥＲ”レベル、“Ａ”レベル、及び“Ｂ”レベルに対応するメモリセルトランジスタがオン状態になり、“Ｃ”レベルに対応するメモリセルトランジスタがオフ状態になる。最も高い閾値分布における最大の閾値電圧よりも高い電圧には、読み出しパス電圧Ｖreadが設定される。読み出しパス電圧Ｖreadがゲートに印加されたメモリセルトランジスタＭＴは、記憶するデータに依らずにオン状態になる。

尚、以上で説明した１つのメモリセルトランジスタＭＴに記憶するデータのビット数と、メモリセルトランジスタＭＴの閾値分布に対するデータの割り当てとはあくまで一例であり、これに限定されない。例えば、１ビット又は３ビット以上のデータが１つのメモリセルトランジスタＭＴに記憶されても良いし、その他の様々なデータの割り当てが各閾値分布に対して適用されても良い。

［１−１−３］ロウデコーダモジュール１２の構成
図４は、第１実施形態に係る半導体記憶装置１０に含まれたロウデコーダモジュール１２Ａ及び１２Ｂの詳細な構成例を示すブロック図であり、メモリセルアレイ１１に含まれた各ブロックＢＬＫとロウデコーダモジュール１２Ａ及び１２Ｂとの関係を示している。図４に示すように、ロウデコーダモジュール１２Ａは複数のロウデコーダＲＤＡを含み、ロウデコーダモジュール１２Ｂは複数のロウデコーダＲＤＢを含んでいる。

複数のロウデコーダＲＤＡは、偶数ブロック（例えばＢＬＫ０、ＢＬＫ２、…）にそれぞれ対応して設けられ、複数のロウデコーダＲＤＢは、奇数ブロック（例えばＢＬＫ１、ＢＬＫ３、…）にそれぞれ対応して設けられている。具体的には、例えばブロックＢＬＫ０及びＢＬＫ２にはそれぞれ異なるロウデコーダＲＤＡが関連付けられ、ブロックＢＬＫ１及びＢＬＫ３にはそれぞれ異なるロウデコーダＲＤＢが関連付けられている。

各ブロックＢＬＫには、ロウデコーダＲＤＡ及びＲＤＢのいずれか一方を介して電圧生成回路１９から供給された電圧が印加される。ロウデコーダＲＤＡは、偶数ブロックのワード線ＷＬに対してワード線ＷＬの延伸方向の一方側から電圧を印加し、ロウデコーダＲＤＢは、奇数ブロックのワード線ＷＬに対してワード線ＷＬの延伸方向の他方側から電圧を印加する。そして、図４に示すように、以上で説明した構成に対して領域ＡＲ１及びＡＲ２が定義されている。

領域ＡＲ１及びＡＲ２は、ワード線ＷＬの延伸方向（ブロックＢＬＫの延伸方向）においてメモリセルアレイ１１を分割して定義された領域であり、領域ＡＲ１がワード線ＷＬの延伸方向の一方側の領域に対応し、領域ＡＲ２がワード線ＷＬの延伸方向の他方側の領域に対応している。メモリセルアレイ１１は、領域ＡＲ１においてロウデコーダモジュール１２Ａが接続され、領域ＡＲ２においてロウデコーダモジュール１２Ｂが接続されている。以下の説明では、各ブロックＢＬＫに対応するロウデコーダＲＤＡ又はＲＤＢが接続された領域から近い領域を“Ｎｅａｒ”、遠い領域を“Ｆａｒ”と称する。つまり、例えばブロックＢＬＫ０では、領域ＡＲ１がＮｅａｒ側に対応し、領域ＡＲ２がＦａｒ側に対応する。同様に、ブロックＢＬＫ１では、領域ＡＲ２がＮｅａｒ側に対応し、領域ＡＲ１がＦａｒ側に対応する。

［１−１−４］センスアンプモジュール１３及び電圧生成回路１９の構成
図５は、第１実施形態に係る半導体記憶装置１０に含まれたセンスアンプモジュール１３及び電圧生成回路１９の詳細な構成例を示すブロック図である。図５に示すように、センスアンプモジュール１３は複数のセンスアンプグループＳＡＧ並びにトランジスタＴＬ、ＴＲ、及びＴＤを含み、電圧生成回路１９はＢＬＣドライバＤＲを含んでいる。

複数のセンスアンプグループＳＡＧは、例えばワード線ＷＬの延伸方向に配列している。各センスアンプグループＳＡＧは、例えばビット線ＢＬの延伸方向に配列した８つのセンスアンプユニットＳＡＵ０〜ＳＡＵ７を含んでいる。各センスアンプユニットＳＡＵには、それぞれ１本のビット線ＢＬが接続されている。センスアンプモジュール１３全体に含まれたセンスアンプユニットＳＡＵの個数は、例えばビット線ＢＬの本数に対応している。

また、複数のセンスアンプグループＳＡＧは、領域ＡＲ１に設けられたメモリセルに接続されたビット線ＢＬに対応するものと、領域ＡＲ２に設けられたメモリセルに接続されたビット線ＢＬに対応するものとを含んでいる。例えば、読み出し動作において、偶数ブロックが選択された場合、領域ＡＲ１に対応するセンスアンプユニットＳＡＵが選択ブロックのＮｅａｒ側に設けられたメモリセルのデータを読み出し、領域ＡＲ２に対応するセンスアンプユニットＳＡＵが選択ブロックのＦａｒ側に設けられたメモリセルのデータを読み出す。同様に、奇数ブロックが選択された場合、領域ＡＲ１に対応するセンスアンプユニットＳＡＵが選択ブロックのＦａｒ側に設けられたメモリセルのデータを読み出し、領域ＡＲ２に対応するセンスアンプユニットＳＡＵが選択ブロックのＮｅａｒ側に設けられたメモリセルのデータを読み出す。

トランジスタＴＬ、ＴＲ、及びＴＤのゲートには、それぞれ制御信号ＳＥＬＬ、ＳＥＬＲ、及びＲＰＤが入力される。制御信号ＳＥＬＬ、ＳＥＬＲ、及びＲＰＤは、例えばシーケンサ１７によって生成される制御信号である。トランジスタＴＬ、ＴＲ、及びＴＤの一端は、ＢＬＣドライバＤＲの出力ノードに共通接続されている。ＢＬＣドライバＤＲは、図示せぬチャージポンプが生成した電圧に基づいて制御信号ＢＬＣを生成し、トランジスタＴＬ、ＴＲ、及びＴＤを介して各センスアンプユニットＳＡＵに制御信号ＢＬＣを供給する。制御信号ＢＬＣが入力されるトランジスタのゲート電極は、センスアンプモジュール１３上をワード線ＷＬと並行に配線される。制御信号ＢＬＣをセンスアンプモジュール１３に供給する配線の具体的な構造については後述する。

図５には、センスアンプユニットＳＡＵ０〜ＳＡＵ７のそれぞれに制御信号ＢＬＣを供給する配線が、それぞれ配線Ｌ０〜Ｌ７として示されている。トランジスタＴＬの他端は、配線Ｌ０〜Ｌ７の一端に接続されている。トランジスタＴＲの他端は、配線Ｌ０〜Ｌ７の他端に接続されている。トランジスタＴＤの他端は、配線Ｌ０〜Ｌ７の一端及び他端間に接続されている。尚、トランジスタＴＤの他端は、配線Ｌ０〜Ｌ７の一端及び他端間において複数箇所に接続されていても良い。また、センスアンプモジュール１３は、複数のトランジスタＴＤを含んでいても良い。

以上で説明した第１実施形態におけるセンスアンプユニットＳＡＵの回路構成の一例が、図６に示されている。図６に示すようにセンスアンプユニットＳＡＵは、互いにデータを送受信可能なように接続されたセンスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＬＤＬ、ＵＤＬ、及びＸＤＬを含んでいる。

センスアンプ部ＳＡは、例えば読み出し動作において、対応するビット線ＢＬに読み出されたデータをセンスして、読み出したデータが“０”であるか“１”であるかを判定する。センスアンプ部ＳＡは、図６に示すようにｐチャネルＭＯＳトランジスタ２０、ｎチャネルＭＯＳトランジスタ２１〜２７、及びキャパシタ２８を含んでいる。

トランジスタ２０の一端は電源線に接続され、トランジスタ２０のゲートはノードＩＮＶに接続されている。トランジスタ２１の一端はトランジスタ２０の他端に接続され、トランジスタ２１の他端はノードＣＯＭに接続され、トランジスタ２１のゲートには制御信号ＢＬＸが入力される。トランジスタ２２の一端はノードＣＯＭに接続され、トランジスタ２２の他端は対応するビット線ＢＬに接続され、トランジスタ２２のゲートには制御信号ＢＬＣが入力される。トランジスタ２３の一端はノードＣＯＭに接続され、トランジスタ２３の他端はノードＳＲＣに接続され、トランジスタ２３のゲートはノードＩＮＶに接続されている。トランジスタ２４の一端はトランジスタ２０の他端に接続され、トランジスタ２４の他端はノードＳＥＮに接続され、トランジスタ２４のゲートには制御信号ＨＬＬが入力される。トランジスタ２５の一端はノードＳＥＮに接続され、トランジスタ２５の他端はノードＣＯＭに接続され、トランジスタ２５のゲートには制御信号ＸＸＬが入力される。トランジスタ２６の一端は接地され、トランジスタ２６のゲートはノードＳＥＮに接続されている。トランジスタ２７の一端はトランジスタ２６の他端に接続され、トランジスタ２７の他端はバスＬＢＵＳに接続され、トランジスタ２７のゲートには制御信号ＳＴＢが入力される。キャパシタ２８の一端はノードＳＥＮに接続され、キャパシタ２８の他端にはクロックＣＬＫが入力される。

以上で説明した制御信号ＢＬＸ、ＨＬＬ、ＸＸＬ、及びＳＴＢは、例えばシーケンサ１７によって生成される。また、トランジスタ２０の一端に接続された電源線には、例えば半導体記憶装置１０の電源電圧である電圧Ｖddが印加され、ノードＳＲＣには、例えば半導体記憶装置１０の接地電圧である電圧Ｖssが印加される。

ラッチ回路ＳＤＬ、ＬＤＬ、ＵＤＬ、及びＸＤＬは、読み出しデータを一時的に保持することが出来る。ラッチ回路ＸＤＬは入出力回路１４に接続され、センスアンプユニットＳＡＵと入出力回路１４との間のデータの入出力に使用される。ラッチ回路ＳＤＬは、図６に示すようにインバータ３０及び３１、並びにｎチャネルＭＯＳトランジスタ３２及び３３を備えている。

インバータ３０の入力ノードはノードＬＡＴに接続され、インバータ３０の出力ノードはノードＩＮＶに接続されている。インバータ３１の入力ノードはノードＩＮＶに接続され、インバータ３１の出力ノードはノードＬＡＴに接続されている。トランジスタ３２の一端はノードＩＮＶに接続され、トランジスタ３２の他端はバスＬＢＵＳに接続され、トランジスタ３２のゲートには制御信号ＳＴＩが入力される。トランジスタ３３の一端はノードＬＡＴに接続され、トランジスタ３３の他端はバスＬＢＵＳに接続され、トランジスタ３３のゲートには制御信号ＳＴＬが入力される。ラッチ回路ＬＤＬ、ＵＤＬ、及びＸＤＬの回路構成は、例えばラッチ回路ＳＤＬの回路構成と同様のため、説明を省略する。

尚、第１実施形態におけるセンスアンプモジュール１３の構成は、これに限定されない。例えば、センスアンプユニットＳＡＵが備えるラッチ回路の個数は、任意の個数に設計することが可能である。この場合にラッチ回路の個数は、例えば１つのメモリセルトランジスタＭＴが保持するデータのビット数に基づいて設計される。また、以上の説明では、センスアンプユニットＳＡＵ及びビット線ＢＬが１対１で対応する場合を例に挙げたが、これに限定されない。例えば、複数のビット線ＢＬが、セレクタを介して１つのセンスアンプユニットＳＡＵに接続されても良い。

［１−１−５］半導体記憶装置１０の構造
以下に、第１実施形態に係る半導体記憶装置１０に含まれたメモリセルアレイ１１、ロウデコーダモジュール１２、及びセンスアンプモジュール１３の構造について説明する。

図７は、第１実施形態におけるメモリセルアレイ１１の平面レイアウトの一例を示し、メモリセルアレイ１１内の１つのストリングユニットＳＵ０における平面レイアウトの一例を示している。尚、以下の図面では、Ｘ軸がワードＷＬの延伸方向に対応し、Ｙ軸がビット線ＢＬの延伸方向に対応し、Ｚ軸が基板表面に対する鉛直方向に対応している。

図７に示すようにストリングユニットＳＵ０は、Ｘ方向に延伸し且つＹ方向に隣り合うコンタクトプラグＬＩ間に設けられる。コンタクトプラグＬＩは、隣り合うストリングユニットＳＵ間を絶縁するスリット内に設けられる。つまり、メモリセルアレイ１１では、図示せぬ領域において複数のコンタクトプラグＬＩがＹ方向に配列し、隣り合うコンタクトプラグＬＩ間にそれぞれストリングユニットＳＵが設けられている。

このようなストリングユニットＳＵ０の構成において、Ｘ方向において領域ＣＲ及びＨＲが定義されている。領域ＣＲは、実質的なデータ保持領域として機能する領域であり、領域ＣＲには、複数の半導体ピラーＭＨが設けられている。１つの半導体ピラーＭＨは、例えば１つのＮＡＮＤストリングＮＳに対応している。領域ＨＲは、ストリングユニットＳＵ０に設けられた各種配線と、ロウデコーダモジュール１２Ａとの間を接続するための領域である。具体的には、ストリングユニットＳＵ０には、例えば選択ゲート線ＳＧＳとして機能する導電体４１、ワード線ＷＬ０〜ＷＬ７としてそれぞれ機能する８つの導電体４２、及び選択ゲート線ＳＧＤとして機能する導電体４３が、上層の導電体と重ならない部分を有するように設けられている。そして導電体４１〜４３の端部は、それぞれ導電性のビアコンタクトＶＣを介して、ストリングユニットＳＵの下部に設けられたロウデコーダモジュール１２Ａに接続される。

以上で説明したメモリセルアレイ１１の断面構造の一例が、図８及び図９に示されている。図８及び図９は、メモリセルアレイ１１内の１つのストリングユニットＳＵ０についての断面構造の一例を示し、図８は、図７のＶＩＩＩ−ＶＩＩＩ線に沿った断面を示している。図９は、図７のＸ方向に沿った断面を示し、領域ＨＲにおけるワード線ＷＬ０（導電体４２）に関連する構造を抽出して示している。尚、以下の図面では層間絶縁膜の図示が省略され、図９は領域ＣＲにおける半導体ピラーＭＨの構造を省略して示している。

図８に示すようにメモリセルアレイ１１には、半導体基板上に形成されたＰ型ウェル領域５０の上方に、ソース線ＳＬとして機能する導電体４０が設けられている。導電体４０上には、複数のコンタクトプラグＬＩが設けられている。隣り合うコンタクトプラグＬＩ間且つ導電体４０の上方には、Ｚ方向において例えば導電体４１、８層の導電体４２、導電体４３が順に設けられている。

導電体４０〜４３の形状は、Ｘ方向及びＹ方向に広がった板状であり、コンタクトプラグＬＩの形状は、Ｘ方向及びＺ方向に広がった板状である。そして、複数の半導体ピラーＭＨが、導電体４１〜４３を通過するように設けられている。具体的には、半導体ピラーＭＨは、導電体４３の上面から導電体４０の上面に達するように形成されている。

半導体ピラーＭＨは、例えばブロック絶縁膜４５、絶縁膜（電荷蓄積層）４６、トンネル酸化膜４７、及び導電性の半導体材料４８を含んでいる。具体的には、半導体材料４８の周囲にトンネル酸化膜４７が設けられ、トンネル酸化膜４７の周囲に絶縁膜４６が設けられ、絶縁膜４６の周囲にブロック絶縁膜４５が設けられている。尚、半導体材料４８内には、異なる材料が含まれていても良い。

このような構造において、導電体４１と半導体ピラーＭＨとが交差する部分が選択トランジスタＳＴ２として機能し、導電体４２と半導体ピラーＭＨとが交差する部分がメモリセルトランジスタＭＴとして機能し、導電体４３と半導体ピラーＭＨとが交差する部分が選択トランジスタＳＴ１として機能する。

半導体ピラーＭＨの半導体材料４８上には、導電性のビアコンタクトＢＣが設けられている。ビアコンタクトＢＣ上には、ビット線ＢＬとして機能する導電体４４が、Ｙ方向に延伸して設けられている。各ストリングユニットＳＵにおいて、１つの導電体４４には１つの半導体ピラーＭＨが接続されている。つまり、各ストリングユニットＳＵにおいて、例えばＸ方向に配列する複数の導電体４４には、それぞれ異なる半導体ピラーＭＨが接続される。

図９に示すように、領域ＨＲにおいてＰ型ウェル領域５０の表面内には、ｎ^＋不純物拡散領域５１及び５２が形成されている。拡散領域５１及び５２間、且つＰ型ウェル領域５０上には、図示せぬゲート絶縁膜を介して導電体５３が設けられている。この拡散領域５１及び５２並びに導電体５３が、それぞれトランジスタＴＲのソース、ドレイン、及びゲート電極として機能する。トランジスタＴＲはロウデコーダモジュール１２Ａに含まれている。拡散領域５１上には、ビアコンタクトＶＣが設けられている。ビアコンタクトＶＣは、導電体４０〜４２を通過して導電体５４に接続され、ビアコンタクトＶＣと導電体４０〜４２との間は、絶縁膜によって絶縁されている。導電体５４は、例えば導電体４３が設けられた配線層と導電体４４が設けられた配線層との間の配線層に設けられ、導電性のビアコンタクトＨＵを介してワード線ＷＬ０に対応する導電体４２に接続される。ビアコンタクトＨＵと半導体ピラーＭＨとの間隔は半導体ピラーＭＨが設けられた領域に応じて異なり、図４を用いて説明したＮｅａｒ側及びＦａｒ側はビアコンタクトＨＵと半導体ピラーＭＨとの距離に応じて定義されている。

このような構成により、ロウデコーダモジュール１２ＡはトランジスタＴＲを介してワード線ＷＬ０に対応する導電体４２に電圧を供給することが出来る。半導体記憶装置１０には導電体４１〜４３に対応して図示せぬ複数のトランジスタＴＲ及び導電体５４が設けられ、ロウデコーダモジュール１２ＡはこれらのトランジスタＴＲを介して各種配線に対応する導電体に電圧を供給する。尚、以下では、トランジスタＴＲのゲート電極に対応する導電体５３が形成される配線層のことを配線層ＧＣと称し、ビット線ＢＬに対応する導電体４４が形成される配線層のことを配線層Ｍ１と称する。

奇数ブロックＢＬＫに対応するストリングユニットＳＵの平面レイアウトは、例えば図７に示されたストリングユニットＳＵ０の平面レイアウトがＹ軸を対称軸として反転したものとなる。つまりセル領域ＣＲは、偶数ブロックに対応する引き出し領域ＨＲと、奇数ブロックに対応する引き出し領域ＨＲとの間に設けられる。奇数ブロックＢＬＫに対応するストリングユニットＳＵのその他の構造は、偶数ブロックに対応するストリングユニットＳＵの構造と同様のため、説明を省略する。

尚、第１実施形態におけるメモリセルアレイ１１の構造は、以上で説明した構造に限定されない。例えば、上記説明においてセレクトゲート線ＳＧＳ及びＳＧＤは、それぞれ１層の導電体４１及び４３により構成されているが、セレクトゲート線ＳＧＳ及びＳＧＤは、複数層の導電体により構成されていても良い。また、１つの半導体ピラーＭＨが通過する導電体４２の個数は、これに限定されない。例えば、１つの半導体ピラーＭＨが通過する導電体４２の個数を９個以上にすることで、１つのＮＡＮＤストリングＮＳに含まれたメモリセルトランジスタＭＴの個数を９個以上にすることが出来る。

次に、図１０を用いてセンスアンプモジュール１３の配線レイアウトについて説明する。図１０は、センスアンプモジュール１３に含まれたトランジスタ２２のゲート電極に関連する配線及びビアコンタクトのレイアウトの一例を示している。図１０に示すようにセンスアンプモジュール１３の領域には、複数の導電体６０、複数のビアコンタクト６１Ａ及び６１Ｂ、導電体６２Ａ及び６２Ｂ、ビアコンタクト６３Ａ及び６３Ｂ、並びに導電体６４Ａ及び６４Ｂが設けられている。

導電体６０は、例えば配線層ＧＣにおいてＸ方向に延伸して設けられ、センスアンプモジュール１３内のトランジスタ２２のゲート電極として機能する。例えば、Ｙ方向に配列した８個の導電体６０が、それぞれセンスアンプユニットＳＡＵ０〜ＳＡＵ７に対応して設けられている。つまり、図１０に示す８個の導電体６０は、それぞれ図５に示された配線Ｌ０〜Ｌ７に対応している。尚、導電体６０の個数はこれに限定されず、例えばセンスアンプユニットＳＡＵの個数に基づいて設計される。

ビアコンタクト６１Ａ及び６１Ｂは、例えば配線層ＧＣと配線層Ｍ１との間に設けられ、配線層ＧＣと配線層Ｍ１とに設けられた導電体間を電気的に接続する。ビアコンタクト６１Ａは領域ＡＲ１側に設けられ、ビアコンタクト６１Ｂは領域ＡＲ２側に設けられる。導電体６２Ａ及び６２Ｂは、例えば配線層Ｍ１において櫛型に設けられ、図示しない領域においてそれぞれトランジスタＴＬ及びＴＲの他端に接続される。導電体６２Ａはビアコンタクト６１Ａを介してＸ方向における導電体６０の一端部分に接続され、導電体６２Ｂはビアコンタクト６１Ｂを介してＸ方向における導電体６０の他端部分に接続される。

ビアコンタクト６３Ａ及び６３Ｂは、例えば配線層ＧＣと配線層Ｍ２との間に設けられ、配線層ＧＣと配線層Ｍ２とに設けられた導電体間を電気的に接続する。配線層Ｍ２は、配線層Ｍ１よりも上層の配線層に対応している。導電体６４Ａ及び６４Ｂは、例えば配線層Ｍ２において櫛型に設けられ、図示しない領域においてトランジスタＴＤの他端に接続される。例えば、導電体６４Ａはビアコンタクト６３Ａを介して導電体６０の中央部分から一端側にずれた領域に接続され、導電体６４Ｂはビアコンタクト６３Ｂを介して導電体６０の中央部分から他端側にずれた領域に接続される。この場合に、ビアコンタクト６３Ａは領域ＡＲ１内に設けられ、ビアコンタクト６３Ｂは領域ＡＲ２内に設けられている。

以上の構成において、ＢＬＣドライバＤＲが生成する制御信号ＢＬＣは、導電体６２Ａ及びビアコンタクト６１Ａを介して導電体６０の一端部分から供給され、導電体６２Ｂ及びビアコンタクト６１Ｂを介して導電体６０の他端部分から供給され、導電体６４及びビアコンタクト６３を介して導電体６０の中央部分から供給される。つまり、制御信号ＢＬＣは、ビアコンタクト６１Ａ、６１Ｂ、６３Ａ、及び６３Ｂのうち少なくとも一つを介して導電体６０に供給される。

また、以上の構成では、例えば配線層ＧＣに設けられた配線（導電体）の抵抗値は配線層Ｍ１に設けられた配線の抵抗値よりも高く、配線層Ｍ１に設けられた配線の抵抗値は、配線層Ｍ２に設けられた配線の抵抗値よりも高い。本明細書において「抵抗値」とは、当該配線の面抵抗のことを示している。配線層ＧＣに設けられる配線の材料としては、例えばタングステンシリサイドＷＳｉが使用される。配線層ＧＣと配線層Ｍ１との間の配線層Ｍ０に設けられる配線の材料としては、例えばタングステンＷが使用される。配線層Ｍ１に設けられる配線の材料としては、例えば銅Ｃｕが使用される。配線層Ｍ２に設けられる配線の材料としては、例えばアルミニウムＡｌが使用される。

尚、以上の説明では、配線層ＧＣ及びＭ１に設けられた導電体間を接続するビアコンタクトと、配線層ＧＣ及びＭ２に設けられた導電体間を接続するビアコンタクトとが、それぞれ１本のビアコンタクトを介して接続される場合を例に説明したが、これに限定されない。例えば、これらの配線層間は複数のビアコンタクトを介して接続されても良いし、異なる配線層に設けられた導電体を介して接続されても良い。

また、以上の説明では、ビアコンタクト６３Ａを用いて導電体６０と導電体６４Ａとの間を接続し、ビアコンタクト６３Ｂを用いて導電体６０と導電体６４Ｂとの間を接続した場合について述べたが、これに限定されない。例えば、導電体６４Ａ及び６４Ｂのうちいずれか一方を用いても良く、導電体６４の設けられる数は２つに限定されない。

本実施形態において導電体６４は、各センスアンプユニットＳＡＵに対応して、ビアコンタクト６１Ａ及び６１Ｂ間に配置されたビアコンタクト６３を介して導電体６０に接続されていれば良い。尚、ビアコンタクト６１Ａ及び６１Ｂ間とは、Ｙ方向にずれて配置されることも許容し、対応するビアコンタクト６３が当該ビアコンタクト６１Ａ及び６１Ｂと同じ導電体６０上に設けられていれば良い。

［１−２］動作
第１実施形態に係る半導体記憶装置１０は、読み出し動作においてキック動作を実行する。キック動作とは、ドライバの駆動電圧を一旦目標の電圧値よりも高い値に設定し、一定時間経過後に目標の電圧値に下げる電圧印加方法である。キック動作は、例えばワード線ＷＬや制御信号ＢＬＣに対して実行される。例えば、制御信号ＢＬＣに対してキック動作が実行された場合、ビット線ＢＬに対する電流の供給量が増加して、ビット線ＢＬが充電される。尚、以下では、キック動作時において、目標の電圧を印加する前に印加される目標の電圧よりも高い電圧のことをキック電圧と称し、目標の電圧とキック電圧との差分のことをキック量と称する。

そして、第１実施形態では、制御信号ＢＬＣに対するキック動作が実行される場合、偶数ブロックが選択されたか奇数ブロックが選択されたかによって、制御信号ＳＥＬＬ及びＳＥＬＲの制御方法が変化する。言い換えると、領域ＡＲ１及びＡＲ２における“Ｎｅａｒ”及び“Ｆａｒ”の対応関係に基づいて、シーケンサ１７は、制御信号ＳＥＬＬ及びＳＥＬＲの制御方法を変更する。例えば、シーケンサ１７は、領域ＡＲ１及びＡＲ２がそれぞれ“Ｎｅａｒ”及び“Ｆａｒ”に対応する場合、制御信号ＳＥＬＬ及びＳＥＬＲにそれぞれ“Ｎｅａｒ”及び“Ｆａｒ”の制御を適用し、領域ＡＲ１及びＡＲ２がそれぞれ“Ｆａｒ”及び“Ｎｅａｒ”に対応する場合、制御信号ＳＥＬＬ及びＳＥＬＲに“Ｆａｒ”及び“Ｎｅａｒ”の制御を適用する。

図１１は、第１実施形態に係る半導体記憶装置１０の読み出し動作のフローチャートの一例を示している。図１１に示すように、まず半導体記憶装置１０は、外部のコントローラから読み出し命令を受信する（ステップＳ１０）。具体的には、半導体記憶装置１０は、コントローラから受信したコマンド及びアドレス情報をそれぞれコマンドレジスタ１５Ｃ及びアドレスレジスタ１５Ｂに格納する。次にシーケンサ１７は、格納されたアドレス情報ＡＤＤから、選択されたブロックＢＬＫのアドレスを確認し、選択されたブロックＢＬＫが偶数ブロックであるか、奇数ブロックであるかを確認する（ステップＳ１１）。そしてシーケンサ１７は、偶数ブロックが選択された場合に、制御信号ＳＥＬＬ及びＳＥＬＲにそれぞれ“Ｎｅａｒ”及び“Ｆａｒ”の制御を適用し（ステップＳ１２）、読み出し動作を実行する（ステップＳ１４）。一方でシーケンサ１７は、奇数ブロックが選択された場合に、制御信号ＳＥＬＬ及びＳＥＬＲにそれぞれ“Ｆａｒ”及び“Ｎｅａｒ”の制御を適用し（ステップＳ１２）、読み出し動作を実行する（ステップＳ１４）。

以下に、偶数ブロックが選択された場合における読み出し動作の詳細について説明する。図１２は、第１実施形態に係る半導体記憶装置１０における読み出し動作の波形の一例を示し、偶数ブロックが選択された場合の当該ブロックＢＬＫにおける選択ワード線ＷＬの波形、並びに制御信号ＢＬＣ、ＳＥＬＬ、ＳＥＬＲ、ＲＰＤ、及びＳＴＢの波形の一例を示している。この場合、制御信号ＳＥＬＬに“Ｎｅａｒ”の制御が適用され、制御信号ＳＥＬＲに“Ｆａｒ”の制御が適用される。

また、図１２は、ＢＬＣドライバＤＲの出力ノードにおける制御信号ＢＬＣの波形とセンスアンプ部ＳＡ内における制御信号ＢＬＣの波形とを示し、ワード線ＷＬの波形と、センスアンプ部ＳＡ内における制御信号ＢＬＣの波形とにおいて、Ｎｅａｒ側及びＦａｒ側に対応する位置における波形をそれぞれ実線及び破線で示している。また、各種制御信号が入力されるＮチャネルＭＯＳトランジスタは、ゲートに“Ｈ”レベルの電圧が印加されるとオン状態になり、ゲートに“Ｌ”レベルの電圧が印加されるとオフ状態になるものとする。また、以下では、データの読み出し対象であるメモリセルトランジスタＭＴのことを選択メモリセルと称する。

図１２に示すように、時刻ｔ０より前の初期状態では、例えばロウデコーダモジュール１２Ａはワード線ＷＬに電圧Ｖssを印加し、ＢＬＣドライバＤＲは電圧Ｖssの制御信号ＢＬＣを出力し、シーケンサ１７は制御信号ＳＥＬＬ、ＳＥＬＲ、ＲＰＤ、及びＳＴＢの電圧を“Ｌ”レベルにしている。

時刻ｔ０において、読み出し動作が開始すると、シーケンサ１７は、制御信号ＳＥＬＬ、ＳＥＬＲ、及びＲＰＤを“Ｈ”レベルにする。すると、トランジスタＴＲ、ＴＬ、及びＴＤがそれぞれオン状態になり、ＢＬＣドライバＤＲとセンスアンプモジュール１３との間の電流経路が形成される。

時刻ｔ１において、ロウデコーダモジュール１２Ａは、ワード線ＷＬに例えば読み出しパス電圧Ｖreadを印加し、ＢＬＣドライバＤＲは、電圧ＶblcLの制御信号ＢＬＣを出力する。このときＢＬＣドライバＤＲは、トランジスタＴＲ、ＴＬ、及びＴＤを介してセンスアンプ部ＳＡに電圧を供給するため、センスアンプ部ＳＡ内における制御信号ＢＬＣの波形は、例えばＢＬＣドライバＤＲの出力ノードにおける波形と同様になる。以下の説明では、トランジスタＴＲ、ＴＬ、及びＴＤがオン状態の場合におけるセンスアンプ部ＳＡ内の制御信号ＢＬＣの波形は、ＢＬＣドライバＤＲの出力ノードにおける制御信号ＢＬＣの波形と同様になるものとする。電圧Ｖreadが印加されたメモリセルトランジスタＭＴと、電圧ＶblcLが印加されたトランジスタ２２とはオン状態になり、ビット線ＢＬが充電される。

時刻ｔ２において、ロウデコーダモジュール１２Ａは、選択されたワード線ＷＬの電圧を読み出し電圧ＡＲまで下降させる。図１２に示すようにワード線ＷＬのＮｅａｒ側における電圧は、ワード線ＷＬのＦａｒ側における電圧よりも立ち上がり及び立ち下がりが早くなっている。また、時刻ｔ２においてシーケンサ１７は、制御信号ＢＬＣにおいてキック動作を実行し、ＢＬＣドライバＤＲは、例えばキック電圧Ｖblc＋ＢＬkickの制御信号ＢＬＣを出力する。制御信号ＢＬＣのキック量ＢＬkickは、任意の値に設定することが可能である。

時刻ｔ３において、シーケンサ１７は、制御信号ＳＥＬＲ及びＲＰＤを“Ｌ”レベルにする。するとトランジスタＴＲ及びＴＤがそれぞれオフ状態になり、ＢＬＣドライバＤＲとセンスアンプモジュール１３との間の電流経路が減少する。つまり、制御信号ＢＬＣは、トランジスタＴＬを介して、配線Ｌ０〜Ｌ７の一端側から各センスアンプユニットＳＡＵに供給される。そしてＢＬＣドライバＤＲは、制御信号ＢＬＣを電圧Ｖblcまで下降させる。このとき、センスアンプ部ＳＡ内における制御信号ＢＬＣの電圧は、Ｎｅａｒ側においてＢＬＣドライバＤＲの出力電圧と同様となり、Ｆａｒ側においてＮｅａｒ側よりも遅れて電圧Ｖblcまで下降する。

例えば、シーケンサ１７は、ワード線ＷＬのＮｅａｒ側における電圧が電圧ＡＲに下降するタイミングと、センスアンプ部ＳＡ内のＮｅａｒ側における制御信号ＢＬＣが電圧Ｖblcに下降するタイミングとが揃うように制御し、ワード線ＷＬのＦａｒ側における電圧が電圧ＡＲに下降するタイミングと、センスアンプ部ＳＡ内のＦａｒ側における制御信号ＢＬＣが電圧Ｖblcに下降するタイミングとが揃うように制御する。

時刻ｔ４において、シーケンサ１７は、制御信号ＳＥＬＲ及びＲＰＤを“Ｈ”レベルにして、トランジスタＴＲ及びＴＤをオン状態にする。その後シーケンサ１７が制御信号ＳＴＢを“Ｈ”レベルにすると、センスアンプユニットＳＡＵは対応する選択メモリセルの閾値電圧が電圧ＡＲ以上であるか否かを判定し、判定結果をセンスアンプユニットＳＡＵ内のラッチ回路に保持する。

時刻ｔ５において、ロウデコーダモジュール１２Ａは、ワード線ＷＬに対してキック動作を実行し、選択されたワード線ＷＬに対してキック電圧ＣＲ＋ＣＧkickを一時的に印加する。ワード線ＷＬのキック量ＣＧkickは、任意の値に設定することが可能である。図１２に示すようにワード線ＷＬのＦａｒ側における電圧は、ワード線ＷＬのＮｅａｒ側における電圧よりも遅れて電圧が上昇している。

時刻ｔ６において、シーケンサ１７は制御信号ＢＬＣにおいてキック動作を実行し、ＢＬＣドライバＤＲは、例えばキック電圧Ｖblc＋ＢＬkickの制御信号ＢＬＣを出力する。つまり、シーケンサ１７は、選択されたワード線ＷＬにキック電圧が印加されている期間中に、制御信号ＢＬＣの電圧を一時的に電圧ＢＬkickだけ上昇させる。そして、ロウデコーダモジュール１２Ａは、ワード線ＷＬの電圧をキック電圧から読み出し電圧ＣＲに下降させる。

時刻ｔ７において、シーケンサ１７は、制御信号ＳＥＬＲ及びＲＰＤを“Ｌ”レベルにする。するとトランジスタＴＲ及びＴＤがそれぞれオフ状態になり、ＢＬＣドライバＤＲとセンスアンプモジュール１３との間の電流経路が減少する。つまり、制御信号ＢＬＣは、トランジスタＴＬを介して、配線Ｌ０〜Ｌ７の一端側から各センスアンプユニットＳＡＵに供給される。そしてＢＬＣドライバＤＲは、制御信号ＢＬＣを電圧Ｖblcまで下降させる。このとき、センスアンプ部ＳＡ内における制御信号ＢＬＣの電圧は、Ｎｅａｒ側においてＢＬＣドライバＤＲの出力電圧と同様となり、Ｆａｒ側においてＮｅａｒ側よりも遅れて電圧Ｖblcまで下降する。尚、時刻ｔ５における動作は、例えばワード線ＷＬのＦａｒ側における電圧が、キック電圧によってピークに達するタイミングに基づいて実行される。

時刻ｔ８において、シーケンサ１７は、制御信号ＳＥＬＲ及びＲＰＤを“Ｈ”レベルにして、トランジスタＴＲ及びＴＤをオン状態にする。その後シーケンサ１７が制御信号ＳＴＢを“Ｈ”レベルにすると、センスアンプユニットＳＡＵは対応する選択メモリセルの閾値電圧が電圧ＣＲ以上であるか否かを判定し、判定結果をセンスアンプユニットＳＡＵ内のラッチ回路に保持する。

時刻ｔ９において、ロウデコーダモジュール１２Ａ及びＢＬＣドライバＤＲは、ワード線ＷＬ及び制御信号ＢＬＣの電圧を初期状態に戻す。

時刻ｔ１０において、シーケンサ１７は、制御信号ＳＥＬＬ、ＳＥＬＲ、及びＲＰＤを初期状態に戻し、当該ページの読み出し動作を終了する。

以上で説明した読み出し動作において、奇数ブロックが選択された場合の動作は、ロウデコーダモジュール１２Ａの動作をロウデコーダモジュール１２Ｂが実行し、制御信号ＳＥＬＲの動作と制御信号ＳＥＬＬの動作とを入れ替えたものと同様のため、説明を省略する。

また、以上の説明において、読み出し動作の開始時及び終了時の制御信号ＳＥＬＬ、ＳＥＬＲ、及びＲＰＤを“Ｌ”レベルにする場合を例に説明したが、これに限定されない。例えば、制御信号ＳＥＬＬ、ＳＥＬＲ、及びＲＰＤは、半導体記憶装置１０の動作状態に応じて、“Ｈ”レベルが維持されていても良い。

［１−３］第１実施形態の効果
以上で説明した第１実施形態に係る半導体記憶装置１０によれば、読み出し動作を高速化することが出来る。以下に、第１実施形態に係る半導体記憶装置１０の詳細な効果について説明する。

メモリセルが三次元に積層された半導体記憶装置では、例えば図７及び図８に示すように、板状に形成された導電体４２がワード線ＷＬとして使用される。このような構造のワード線ＷＬはＲＣ遅延量が大きくなる傾向があり、ワード線ＷＬの一端から電圧が印加された場合に、ドライバから近い領域（Ｎｅａｒ側）と、ドライバ遠い領域（Ｆａｒ側）とで、電圧の上昇速度が異なることがある。尚、本明細書において「ＲＣ遅延量」とは、配線に電圧を印加してから当該配線の電圧が目標値に上昇するまでの時間を示すＲＣ遅延時間の長さのことを示している。

そこで半導体記憶装置は、電圧上昇の速度が相対的に遅いワード線ＷＬのＦａｒ側における電圧上昇を補助するために、例えばキック動作を実行する。しかし、ワード線ＷＬに対するキック動作が実行された場合、Ｎｅａｒ側に対応するＮＡＮＤストリングＮＳに接続されたビット線ＢＬにおいて過放電が発生することがあり、ビット線ＢＬの電位の安定時間を長く設定する必要性が生じるため、読み出し動作の時間が長くなってしまう。

これに対して半導体記憶装置は、制御信号ＢＬＣに対してキック動作を実行することにより、ビット線ＢＬの過放電を抑制することが出来る。ワード線ＷＬのキック量は、Ｎｅａｒ側からＦａｒ側に向かって減少していくため、制御信号ＢＬＣのキック量も同様に、Ｎｅａｒ側からＦａｒ側に向かって減少させることが好ましい。言い換えると、ビット線の過放電を効果的に抑制するためには、何れの位置のメモリセルに対しても、ワード線ＷＬ及び制御信号ＢＬＣの電圧の時間変動を近づけることが有効であり、Ｎｅａｒ側とＦａｒ側との間におけるワード線ＷＬ及び制御信号ＢＬＣの伝搬遅延について整合をとることが好ましい。

そこで、第１実施形態に係る半導体記憶装置１０は、メモリセルアレイ１１の両側にロウデコーダモジュール１２Ａ及び１２Ｂが設けられた構成において、制御信号ＢＬＣをセンスアンプモジュール１３内の複数のトランジスタ２２に供給する配線を、配線層ＧＣに設ける。これにより、第１実施形態に係る半導体記憶装置１０は、制御信号ＢＬＣを供給する配線として機能する導電体６０のＲＣ遅延量を、ワード線ＷＬとして機能する導電体４２のＲＣ遅延量に近づけることが出来る。

さらに、第１実施形態に係る半導体記憶装置１０は、読み出し動作において、ブロックアドレスに応じて制御信号ＢＬＣの駆動方向を切り替えることにより、キック動作時における制御信号ＢＬＣとワード線ＷＬの駆動方向を揃える。これにより、第１実施形態に係る半導体記憶装置１０は、ワード線ＷＬのＮｅａｒ側からＦａｒ側に向かって変化するキック量の変化と、制御信号ＢＬＣのＮｅａｒ側からＦａｒ側に向かって変化するキック量の変化とを近づけることが出来る。つまり、ワード線ＷＬに対するキック量が大きくなるドライバ近端側では制御信号ＢＬＣに対するキック量（電圧振幅）も大きくなり、ワード線ＷＬに対するキック量が小さくなるドライバ遠端側では制御信号ＢＬＣに対するキック量も小さくすることが出来る。

以上のように、第１実施形態に係る半導体記憶装置１０は、制御信号ＢＬＣに対するキック動作時における制御信号ＢＬＣのキック量の時間変動を、ワード線ＷＬに対するキック動作時におけるワード線ＷＬのキック量の時間変動に近づけることが出来る。従って、第１実施形態に係る半導体記憶装置１０は、ワード線ＷＬに対してキック動作を実行した場合におけるビット線ＢＬの安定時間を短くすることが出来るため、読み出し動作を高速化することが出来る。

［２］第２実施形態
第２実施形態に係る半導体記憶装置１０は、第２実施形態に係る半導体記憶装置１０と同様の構成である。第２実施形態では、読み出し動作における各種制御信号の制御方法が、第１実施形態で説明した読み出し動作と異なっている。

［２−１］動作
図１３は、第２実施形態に係る半導体記憶装置１０における読み出し動作の波形の一例を示し、図１２を用いて説明した第１実施形態に係る半導体記憶装置１０の読み出し動作に対して、時刻ｔ５以降の動作が異なっている。

具体的には、図１３に示すように、時刻ｔ５においてシーケンサ１７は、制御信号ＳＥＬＲ及びＲＰＤを“Ｌ”レベルにする。すると、トランジスタＴＲ及びＴＤがそれぞれオフ状態になり、ＢＬＣドライバＤＲとセンスアンプモジュール１３との間の電流経路が減少する。また、シーケンサ１７は、制御信号ＢＬＣにおいてキック動作を実行し、ＢＬＣドライバＤＲは、例えばキック電圧Ｖblc＋ＢＬkickの制御信号ＢＬＣを出力する。制御信号ＢＬＣのＮｅａｒ側に対してＦａｒ側の充電電圧を十分に近づけたい場合、シーケンサ１７は、選択されたワード線ＷＬにキック電圧が印加された後に、制御信号ＢＬＣの電圧を上昇させることも出来る。このとき、センスアンプ部ＳＡ内における制御信号ＢＬＣの電圧は、Ｎｅａｒ側においてＢＬＣドライバＤＲの出力電圧と同様となり、Ｆａｒ側においてＮｅａｒ側よりも遅く電圧が上昇する。

時刻ｔ６においてロウデコーダモジュール１２Ａは、ワード線ＷＬに対してキック動作を実行し、選択されたワード線ＷＬに対してキック電圧ＣＲ＋ＣＧkickを一時的に印加する。図１３に示すようにワード線ＷＬのＦａｒ側における電圧は、ワード線ＷＬのＮｅａｒ側における電圧よりも遅れて電圧が上昇する。そして、ロウデコーダモジュール１２Ａは、ワード線ＷＬの電圧をキック電圧から読み出し電圧ＣＲに下降させる。

時刻ｔ７において、ＢＬＣドライバＤＲは、制御信号ＢＬＣを電圧Ｖblcまで下降させる。このとき、センスアンプ部ＳＡ内における制御信号ＢＬＣの電圧は、Ｎｅａｒ側においてＢＬＣドライバＤＲの出力電圧と同様となり、Ｆａｒ側においてＮｅａｒ側よりも遅れて電圧Ｖblcまで下降する。時刻ｔ７における半導体記憶装置１０の動作は、例えばワード線ＷＬのＦａｒ側における電圧が、キック電圧によってピークに達したタイミングに基づいて実行される。

第２実施形態に係る半導体記憶装置１０の読み出し動作における時刻ｔ８以降の動作は、図１２を用いて説明した第１実施形態に係る半導体記憶装置１０の読み出し動作の時刻ｔ８以降の動作と同様のため、説明を省略する。

［２−２］第２実施形態の効果
以上で説明した第２実施形態における読み出し動作では、第１実施形態における読み出し動作に対して、キック動作時におけるワード線ＷＬのＦａｒ側における電圧のピーク値が異なっている。キック動作時におけるワード線ＷＬのＦａｒ側における電圧は、第１実施形態における読み出し動作よりも、第２実施形態における読み出し動作の方が低い。

具体的には、キック動作時におけるワード線ＷＬのＦａｒ側における電圧は、第１実施形態における読み出し動作ではキック電圧ＣＲ＋ＣＧkickに近い電圧まで上昇するが、第２実施形態における読み出し動作では読み出し電圧ＣＲよりも高く且つ第１実施形態における読み出し動作よりも低い電圧まで上昇する。これは、選択されたワード線ＷＬのＲＣ遅延量が、第１実施形態よりも第２実施形態の方が大きいことを示している。

これに対して、第２実施形態において制御信号ＢＬＣは、センスアンプ部ＳＡ内のＦａｒ側における電圧変化が、ワード線ＷＬのＦａｒ側における電圧変化と連動するように設定される。つまり、第２実施形態における読み出し動作において、キック動作時における制御信号ＢＬＣのＦａｒ側におけるピーク値は、第１実施形態における読み出し動作よりも低くなるように設定される。

これにより、第２実施形態に係る半導体記憶装置１０は、ワード線ＷＬのＲＣ遅延量が第１実施形態で説明した読み出し動作よりも大きい場合において、制御信号ＢＬＣに対するキック動作時における制御信号ＢＬＣのキック量の時間変動を、ワード線ＷＬに対するキック動作時におけるワード線ＷＬのキック量の時間変動に近づけることが出来る。従って、第２実施形態に係る半導体記憶装置１０は、第１実施形態と同様に、ワード線ＷＬに対してキック動作を実行した場合におけるビット線ＢＬの安定時間を短くすることが出来るため、読み出し動作を高速化することが出来る。

［３］第３実施形態
第３実施形態に係る半導体記憶装置１０は、第３実施形態に係る半導体記憶装置１０と同様の構成である。第３実施形態では、読み出し動作における各種制御信号の制御方法が、第１及び第２実施形態で説明した読み出し動作と異なっている。

［３−１］動作
図１４は、第３実施形態に係る半導体記憶装置１０における読み出し動作の波形の一例を示し、図１２を用いて説明した第１実施形態に係る読み出し動作に対して、時刻ｔ５以降の動作が異なっている。

具体的には、図１４に示すように、時刻ｔ５においてＢＬＣドライバＤＲは、制御信号ＢＬＣを電圧Ｖblcよりも低くする。この電圧値は、例えば電圧ＶblcLであり、任意の値に設定することが可能である。

時刻ｔ６において、ロウデコーダモジュール１２Ａは、ワード線ＷＬに対してキック動作を実行し、選択されたワード線ＷＬに対してキック電圧ＣＲ＋ＣＧkickを一時的に印加する。図１４に示すようにワード線ＷＬのＦａｒ側における電圧は、ワード線ＷＬのＮｅａｒ側における電圧よりも遅れて電圧が上昇している。そして、ロウデコーダモジュール１２Ａは、ワード線ＷＬの電圧をキック電圧から読み出し電圧ＣＲに下降させる。

時刻ｔ７において、シーケンサ１７は、制御信号ＳＥＬＲ及びＲＰＤを“Ｌ”レベルにする。すると、トランジスタＴＲ及びＴＤがそれぞれオフ状態になり、ＢＬＣドライバＤＲとセンスアンプモジュール１３との間の電流経路が減少する。また、シーケンサ１７は、制御信号ＢＬＣにおいてキック動作を実行し、ＢＬＣドライバＤＲは、例えばキック電圧Ｖblc＋ＢＬkickの制御信号ＢＬＣを一時的に出力する。

つまり、シーケンサ１７は、選択されたワード線ＷＬにキック電圧が印加された後に、電圧Ｖblcよりも低い電圧から制御信号ＢＬＣの電圧を上昇させる。このとき、センスアンプ部ＳＡ内における制御信号ＢＬＣの電圧は、Ｎｅａｒ側においてＢＬＣドライバＤＲの出力電圧と同様となり、Ｆａｒ側においてＮｅａｒ側よりも遅れて電圧が上昇する。そしてＢＬＣドライバＤＲは、制御信号ＢＬＣを電圧Ｖblcまで下降させる。

第３実施形態に係る半導体記憶装置１０の読み出し動作における時刻ｔ８以降の動作は、図１２を用いて説明した第１実施形態に係る半導体記憶装置１０の読み出し動作の時刻ｔ８以降の動作と同様のため、説明を省略する。

［３−２］第３実施形態の効果
以上で説明した第３実施形態における読み出し動作では、第１及び第２実施形態における読み出し動作に対して、キック動作時におけるワード線ＷＬのＦａｒ側における電圧のピーク値が異なっている。キック動作時におけるワード線ＷＬのＦａｒ側における電圧は、第２実施形態における読み出し動作よりも、第３実施形態における読み出し動作の方が低い。

具体的には、第３実施形態における読み出し動作では、キック動作時におけるワード線ＷＬのＦａｒ側における電圧が、読み出し電圧ＣＲを超えない電圧となっている。これは、選択されたワード線ＷＬのＲＣ遅延量が、第２実施形態よりも第３実施形態の方が大きいことを示している。

これに対して、第３実施形態において制御信号ＢＬＣは、センスアンプ部ＳＡ内のＦａｒ側における電圧変化が、ワード線ＷＬのＦａｒ側における電圧変化と連動するように設定される。つまり、第３実施形態における読み出し動作において、キック動作時における制御信号ＢＬＣのＦａｒ側におけるピーク値は、第２実施形態における読み出し動作よりも低くなるように設定される。

これにより、第３実施形態に係る半導体記憶装置１０は、ワード線ＷＬのＲＣ遅延量が第２実施形態で説明した読み出し動作よりも大きい場合において、制御信号ＢＬＣに対するキック動作時における制御信号ＢＬＣのキック量の時間変動を、ワード線ＷＬに対するキック動作時におけるワード線ＷＬのキック量の時間変動に近づけることが出来る。従って、第３実施形態に係る半導体記憶装置１０は、第１及び第２実施形態と同様に、ワード線ＷＬに対してキック動作を実行した場合におけるビット線ＢＬの安定時間を短くすることが出来るため、読み出し動作を高速化することが出来る。

［４］第４実施形態
第４実施形態に係る半導体記憶装置１０は、センスアンプモジュール１３内に設けられた抵抗部を用いて、ワード線ＷＬ及び制御信号ＢＬＣのキック動作時における各電圧の時間変動を連動させる。以下に、第４実施形態に係る半導体記憶装置１０について、第１〜第３実施形態と異なる点を説明する。

［４−１］構成
図１５は、第４実施形態に係る半導体記憶装置１０に含まれたセンスアンプモジュール１３及び電圧生成回路１９の詳細な構成例を示すブロック図である。以下では、説明を簡略化するため、１つのセンスアンプグループＳＡＧが含むセンスアンプユニットＳＡＵの個数が４個であると仮定する。図１５に示すようにセンスアンプモジュール１３は、例えば抵抗部ＲＥＧ、トランジスタＴＬ及びＴＲ、センスアンプセグメントＳＥＧ０〜ＳＥＧ７、トランジスタＴＤＬ０〜ＴＤＬ３、並びにトランジスタＴＤＲ０〜ＴＤＲ３を含んでいる。

抵抗部ＲＥＧは、ワード線ＷＬの延伸方向に延伸して設けられる。抵抗部ＲＥＧは、ワード線ＷＬの延伸方向に配列するノードＮ０〜Ｎ７を含み、抵抗部ＲＥＧの一端部分はトランジスタＴＬの一端に接続され、抵抗部ＲＥＧの他端部分はトランジスタＴＲの一端に接続されている。トランジスタＴＬ及びＴＲの他端はＢＬＣドライバＤＲに接続され、トランジスタＴＬ及びＴＲのゲートにはそれぞれ制御信号ＳＥＬＬ及びＳＥＬＲが入力される。

また、抵抗部ＲＥＧは、例えば一端及び他端間におけるＲＣ遅延量が、ワード線ＷＬに対応する導電体４２のＲＣ遅延量と同等になるように設計される。具体的には、例えばＢＬＣドライバＤＲがトランジスタＳＥＬＬ及びＳＥＬＲのうち一方を介して抵抗部ＲＥＧを充放電した場合のＲＣ遅延量が、ワード線ＷＬのＲＣ遅延量と同等になるように、抵抗部ＲＥＧは設計される。

センスアンプセグメントＳＥＧ０〜ＳＥＧ７は、ワード線ＷＬの延伸方向に配列している。各センスアンプセグメントＳＥＧは、例えばワード線ＷＬの延伸方向に配列する複数のセンスアンプグループＳＡＧを含んでいる（図示せず）。セグメントＳＥＧ内において、ワード線ＷＬの延伸方向に配列するセンスアンプユニットＳＡＵの組を含む領域が、センスアンプリージョンＲＧを構成している。例えば、リージョンＲＧ０が複数のセンスアンプユニットＳＡＵ０を含み、リージョンＲＧ１が複数のセンスアンプユニットＳＡＵ１を含み、リージョンＲＧ２が複数のセンスアンプユニットＳＡＵ２を含み、リージョンＲＧ３が複数のセンスアンプユニットＳＡＵ３を含んでいる。セグメントＳＥＧ０におけるリージョンＲＧ０〜ＲＧ３は、抵抗部ＲＥＧのノードＮ０に接続され、セグメントＳＥＧ１におけるリージョンＲＧ０〜ＲＧ３は、抵抗部ＲＥＧのノードＮ１に接続されている。以下同様に、セグメントＳＥＧ２〜ＳＥＧ７は、それぞれ抵抗部ＲＥＧのノードＮ２〜Ｎ７に接続されている。

トランジスタＴＤＬ０の一端は、セグメントＳＥＧ０内のリージョンＲＧ０におけるセンスアンプユニットＳＡＵに接続されている。トランジスタＴＤＬ１の一端は、セグメントＳＥＧ１内のリージョンＲＧ１におけるセンスアンプユニットＳＡＵに接続されている。トランジスタＴＤＬ２の一端は、セグメントＳＥＧ２内のリージョンＲＧ２におけるセンスアンプユニットＳＡＵに接続されている。トランジスタＴＤＬ３の一端は、セグメントＳＥＧ３内のリージョンＲＧ３におけるセンスアンプユニットＳＡＵに接続されている。このように、トランジスタＴＤＬ０〜ＴＤＬ３は、それぞれ異なるセンスアンプセグメントＳＥＧ且つ異なるセンスアンプリージョンＲＧに接続されている。トランジスタＴＤＬ０〜ＴＤＬ３の他端はＢＬＣドライバＤＲに接続され、トランジスタＴＤＬ０〜ＴＤＬ３のゲートには制御信号ＲＰＤが入力される。

トランジスタＴＤＲ０の一端は、セグメントＳＥＧ７内のリージョンＲＧ０におけるセンスアンプユニットＳＡＵに接続されている。トランジスタＴＤＲ１の一端は、セグメントＳＥＧ６内のリージョンＲＧ１におけるセンスアンプユニットＳＡＵに接続されている。トランジスタＴＤＲ２の一端は、セグメントＳＥＧ５内のリージョンＲＧ２におけるセンスアンプユニットＳＡＵに接続されている。トランジスタＴＤＲ３の一端は、セグメントＳＥＧ４内のリージョンＲＧ３におけるセンスアンプユニットＳＡＵに接続されている。このように、トランジスタＴＤＲ０〜ＴＤＲ３は、それぞれ異なるセンスアンプセグメントＳＥＧ且つ異なるセンスアンプリージョンＲＧに接続されている。トランジスタＴＤＲ０〜ＴＤＲ３の他端はＢＬＣドライバＤＲに接続され、トランジスタＴＤＲ０〜ＴＤＲ３のゲートには制御信号ＲＰＤが入力される。

以上で説明した構成において、各リージョンＲＧにトランジスタＴＤＬと抵抗部ＲＥＧとの両方が接続されている場合、これらの配線は共通接続されている。同様に、各リージョンＲＧにトランジスタＴＤＲと抵抗部ＲＥＧとの両方が接続されている場合、これらの配線は共通接続されている。

図１６は、第４実施形態に係る半導体記憶装置１０に含まれたセンスアンプモジュール１３の平面レイアウトの一例を示す図であり、図１５に示されたブロック図からセンスアンプセグメントＳＥＧ０〜ＳＥＧ３に対応する領域を抽出して示している。

図１６に示すようにセンスアンプモジュール１３の領域には、複数の導電体６０、複数のビアコンタクト６１、複数の導電体６２、複数のビアコンタクト６３、複数の導電体６４、及び導電体６５が設けられている。

導電体６０は、例えば配線層ＧＣにおいてＸ方向に延伸して設けられている。導電体６０は、センスアンプリージョンＲＧ毎に設けられ、Ｘ方向に配列する複数のトランジスタ２２のゲート電極として機能する。また、各セグメントＳＥＧ内において、Ｙ方向に配列するトランジスタ２２の組が同じセンスアンプグループＳＡＧに対応し、Ｘ方向に配列するセンスアンプグループＳＡＧの間には、シャント領域ＳＨＴが設けられている。

ビアコンタクト６１は、例えば配線層ＧＣと配線層Ｍ１との間に設けられている。ビアコンタクト６１は、例えば各センスアンプリージョンＲＧのシャント領域ＳＨＴにおいて、各導電体６０上に少なくとも１つ設けられている。また、ビアコンタクト６１は、導電体６５上において、少なくともセンスアンプセグメントＳＥＧの個数分設けられている。

導電体６２は、例えば配線層Ｍ１においてＹ方向に延伸して設けられている。導電体６２は、セグメントＳＥＧ毎に、ビアコンタクト６１を介して当該セグメントＳＥＧ内の導電体６０及び６５に接続されている。

ビアコンタクト６３は、例えば配線層ＧＣと配線層Ｍ２との間に設けられている。ビアコンタクト６３は、例えば各センスアンプセグメントＳＥＧのシャント領域ＳＨＴにおいて、対応するセンスアンプリージョンＲＧの導電体６０上に少なくとも１つ設けられている。

導電体６４は、例えば配線層Ｍ２においてセグメントＳＥＧ０〜ＳＥＧ３のリージョンＲＧ毎に、Ｘ方向に延伸して設けられている。複数の導電体６４は、それぞれ異なるセンスアンプセグメントＳＥＧ且つ異なるセンスアンプリージョンＲＧ内の導電体６０上に設けられたビアコンタクト６３に接続され、図示しない領域においてトランジスタＴＤＬの一端に接続されている。具体的には、例えばリージョンＲＧ０上を通過する導電体６４は、ビアコンタクト６３を介してセグメントＳＥＧ０内の導電体６０に接続され、リージョンＲＧ３上を通過する導電体６４は、ビアコンタクト６３を介してセグメントＳＥＧ３内の導電体６０に接続される。

導電体６５は、抵抗部ＲＥＧとして機能し、例えば配線層ＧＣにおいてＸ方向に延伸して設けられている。導電体６５上には、ノードＮ０〜Ｎ３に対応してビアコンタクト６１が設けられ、これらのビアコンタクト６１を介して、各セグメントＳＥＧに対応する導電体６２に電気的に接続されている。また、図示しない領域において導電体６５は、Ｘ方向の一端部分がトランジスタＴＬの一端に接続され、Ｘ方向の他端部分がトランジスタＴＲの一端に接続されている。

セグメントＳＥＧ４〜ＳＥＧ７における平面レイアウトは、例えば図１５に示すように、セグメントＳＥＧ０〜ＳＥＧ３における平面レイアウトを反転させた構成と同様になる。尚、同一のセンスアンプリージョンＲＧに対応する導電体６４は、例えばセグメントＳＥＧ０〜ＳＥＧ３と、セグメントＳＥＧ４〜ＳＥＧ７との間で別々に設けられる。また、導電体６５は、例えばセグメントＳＥＧ０〜ＳＥＧ３に対応する領域と、セグメントＳＥＧ４〜ＳＥＧ７に対応する領域とで別々に設けられ、これらの間が別の配線で接続されるようにしても良い。

以上で説明した半導体記憶装置１０の構成において、配線層ＧＣに設けられた配線の抵抗値は、配線層Ｍ２に設けられた配線の抵抗値よりも小さい。また、同一のリージョンＲＧに設けられたビアコンタクト６１とビアコンタクト６３との間隔は、例えばトランジスタＴＬが接続された導電体６５の端部から当該リージョンＲＧに対応するビアコンタクト６１までの間隔よりも狭い。このため、導電体６４からビアコンタクト６３、導電体６０、及びビアコンタクト６１を介して導電体６２に電流が流れる場合のＲＣ遅延量は、導電体６５からビアコンタクト６１を介して導電体６２に電流が流れる場合のＲＣ遅延量よりも小さくなる。第４実施形態に係る半導体記憶装置１０のその他の構成は、第１実施形態に係る半導体記憶装置１０の構成と同様のため、説明を省略する。

尚、以上の説明では、ビアコンタクト６３が配線層ＧＣと配線層Ｍ２との間に設けられる場合を例に挙げたが、これに限定されない。例えば、ビアコンタクト６３は、配線層Ｍ１と配線層Ｍ２との間に設けられても良い。この場合にビアコンタクト６３は、導電体６２と導電体６４との間に設けられ、導電体６２と導電体６４との間を電気的に接続する。

［４−２］動作
第４実施形態に係る半導体記憶装置１０は、第１〜第３実施形態でそれぞれ説明した読み出し動作を実行することが出来る。つまり、第４実施形態における読み出し動作の波形は、第１〜第３実施形態でそれぞれ説明した読み出し動作の波形と同様である。

第４実施形態におけるセンスアンプモジュール１３では、各センスアンプセグメントＳＥＧ内のいずれか１つのセンスアンプリージョンＲＧが、制御信号ＲＰＤによって制御されるトランジスタＴＤＬ又はＴＤＲに接続される。これにより、第４実施形態の読み出し動作においてトランジスタＴＤＬ及びＴＤＲは、第１〜第３実施形態で説明したトランジスタＴＤと同様に機能し、動作することが出来る。第４実施形態に係る半導体記憶装置１０のその他の動作は、第１〜第３実施形態で説明した半導体記憶装置１０の動作と同様のため、説明を省略する。

［４−３］第４実施形態の効果
以上のように第４実施形態に係る半導体記憶装置１０では、センスアンプモジュール１３が抵抗部ＲＥＧを含んでいる。そして制御信号ＢＬＣが、抵抗部ＲＥＧを介してセンスアンプモジュール１３内の各センスアンプセグメントＳＥＧに供給される。各センスアンプセグメントＳＥＧは、抵抗部ＲＥＧに接続されている位置が異なる。つまり、センスアンプセグメントＳＥＧに供給される制御信号ＢＬＣは、センスアンプセグメントＳＥＧと抵抗部ＲＥＧとの接続位置に応じて抵抗部ＲＥＧを通過する距離が変化する。

これにより、第４実施形態に係る半導体記憶装置１０は、第１実施形態と同様に、制御信号ＢＬＣに対するキック動作時における制御信号ＢＬＣのキック量の時間変動を、ワード線ＷＬに対するキック動作時におけるワード線ＷＬのキック量の時間変動に近づけることが出来る。従って、第４実施形態に係る半導体記憶装置１０は、第１実施形態と同様に、ワード線ＷＬに対してキック動作を実行した場合におけるビット線ＢＬの安定時間を短くすることが出来るため、読み出し動作を高速化することが出来る。

また、第４実施形態における抵抗部ＲＥＧは、簡素なデザインで設計することが可能である。例えば、抵抗部ＲＥＧにおけるＲＣ遅延量を大きくする場合には導電体６５の配線幅を細くし、抵抗部ＲＥＧにおけるＲＣ遅延量を小さくする場合には導電体６５の配線幅を太くすることが考えられる。つまり、第４実施形態における抵抗部ＲＥＧは、ワード線ＷＬの設計に対応してＲＣ遅延量の大きさを容易に調整することが出来るため、センスアンプモジュール１３の設計コストを抑制することが出来る。

［５］第５実施形態
第５実施形態に係る半導体記憶装置１０は、第４実施形態におけるセンスアンプモジュール１３に対して複数の抵抗部ＲＥＧを追加したものである。以下に、第５実施形態に係る半導体記憶装置１０について、第１〜第４実施形態と異なる点を説明する。

［５−１］構成
図１７は、第５実施形態に係る半導体記憶装置１０に含まれたセンスアンプモジュール１３及び電圧生成回路１９の詳細な構成例を示すブロック図である。図１７に示すように第５実施形態におけるセンスアンプモジュール１３は、図１５を用いて説明した第４実施形態におけるセンスアンプモジュール１３に対して、複数のトランジスタＴＣ、及び複数の抵抗部ＲＥＧが設けられている。具体的には、第５実施形態におけるセンスアンプモジュール１３は、抵抗部ＲＥＧ１及びＲＥＧ２、トランジスタＴＣ０〜ＴＣ７を含んでいる。

抵抗部ＲＥＧ１及びＲＥＧ２は、それぞれワード線ＷＬの延伸方向に延伸して設けられ、ワード線ＷＬの延伸方向に配列するノードＮ０〜Ｎ７を含んでいる。抵抗部ＲＥＧ１のノードＮ０〜Ｎ７は、それぞれセンスアンプセグメントＳＥＧ０〜ＳＥＧ７内のセンスアンプユニットＳＡＵに接続されている。抵抗部ＲＥＧ２のノードＮ０〜Ｎ７は、それぞれトランジスタＴＣ０〜ＴＣ７の一端に接続され、トランジスタＴＣ０〜ＴＣ７の他端は、抵抗部ＲＥＧ１のノードＮ０〜Ｎ７にそれぞれ接続されている。つまり、抵抗部ＲＥＧ１及びＲＥＧ２のノードＮ０〜Ｎ７は、ビアコンタクト６１を介して、それぞれセグメントＳＥＧ０〜ＳＥＧ７に設けられた導電体６２に接続されている。抵抗部ＲＥＧ１の一端部分はトランジスタＴＬ１の一端に接続され、抵抗部ＲＥＧ１の他端部分はトランジスタＴＲ１の一端に接続されている。トランジスタＴＬ及びＴＲの他端はＢＬＣドライバＤＲに接続され、トランジスタＴＬ及びＴＲのゲートにはそれぞれ制御信号ＳＥＬＬ及びＳＥＬＲが入力される。トランジスタＴＣ０〜ＴＣ７のゲートには、制御信号ＳＥＬＣが入力される。制御信号ＳＥＬＬ、ＳＥＬＲ、及びＳＥＬＣは、例えばシーケンサ１７によって生成される。

以上のような構成において、抵抗部ＲＥＧ１は、例えば一端及び他端間におけるＲＣ遅延量が、ＲＣ遅延量の小さいワード線ＷＬに対応する導電体４２と同様になるように設計される。抵抗部ＲＥＧ２は、例えば抵抗部ＲＥＧ１との組み合わせにより、一端部分及び他端部分間におけるＲＣ遅延量が、ＲＣ遅延量の大きいワード線ＷＬに対応する導電体４２と同様になるように設計される。第５実施形態に係る半導体記憶装置１０のその他の構成は、第４実施形態に係る半導体記憶装置１０の構成と同様のため、説明を省略する。

［５−２］動作
第５実施形態に係る半導体記憶装置１０は、第４実施形態で説明した読み出し動作に対して、選択されたワード線ＷＬのアドレスに応じてキック動作時における制御信号ＳＥＬＣの制御を追加することにより、制御信号ＢＬＣのキック量を調整する。

第５実施形態におけるキック動作の制御方法の一例が、図１８に示されている。以下に説明する動作は、例えば図１２に示された第１実施形態における読み出し動作の時刻ｔ７〜ｔ８間の動作、図１３に示された第２実施形態における読み出し動作の時刻ｔ７〜ｔ８間の動作、又は図１４に示された第３実施形態における読み出し動作の時刻ｔ７〜ｔ８間の動作に対応している。

図１８に示すように、選択ブロックが偶数ブロック且つキック量を大きくする場合、シーケンサ１７は、制御信号ＳＥＬＬを“Ｈ”レベルにして、制御信号ＳＥＬＲ及びＳＥＬＣを“Ｌ”レベルにする。すると制御信号ＢＬＣは、トランジスタＴＬ１と抵抗部ＲＥＧ１を介して、各センスアンプセグメントＳＥＧに供給される。

一方で、選択ブロックが偶数ブロック且つキック量を小さくする場合、シーケンサ１７は、制御信号ＳＥＬＬ及びＳＥＬＣを“Ｈ”レベルにして、制御信号ＳＥＬＲを“Ｌ”レベルにする。制御信号ＳＥＬＣが“Ｈ”レベルになると、抵抗部ＲＥＧ１と抵抗部ＲＥＧ２との間を接続するトランジスタＴＣ０〜ＴＣ７が全てオン状態になり、抵抗部ＲＥＧ１に供給された信号は、トランジスタＴＣを介して抵抗部ＲＥＧ２も迂回するようになる。これにより制御信号ＢＬＣは、トランジスタＴＬと抵抗部ＲＥＧ１及びＲＥＧ２とを介して、各センスアンプセグメントＳＥＧに供給される。

選択ブロックが奇数ブロック且つキック量を大きくする場合、シーケンサ１７は、制御信号ＳＥＬＬ及びＳＥＬＣを“Ｌ”レベルにして、制御信号ＳＥＬＲを“Ｈ”レベルにする。すると制御信号ＢＬＣは、トランジスタＴＲと抵抗部ＲＥＧ１とを介して、各センスアンプセグメントＳＥＧに供給される。

一方で、選択ブロックが奇数ブロック且つキック量を小さくする場合、シーケンサ１７は、制御信号ＳＥＬＬを“Ｌ”レベルして、制御信号ＳＥＬＲ及びＳＥＬＣを“Ｈ”レベルにする。すると制御信号ＢＬＣは、トランジスタＴＲと抵抗部ＲＥＧ１及びＲＥＧ２とを介して、各センスアンプセグメントＳＥＧに供給される。
第５実施形態に係る半導体記憶装置１０のその他の動作は、第４実施形態に係る半導体記憶装置１０の動作と同様のため、説明を省略する。

［５−３］第５実施形態の効果
以上のように第５実施形態に係る半導体記憶装置１０では、センスアンプモジュール１３が複数の抵抗部ＲＥＧを含んでいる。そしてシーケンサ１７が、選択されたワード線ＷＬのアドレスに応じて制御信号ＢＬＣを供給する抵抗部ＲＥＧの本数を変更する。

具体的には、例えばシーケンサ１７が、ＲＣ遅延量の大きいワード線ＷＬが選択された場合に、１本の抵抗部ＲＥＧを介して各センスアンプ部ＳＡに制御信号ＢＬＣを供給し、ＲＣ遅延量の小さいワード線ＷＬが選択された場合に、２本の抵抗部ＲＥＧを介して各センスアンプ部ＳＡに制御信号ＢＬＣを供給するようにトランジスタＴＬ１、ＴＬ２、ＴＲ１、及びＴＲ２を制御する。

これにより、第５実施形態に係る半導体記憶装置１０は、第１〜第４実施形態と同様に、制御信号ＢＬＣに対するキック動作時における制御信号ＢＬＣのキック量の時間変動を、ワード線ＷＬに対するキック動作時におけるワード線ＷＬのキック量の時間変動に近づけることが出来る。従って、第５実施形態に係る半導体記憶装置１０は、第１〜第４実施形態と同様に、ワード線ＷＬに対してキック動作を実行した場合におけるビット線ＢＬの安定時間を短くすることが出来るため、読み出し動作を高速化することが出来る。

また、第５実施形態に係る半導体記憶装置１０は、制御信号ＢＬＣのＲＣ遅延量を複数の抵抗部ＲＥＧ並びに複数のトランジスタＴＬ及びＴＲを使用することにより変更する。つまり、第５実施形態に係る半導体記憶装置１０の動作は、さらに第１〜第３実施形態で説明した読み出し動作と組み合わせることによって、より精度高くワード線ＷＬと制御信号ＢＬＣとを連動させることが出来る。

［６］第６実施形態
第６実施形態に係る半導体記憶装置１０は、センスアンプモジュール１３が複数の抵抗部ＲＥＧを含む場合において、各抵抗部ＲＥＧがそれぞれ異なるセンスアンプセグメントＳＥＧに接続されるものである。以下に、第６実施形態に係る半導体記憶装置１０について、第１〜第５実施形態と異なる点を説明する。

［６−１］構成
図１９は、第６実施形態に係る半導体記憶装置１０に含まれたセンスアンプモジュール１３及び電圧生成回路１９の詳細な構成例を示すブロック図である。図１９に示すように第６実施形態におけるセンスアンプモジュール１３は、図１５を用いて説明した第４実施形態におけるセンスアンプモジュール１３に対して、複数のトランジスタＳＥＬＬ及びＳＥＬＲ、並びに複数抵抗部ＲＥＧが設けられ、さらにトランジスタＴＤＬ及びＴＤＲと各セグメントＳＥＧとの接続関係が異なっている。具体的には、第６実施形態におけるセンスアンプモジュール１３は、センスアンプセグメントＳＥＧａ０〜ＳＥＧａ７、センスアンプセグメントＳＥＧｂ０〜ＳＥＧｂ７、抵抗部ＲＥＧａ及びＲＥＧｂ、トランジスタＳＥＬＬａ及びＳＥＬＬｂ、並びにトランジスタＳＥＬＲａ及びＳＥＬＲｂを含んでいる。

センスアンプセグメントＳＥＧａは、例えばセンスアンプリージョンＲＧ０及びＲＧ１を含んでいる。セグメントＳＥＧａ０及びＳＥＧａ１におけるリージョンＲＧ０内のセンスアンプユニットＳＡＵはトランジスタＴＤＬ０の一端に接続され、セグメントＳＥＧａ２及びＳＥＧａ３におけるリージョンＲＧ１内のセンスアンプユニットＳＡＵはトランジスタＴＤＬ１の一端に接続され、セグメントＳＥＧａ４及びＳＥＧａ５におけるリージョンＲＧ１内のセンスアンプユニットＳＡＵはトランジスタＴＤＲ１の一端に接続され、セグメントＳＥＧａ６及びＳＥＧａ７におけるリージョンＲＧ０内のセンスアンプユニットＳＡＵはトランジスタＴＤＲ０の一端に接続されている。トランジスタＴＤＬ０、ＴＤＬ１、ＴＤＲ０、及びＴＤＲ１の他端はＢＬＣドライバＤＲに接続され、トランジスタＴＤＬ０、ＴＤＬ１、ＴＤＲ０、及びＴＤＲ１のゲートには制御信号ＲＰＤａが入力される。

センスアンプセグメントＳＥＧｂは、例えばセンスアンプリージョンＲＧ２及びＲＧ３を含んでいる。セグメントＳＥＧｂ０及びＳＥＧｂ１におけるリージョンＲＧ２内のセンスアンプユニットＳＡＵはトランジスタＴＤＬ２の一端に接続され、セグメントＳＥＧｂ２及びＳＥＧｂ３におけるリージョンＲＧ３内のセンスアンプユニットＳＡＵはトランジスタＴＤＬ３の一端に接続され、セグメントＳＥＧｂ４及びＳＥＧｂ５におけるリージョンＲＧ３内のセンスアンプユニットＳＡＵはトランジスタＴＤＲ３の一端に接続され、セグメントＳＥＧｂ６及びＳＥＧｂ７におけるリージョンＲＧ２内のセンスアンプユニットＳＡＵはトランジスタＴＤＲ２の一端に接続されている。トランジスタＴＤＬ２、ＴＤＬ３、ＴＤＲ２、及びＴＤＲ３の他端はＢＬＣドライバＤＲに接続され、トランジスタＴＤＬ２、ＴＤＬ３、ＴＤＲ２、及びＴＤＲ３のゲートには制御信号ＲＰＤｂが入力される。

抵抗部ＲＥＧａ及びＲＥＧｂは、それぞれワード線ＷＬの延伸方向に延伸して設けられ、ワード線ＷＬの延伸方向に配列するノードＮ０〜Ｎ７を含んでいる。抵抗部ＲＥＧａのノードＮ０〜Ｎ７は、それぞれセンスアンプセグメントＳＥＧａ０〜ＳＥＧａ７内のセンスアンプユニットＳＡＵに接続されている。具体的には、抵抗部ＲＥＧａのノードＮ０〜Ｎ７は、ビアコンタクト６１を介して、それぞれセグメントＳＥＧａ０〜ＳＥＧａ７に設けられた導電体６２に接続されている。抵抗部ＲＥＧａの一端部分はトランジスタＴＬａの一端に接続され、抵抗部ＲＥＧａの他端部分はトランジスタＴＲａの一端に接続されている。抵抗部ＲＥＧｂのノードＮ０〜Ｎ７は、それぞれセンスアンプセグメントＳＥＧｂ０〜ＳＥＧｂ７内のセンスアンプユニットＳＡＵに接続されている。具体的には、抵抗部ＲＥＧｂのノードＮ０〜Ｎ７は、ビアコンタクト６１を介して、セグメントＳＥＧｂ０〜ＳＥＧｂ７に設けられた導電体６２に接続されている。抵抗部ＲＥＧｂの一端部分はトランジスタＴＬｂの一端に接続され、抵抗部ＲＥＧｂの他端部分はトランジスタＴＲｂの一端に接続されている。トランジスタＴＬａ、ＴＬｂ、ＴＲａ、及びＴＲｂの他端はＢＬＣドライバＤＲに接続され、トランジスタＴＬａ、ＴＬｂ、ＴＲａ、及びＴＲｂのゲートにはそれぞれ制御信号ＳＥＬＬａ、ＳＥＬＬｂ、ＳＥＬＲａ、及びＳＥＬＲｂが入力される。

以上のような構成において、抵抗部ＲＥＧａ及びＲＥＧｂは、それぞれ例えば一端部分及び他端部分間におけるＲＣ遅延量が、ワード線ＷＬに対応する導電体４２のＲＣ遅延量と同様になるように設計される。また、以上で説明した制御信号ＲＰＤａ、ＲＰＤｂ、ＳＥＬＬ１、ＳＥＬＬ２、ＳＥＬＲ１、及びＳＥＬＲ２は、例えばシーケンサ１７によって生成される。また、以上で説明したセンスアンプリージョンＲＧ０及びＲＧ１は、例えば奇数ビット線に接続され、センスアンプリージョンＲＧ２及びＲＧ３は、例えば奇数ビット線に接続される。第６実施形態に係る半導体記憶装置１０のその他の構成は、第４実施形態に係る半導体記憶装置１０の構成と同様のため、説明を省略する。

［６−２］動作
第６実施形態に係る半導体記憶装置１０は、例えば選択されたビット線が奇数番目か偶数番目かに応じて、キック動作時における制御信号ＳＥＬＬ及びＳＥＬＲの制御方法を変化させる。第６実施形態におけるキック動作の制御方法の一例が、図２０に示されている。尚、以下に説明する動作は、例えば図１２に示された第１実施形態における読み出し動作の時刻ｔ５〜ｔ６間の動作、図１３に示された第２実施形態における読み出し動作の時刻ｔ５〜ｔ６間の動作、又は図１４に示された第３実施形態における読み出し動作の時刻ｔ５〜ｔ６間の動作に対応している。

図２０に示すように、選択ブロックが偶数ブロック且つ奇数ビット線が選択された場合、シーケンサ１７は、制御信号ＳＥＬＬａを“Ｈ”レベルして、制御信号ＳＥＬＬｂ、ＳＥＬＲａ、及びＳＥＬＲｂを“Ｌ”レベルにする。すると制御信号ＢＬＣは、トランジスタＴＬａと抵抗部ＲＥＧａとを介して、各センスアンプセグメントＳＥＧａに供給される。一方で、選択ブロックが偶数ブロック且つ偶数ビット線が選択された場合、シーケンサ１７は、制御信号ＳＥＬＬｂを“Ｈ”レベルして、制御信号ＳＥＬＬａ、ＳＥＬＲａ、及びＳＥＬＲｂを“Ｌ”レベルにする。すると制御信号ＢＬＣは、トランジスタＴＬｂと抵抗部ＲＥＧｂとを介して、各センスアンプセグメントＳＥＧｂに供給される。

選択ブロックが奇数ブロック且つ奇数ビット線が選択された場合、シーケンサ１７は、制御信号ＳＥＬＲａを“Ｈ”レベルして、制御信号ＳＥＬＬａ、ＳＥＬＬｂ、及びＳＥＬＲｂを“Ｌ”レベルにする。すると制御信号ＢＬＣは、トランジスタＴＲａと抵抗部ＲＥＧａとを介して、各センスアンプセグメントＳＥＧａに供給される。一方で、選択ブロックが奇数ブロック且つ偶数ビット線が選択された場合、シーケンサ１７は、制御信号ＳＥＬＲｂを“Ｈ”レベルして、制御信号ＳＥＬＬａ、ＳＥＬＬｂ、及びＳＥＬＲａを“Ｌ”レベルにする。すると制御信号ＢＬＣは、トランジスタＴＲｂと抵抗部ＲＥＧｂとを介して、各センスアンプセグメントＳＥＧｂに供給される。第６実施形態に係る半導体記憶装置１０のその他の動作は、第４実施形態に係る半導体記憶装置１０の動作と同様のため、説明を省略する。

［６−３］第６実施形態の効果
以上のように第６実施形態に係る半導体記憶装置１０では、センスアンプモジュール１３が複数の抵抗部ＲＥＧを含み、抵抗部ＲＥＧ毎に割り当てられたセンスアンプセグメントＳＥＧを含んでいる。そして、これらの抵抗部ＲＥＧ及びセンスアンプセグメントＳＥＧの組は、例えば奇数ビット線又は偶数ビット線に関連付けられている。

これにより、第６実施形態に係る半導体記憶装置１０は、奇数ビット線及び偶数ビット線において配線抵抗等が異なる場合において、制御信号ＢＬＣのキック量をそれぞれ最適化することが出来る。従って、第６実施形態に係る半導体記憶装置１０は、ビット線ＢＬに対するキック量のばらつきを抑制することが出来るため、読み出し動作の信頼性を向上することが出来る。

尚、以上の説明では、センスアンプセグメントＳＥＧａが奇数ビット線に関連付けられ、センスアンプセグメントＳＥＧｂが偶数ビット線に関連付けられた場合を例に説明したが、これに限定されない。各センスアンプセグメントＳＥＧには、その他の異なる構成を適用しても良い。また、以上の説明では、例えばトランジスタＴＤＬ０が複数のセグメントＳＥＧに含まれたセンスアンプリージョンＲＧ０に接続された場合を例に説明したが、これに限定されない。例えば、第６実施形態に係る半導体記憶装置１０は、第４実施形態に係る半導体記憶装置１０のように、１つのトランジスタＴＤに対して１つのセグメントＳＥＧに含まれた１つのリージョンＲＧが接続されるように構成されても良い。

［７］第７実施形態
第７実施形態に係る半導体記憶装置１０は、制御信号ＢＬＣを供給する配線の一端側から駆動するドライバと他端側から駆動するドライバとを含み、ワード線ＷＬ及び制御信号ＢＬＣのキック量の時間変動を近づけた読み出し動作を実行する。以下に、第７実施形態に係る半導体記憶装置１０について、第１〜第６実施形態と異なる点を説明する。

［７−１］構成
図２１は、第７実施形態に係る半導体記憶装置１０に含まれたセンスアンプモジュール１３及び電圧生成回路１９の詳細な構成例を示すブロック図である。図２１に示すように、センスアンプモジュール１３は複数のセンスアンプセグメントＳＥＧ１及びＳＥＧ２を含み、電圧生成回路１９はＢＬＣドライバＤＲ１及びＤＲ２を含んでいる。

センスアンプセグメントＳＥＧ１及びＳＥＧ２は、それぞれ複数のセンスアンプグループＳＡＧを含んでいる。セグメントＳＥＧ１内のセンスアンプＳＡＵは、領域ＡＲ１に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続され、セグメントＳＥＧ２内のセンスアンプＳＡＵは、領域ＡＲ２に設けられたＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されている。

ＢＬＣドライバＤＲ１及びＤＲ２は、図示せぬチャージポンプが生成した電圧に基づいて、それぞれ制御信号ＢＬＣ１及びＢＬＣ２を生成する。ＢＬＣドライバＤＲ１は、生成した制御信号ＢＬＣ１をセグメントＳＥＧ１に含まれたセンスアンプユニットＳＡＵに供給し、ＢＬＣドライバＤＲ２は、生成した制御信号ＢＬＣ２をセグメントＳＥＧ２に含まれたセンスアンプユニットＳＡＵに供給する。

以上で説明した第７実施形態におけるセンスアンプモジュール１３では、偶数ブロックが選択された場合に、領域ＡＲ１に対応するセンスアンプセグメントＳＥＧ１がＮｅａｒ側に対応し、領域ＡＲ２に対応するセンスアンプセグメントＳＥＧ２がＦａｒ側に対応する。同様に、奇数ブロックが選択された場合に、領域ＡＲ２に対応するセンスアンプセグメントＳＥＧ２がＮｅａｒ側に対応し、領域ＡＲ１に対応するセンスアンプセグメントＳＥＧ２がＦａｒ側に対応する。

［７−２］動作
第７実施形態に係る半導体記憶装置１０は、読み出し動作において制御信号ＢＬＣに対するキック動作を実行する場合、偶数ブロックが選択されたか奇数ブロックが選択されたかによって、ＢＬＣドライバＤＲ１及びＤＲ２の制御方法を変化させる。言い換えると、領域ＡＲ１及びＡＲ２における“Ｎｅａｒ”及び“Ｆａｒ”の対応関係に基づいて、シーケンサ１７は、制御信号ＢＬＣ１及びＢＬＣ２の制御方法を変更する。

例えば、シーケンサ１７は、領域ＡＲ１及びＡＲ２がそれぞれ“Ｎｅａｒ”及び“Ｆａｒ”に対応する場合、制御信号ＢＬＣ１及びＢＬＣ２にそれぞれ“Ｎｅａｒ”及び“Ｆａｒ”の制御を適用し、領域ＡＲ１及びＡＲ２がそれぞれ“Ｆａｒ”及び“Ｎｅａｒ”に対応する場合、制御信号ＢＬＣ１及びＢＬＣ２に“Ｎｅａｒ”及び“Ｆａｒ”の制御を適用する。

図２２は、第７実施形態に係る半導体記憶装置１０の読み出し動作のフローチャートの一例を示している。図２２に示すように、まず半導体記憶装置１０は、外部のコントローラから読み出し命令を受信する（ステップＳ１０）。次にシーケンサ１７は、格納されたアドレス情報ＡＤＤから、選択されたブロックＢＬＫのアドレスを確認し、選択されたブロックＢＬＫが偶数ブロックであるか、奇数ブロックであるかを確認する（ステップＳ１１）。そしてシーケンサ１７は、偶数ブロックが選択された場合に、制御信号ＢＬＣ１及びＢＬＣ２にそれぞれ“Ｎｅａｒ”及び“Ｆａｒ”の制御を適用し（ステップＳ１５）、読み出し動作を実行する（ステップＳ１７）。一方でシーケンサ１７は、奇数ブロックが選択された場合に、制御信号ＢＬＣ１及びＢＬＣ２にそれぞれ“Ｆａｒ”及び“Ｎｅａｒ”の制御を適用し（ステップＳ１６）、読み出し動作を実行する（ステップＳ１７）。

以下に、偶数ブロックが選択された場合における読み出し動作の詳細について説明する。図２３は、第７実施形態に係る半導体記憶装置１０における読み出し動作の波形の一例を示し、偶数ブロックが選択された場合の当該ブロックＢＬＫにおける選択ワード線ＷＬの波形、並びに制御信号ＢＬＣ及びＳＴＢの波形の一例を示している。また、図２３は、ワード線ＷＬの波形と、制御信号ＢＬＣの波形とにおいて、Ｎｅａｒ側及びＦａｒ側に対応する波形をそれぞれ実線及び破線で示している。

図２３に示すように、第７実施形態における読み出し動作の時刻ｔ０〜ｔ３間における動作は、図１２を用いて説明した第１実施形態における読み出し動作の時刻ｔ１〜ｔ９間における動作に対応している。具体的には、図２３に示されたワード線ＷＬ及び制御信号ＳＴＢの波形は、図１２に示されたワード線ＷＬ及び制御信号ＳＴＢの波形と同様であり、図２３に示された制御信号ＢＬＣの波形が、図２３に示された制御信号ＢＬＣの波形と異なっている。

図２３に示すように、時刻ｔ１においてロウデコーダモジュール１２Ａは、ワード線ＷＬの電圧が電圧ＡＲまで下降させる。また、時刻ｔ１においてＢＬＣドライバＤＲ１及びＤＲ２は、制御信号ＢＬＣを例えばキック電圧Ｖblc＋ＢＬkickまで上昇させる。

そして、ＢＬＣドライバＤＲ１は、ワード線ＷＬのＮｅａｒ側の電圧の時間変動に基づいて制御信号ＢＬＣ１を制御し、ＢＬＣドライバＤＲ２は、ワード線ＷＬのＦａｒ側の電圧の時間変動に基づいて制御信号ＢＬＣ２を制御する。具体的には、ＢＬＣドライバＤＲ１は、制御信号ＢＬＣ１の電圧をワード線ＷＬのＮｅａｒ側における波形に連動させて段階的に下降させ、ＢＬＣドライバＤＲ２は、制御信号ＢＬＣ２の電圧をワード線ＷＬのＦａｒ側における波形に連動させて段階的に下降させる。

時刻ｔ２においてワード線ＷＬにキック電圧が印加された後に、シーケンサ１７は制御信号ＢＬＣに対するキック動作を実行し、ＢＬＣドライバＤＲ１及びＤＲ２は例えばキック電圧Ｖblc＋ＢＬkickの制御信号ＢＬＣを出力する。そして、ＢＬＣドライバＤＲ１は、制御信号ＢＬＣ１の電圧をワード線ＷＬのＮｅａｒ側における波形に連動させて段階的に下降させ、ＢＬＣドライバＤＲ２は、制御信号ＢＬＣ２の電圧をワード線ＷＬのＦａｒ側における波形に連動させて段階的に下降させる。第７実施形態における読み出し動作のその他の動作は、第１実施形態における読み出し動作と同様のため、説明を省略する。

尚、以上で説明した制御信号ＢＬＣ１及びＢＬＣ２を上昇及び下降させる際に段階的に印加する電圧の数は、図示した数に限定されず、それぞれ任意の数に設定することが可能である。

［７−３］第７実施形態の効果
以上のように第７実施形態に係る半導体記憶装置１０は、センスアンプモジュール１３をワード線方向に２つの領域に分割し、一方の領域に対応するＢＬＣドライバＤＲ１と、他方の領域に対応するＢＬＣドライバＤＲ２とを含んでいる。

そして、第７実施形態に係る半導体記憶装置１０は、キック動作時において選択されたブロックＢＬＫに応じて、Ｎｅａｒ側に対応するＢＬＣドライバＤＲとＦａｒ側に対応するＢＬＣドライバＤＲとで、異なる制御信号ＢＬＣを出力させる。具体的には、キック動作時において、Ｎｅａｒ側に対応するＢＬＣドライバＤＲがワード線ＷＬのＮｅａｒ側における電圧の時間変動と連動するように制御され、Ｆａｒ側に対応するＢＬＣドライバＤＲがワード線ＷＬのＦａｒ側における電圧の時間変動と連動するように制御される。

さらに、第７実施形態においてＢＬＣドライバＤＲは、キック動作時において制御信号ＢＬＣの電圧変化をワード線ＷＬの電圧の時間変動と連動させるために、時間方向で複数種類の電圧を段階的に印加する。時間方向で複数種類の電圧を印加することによってＢＬＣドライバＤＲは、例えば第１実施形態で説明した読み出し動作のキック動作時におけるＮｅａｒ側及びＦａｒ側における波形と似た波形を形成することが出来る。言い換えると、例えばＢＬＣドライバＤＲ１が、ワード線ＷＬのＮｅａｒ側に対するキック動作と連動させた制御信号ＢＬＣ１を出力し、ＢＬＣドライバＤＲ２が、ワード線ＷＬのＦａｒ側に対するキック動作と連動させた制御信号ＢＬＣ２を出力することが出来る。

これにより、第７実施形態に係る半導体記憶装置１０は、第１実施形態と同様に、制御信号ＢＬＣに対するキック動作時における制御信号ＢＬＣのキック量の時間変動を、ワード線ＷＬに対するキック動作時におけるワード線ＷＬのキック量の時間変動に近づけることが出来る。従って、第７実施形態に係る半導体記憶装置１０は、第１実施形態と同様に、ワード線ＷＬに対してキック動作を実行した場合におけるビット線ＢＬの安定時間を短くすることが出来るため、読み出し動作を高速化することが出来る。

［８］第８実施形態
第８実施形態に係る半導体記憶装置１０は、第７実施形態に係る半導体記憶装置１０と同様の構成である。第８実施形態では、読み出し動作における各種制御信号の制御方法が、第７実施形態で説明した読み出し動作と異なっている。

［８−１］動作
図２４は、第８実施形態に係る半導体記憶装置１０における読み出し動作の波形の一例を示している。図２４に示すように、第８実施形態における読み出し動作の時刻ｔ０〜ｔ３間における動作は、図２３を用いて説明した第７実施形態に係る読み出し動作に対して、時刻ｔ２以降の動作が異なっている。

具体的には、図２４に示すように、時刻ｔ２においてワード線ＷＬにキック電圧が印加された後に、シーケンサ１７は制御信号ＢＬＣに対するキック動作を実行し、ＢＬＣドライバＤＲ１は例えばキック電圧Ｖblc＋ＢＬkickの制御信号ＢＬＣを出力する。一方で、ＢＬＣドライバＤＲ２はワード線ＷＬのＦａｒ側における電圧がピークに達するタイミングに基づいて、制御信号ＢＬＣの電圧をキック電圧Ｖblc＋ＢＬkickよりも低い電圧に段階的に上昇させる。

そして、ＢＬＣドライバＤＲ１は、制御信号ＢＬＣ１の電圧をワード線ＷＬのＮｅａｒ側における波形に合わせて段階的に下降させ、ＢＬＣドライバＤＲ２は、制御信号ＢＬＣ２の電圧をワード線ＷＬのＦａｒ側における波形に合わせて段階的に下降させる。第８実施形態における読み出し動作のその他の動作は、第７実施形態における読み出し動作と同様のため、説明を省略する。

［８−２］第８実施形態の効果
以上で説明した第８実施形態における読み出し動作では、第７実施形態における読み出し動作に対して、キック動作時におけるワード線ＷＬのＦａｒ側における電圧のピーク値が異なっている。キック動作時におけるワード線ＷＬのＦａｒ側における電圧は、第７実施形態にける読み出し動作よりも、第８実施形態における読み出し動作の方が低い。

具体的には、キック動作時におけるワード線ＷＬのＦａｒ側における電圧は、第８実施形態における読み出し動作ではキック電圧ＣＲ＋ＣＧkickに近い電圧まで上昇するが、第８実施形態における読み出し動作では読み出し電圧ＣＲよりも高く且つ第７実施形態における読み出し動作よりも低い電圧まで上昇する。これは、選択されたワード線ＷＬのＲＣ遅延量が、第８実施形態よりも第７実施形態の方が大きいことを示している。

これに対して、第８実施形態において制御信号ＢＬＣは、センスアンプ部ＳＡ内のＦａｒ側における電圧変化が、ワード線ＷＬのＦａｒ側における電圧変化と連動するように設定される。つまり、第８実施形態における読み出し動作において、キック動作時における制御信号ＢＬＣのＦａｒ側におけるピーク値は、第７実施形態における読み出し動作よりも低くなるように設定される。

これにより、第８実施形態に係る半導体記憶装置１０は、ワード線ＷＬのＲＣ遅延量が第７実施形態で説明した読み出し動作よりも大きい場合において、制御信号ＢＬＣに対するキック動作時における制御信号ＢＬＣのキック量の時間変動を、ワード線ＷＬに対するキック動作時におけるワード線ＷＬのキック量の時間変動に近づけることが出来る。従って、第８実施形態に係る半導体記憶装置１０は、第７実施形態と同様に、ワード線ＷＬに対してキック動作を実行した場合におけるビット線ＢＬの安定時間を短くすることが出来るため、読み出し動作を高速化することが出来る。

［９］第９実施形態
第９実施形態に係る半導体記憶装置１０は、第７実施形態に係る半導体記憶装置１０と同様の構成である。第９実施形態では、読み出し動作における各種制御信号の制御方法が、第７及び第８実施形態で説明した読み出し動作と異なっている。

［９−１］動作
図２５は、第９実施形態に係る半導体記憶装置１０における読み出し動作の波形の一例を示している。図２５に示すように、第９実施形態における読み出し動作の時刻ｔ０〜ｔ３間における動作は、図２３を用いて説明した第７実施形態に係る読み出し動作に対して、時刻ｔ２以降の動作が異なっている。

具体的には、図２５に示すように、時刻ｔ３においてワード線ＷＬにキック電圧が印加された後に、シーケンサ１７は制御信号ＢＬＣに対するキック動作を実行し、ＢＬＣドライバＤＲ１は例えばキック電圧Ｖblc＋ＢＬkickの制御信号ＢＬＣ１を出力し、制御信号ＢＬＣ１の電圧をワード線ＷＬのＮｅａｒ側における波形に合わせて段階的に下降させる。

一方で、ＢＬＣドライバＤＲ２は、制御信号ＢＬＣ２の電圧をワード線ＷＬのＦａｒ側における波形に合わせて電圧Ｖblcまで段階的に上昇させる。第９実施形態における読み出し動作のその他の動作は、第７実施形態における読み出し動作と同様のため、説明を省略する。

［９−２］第９実施形態の効果
以上で説明した第９実施形態における読み出し動作では、第７及び第８実施形態における読み出し動作に対して、キック動作時におけるワード線ＷＬのＦａｒ側における電圧のピーク値が異なっている。キック動作時におけるワード線ＷＬのＦａｒ側における電圧は、第８実施形態における読み出し動作よりも、第９実施形態における読み出し動作の方が低い。

具体的には、第９実施形態における読み出し動作では、キック動作時におけるワード線ＷＬのＦａｒ側における電圧が、読み出し電圧ＣＲを超えない電圧となっている。これは、選択されたワード線ＷＬのＲＣ遅延量が、第８実施形態よりも第９実施形態の方が大きいことを示している。

これに対して、第９実施形態において制御信号ＢＬＣは、センスアンプ部ＳＡ内のＦａｒ側における電圧変化が、ワード線ＷＬのＦａｒ側における電圧変化と連動するように設定される。つまり、第９実施形態における読み出し動作において、キック動作時における制御信号ＢＬＣのＦａｒ側におけるピーク値は、第８実施形態における読み出し動作よりも低くなるように設定される。

これにより、第９実施形態に係る半導体記憶装置１０は、ワード線ＷＬのＲＣ遅延量が第８実施形態で説明した読み出し動作よりも大きい場合において、制御信号ＢＬＣに対するキック動作時における制御信号ＢＬＣのキック量の時間変動を、ワード線ＷＬに対するキック動作時におけるワード線ＷＬのキック量の時間変動に近づけることが出来る。従って、第９実施形態に係る半導体記憶装置１０は、第７及び第８実施形態と同様に、ワード線ＷＬに対してキック動作を実行した場合におけるビット線ＢＬの安定時間を短くすることが出来るため、読み出し動作を高速化することが出来る。

［１０］第１０実施形態
第１０実施形態に係る半導体記憶装置１０は、第１実施形態に係る半導体記憶装置１０と同様の構成である。第１０実施形態では、第１実施形態で説明した読み出し動作に対して、印加する読み出し電圧の順番が異なっている。

［１０−１］動作
図２６は、第１０実施形態に係る半導体記憶装置１０における読み出し動作の波形の一例を示している。図２６に示すように第１０実施形態における読み出し動作の波形は、図１２を用いて説明した第１実施形態における読み出し動作に対して、ワード線ＷＬの波形が異なっている。

具体的には、図２６に示すように、時刻ｔ１においてロウデコーダモジュール１２Ａは、ワード線ＷＬに例えば読み出しパス電圧Ｖreadを印加する。そしてロウデコーダモジュール１２Ａは、時刻ｔ２よりも前にワード線ＷＬの電圧の下降を開始し、ワード線ＷＬの電圧を読み出し電圧ＣＲまで下降させる。第１実施形態と同様に、ワード線ＷＬのＮｅａｒ側における電圧は、ワード線ＷＬのＦａｒ側における電圧よりも立ち上がり及び立ち下がりが早い。

このときシーケンサ１７は、例えばワード線ＷＬのＮｅａｒ側における電圧が電圧ＣＲに下降するタイミングと、時刻ｔ３の後にセンスアンプ部ＳＡ内のＮｅａｒ側における制御信号ＢＬＣが電圧Ｖblcに下降するタイミングとが揃うように制御し、ワード線ＷＬのＦａｒ側における電圧が電圧ＣＲに下降するタイミングと、センスアンプ部ＳＡ内のＦａｒ側における制御信号ＢＬＣが電圧Ｖblcに下降するタイミングとが揃うように制御する。

その後シーケンサ１７が制御信号ＳＴＢを“Ｈ”レベルにすると、センスアンプユニットＳＡＵは対応する選択メモリセルの閾値電圧が電圧ＣＲ以上であるか否かを判定し、判定結果をセンスアンプユニットＳＡＵ内のラッチ回路に保持する。

時刻ｔ５においてロウデコーダモジュール１２Ａは、ワード線ＷＬの電圧を読み出し電圧ＣＲから読み出し電圧ＡＲに下降させる。例えば、シーケンサ１７は、ワード線ＷＬのＮｅａｒ側における電圧が電圧ＡＲに下降するタイミングと、時刻ｔ７の後にセンスアンプ部ＳＡ内のＮｅａｒ側における制御信号ＢＬＣが電圧Ｖblcに下降するタイミングとが揃うように制御し、ワード線ＷＬのＦａｒ側における電圧が電圧ＡＲに下降するタイミングと、センスアンプ部ＳＡ内のＦａｒ側における制御信号ＢＬＣが電圧Ｖblcに下降するタイミングとが揃うように制御する。

その後シーケンサ１７が制御信号ＳＴＢを“Ｈ”レベルにすると、センスアンプユニットＳＡＵは対応する選択メモリセルの閾値電圧が電圧ＡＲ以上であるか否かを判定し、判定結果をセンスアンプユニットＳＡＵ内のラッチ回路に保持する。

第１０実施形態に係る半導体記憶装置１０の読み出し動作におけるその他の動作は、図１２を用いて説明した第１実施形態に係る半導体記憶装置１０の読み出し動作と同様のため、説明を省略する。

［１０−２］第１０実施形態の効果
以上のように、第１０実施形態における読み出し動作では、第１実施形態における読み出し動作に対して、読み出し電圧が高い方から順番に読み出しを実行している。このような場合においても第１０実施形態に係る半導体記憶装置１０は、第１実施形態に係る半導体記憶装置１０と同様の効果を得ることが出来る。

また、読み出し動作において始めにワード線ＷＬの電圧を読み出しパス電圧Ｖreadに上げる制御がある場合、第１０実施形態における読み出し動作では、例えばワード線ＷＬの電圧を段階的に下げる制御のみとなる。

これにより、ワード線ＷＬの電圧が高速に遷移することが可能となるため、第１０実施形態に係る半導体記憶装置１０は、読み出し動作を高速化することが出来る。また、第１０実施形態に係る半導体記憶装置１０は、読み出し動作における充放電の回数が少なくなるため、充放電に伴う電流の消費量を抑制することが出来る。

［１１］第１１実施形態
第１１実施形態に係る半導体記憶装置１０は、第１実施形態に係る半導体記憶装置１０と同様の構成である。第１１実施形態では、第１０実施形態で説明した読み出し動作に対して、ワード線ＷＬに印加する電圧の制御方法が異なっている。

［１１−１］動作
図２７は、第１１実施形態に係る半導体記憶装置１０における読み出し動作の波形の一例を示している。図２７に示すように第１１実施形態における読み出し動作の波形は、図２６を用いて説明した第１０実施形態における読み出し動作に対して、ワード線ＷＬの波形が異なっている。

具体的には、図２７に示すように、時刻ｔ１においてロウデコーダモジュール１２Ａは、ワード線ＷＬに例えば読み出しパス電圧Ｖreadを印加する。そしてシーケンサ１７は、ワード線ＷＬの電圧を読み出しパス電圧Ｖreadから読み出し電圧ＣＲまで下降させる際に、キック動作を実行する。

第１１実施形態におけるワード線ＷＬに対するキック動作は、電圧を小さくする方向に制御される。具体的には、ロウデコーダモジュール１２Ａは、例えば時刻ｔ３において、選択されたワード線ＷＬに対してキック電圧ＣＲ−ＣＧkickを一時的に印加する。尚、ワード線ＷＬのキック量ＣＧkickは、任意の値に設定することが可能であり、キック電圧を印加するタイミングは、時刻ｔ３よりも前又は時刻ｔ３よりも後であっても良い。その後、ロウデコーダモジュール１２Ａは、ワード線ＷＬに読み出し電圧ＣＲを印加する。

このときシーケンサ１７は、例えばワード線ＷＬのＮｅａｒ側における電圧が電圧ＣＲに上昇するタイミングと、ワード線ＷＬのＦａｒ側における電圧が電圧ＣＲに下降するタイミングとが揃うように制御する。

同様に、時刻ｔ５においてロウデコーダモジュール１２Ａは、ワード線ＷＬの電圧を読み出し電圧ＣＲから読み出し電圧ＡＲまで下降させる際に、キック動作を適用する。具体的には、ロウデコーダモジュール１２Ａは、例えば時刻ｔ７において、選択されたワード線ＷＬに対してキック電圧ＡＲ−ＣＧkickを一時的に印加する。尚、キック電圧を印加するタイミングは、時刻ｔ３よりも前又は時刻ｔ３よりも後であっても良い。その後、ロウデコーダモジュール１２Ａは、ワード線ＷＬに読み出し電圧ＡＲを印加する。

第１１実施形態に係る半導体記憶装置１０の読み出し動作におけるその他の動作は、図２６を用いて説明した第１０実施形態に係る半導体記憶装置１０の読み出し動作と同様のため、説明を省略する。

［１１−２］第１１実施形態の効果
以上のように、第１１実施形態における読み出し動作では、第１０実施形態における読み出し動作に対してワード線ＷＬのキック動作を追加している。このような場合においても第１１実施形態に係る半導体記憶装置１０は、第１０実施形態に係る半導体記憶装置１０と同様の効果を得ることが出来る。

また、第１１実施形態における読み出し動作では、ワード線ＷＬに対するキック動作を実行しているため、ワード線ＷＬのＦａｒ側における電圧が所望の読み出し電圧に到達するまでの時間が、第１０実施形態における読み出し動作よりも速くなる。従って、第１１実施形態に係る半導体記憶装置１０は、第１０実施形態に係る半導体記憶装置１０よりも読み出し動作を高速化することが出来る。

［１２］第１２実施形態
第１２実施形態に係る半導体記憶装置１０は、第１実施形態に係る半導体記憶装置１０と同様の構成である。第１２実施形態では、第１１実施形態で説明した読み出し動作に対して、制御信号ＢＬＣの制御方法が異なっている。

［１２−１］動作
図２８は、第１２実施形態に係る半導体記憶装置１０における読み出し動作の波形の一例を示している。図２８に示すように第１２実施形態における読み出し動作の波形は、図２７を用いて説明した第１１実施形態における読み出し動作に対して、制御信号ＢＬＣの波形が異なっている。

第１２実施形態における読み出し動作では、シーケンサ１７が、例えば時刻ｔ２において制御信号ＢＬＣにキック動作を実行し、さらに時刻ｔ３において電圧を小さくする方向にキック動作を実行する。言い換えると、シーケンサ１７は、一端制御信号ＢＬＣ全体を正方向のキック動作を実行した後に、目的の電圧よりも小さくする方向（負方向）のキック動作を実行し、その後に目的の電圧を印加する。

具体的には、図２８に示すように、時刻ｔ２においＢＬＣドライバＤＲは、例えばキック電圧Ｖblc＋ＢＬkickの制御信号ＢＬＣを出力する。そして、時刻ｔ３においてＢＬＣドライバＤＲは、制御信号ＢＬＣを一時的に電圧Ｖblcより低い電圧まで下降させてから、電圧Ｖblcに上昇させる。

このときシーケンサ１７は、例えばワード線ＷＬのＮｅａｒ側における電圧が電圧ＣＲに上昇するタイミングと、時刻ｔ３の後にキック動作が実行された制御信号ＢＬＣが電圧Ｖblcになるタイミングとが揃うように制御する。

同様に、時刻ｔ６においてＢＬＣドライバＤＲは、例えばキック電圧Ｖblc＋ＢＬkickの制御信号ＢＬＣを出力する。そして、時刻ｔ７においてＢＬＣドライバＤＲは、制御信号ＢＬＣを一時的に電圧Ｖblcより低い電圧まで下降させてから、電圧Ｖblcに上昇させる。

第１２実施形態に係る半導体記憶装置１０の読み出し動作におけるその他の動作は、図２７を用いて説明した第１１実施形態に係る半導体記憶装置１０の読み出し動作と同様のため、説明を省略する。

［１２−２］第１２実施形態の効果
以上のように、第１２実施形態における読み出し動作では、第１１実施形態における読み出し動作に対して、制御信号ＢＬＣの正方向のキック動作の後に負方向のキック動作を追加している。このような場合においても第１２実施形態に係る半導体記憶装置１０は、第１１実施形態に係る半導体記憶装置１０と同様の効果を得ることが出来る。

また、第１２実施形態における読み出し動作では、制御信号ＢＬＣにおいて負方向のキック動作を実行する。すると、目的の電圧に到達する直前の電圧遷移方向が、ワード線ＷＬ及び制御信号ＢＬＣの両方共に、Ｎｅａｒ側は電圧が上昇する方向に、Ｆａｒ側は電圧が下降する方向になる。

これにより、第１２実施形態に係る半導体記憶装置１０は、第１１実施形態よりも精度高くワード線ＷＬ及び制御信号ＢＬＣの変化を近づけることが出来るため、第１１実施形態よりも読み出し動作の信頼性を向上することが出来る。

［１３］第１３実施形態
第１３実施形態に係る半導体記憶装置１０は、第１実施形態に係る半導体記憶装置１０において全てのブロックＢＬＫを両側から駆動するものである。以下に、第１３実施形態に係る半導体記憶装置１０について、第１実施形態に係る半導体記憶装置１０と異なる点について説明する。

［１３−１］構成
図２９は、第５実施形態に係る半導体記憶装置１０に含まれたメモリセルアレイ１１及びロウデコーダモジュール１２の構成例を示すブロック図であり、第１実施形態で図４を用いて説明した構成に対して、ロウデコーダモジュール１２Ａ及び１２Ｂの構成が異なっている。

具体的には、図２９に示すように第１３実施形態におけるロウデコーダモジュール１２Ａは、ブロックＢＬＫ０〜ＢＬＫｎに対応するロウデコーダＲＤＡを含み、ロウデコーダモジュール１２Ｂは、ブロックＢＬＫ０〜ＢＬＫｎに対応するロウデコーダＲＤＢを含んでいる。つまり、第１３実施形態において各ブロックＢＬＫは、ロウデコーダモジュール１２Ａ及び１２Ｂによって、ブロックＢＬＫの両側から駆動される構成となっている。例えば、ワード線ＷＬに対応する導電体４２の一端側からロウデコーダＲＤＡが電圧を供給し、他端側からロウデコーダＲＤＢが電圧を供給する。

また、図２９示すように第１３実施形態に係るメモリセルアレイ１１は、領域ＡＲ１と領域ＡＲ２との間に領域ＡＲ３が定義されている。領域ＡＲ３は、例えば偶数ブロックＢＬＫにおけるロウデコーダＲＤＡからの距離と、奇数ブロックＢＬＫにおけるロウデコーダＲＤＢからの距離とが同様になるように設けられている。つまり、各ブロックＢＬＫにおいて領域ＡＲ３の位置は、例えば対応するロウデコーダＲＤからの距離が“Ｎｅａｒ”と“Ｆａｒ”との中間の位置を含むように定義される。

以下の説明では、各ブロックＢＬＫにおいてロウデコーダＲＤＡ及びＲＤＢから近い領域を“Ｅｄｇｅ”、ブロックＢＬＫの中央部分を含む領域を“Ｃｅｎｔｅｒ”と称する。つまり、領域ＡＲ１及びＡＲ２がＥｄｇｅ部に対応し、領域ＡＲ３がＣｅｎｔｅｒ部に対応する。

尚、センスアンプモジュール１３に含まれた複数のセンスアンプグループＳＡＧは、領域ＡＲ１に設けられたメモリセルに接続されたビット線ＢＬに対応するものと、領域ＡＲ２に設けられたメモリセルに接続されたビット線ＢＬに対応するものと、領域ＡＲ３に設けられたメモリセルに接続されたビット線ＢＬに対応するものとを含んでいる。

例えば、読み出し動作において、領域ＡＲ１及びＡＲ３に対応するセンスアンプユニットＳＡＵが選択ブロックのＥｄｇｅ部に設けられたメモリセルのデータを読み出し、領域ＡＲ３に対応するセンスアンプユニットＳＡＵが選択ブロックに設けられたメモリセルのデータを読み出す。

第１３実施形態に係る半導体記憶装置１０のその他の構成は、第１実施形態に係る半導体記憶装置１０の構成と同様のため、説明を省略する。

［１３−２］動作
図３０は、第１３実施形態に係る半導体記憶装置１０における読み出し動作の波形の一例を示している。図３０におけるワード線ＷＬの“Ｅｄｇｅ”及び“Ｃｅｎｔｅｒ”に対応する波形は、それぞれ図１２におけるワード線ＷＬの“Ｎｅａｒ”及び“Ｆａｒ”に対応する波形と同じである。図３０における制御信号ＢＬＣの“Ｅｄｇｅ”及び“Ｃｅｎｔｅｒ”に対応する波形は、それぞれ図１２における制御信号ＢＬＣの“Ｎｅａｒ”及び“Ｆａｒ”に対応する波形と同じである。

また、第１３実施形態の読み出し動作においてシーケンサ１７は、時刻ｔ０〜ｔ１０の間において、制御信号ＳＥＬＬ及びＳＥＬＲを共に“Ｈ”レベルで固定している。つまり第１３実施形態においてシーケンサ１７は、選択されたブロックＢＬＫのアドレスに依らずに、ワード線ＷＬ及び制御信号ＢＬＣに対するキック動作を実行する。

第１３実施形態に係る半導体記憶装置１０の読み出し動作におけるその他の動作は、図１２を用いて説明した第１実施形態に係る半導体記憶装置１０の読み出し動作と同様のため、説明を省略する。

［１３−３］第１３実施形態の効果
以上のように第１３実施形態に係る半導体記憶装置１０は、ワード線ＷＬをブロックＢＬＫの両側から駆動する構成を有している。このように、ワード線ＷＬを両側から駆動する構成の場合、第１実施形態のように片側から駆動する場合よりも、ワード線ＷＬの電圧の時間変動が早くなる。また、ワード線ＷＬを両側から駆動する構成の場合、ロウデコーダＲＤからの距離が遠いＣｅｎｔｅｒ部における電圧の時間変動は、ロウデコーダＲＤからの距離が近いＥｄｇｅ部における電圧の時間変動よりも遅くなる。

そこで、第１３実施形態に係る半導体記憶装置１０では、ワード線ＷＬ及び制御信号ＢＬＣに対して第１実施形態と同様のキック動作を実行し、制御信号ＳＥＬＬ及びＳＥＬＲに対して同じ制御をする。具体的には、読み出し動作において制御信号ＳＥＬＬ及びＳＥＬＲを共に“Ｈ”レベルにしてトランジスタＴＬ及びＴＲをそれぞれオン状態にすることにより、制御信号ＢＬＣを両側から駆動する。

これにより、第１３実施形態に係る半導体記憶装置１０は、Ｅｄｇｅ部におけるワード線ＷＬの電圧の時間変動と、Ｅｄｇｅ部に対応する制御信号ＢＬＣの電圧の時間変動とを近づけることが出来、Ｃｅｎｔｅｒ部におけるワード線ＷＬの電圧の時間変動と、Ｃｅｎｔｅｒ部に対応する制御信号ＢＬＣの電圧の時間変動とを近づけることが出来る。従って、第１３実施形態に係る半導体記憶装置１０は、第１実施形態と同様に、ワード線ＷＬに対してキック動作を実行した場合におけるビット線ＢＬの安定時間を短くすることが出来るため、読み出し動作を高速化することが出来る。

［１４］第１４実施形態
第１４実施形態に係る半導体記憶装置１０は、第１実施形態に係る半導体記憶装置１０と同様の構成であり、読み出し動作において、例えば第１〜第３実施形態で説明した読み出し動作を使い分ける。

［１４−１］動作
ワード線ＷＬのＲＣ遅延量は、例えば図８に示すように、ワード線ＷＬに対応する導電体４２が設けられた層に応じて異なることがある。この場合、例えば上層に設けられたワード線ＷＬのグループと、中層に設けられたワード線ＷＬのグループと、下層に設けられたワード線ＷＬのグループとでＲＣ遅延量が異なる場合がある。

第１４実施形態に係る半導体記憶装置１０では、例えば複数のワード線ＷＬがＲＣ遅延量の小さい方から順に例えば第１〜第３グループに分類する。尚、ワード線ＷＬのグループ分け方法はこれに限定されず、例えばワード線ＷＬと半導体ピラーＭＨとの接触面積を考慮しても良い。

そして、第１４実施形態に係る半導体記憶装置１０は、選択されたワード線ＷＬのグループに基づいて、実行する読み出し動作を変更する。以下では、第１〜第３実施形態で説明した読み出し動作のことをそれぞれ第１〜第３読み出し動作と呼ぶ。

図３１は、第１４実施形態に係る半導体記憶装置１０の読み出し動作のフローチャートの一例を示している。図３１に示すように、まず半導体記憶装置１０は、外部のコントローラから読み出し命令を受信する（ステップＳ２０）。具体的には、半導体記憶装置１０は、コントローラから受信したコマンド及びアドレス情報をそれぞれコマンドレジスタ１５Ｃ及びアドレスレジスタ１５Ｂに格納する。

次にシーケンサ１７は、格納されたアドレス情報ＡＤＤから、選択されたワード線ＷＬのアドレスを確認し、選択されたワード線ＷＬがどのグループに含まれているのかを確認する（ステップＳ２１）。そしてシーケンサ１７は、第１グループのワード線ＷＬが選択された場合に第１読み出し動作を実行し（ステップＳ２２）、第２グループのワード線ＷＬが選択された場合に第２読み出し動作を実行し（ステップＳ２３）、第３グループのワード線ＷＬが選択された場合に第３読み出し動作を実行する（ステップＳ２４）。

第１４実施形態に係る半導体記憶装置１０の読み出し動作におけるその他の動作は、第１〜第３実施形態で説明した読み出し動作と同様のため、説明を省略する。尚、以上の説明では、複数のワード線ＷＬを３つのグループに分けた場合について述べたが、これに限定されない。例えば、複数のワード線ＷＬには、より細かいグループ分けが実施されても良い。

［１４−２］第１４実施形態の効果
半導体記憶装置１０において、ワード線ＷＬのＲＣ遅延量の大きさは、例えばワード線ＷＬが形成された層の位置に応じて変化することがある。そこで第１実施形態に係る半導体記憶装置１０は、ワード線ＷＬをそのＲＣ遅延量の大きさに基づいてグループ分けして、グループ毎に実行する読み出し動作を変更する。

そして第１実施形態に係る半導体記憶装置１０は、選択されたワード線ＷＬのグループに応じて、例えば図１２〜図１４を用いてそれぞれ説明した第１〜第３実施形態における読み出し動作を使い分ける。この場合に第１実施形態における読み出し動作は、制御信号ＢＬＣのＦａｒ側における波形が第１グループにおけるワード線ＷＬのＦａｒ側における波形に連動するように最適化され、第２実施形態における読み出し動作は、制御信号ＢＬＣのＦａｒ側における波形が第２グループにおけるワード線ＷＬのＦａｒ側における波形に連動するように最適化され、第３実施形態における読み出し動作は、制御信号ＢＬＣのＦａｒ側における波形が第３グループにおけるワード線ＷＬのＦａｒ側における波形に連動するように最適化される。

これにより、第１４実施形態に係る半導体記憶装置１０は、ワード線ＷＬの特性にばらつきがある場合においても、キック動作時における制御信号ＢＬＣの波形とワード線ＷＬの波形とを高精度に連動させることが出来る。従って、第１４実施形態に係る半導体記憶装置１０は、ブロックＢＬＫ内の何れのワード線ＷＬを選択した場合においても、ワード線ＷＬに対してキック動作を実行した場合におけるビット線ＢＬの安定時間を短くすることが出来るため、ブロックＢＬＫ全体で読み出し動作を高速化することが出来る。

尚、以上の説明では、半導体記憶装置１０が第１〜第３実施形態における読み出し動作を使い分ける場合を例に挙げたが、これに限定されない。例えば、半導体記憶装置１０は、第１〜第３実施形態における読み出し動作のうちいずれか１つの読み出し動作を利用しても良いし、複数の読み出し動作を利用しても良い。

また、第１４実施形態に係る半導体記憶装置１０は、その他の実施形態で説明した読み出し動作を利用しても良い。例えば、第１４実施形態における読み出し動作に、第１０〜第１２実施形態で説明した読み出し動作を利用しても良い。また、第１４実施形態に係る半導体記憶装置１０は、各実施形態における読み出し動作で、異なるキック量を適用したものを利用しても良い。

尚、半導体記憶装置１０は、第１実施形態のようにワード線ＷＬを片側から駆動する構成と、第１３実施形態のようにワード線ＷＬを両側から駆動する構成との両方を含んでいても良い。例えば、半導体記憶装置１０が、下層のワード線ＷＬにおいて図２９に示すような両側駆動の構成とされ、上層のワード線ＷＬにおいて図４に示すような片側駆動の構成とされる場合がある。この場合に第１４実施形態に係る半導体記憶装置１０は、読み出し動作の使い分けにおいて、図３０を用いて説明した第１３実施形態における読み出し動作をさらに利用しても良い。

［１５］第１５実施形態
第１５実施形態に係る半導体記憶装置１０は、第７実施形態に係る半導体記憶装置１０と同様の構成であり、読み出し動作において、例えば第７〜第９実施形態で説明した読み出し動作を使い分ける。

［１５−１］動作
第１５実施形態に係る半導体記憶装置１０では、第１４実施形態と同様に、例えば複数のワード線ＷＬがＲＣ遅延量の小さい方から順に例えば第１〜第３グループに分類する。そして、第１５実施形態に係る半導体記憶装置１０は、選択されたワード線ＷＬのグループに基づいて、実行する読み出し動作を変更する。以下では、第７〜第９実施形態で説明した読み出し動作のことをそれぞれ第４〜第６読み出し動作と呼ぶ。

図３２は、第１５実施形態に係る半導体記憶装置１０の読み出し動作のフローチャートの一例を示している。図３２に示すように、まず半導体記憶装置１０は、外部のコントローラから読み出し命令を受信する（ステップＳ２０）。

次にシーケンサ１７は、格納されたアドレス情報ＡＤＤから、選択されたワード線ＷＬのアドレスを確認し、選択されたワード線ＷＬがどのグループに含まれているのかを確認する（ステップＳ２１）。そしてシーケンサ１７は、第１グループのワード線ＷＬが選択された場合に第４読み出し動作を実行し（ステップＳ２５）、第２グループのワード線ＷＬが選択された場合に第５読み出し動作を実行し（ステップＳ２６）、第３グループのワード線ＷＬが選択された場合に第６読み出し動作を実行する（ステップＳ２７）。

第１５実施形態に係る半導体記憶装置１０の読み出し動作におけるその他の動作は、第７〜第９実施形態で説明した読み出し動作と同様のため、説明を省略する。尚、以上の説明では、複数のワード線ＷＬを３つのグループに分けた場合について述べたが、これに限定されない。例えば、複数のワード線ＷＬには、より細かいグループ分けが実施されても良い。

［１５−２］第１５実施形態の効果
第１５実施形態に係る半導体記憶装置１０は、第１４実施形態と同様に、ワード線ＷＬをそのＲＣ遅延量の大きさに基づいてグループ分けして、グループ毎に実行する読み出し動作を変更する。

そして、第１５実施形態に係る半導体記憶装置１０は、選択されたワード線ＷＬのグループに応じて、例えば図２３〜図２５を用いてそれぞれ説明した第７〜第９実施形態における読み出し動作を使い分ける。この場合に第７実施形態における読み出し動作は、制御信号ＢＬＣのＦａｒ側における波形が第１グループにおけるワード線ＷＬのＦａｒ側における波形に連動するように最適化され、第８実施形態における読み出し動作は、制御信号ＢＬＣのＦａｒ側における波形が第２グループにおけるワード線ＷＬのＦａｒ側における波形に連動するように最適化され、第９実施形態における読み出し動作は、制御信号ＢＬＣのＦａｒ側における波形が第３グループにおけるワード線ＷＬのＦａｒ側における波形に連動するように最適化される。

これにより、第１５実施形態に係る半導体記憶装置１０は、ワード線ＷＬの特性にばらつきがある場合においても、キック動作時における制御信号ＢＬＣの波形とワード線ＷＬの波形とを高精度に連動させることが出来る。従って、第１５実施形態に係る半導体記憶装置１０は、ブロックＢＬＫ内の何れのワード線ＷＬを選択した場合においても、ワード線ＷＬに対してキック動作を実行した場合におけるビット線ＢＬの安定時間を短くすることが出来るため、ブロックＢＬＫ全体で読み出し動作を高速化することが出来る。

尚、以上の説明では、半導体記憶装置１０が第７〜第９実施形態における読み出し動作を使い分ける場合を例に挙げたが、これに限定されない。例えば、半導体記憶装置１０は、第７〜第９実施形態における読み出し動作のうちいずれか１つの読み出し動作を利用しても良いし、複数の読み出し動作を利用しても良い。また、第１５実施形態に係る半導体記憶装置１０は、各実施形態における読み出し動作で、異なるキック量を適用したものを利用しても良い。

［１６］変形例等
実施形態の半導体記憶装置１０は、第１及び第２導電体と、第１乃至第４ピラーとを含む。第１導電体＜図９、４２＞は、第１方向に延伸して設けられ、第１ワード線として機能する。第１ピラー＜図８、ＭＨ＞は、第１導電体を通過して設けられ、第１導電体との交差部分が第１メモリセルとして機能する。第２導電体＜図１０、６０＞は、第１方向に延伸して設けられ、センスアンプ＜図６、ＳＡ＞に含まれ且つ第１メモリセルに接続された第１トランジスタ＜図６、２２＞のゲート電極として機能する。第２ピラー＜図１０、６１Ａ＞は、第１方向における第２導電体の一端部分において、第２導電体上に設けられる。第３ピラー＜図１０、６１Ｂ＞は、第１方向における第２導電体の他端部分において、第２導電体上に設けられる。第４ピラー＜図１０、６３＞は、第２ピラーと第３ピラーとの間に配置され、第２導電体上に設けられる。これにより、高速に動作することが可能な半導体記憶装置を提供することが出来る。

尚、上記実施形態では、Upperページデータの読み出し動作を例に説明したが、これに限定されない。例えば、Lowerページデータの読み出し動作に対しても、上記実施形態で説明した動作を適用することが可能である。また、１つのメモリセルに対して１ビット又は３ビット以上のデータを記憶させた場合における読み出し動作においても同様に、第１〜第６実施形態で説明した動作を適用することが出来る。

尚、上記実施形態では、ロウデコーダモジュール１２がメモリセルアレイ１１下部に設けられている場合を例に説明したが、これに限定されない。例えば、メモリセルアレイ１１が半導体基板上に形成され、メモリセルアレイ１１を挟むようにロウデコーダモジュール１２Ａ及び１２Ｂが配置されても良い。このような場合においても、上記実施形態で説明した動作を実行することが可能である。

尚、上記実施形態では、半導体記憶装置１０がページ毎にデータを読み出す場合を例に説明したが、これに限定されない。例えば、半導体記憶装置１０がメモリセルに記憶された複数ビットのデータを一括で読み出すようにしても良い。このような場合においても、読み出し動作の印加時にキック動作を適用することがあるため、半導体記憶装置１０は、上記実施形態で説明した動作を適用することが出来る。

尚、上記実施形態において、読み出し動作についてワード線ＷＬの波形を示したタイミングチャートを用いて説明したが、このワード線ＷＬの波形は、例えばロウデコーダモジュール１２に電圧を供給する信号線の波形と同様の波形となる。つまり。上記実施形態においてワード線ＷＬに印加される電圧及びワード線ＷＬに電圧が印加されている期間は、対応する信号線の電圧を調べることにより大まかに知ることが出来る。尚、ワード線ＷＬの電圧は、ロウデコーダモジュール１２に含まれた転送トランジスタによる電圧降下によって、対応する信号線よりも低くなることもある。

尚、上記実施形態において、メモリセルにＭＯＮＯＳ膜を使用した場合を例に説明したが、これに限定されない。例えば、フローティングゲートを利用したメモリセルを使用した場合においても、上記実施形態で説明した読み出し動作及び書き込み動作を実行することで、同様の効果を得ることが出来る。

尚、上記実施形態では、各導電体４２が電気的に接続されるビアコンタクトＶＣが、当該導電体４２を通過する場合を例に挙げたが、これに限定されない。例えば、各導電体４２に対応するビアコンタクトＶＣは、異なる配線層の導電体４２から導電体４０を通過して、対応する拡散領域５２に接続されるようにしても良い。また、以上の説明では、ビアコンタクトＢＣ、ＶＣ、ＨＵ、ＴＲＣが、１段のピラーにより形成されている場合を例に説明したが、これに限定されない。例えば、これらのビアコンタクトは、２段以上のピラーを連結して形成されていても良い。また、このように２段以上のピラーを連結する場合に、異なる導電体を介していても良い。

尚、上記実施形態において、メモリセルアレイ１１の構成はその他の構成であってもよい。その他のメモリセルアレイ１１の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

尚、上記実施形態では、ブロックＢＬＫがデータの消去単位である場合を例に説明したが、これに限定されない。その他の消去動作については、“不揮発性半導体記憶装置”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号、“不揮発性半導体記憶装置”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

尚、本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、本明細書において“遮断”とは、当該スイッチがオフ状態になっていることを示し、例えばトランジスタのリーク電流のような微少な電流が流れることを除外しない。

尚、上記各実施形態において、
（１）読み出し動作では、“Ａ”レベルの読み出し動作で選択されたワード線に印加される電圧は、例えば０〜０.５５Ｖの間である。これに限定されることなく、０.１〜０.２４Ｖ、０.２１〜０.３１Ｖ、０.３１〜０.４Ｖ、０.４〜０.５Ｖ、０.５〜０.５５Ｖのいずれかの間にしても良い。
“Ｂ”レベルの読み出し動作で選択されたワード線に印加される電圧は、例えば１.５〜２.３Ｖの間である。これに限定されることなく、１.６５〜１.８Ｖ、１.８〜１.９５Ｖ、１.９５〜２.１Ｖ、２.１〜２.３Ｖのいずれかの間にしても良い。
“Ｃ”レベルの読み出し動作で選択されたワード線に印加される電圧は、例えば３.０Ｖ〜４.０Ｖの間である。これに限定されることなく、３.０〜３.２Ｖ、３.２〜３.４Ｖ、３.４〜３.５Ｖ、３.５〜３.６Ｖ、３.６〜４.０Ｖのいずれかの間にしても良い。
読み出し動作の時間（ｔRead）としては、例えば２５〜３８μs、３８〜７０μs、７０〜８０μsの間にしても良い。

（２）書き込み動作は、上述した通りプログラム動作とベリファイ動作とを含む。プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３.７〜１４.３Ｖの間である。これに限定されることなく、例えば１３.７〜１４.０Ｖ、１４.０〜１４.６Ｖのいずれかの間にしても良い。プログラム動作時に非選択のワード線に印加される電圧としては、例えば６.０〜７.３Ｖの間としても良い。この場合に限定されることなく、例えば７.３〜８.４Ｖの間としても良く、６.０Ｖ以下としても良い。
書き込み動作において、奇数番目のワード線を選択した際に、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を選択した際に、選択されたワード線に最初に印加される電圧とは、異なっていても良い。書き込み動作において、非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えても良い。
プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）とした場合における、プログラム電圧のステップアップ幅としては、例えば０.５Ｖ程度が挙げられる。
書き込み動作の時間（ｔProg）としては、例えば１７００〜１８００μs、１８００〜１９００μs、１９００〜２０００μsの間にしても良い。

（３）消去動作では、半導体基板上部に形成され、且つ上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２.０〜１３.６Ｖの間である。この場合に限定されることなく、例えば１３.６〜１４.８Ｖ、１４.８〜１９.０Ｖ、１９.０〜１９.８Ｖ、１９.８〜２１.０Ｖの間であっても良い。
消去動作の時間（ｔErase）としては、例えば３０００〜４０００μs、４０００〜５０００μs、４０００〜９０００μsの間にしても良い。

（４）メモリセルの構造は、半導体基板（シリコン基板）上に、膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は、膜厚が２〜３ｎｍのＳｉＮ又はＳｉＯＮ等の絶縁膜と、膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることが出来る。また、ポリシリコンには、Ｒｕ等の金属が添加されていてもよい。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と、膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜とに挟まれた、膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜としては、ＨｆＯ等が挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚よりも厚くすることが出来る。絶縁膜上には、膜厚が３〜１０ｎｍの材料を介して、膜厚が３０〜７０ｎｍの制御電極が形成されている。ここで材料は、ＴａＯ等の金属酸化膜、ＴａＮ等の金属窒化膜である。制御電極には、Ｗ等を用いることができる。また、メモリセル間には、エアギャップを形成することが出来る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…半導体記憶装置、１１…メモリセルアレイ、１２…ロウデコーダモジュール、１３…センスアンプモジュール、１４…入出力回路、１５…レジスタ、１６…ロジックコントローラ、１７…シーケンサ、１８…レディ／ビジー制御回路、１９…電圧生成回路、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＢＬ…ビット線、ＷＬ…ワード線、ＳＴ１，ＳＴ２…選択トランジスタ、ＭＴ…メモリセルトランジスタ、ＤＲ…ＢＬＣドライバ、ＲＥＧ…抵抗部、ＲＧ…センスアンプリージョン、ＳＥＧ…センスアンプセグメント

Claims (14)

1. 第１方向に延伸して設けられ、第１ワード線として機能する第１導電体と、
   前記第１導電体を通過して設けられ、前記第１導電体との交差部分が第１メモリセルとして機能する第１ピラーと、
   前記第１方向に延伸して設けられ、センスアンプに含まれ且つ前記第１メモリセルに接続された第１トランジスタのゲート電極として機能する第２導電体と、
   前記第１方向における前記第２導電体の一端部分において、前記第２導電体上に設けられた第２ピラーと、
   前記第１方向における前記第２導電体の他端部分において、前記第２導電体上に設けられた第３ピラーと、
   前記第２ピラーと前記第３ピラーとの間に配置され、前記第２導電体上に設けられた第４ピラーと、
   を備える、半導体記憶装置。
2. 前記第２導電体には、第１ドライバによって生成された制御信号が、前記第２ピラー、前記第３ピラー、及び前記第４ピラーのうち少なくとも一つを介して供給される、
   請求項１に記載の半導体記憶装置。
3. ゲートにコントローラによって生成された第１信号が入力され、第２ドライバによって生成された制御信号を、前記第２ピラーを介して前記２導電体に供給する第２トランジスタと、
   ゲートに前記コントローラによって生成された第２信号が入力され、前記制御信号を、前記第４ピラーを介して前記第２導電体に供給する第３トランジスタと、
   をさらに備え、
   前記第１ワード線には、第２ドライバによって前記第１方向の一方側から電圧が印加され、
   前記第１メモリセルの読み出し動作において、
   前記第２ドライバは、前記第１ワード線にキック電圧を印加し、前記第１ワード線に前記キック電圧を印加した後に、前記第１ワード線の電圧を前記キック電圧から所望の読み出し電圧まで下降させ、
   前記第１ドライバは、前記第１ワード線に前記キック電圧が印加されている間に、第１電圧の前記制御信号を生成し、前記第１ワード線に前記キック電圧が印加された後に、前記制御信号の電圧を前記第１電圧から第２電圧まで下降させ、
   前記コントローラは、前記制御信号の電圧が前記第１電圧から前記第２電圧まで下降する間に、前記第１信号を第１論理レベルにして且つ前記第２信号を前記第１論理レベルと異なる第２論理レベルにして、前記センスアンプが前記第１メモリセルの記憶するデータを判定する際に、前記第１信号及び前記第２信号を前記第１論理レベルにする、
   請求項２に記載の半導体記憶装置。
4. ゲートに前記コントローラによって生成された第３信号が入力され、前記制御信号を、前記第３ピラーを介して前記第２導電体に供給する第４トランジスタと、
   をさらに備え、
   前記第１メモリセルの前記読み出し動作において、
   前記コントローラは、前記制御信号の電圧が前記第１電圧から前記第２電圧まで下降する間に、前記第３信号を前記第２論理レベルにして、前記センスアンプが前記第１メモリセルの記憶するデータを判定する際に、前記第３信号を前記第１論理レベルにする、
   請求項３に記載の半導体記憶装置。
5. 前記第１メモリセルと異なるブロックに含まれ、前記第１トランジスタに接続された第２メモリセルと、
   前記第１方向に延伸して設けられ、前記第２メモリセルに接続された第２ワード線として機能する第３導電体と、
   をさらに備え、
   前記第２ワード線には、第３ドライバによって前記第１方向の他方側から電圧が印加され、
   前記第２メモリセルの読み出し動作において、
   前記第３ドライバは、前記第２ワード線に前記キック電圧を印加し、前記第２ワード線に前記キック電圧を印加した後に、前記第２ワード線の電圧を前記キック電圧から前記所望の読み出し電圧まで下降させ、
   前記第２ドライバは、前記第２ワード線に前記キック電圧が印加されている間に、前記第１電圧の前記制御信号を生成し、前記第２ワード線に前記キック電圧が印加された後に、前記制御信号の電圧を前記第１電圧から前記第２電圧まで下降させ、
   前記コントローラは、前記制御信号の電圧が前記第１電圧から前記第２電圧まで下降する間に、前記第３信号を前記第１論理レベルにして且つ前記第１信号及び前記第２信号を前記第２論理レベルにして、前記センスアンプが前記第２メモリセルの記憶するデータを判定する際に、前記第１信号、前記第２信号、及び前記第３信号を前記第１論理レベルにする、
   請求項４に記載の半導体記憶装置。
6. 前記読み出し動作において、
   前記コントローラは、前記制御信号の電圧が前記第１電圧である間に、前記第１信号及び前記第２信号を前記第１論理レベルに維持する、
   請求項３に記載の半導体記憶装置。
7. 前記読み出し動作において、
   前記第１ドライバは、前記第１ワード線に前記キック電圧が印加される前から前記制御信号の電圧を前記第１電圧に維持し、
   前記コントローラは、前記制御信号の電圧が前記第１電圧である間に、前記第１信号及び前記第２信号を前記第２論理レベルに維持する、
   請求項３に記載の半導体記憶装置。
8. 前記読み出し動作において、
   前記第１ドライバは、前記第１ワード線に前記キック電圧が印加されている間且つ前記制御信号の電圧を前記第１電圧にする前に、前記制御信号の電圧を前記第２電圧よりも低い第３電圧にして、
   前記コントローラは、前記制御信号の電圧が前記第１電圧である間に、前記第１信号及び前記第２信号を前記第２論理レベルに維持する、
   請求項３に記載の半導体記憶装置。
9. メモリセルアレイと、
   前記メモリセルアレイに接続された複数のビット線と、
   第１方向に延伸し且つ前記第１方向に配列した第１及び第２ノードを含む導電体と、各々が異なる前記ビット線に接続されたセンスアンプを含む第１及び第２リージョンを含む第１及び第２セグメントとを含み、前記第１及び第２リージョンは前記第１方向と交差する第２方向に配列し、前記第１及び第２セグメントは前記第１方向に配列し、前記第１セグメント内の前記第１及び第２リージョンにおける前記センスアンプが前記第１ノードに接続され、前記第２セグメント内の前記第１及び第２リージョンにおける前記センスアンプが前記第２ノードに接続されたセンスアンプモジュールと、
   ゲートにコントローラによって生成された第１信号が入力され、ドライバによって生成された制御信号を前記導電体の前記第１方向における一端部分に供給する第１トランジスタと、
   ゲートに前記コントローラによって生成された第２信号が入力され、前記制御信号を前記導電体の前記第１方向における他端部分に供給する第２トランジスタと、
   ゲートに前記コントローラによって生成された第３信号が入力され、前記制御信号を前記第１セグメント内の前記第１リージョンにおける前記センスアンプに供給する第３トランジスタと、
   ゲートに前記第３信号が入力され、前記制御信号を前記第２セグメント内の前記第２リージョンにおける前記センスアンプに供給する第４トランジスタと、
   を備える半導体記憶装置。
10. 前記センスアンプはゲートに前記制御信号が入力される第５トランジスタを含み、
    前記第５トランジスタのゲート電極と前記導電体とは同じ配線層に設けられる、
    請求項９に記載の半導体記憶装置。
11. 前記センスアンプモジュール内に設けられた複数の前記第５トランジスタのゲート電極は、前記ゲート電極が設けられた配線層において、前記第１リージョンと前記第２リージョンとの間で絶縁され、前記第１セグメントと前記第２セグメントとの間で絶縁される、
    請求項１０に記載の半導体記憶装置。
12. 前記第３トランジスタと前記第１セグメント内の前記第１リージョンにおける前記センスアンプとの間を接続する配線は、前記第１セグメント内の前記第２リージョンにおける前記センスアンプから絶縁され、
    前記第４トランジスタと前記第２セグメント内の前記第２リージョンにおける前記センスアンプとの間を接続する配線は、前記第２セグメント内の前記第１リージョンにおける前記センスアンプから絶縁される、
    請求項９乃至請求項１１のいずれかに記載の半導体記憶装置。
13. 第１及び第２メモリセルと、
    前記第１及び第２メモリセルに接続され、第１方向に延伸し、第１ドライバによって前記第１方向の一方側から電圧が印加される第１ワード線と、
    前記第１メモリセルに接続され且つ第２ドライバによってゲートに電圧が印加される第１トランジスタを含む第１センスアンプと、
    前記第２メモリセルに接続され且つ第３ドライバによってゲートに電圧が印加される第２トランジスタを含む第２センスアンプと、
    を備え、
    読み出し動作において、
    前記第１及び第２センスアンプがそれぞれ前記第１及び第２メモリセルに記憶されたデータを判定する際に、前記第１ドライバは、前記第１及び第２トランジスタのゲートに第１電圧を印加し、
    前記第１ドライバは、前記第１ワード線に読み出し電圧を印加する前に、前記読み出し電圧よりも高いキック電圧を印加し、
    前記第１ワード線に前記キック電圧が印加されている間に、前記第２ドライバは前記第１トランジスタのゲートに前記第１電圧よりも高い第２電圧を印加し、前記第３ドライバは前記第２トランジスタのゲートに前記第２電圧より低い第３電圧を印加し、
    前記第２ドライバの出力電圧が前記第２電圧から前記第１電圧に変化する際に、前記第２ドライバは複数の電圧を段階的に印加し、
    前記第３ドライバの出力電圧が前記第３電圧から前記第１電圧に変化する際に、前記第３ドライバは複数の電圧を段階的に印加する、半導体記憶装置。
14. 前記第１トランジスタに接続された第３メモリセルと、
    前記第２トランジスタに接続された第４メモリセルと、
    前記第３及び第４メモリセルに接続され、前記第１方向に延伸し、第４ドライバによって前記第１方向の他方側から電圧が印加される第２ワード線と、
    をさらに備え、
    前記読み出し動作において、
    前記第１及び第２センスアンプがそれぞれ前記第３及び第４メモリセルに記憶されたデータを判定する際に、前記第１ドライバは、前記第１及び第２トランジスタのゲートに前記第１電圧を印加し、
    前記第４ドライバは、前記第２ワード線に前記読み出し電圧を印加する前に、前記キック電圧を印加し、
    前記第２ワード線に前記キック電圧が印加されている間に、前記第３ドライバは前記第１トランジスタのゲートに前記第２電圧を印加し、前記第２ドライバは前記第２トランジスタのゲートに前記第３電圧を印加し、
    前記第３ドライバの出力電圧が前記第２電圧から前記第１電圧に変化する際に、前記第３ドライバは複数の電圧を段階的に印加し、
    前記第２ドライバの出力電圧が前記第３電圧から前記第１電圧に変化する際に、前記第２ドライバは複数の電圧を段階的に印加する、
    請求項１３に記載の半導体記憶装置。