JP5856536B2

JP5856536B2 - 不揮発性半導体記憶装置

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Publication number: JP5856536B2
Application number: JP2012103947A
Authority: JP
Inventors: 万里生酒向
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Priority date: 2012-04-27
Filing date: 2012-04-27
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Description

本発明の実施形態は不揮発性半導体記憶装置に関する。

ＮＡＮＤ型フラッシュメモリでは、リード動作などの完了時にセンスアンプ回路を介してビット線を放電することが行われている。この放電動作において、メモリセルの微細化に伴ってビット線の寄生容量やシート抵抗が増大すると、放電時間の増大を招いていた。

特開２００２−１１７６９９号公報

本実施形態は、レイアウト面積の増大を抑制しつつ、ビット線の放電時間を短縮することが可能な不揮発性半導体記憶装置を提供する。

実施形態の不揮発性半導体記憶装置によれば、メモリセルアレイと、ワード線と、ビット線と、センスアンプ回路と、充放電回路とが設けられている。メモリセルアレイは、メモリセルがロウ方向およびカラム方向にマトリックス状に配置されている。ワード線は、前記メモリセルをロウ方向に選択する。ビット線は、前記メモリセルをカラム方向に選択する。センスアンプ回路は、前記ビット線の状態に基づいて、前記メモリセルに記憶されている値を判定する。充放電回路は、前記メモリセルアレイが配置されたウェルに形成され、前記ビット線の充電または放電を行う。

図１は、第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。図２は、図１の不揮発性半導体記憶装置のブロックの概略構成を示す回路図である。図３は、図２のビット線の放電動作の一例を示すタイミングチャートである。図４は、図１の充放電回路の構成例を示すブロック図である。図５（ａ）は、第２実施形態に係る不揮発性半導体記憶装置に適用される充放電回路の構成例を示す回路図、図５（ｂ）は、第２実施形態に係る不揮発性半導体記憶装置に適用される充放電回路のレイアウト構成例を示す平面図である。図６は、図５（ｂ）のＡ−Ａ線に沿って切断した断面図である。図７（ａ）は、第３実施形態に係る不揮発性半導体記憶装置に適用される充放電回路の構成例を示す回路図、図７（ｂ）は、第３実施形態に係る不揮発性半導体記憶装置に適用される充放電回路のレイアウト構成例を示す平面図である。図８は、図７（ｂ）のＢ−Ｂ線に沿って切断した断面図である。図９（ａ）は、第４実施形態に係る不揮発性半導体記憶装置に適用される充放電回路の構成例を示す回路図、図９（ｂ）は、第４実施形態に係る不揮発性半導体記憶装置に適用される充放電回路のレイアウト構成例を示す平面図である。図１０（ａ）は、第５実施形態に係る不揮発性半導体記憶装置に適用される充放電回路の構成例を示す回路図、図１０（ｂ）は、第５実施形態に係る不揮発性半導体記憶装置に適用される充放電回路のレイアウト構成例を示す平面図である。図１１（ａ）は、第６実施形態に係る不揮発性半導体記憶装置に適用される充放電回路の構成例を示す回路図、図１１（ｂ）は、第６実施形態に係る不揮発性半導体記憶装置に適用される充放電回路のレイアウト構成例を示す平面図である。図１２は、第７実施形態に係る不揮発性半導体記憶装置に適用される充放電回路の構成例を示すブロック図である。

以下、実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１実施形態）
図１は、第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
図１において、この不揮発性半導体記憶装置には、メモリセルアレイ１、ロウ選択回路２、充放電回路３、カラム選択回路５、データ入出力バッファ６、制御回路７およびセンスアンプ回路８が設けられている。

メモリセルアレイ１には、データを記憶するメモリセルがロウ方向ＲＤおよびカラム方向ＣＤにマトリックス状に配置されている。なお、１個のメモリセルは、１ビット分のデータを記憶するようにしてもよいし、２ビット以上のデータが記憶できるように多値化されていてもよい。

ここで、メモリセルアレイ１は、ｎ（ｎは正の整数）個のブロックＢ１〜Ｂｎを有する。なお、各ブロックＢ１〜Ｂｎは、ＮＡＮＤセルユニットをロウ方向に複数配列して構成することができる。

図２は、図１の不揮発性半導体記憶装置のブロックの概略構成を示す回路図である。
図２において、各ブロックＢ１〜Ｂｎには、ｈ（ｈは正の整数）本のワード線ＷＬ１〜ＷＬｈ、セレクトゲート線ＳＧＤ、ＳＧＳおよびソース線ＳＣＥが設けられている。また、各ブロックＢ１〜Ｂｎには、ｍ（ｍは正の整数）本のビット線ＢＬ１〜ＢＬｍが共通に設けられている。

そして、各ブロックＢ１〜Ｂｎには、ｍ個のＮＡＮＤセルユニットＮＵ１〜ＮＵｍが設けられ、ＮＡＮＤセルユニットＮＵ１〜ＮＵｍはビット線ＢＬ１〜ＢＬｍにそれぞれ接続されている。

ここで、ＮＡＮＤセルユニットＮＵ１〜ＮＵｍには、セルトランジスタＭＴ１〜ＭＴｈおよびセレクトトランジスタＭＳ１、ＭＳ２がそれぞれ設けられている。なお、メモリセルアレイ１の１個のメモリセルは、１個のセルトランジスタにて構成することができる。そして、セルトランジスタＭＴ１〜ＭＴｈが直列に接続されることでＮＡＮＤストリングが構成され、そのＮＡＮＤストリングの両端にセレクトトランジスタＭＳ１、ＭＳ２が接続されることで各ＮＡＮＤセルユニットＮＵ１〜ＮＵｍが構成されている。

そして、各ＮＡＮＤセルユニットＮＵ１〜ＮＵｍにおいて、セルトランジスタＭＴ１〜ＭＴｈの制御ゲート電極には、ワード線ＷＬ１〜ＷＬｈがそれぞれ接続されている。また、各ＮＡＮＤセルユニットＮＵ１〜ＮＵｍにおいて、セルトランジスタＭＴ１〜ＭＴｈからなるＮＡＮＤストリングの一端は、セレクトトランジスタＭＳ１を介してビット線ＢＬ１〜ＢＬｍにそれぞれ接続され、ＮＡＮＤストリングの他端は、セレクトトランジスタＭＳ２を介してソース線ＳＣＥに接続されている。

また、図１において、ロウ選択回路２は、メモリセルの読み書き消去動作時において、ワード線WLの選択をすることができる。充放電回路３は、メモリセルの読み書き動作時において、ビット線ＢＬ１〜ＢＬｍの充電または放電を行うことができる。なお、充放電回路３は、メモリセルアレイ１が配置されたウェルＷＥＬに形成されている。また、充放電回路３は、センスアンプ回路８によるビット線ＢＬ１〜ＢＬｍの充電動作または放電動作と協調してビット線ＢＬ１〜ＢＬｍの充電または放電を行うことができる。カラム選択回路５は、メモリセルの読み書き消去動作時において、ビット線ＢＬの選択をすることができる。センスアンプ回路８は、ビット線ＢＬ１〜ＢＬｍの状態に基づいて、メモリセルに記憶されているデータを判別する。なお、センスアンプ回路８は、電圧センスであってもよいし、電流センスであってもよい。データ入出力バッファ６は、外部から受け取ったコマンドやアドレスを制御回路７に送ったり、センスアンプ回路８と外部との間でデータの授受を行ったりする。

制御回路７は、コマンドおよびアドレスに基づいて、ロウ選択回路２、充放電回路３、カラム選択回路５、データ入出力バッファ６およびセンスアンプ回路８の動作を制御する。ここで、制御回路７は、書き込み制御部７ａ、読み出し制御部７ｂおよび充放電制御部７ｃを有する。

書き込み制御部７ａは、メモリセルの書き込み動作を制御することができる。読み出し制御部７ｂは、メモリセルの読み出し動作を制御することができる。充放電制御部７ｃは、充放電回路３およびセンスアンプ回路８の充電動作および放電動作を制御することができる。書き込み動作、読み出し動作は、ワード線を共有する複数のメモリセル（ページ）単位で行う。

書き込み動作では、選択ブロックの選択ワード線にプログラム電圧（例えば２０Ｖ）が印加され、非選択ワード線にはセルトランジスタをオンさせるのに十分な中間電圧（例えば、１０Ｖ）が印加される。なお、チャネルカットのため、セルトランジスタをオンさせないための低電圧を非選択ワード線の一部に印加してもよい。また、選択ビット線には、書き込むデータに応じて書き込み電圧（例えば０Ｖ）、または、書き込み禁止電圧（例えば２．５Ｖ）が印加される。

また、セレクトゲート線ＳＧＤには、選択セルのしきい値を上昇させたい場合に選択セルがオンし、選択セルのしきい値を上昇させたくない場合に選択セルがオフする電圧、例えば、２．５Ｖが印加される。また、セレクトゲート線ＳＧＳには、セレクトトランジスタＭＳ１をオフさせるのに十分な低電圧が印加される。

そして、書き込み電圧が選択ビット線に印加されると、選択セルの制御ゲート電極に高電圧がかかり、選択セルの書き込み動作が実行される。

一方、書き込み禁止電圧が選択ビット線に印加されると、セレクトトランジスタＭＳ２がオフする。その結果、セルフブーストにより、選択ワード線に接続された選択セルのチャネルの電位が上昇し、選択セルの書き込み禁止動作が実行される。

読み出し動作では、選択ブロックの選択ワード線に読み出し電圧（例えば、０Ｖ）が印加され、非選択ワード線には、非選択セルをオンさせるのに十分な中間電圧（例えば、４．５Ｖ）が印加される。また、セレクトゲート線ＳＧＤには、セレクトトランジスタＭＳ２をオンさせるのに十分な中間電圧（例えば、４．５Ｖ）が印加され、ＳＧＳには０Ｖが印加される。また、選択ビット線にプリチャージ電圧（例えば１．５V）が印加され、ソース線ＳＣＥにソース電圧（ビット線プリチャージ電圧よりも低い電圧、例えば１．２V）が印加される。

次に、ＳＧＳにＭＳ１をオンさせるのに十分な中間電圧（例えば、４．５Ｖ）を印加すると、選択セルのしきい値が読み出しレベルに達していない場合は、選択ビット線に充電された電荷がＮＡＮＤストリングを介して放電され、選択ビット線の電位がロウレベルになる。一方、選択セルのしきい値が読み出しレベルに達している場合は、選択ビット線に充電された電荷がＮＡＮＤストリングを介して放電されないので、選択ビット線の電位はハイレベルを保持する。

そして、選択ビット線の電位がロウレベルかハイレベルかを判定することで選択セルのしきい値が読み出しレベルに達しているかどうかが判定され、選択セルに記憶されているデータが読み出される。
なお、読み出し動作は、電圧センスであってもよいし、電流センスであってもよい。電流センスの場合には、選択ビット線にプリチャージ電圧を印加しつつ、セレクトゲートＳＧＳにセレクトトランジスタＭＳ１をオンさせるのに十分な中間電圧が印加されることで、セルの電流（セル電流）がビット線を介して流れ、このセル電流の電流量を判定することで、セルに記憶されているデータが読み出される。

消去動作では、選択ブロックのワード線ＷＬ１〜ＷＬｈに０Ｖが印加され、選択ブロックのウェル電位が消去電圧（例えば、１７Ｖ）に設定される。また、選択ブロックのソース線ＳＣＥおよびセレクトゲート線ＳＧＤ、ＳＧＳはフローティングに設定することができる。

この時、選択ブロックのメモリセルのウェルＷＥＬと制御ゲート電極との間に高電圧がかかる。このため、選択ブロックのメモリセルの消去動作が実行される。

ここで、書き込み動作、読み出し動作および消去動作の終了後にビット線ＢＬ１〜ＢＬｍの電位をリセットするために、ビット線ＢＬ１〜ＢＬｍの放電動作が行われる。また、読み出し動作において、ビット線ＢＬ１〜ＢＬｍ間のカップリングノイズを低減するために、非選択ビット線の放電動作が行われる。さらに、書き込み動作において、非選択ビット線を非選択とするために、非選択ビット線の充電動作が行われる。

この時、充放電回路３は、センスアンプ回路８によるビット線ＢＬ１〜ＢＬｍの充放電動作と協調してビット線ＢＬ１〜ＢＬｍの充放電を行う。これにより、センスアンプ回路８のみでビット線ＢＬ１〜ＢＬｍの充放電を行った場合に比べて、充放電時間を短くすることができ、充放電動作を高速化することができる。例えば、ビット線ＢＬ１〜ＢＬｍの一端にセンスアンプ回路８を接続し、ビット線ＢＬ１〜ＢＬｍの他端に充放電回路３を接続することにより、ビット線ＢＬ１〜ＢＬｍのＣＲ負荷を１／４に低減することができる。なお、Ｃはビット線ＢＬ１〜ＢＬｍの寄生容量、Ｒはビット線ＢＬ１〜ＢＬｍの寄生抵抗である。

また、メモリセルアレイ１が配置されたウェルＷＥＬに充放電回路３を形成することにより、ウェルＷＥＬ外に形成した場合に比べて充放電回路３を低耐圧化することができ、充放電回路３のレイアウト面積を縮小することができる。

図３は、図２のビット線の放電動作の一例を示すタイミングチャートである。
図３において、ビット線ＢＬの放電動作では、ビット線ＢＬの放電開始を指示する放電指示信号ＢＪが制御回路７から充放電回路３に送られると同時に放電指示信号ＢＳが制御回路７からセンスアンプ回路８に送られる。すると、充放電回路３およびセンスアンプ回路８を介してビット線ＢＬの放電動作が行われ、ビット線ＢＬの電位がリセットされる。

図４は、図１の充放電回路の構成例を示すブロック図である。
図４において、充放電回路３には、充放電トランジスタＪＴ１〜ＪＴｍがビット線ＢＬ１〜ＢＬｍごとに設けられている。なお、充放電トランジスタＪＴ１〜ＪＴｍとしては、例えば、Ｎチャンネル電界効果トランジスタを用いることができる。ここで、充放電トランジスタＪＴ１〜ＪＴｍのソースはビット線ＢＬ１〜ＢＬｍに接続され、充放電トランジスタＪＴ１〜ＪＴｍのドレインはソース線ＳＣＥに接続される。充放電トランジスタＪＴ１〜ＪＴｍのゲートには放電指示信号ＢＪが入力される。そして、放電指示信号ＢＳが“Ｈ”レベルとなると、センスアンプ回路８を介してビット線ＢＬ１〜ＢＬｍが放電され、ビット線ＢＬ１〜ＢＬｍの電位が緩やかに低下する（点線）。この時、放電指示信号ＢＪが“Ｈ”レベルとなり、充放電トランジスタＪＴ１〜ＪＴｍがオンすると、充放電トランジスタＪＴ１〜ＪＴｍによってもビット線ＢＬ１〜ＢＬｍが放電され、放電指示信号ＢＪが“Ｌ”レベルの場合（点線）に比べてビット線ＢＬ１〜ＢＬｍの電位が急速に低下する（実線）。

（第２実施形態）
図５（ａ）は、第２実施形態に係る不揮発性半導体記憶装置に適用される充放電回路の構成例を示す回路図、図５（ｂ）は、第２実施形態に係る不揮発性半導体記憶装置に適用される充放電回路のレイアウト構成例を示す平面図、図６は、図５（ｂ）のＡ−Ａ線に沿って切断した断面図である。なお、図５（ｂ）では、４本分のビット線ＢＬ１〜ＢＬ４が配置された場合を例にとった。また、図５（ａ）および図６では、ビット線ＢＬ２の部分を抜粋して示した。
図５（ａ）、図５（ｂ）および図６において、ウェルＷＥＬ１には、メモリセルアレイ領域Ｒ２および充放電トランジスタ領域Ｒ１が設けられている。ここで、ウェルＷＥＬ１には素子分離層２３が形成されている。そして、これらのメモリセルアレイ領域Ｒ２および充放電トランジスタ領域Ｒ１は素子分離層２３にて素子分離されている。なお、素子分離層２３は、例えば、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）構造を用いることができる。

そして、メモリセルアレイ領域Ｒ２において、ロウ方向に分離されたアクティブ領域ＡＫがウェルＷＥＬ１に形成され、各アクティブ領域ＡＫ上にはビット線ＢＬ１〜ＢＬ４が配置されている。

また、各アクティブ領域ＡＫにおいて、ウェルＷＥＬ１上には電荷蓄積層１５およびセレクトゲート電極１９、２０が配置され、電荷蓄積層１５上には制御ゲート電極１６が配置されている。なお、ウェルＷＥＬ１と電荷蓄積層１５とは、不図示のトンネル絶縁膜を介して絶縁することができる。電荷蓄積層１５と制御ゲート電極１６とは、不図示の電極間絶縁膜を介して絶縁することができる。ここで、１個の電荷蓄積層１５とその上の制御ゲート電極１６とで１個のメモリセルを構成することができる。

そして、ウェルＷＥＬ１には、電荷蓄積層１５間または電荷蓄積層１５とセレクトゲート電極１９、２０との間に配置された不純物拡散層１２、１３、１４が形成されている。

そして、不純物拡散層１３はコンタクト電極１８を介してビット線ＢＬ２に接続され、不純物拡散層１４はコンタクト電極１７を介してソース線ＳＣＥに接続されている。なお、各メモリセルの制御ゲート電極１６はワード線ＷＬ１〜ＷＬｌに接続され、セレクトゲート電極１９、２０はセレクトゲート線ＳＧＤ、ＳＧＳにそれぞれ接続されている。

一方、充放電トランジスタ領域Ｒ１には充放電トランジスタＪＴ２が形成され、充放電トランジスタＪＴ２はビット線ＢＬ２に接続されている。ここで、ウェルＷＥＬ１上にはゲート電極ＧＨ１が形成されている。また、ウェルＷＥＬ１には、ゲート電極ＧＨ１下のチャネル領域を挟むように不純物拡散層２４、２５が形成されている。なお、例えば、ウェルＷＥＬ１はＰ型、不純物拡散層１２、１３、１４、２４、２５はＮ型に形成することができる。そして、不純物拡散層２４はコンタクト電極２１を介してビット線ＢＬ２に接続され、不純物拡散層２５はコンタクト電極２２を介してソース線ＳＣＥに接続されている。

ここで、メモリセルアレイ領域Ｒ２が配置されたウェルＷＥＬ１に充放電トランジスタＪＴ２を形成することにより、ウェルＷＥＬ１外に形成した場合に比べて充放電トランジスタＪＴ２を低耐圧化することができ、充放電トランジスタＪＴ２のレイアウト面積を縮小することができる。

（第３実施形態）
図７（ａ）は、第３実施形態に係る不揮発性半導体記憶装置に適用される充放電回路の構成例を示す回路図、図７（ｂ）は、第３実施形態に係る不揮発性半導体記憶装置に適用される充放電回路のレイアウト構成例を示す平面図、図８は、図７（ｂ）のＢ−Ｂ線に沿って切断した断面図である。なお、図７（ｂ）では、４本分のビット線ＢＬ１〜ＢＬ４が配置された場合を例にとった。また、図７（ａ）および図８では、ビット線ＢＬ２の部分を抜粋して示した。
図７（ａ）、図７（ｂ）および図８において、ウェルＷＥＬ２には、メモリセルアレイ領域Ｒ１２および充放電トランジスタ領域Ｒ１１が設けられている。そして、メモリセルアレイ領域Ｒ１２において、ロウ方向に分離されたアクティブ領域ＡＫがウェルＷＥＬ２に形成され、各アクティブ領域ＡＫ上にはビット線ＢＬ１〜ＢＬ４が配置されている。

また、各アクティブ領域ＡＫにおいて、ウェルＷＥＬ２上には電荷蓄積層１５およびセレクトゲート電極１９、２０が配置され、電荷蓄積層１５上には制御ゲート電極１６が配置されている。そして、ウェルＷＥＬ２には、電荷蓄積層１５間または電荷蓄積層１５とセレクトゲート電極１９、２０との間に配置された不純物拡散層１２、１３、１４が形成されている。

一方、充放電トランジスタ領域Ｒ１１において、アクティブ領域ＡＫに充放電トランジスタＪＴ２が形成され、充放電トランジスタＪＴ２はビット線ＢＬ２に接続されている。すなわち、カラム方向ＣＤに延びるアクティブ領域ＡＫにＮＡＮＤセルユニットＮＵと充放電トランジスタを形成する。ここで、アクティブ領域ＡＫ上には、充放電トランジスタＪＴ２のゲート電極ＧＨ２が形成されている。また、アクティブ領域ＡＫには、ゲート電極ＧＨ２下のチャネル領域を挟むように不純物拡散層２８、２９が形成されている。なお、例えば、ウェルＷＥＬ２はＰ型、不純物拡散層１２、１３、１４、２８、２９はＮ型に形成することができる。そして、不純物拡散層２８はコンタクト電極２６を介してビット線ＢＬ２に接続され、不純物拡散層２９はコンタクト電極２７を介してソース線ＳＣＥに接続されている。

また、メモリセルアレイ領域Ｒ１２と充放電トランジスタ領域Ｒ１１との間のアクティブ領域ＡＫには、アイソレーショントランジスタＩＴ２が形成されている。ここで、アイソレーショントランジスタＩＴ２のソースは、セレクトトランジスタＭＳ１のソースに接続され、アイソレーショントランジスタＩＴ２のドレインは、充放電トランジスタＪＴ２のドレインに接続されている。アイソレーショントランジスタＩＴ２のゲートには、ウェルＷＥＬ２のウェル電位ＥＬが印加される。

ここで、アクティブ領域ＡＫには、アイソレーショントランジスタＩＴ２のゲート電極ＧＷ１が形成されている。なお、ゲート電極ＧＷ１は、不純物拡散層１４、２８の間に配置することができる。そして、アイソレーショントランジスタＩＴ２のゲート電極ＧＷ１にウェル電位ＥＬが印加されると、アイソレーショントランジスタＩＴ２がオフし、メモリセルアレイ領域Ｒ１２と充放電トランジスタ領域Ｒ１１とが電気的に分離される。

ここで、メモリセルが形成されたアクティブ領域ＡＫに充放電トランジスタＪＴ２を形成することにより、充放電トランジスタＪＴ２のレイアウト面積を縮小することができる。また、アイソレーショントランジスタＩＴ２をアクティブ領域ＡＫに設けることにより、アクティブ領域ＡＫを切断することなく、メモリセルアレイ領域Ｒ１２と充放電トランジスタ領域Ｒ１１とを電気的に分離することができる。

なお、図７（ａ）、図７（ｂ）および図８の例では、メモリセルアレイ領域Ｒ１２と充放電トランジスタ領域Ｒ１１とを電気的に分離するために、アイソレーショントランジスタＩＴ２をアクティブ領域ＡＫに設ける方法について説明したが、メモリセルアレイ領域Ｒ１２と充放電トランジスタ領域Ｒ１１との間でアクティブ領域ＡＫを切断するようにしてもよい。

（第４実施形態）
図９（ａ）は、第４実施形態に係る不揮発性半導体記憶装置に適用される充放電回路の構成例を示す回路図、図９（ｂ）は、第４実施形態に係る不揮発性半導体記憶装置に適用される充放電回路のレイアウト構成例を示す平面図である。なお、図９（ｂ）では、４本分のビット線ＢＬ１〜ＢＬ４が配置された場合を例にとった。また、図９（ａ）では、ビット線ＢＬ１、ＢＬ２の部分を抜粋して示した。
図９（ａ）および図９（ｂ）において、ウェルＷＥＬ３には、メモリセルアレイ領域Ｒ２２および充放電トランジスタ領域Ｒ２１が設けられている。そして、メモリセルアレイ領域Ｒ２２において、ロウ方向に分離されたアクティブ領域ＡＫがウェルＷＥＬ３に形成され、各アクティブ領域ＡＫ上には、ビット線ＢＬ１〜ＢＬ４が配置されるとともに、ビット線ＢＬ１〜ＢＬ４と直交するようにセレクトゲート線ＳＧＳ、ＳＧＤおよびワード線ＷＬ１〜ＷＬｈが形成されている。ここで、セレクトゲート線ＳＧＳのソース側において、アクティブ領域ＡＫには、コンタクト電極３１を介してソース線ＳＣＥが接続されている。

一方、充放電トランジスタ領域Ｒ２１において、アクティブ領域ＡＫには、充放電トランジスタＪＴ１１、ＪＴ１２、未使用トランジスタＵＴ１１、ＵＴ１２およびアイソレーショントランジスタＩＴ１１、ＩＴ１２が形成されている。ここで、充放電トランジスタＪＴ１１、アイソレーショントランジスタＩＴ１１および未使用トランジスタＵＴ１１は順次直列接続され、未使用トランジスタＵＴ１１のソースは、セレクトゲート線ＳＧＳのソース側に接続されている。また、未使用トランジスタＵＴ１２、アイソレーショントランジスタＩＴ１２および充放電トランジスタＪＴ１２は順次直列接続され、充放電トランジスタＪＴ１２のソースは、セレクトゲート線ＳＧＳのソース側に接続されている。アイソレーショントランジスタＩＴ１１、ＩＴ１２のゲートには、ウェルＷＥＬ３のウェル電位ＥＬが印加される。充放電トランジスタＪＴ１１、ＪＴ１２のゲートには、放電指示信号ＢＪ１、ＢＪ２がそれぞれ印加される。

ここで、アクティブ領域ＡＫ上には、各充放電トランジスタＪＴ１１、ＪＴ１２のゲート電極ＧＨ１２、ＧＨ１１およびアイソレーショントランジスタＩＴ１１、ＩＴ１２のゲート電極ＧＷ１１が形成されている。ここで、ゲート電極ＧＷ１１は、ゲート電極ＧＨ１２、ＧＨ１１間に配置されている。ゲート電極ＧＨ１２は、充放電トランジスタＪＴ１１および未使用トランジスタＵＴ１２にて共用されている。ゲート電極ＧＨ１１は、充放電トランジスタＪＴ１２および未使用トランジスタＵＴ１１にて共用されている。

そして、奇数番目のビット線ＢＬ１、ＢＬ３はコンタクト電極３３を介してゲート電極ＧＷ１１、ＧＨ１２間のアクティブ領域ＡＫに接続され、偶数番目のビット線ＢＬ２、ＢＬ４はコンタクト電極３４を介してゲート電極ＧＷ１１、ＧＨ１１間のアクティブ領域ＡＫに接続されている。ゲート電極ＧＨ１２のドレイン側のアクティブ領域ＡＫはコンタクト電極３２を介してソース線ＳＣＥに接続されている。

そして、アイソレーショントランジスタＩＴ１１、ＩＴ１２のゲート電極ＧＷ１１にウェル電位ＥＬが印加されると、アイソレーショントランジスタＩＴ１１、ＩＴ１２がオフする。このため、充放電トランジスタＪＴ１１および未使用トランジスタＵＴ１２が、未使用トランジスタＵＴ１１および充放電トランジスタＪＴ１２と電気的に分離される。

ここで、図９（ａ）および図９（ｂ）の構成では、奇数番目のビット線ＢＬ１、ＢＬ３と偶数番目のビット線ＢＬ２、ＢＬ４とで選択および非選択が交互に切り替られる。ここで、例えば、偶数番目のビット線ＢＬ２、ＢＬ４が選択される場合、充放電トランジスタＪＴ１２がカットオフするように放電指示信号ＢＪ２の電位を設定することで、偶数番目のビット線ＢＬ２、ＢＬ４を介して読み出し動作を正常に行うことができる。この時、充放電トランジスタＪＴ１１がオンするように放電指示信号ＢＪ１の電位を設定することで、センスアンプ回路８および充放電トランジスタＪＴ１１を介して非選択の奇数番目のビット線ＢＬ１、ＢＬ３の充放電動作を行うことができ、充放電動作を高速化することができる。例えば、書き込み動作において、センスアンプ回路８および充放電トランジスタＪＴ１１を介して非選択の奇数番目のビット線ＢＬ１、ＢＬ３の充電動作を行うことにより、非選択ビット線ＢＬ１、ＢＬ３の充電動作を高速化することができ、非選択ビット線ＢＬ１、ＢＬ３を非選択にする時間を短くすることができる。

また、奇数番目のビット線ＢＬ１、ＢＬ３と偶数番目のビット線ＢＬ２、ＢＬ４とで選択および非選択を交互に切り替えることにより、非選択ビット線をノイズシールドとして使用したり、メモリセルへの書き込み時にビット間干渉を低減したりすることが可能となる。

（第５実施形態）
図１０（ａ）は、第５実施形態に係る不揮発性半導体記憶装置に適用される充放電回路の構成例を示す回路図、図１０（ｂ）は、第５実施形態に係る不揮発性半導体記憶装置に適用される充放電回路のレイアウト構成例を示す平面図である。なお、図１０（ａ）および図１０（ｂ）では、４本分のビット線ＢＬ１〜ＢＬ４が配置された場合を例にとった。
図１０（ａ）および図１０（ｂ）において、ウェルＷＥＬ４には、メモリセルアレイ領域Ｒ３２および充放電トランジスタ領域Ｒ３１が設けられている。そして、メモリセルアレイ領域Ｒ３２において、ロウ方向に分離されたアクティブ領域ＡＫがウェルＷＥＬ４に形成され、各アクティブ領域ＡＫ上には、ビット線ＢＬ１〜ＢＬ４が配置されるとともに、ビット線ＢＬ１〜ＢＬ４と直交するようにセレクトゲート線ＳＧＳ、ＳＧＤおよびワード線ＷＬ１〜ＷＬｈが形成されている。ここで、セレクトゲート線ＳＧＳのソース側において、アクティブ領域ＡＫには、コンタクト電極４１を介してソース線ＳＣＥが接続されている。

一方、充放電トランジスタ領域Ｒ３１において、アクティブ領域ＡＫには、充放電トランジスタＪＴ２１〜ＪＴ２４、未使用トランジスタＵＴ２１〜ＵＴ２４およびアイソレーショントランジスタＩＴ２１〜ＩＴ２４が形成されている。ここで、充放電トランジスタＪＴ２１、アイソレーショントランジスタＩＴ２１および未使用トランジスタＵＴ２１は順次直列接続され、未使用トランジスタＵＴ２１のソースは、セレクトゲート線ＳＧＳのソース側に接続されている。また、充放電トランジスタＪＴ２２、アイソレーショントランジスタＩＴ２２および未使用トランジスタＵＴ２２は順次直列接続され、未使用トランジスタＵＴ２２のソースは、セレクトゲート線ＳＧＳのソース側に接続されている。また、未使用トランジスタＵＴ２３、アイソレーショントランジスタＩＴ２３および充放電トランジスタＪＴ２３は順次直列接続され、充放電トランジスタＪＴ２３のソースは、セレクトゲート線ＳＧＳのソース側に接続されている。また、未使用トランジスタＵＴ２４、アイソレーショントランジスタＩＴ２４および充放電トランジスタＪＴ２４は順次直列接続され、充放電トランジスタＪＴ２４のソースは、セレクトゲート線ＳＧＳのソース側に接続されている。アイソレーショントランジスタＩＴ２１〜ＩＴ２４のゲートには、ウェルＷＥＬ４のウェル電位ＥＬが印加される。充放電トランジスタＪＴ２１、ＪＴ２２のゲートには、放電指示信号ＢＪ２１が印加され、充放電トランジスタＪＴ２３、ＪＴ２４のゲートには、放電指示信号ＢＪ２２が印加される。

ここで、アクティブ領域ＡＫ上には、充放電トランジスタＪＴ２３、ＪＴ２４のゲート電極ＧＨ２１、充放電トランジスタＪＴ２１、ＪＴ２２のゲート電極ＧＨ２２およびアイソレーショントランジスタＩＴ２１〜２４のゲート電極ＧＷ２１が形成されている。ここで、ゲート電極ＧＷ２１は、ゲート電極ＧＨ２２、ＧＨ２１間に配置されている。ゲート電極ＧＨ２２は、充放電トランジスタＪＴ２１、ＪＴ２２および未使用トランジスタＵＴ２３、ＵＴ２４にて共用されている。ゲート電極ＧＨ２１は、充放電トランジスタＪＴ２３、ＪＴ２４および未使用トランジスタＵＴ２１、ＵＴ２２にて共用されている。

そして、ビット線ＢＬ１はコンタクト電極４３を介してゲート電極ＧＷ２１、ＧＨ２２間のアクティブ領域ＡＫに接続され、ビット線ＢＬ２はコンタクト電極４４を介してゲート電極ＧＷ２１、ＧＨ２２間のアクティブ領域ＡＫに接続され、ビット線ＢＬ３はコンタクト電極４５を介してゲート電極ＧＷ２１、ＧＨ２１間のアクティブ領域ＡＫに接続され、ビット線ＢＬ４はコンタクト電極４６を介してゲート電極ＧＷ２１、ＧＨ２１間のアクティブ領域ＡＫに接続されている。ゲート電極ＧＨ２２のドレイン側のアクティブ領域ＡＫはコンタクト電極４２を介してソース線ＳＣＥに接続されている。

そして、アイソレーショントランジスタＩＴ２１〜ＩＴ２４のゲート電極ＧＷ２１にウェル電位ＥＬが印加されると、アイソレーショントランジスタＩＴ２１〜ＩＴ２４がオフする。このため、充放電トランジスタＪＴ２１、ＪＴ２２および未使用トランジスタＵＴ２３、ＵＴ２４が、未使用トランジスタＵＴ２１、ＵＴ２２および充放電トランジスタＪＴ２３、ＪＴ２４と電気的に分離される。

ここで、図１０（ａ）および図１０（ｂ）の構成では、互いに隣接する２本のビット線ＢＬ１、ＢＬ２と互いに隣接する２本のビット線ＢＬ３、ＢＬ４とで選択および非選択が交互に切り替られる。ここで、例えば、互いに隣接する２本のビット線ＢＬ３、ＢＬ４が選択される場合、充放電トランジスタＪＴ２３、ＪＴ２４がカットオフするように放電指示信号ＢＪ２１の電位を設定することで、互いに隣接する２本のビット線ＢＬ３、ＢＬ４をそれぞれ介して書き込み動作を正常に行うことができる。この時、充放電トランジスタＪＴ２１、ＪＴ２２がオンするように放電指示信号ＢＪ２１の電位を設定することで、センスアンプ回路８および充放電トランジスタＪＴ２１、ＪＴ２２を介して非選択のビット線ＢＬ１、ＢＬ２の充放電動作を行うことができ、充放電動作を高速化することができる。例えば、書き込み動作において、センスアンプ回路８および充放電トランジスタＪＴ２１、ＪＴ２２を介して非選択ビット線ＢＬ１、ＢＬ２の充電動作を行うことにより、非選択ビット線ＢＬ１、ＢＬ２の充電動作を高速化することができ、非選択ビット線ＢＬ１、ＢＬ２を非選択にする時間を短くすることができる。

また、互いに隣接する２本のビット線ＢＬ１、ＢＬ２と互いに隣接する２本のビット線ＢＬ３、ＢＬ４とで選択および非選択を交互に切り替えることにより、メモリセルへの書き込み時にビット間干渉を低減することが可能となる。

（第６実施形態）
図１１（ａ）は、第６実施形態に係る不揮発性半導体記憶装置に適用される充放電回路の構成例を示す回路図、図１１（ｂ）は、第６実施形態に係る不揮発性半導体記憶装置に適用される充放電回路のレイアウト構成例を示す平面図である。なお、図１１（ａ）および図１１（ｂ）では、４本分のビット線ＢＬ１〜ＢＬ４が配置された場合を例にとった。
図１１（ａ）および図１１（ｂ）において、ウェルＷＥＬ５には、メモリセルアレイ領域Ｒ４２および充放電トランジスタ領域Ｒ４１が設けられている。そして、メモリセルアレイ領域Ｒ４２において、ロウ方向に分離されたアクティブ領域ＡＫがウェルＷＥＬ５に形成され、各アクティブ領域ＡＫ上には、ビット線ＢＬ１〜ＢＬ４が配置されるとともに、ビット線ＢＬ１〜ＢＬ４と直交するようにセレクトゲート線ＳＧＳ、ＳＧＤおよびワード線ＷＬ１〜ＷＬｈが形成されている。ここで、セレクトゲート線ＳＧＳのソース側において、アクティブ領域ＡＫには、コンタクト電極５１を介してソース線ＳＣＥが接続されている。

一方、充放電トランジスタ領域Ｒ４１において、アクティブ領域ＡＫには、充放電トランジスタＪＴ３１〜ＪＴ３４、未使用トランジスタＵＴ３１〜ＵＴ３４、ＵＴ４１〜ＵＴ４４、ＵＴ５１〜ＵＴ５４およびアイソレーショントランジスタＩＴ３１〜ＩＴ３４、ＩＴ４１〜ＩＴ４４が形成されている。ここで、未使用トランジスタＵＴ５１、アイソレーショントランジスタＩＴ４１、未使用トランジスタＵＴ４１、未使用トランジスタＵＴ３１、アイソレーショントランジスタＩＴ３１および充放電トランジスタＪＴ３１は順次直列接続され、充放電トランジスタＪＴ３１のソースは、セレクトゲート線ＳＧＳのソース側に接続されている。また、未使用トランジスタＵＴ５２、アイソレーショントランジスタＩＴ４２、未使用トランジスタＵＴ４２、充放電トランジスタＪＴ３２、アイソレーショントランジスタＩＴ３２および未使用トランジスタＵＴ３２は順次直列接続され、未使用トランジスタＵＴ３２のソースは、セレクトゲート線ＳＧＳのソース側に接続されている。また、未使用トランジスタＵＴ５３、アイソレーショントランジスタＩＴ４３、充放電トランジスタＪＴ３３、未使用トランジスタＵＴ４３、アイソレーショントランジスタＩＴ３３および未使用トランジスタＵＴ３３は順次直列接続され、未使用トランジスタＵＴ３３のソースは、セレクトゲート線ＳＧＳのソース側に接続されている。また、充放電トランジスタＪＴ３４、アイソレーショントランジスタＩＴ４４、未使用トランジスタＵＴ５４、未使用トランジスタＵＴ４４、アイソレーショントランジスタＩＴ３４および未使用トランジスタＵＴ３４は順次直列接続され、未使用トランジスタＵＴ３４のソースは、セレクトゲート線ＳＧＳのソース側に接続されている。アイソレーショントランジスタＩＴ３１〜ＩＴ３４、ＩＴ４１〜ＩＴ４４のゲートには、ウェルＷＥＬ５のウェル電位ＥＬが印加される。充放電トランジスタＪＴ３１のゲートには、放電指示信号ＢＪ３１が印加され、充放電トランジスタＪＴ３２のゲートには、放電指示信号ＢＪ３２が印加され、充放電トランジスタＪＴ３３のゲートには、放電指示信号ＢＪ３３が印加され、充放電トランジスタＪＴ３４のゲートには、放電指示信号ＢＪ３４が印加される。

ここで、アクティブ領域ＡＫ上には、充放電トランジスタＪＴ３１のゲート電極ＧＨ３１、充放電トランジスタＪＴ３２のゲート電極ＧＨ３２、充放電トランジスタＪＴ３３のゲート電極ＧＨ３３、充放電トランジスタＪＴ３４のゲート電極ＧＨ３４、アイソレーショントランジスタＩＴ３１〜３４のゲート電極ＧＷ３１およびアイソレーショントランジスタＩＴ４１〜４４のゲート電極ＧＷ３２が形成されている。ここで、ゲート電極ＧＷ３１は、ゲート電極ＧＨ３１、ＧＨ３２間に配置されている。ゲート電極ＧＷ３２は、ゲート電極ＧＨ３３、ＧＨ３４間に配置されている。ゲート電極ＧＨ３１は、充放電トランジスタＪＴ３１および未使用トランジスタＵＴ３２〜ＵＴ３４にて共用されている。ゲート電極ＧＨ３２は、充放電トランジスタＪＴ３２および未使用トランジスタＵＴ３１、ＵＴ４３、ＵＴ４４にて共用されている。ゲート電極ＧＨ３３は、充放電トランジスタＪＴ３３および未使用トランジスタＵＴ４１、ＵＴ４２、ＵＴ５４にて共用されている。ゲート電極ＧＨ３４は、充放電トランジスタＪＴ３４および未使用トランジスタＵＴ５１〜ＵＴ５３にて共用されている。

そして、ビット線ＢＬ１はコンタクト電極５４を介してゲート電極ＧＷ３１、ＧＨ３１間のアクティブ領域ＡＫに接続され、ビット線ＢＬ２はコンタクト電極５５を介してゲート電極ＧＷ３１、ＧＨ３２間のアクティブ領域ＡＫに接続され、ビット線ＢＬ３はコンタクト電極５６を介してゲート電極ＧＷ３２、ＧＨ３３間のアクティブ領域ＡＫに接続され、ビット線ＢＬ４はコンタクト電極５７を介してゲート電極ＧＷ３２、ＧＨ３４間のアクティブ領域ＡＫに接続されている。ゲート電極ＧＨ３４のドレイン側のアクティブ領域ＡＫはコンタクト電極５３を介してソース線ＳＣＥに接続されている。ゲート電極ＧＨ３２、ＧＨ３３間のアクティブ領域ＡＫはコンタクト電極５２を介してソース線ＳＣＥに接続されている。

そして、アイソレーショントランジスタＩＴ３１〜ＩＴ３４のゲート電極ＧＷ３１およびアイソレーショントランジスタＩＴ４１〜ＩＴ４４のゲート電極ＧＷ３２にウェル電位ＥＬが印加されると、アイソレーショントランジスタＩＴ３１〜ＩＴ３４、ＩＴ４１〜ＩＴ４４がオフする。このため、充放電トランジスタＪＴ３１および未使用トランジスタＵＴ３２、ＵＴ３３、ＵＴ３４と、充放電トランジスタＪＴ３２、ＪＴ３３および未使用トランジスタＵＴ３１、ＵＴ４１〜ＵＴ４４、ＵＴ５４と、充放電トランジスタＪＴ３４および未使用トランジスタＵＴ５１〜ＵＴ５３とが電気的に分離される。

ここで、図１１（ａ）および図１１（ｂ）の構成では、奇数番目のビット線ＢＬ１、ＢＬ３と偶数番目のビット線ＢＬ２、ＢＬ４とで選択および非選択を交互に切り替えることもできるし、互いに隣接する２本のビット線ＢＬ１、ＢＬ２と互いに隣接する２本のビット線ＢＬ３、ＢＬ４とで選択および非選択を交互に切り替えることもできる。ここで、例えば、偶数番目のビット線ＢＬ２、ＢＬ４が選択される場合、充放電トランジスタＪＴ３２、ＪＴ３４がカットオフするように放電指示信号ＢＪ３２、ＢＪ３４の電位を設定することで、偶数番目のビット線ＢＬ２、ＢＬ４を介して読み出し動作を正常に行うことができる。この時、充放電トランジスタＪＴ３１、ＪＴ３３がオンするように放電指示信号ＢＪ３１、ＢＪ３３の電位を設定することで、センスアンプ回路８および充放電トランジスタＪＴ３１、ＪＴ３３を介して非選択の奇数番目のビット線ＢＬ１、ＢＬ３の充放電動作を行うことができ、充放電動作を高速化することができる。

あるいは、例えば、互いに隣接する２本のビット線ＢＬ３、ＢＬ４が選択される場合、充放電トランジスタＪＴ３３、ＪＴ３４がカットオフするように放電指示信号ＢＪ３３、ＢＪ３４の電位を設定することで、互いに隣接する２本のビット線ＢＬ３、ＢＬ４をそれぞれ介して書き込み動作を正常に行うことができる。この時、充放電トランジスタＪＴ３１、ＪＴ３２がオンするように放電指示信号ＢＪ３１、ＪＴ３２の電位を設定することで、センスアンプ回路８および充放電トランジスタＪＴ３１、ＪＴ３２を介して非選択のビット線ＢＬ１、ＢＬ２の充放電動作を行うことができ、充放電動作を高速化することができる。

（第７実施形態）
図１２は、第７実施形態に係る不揮発性半導体記憶装置に適用される充放電回路の構成例を示すブロック図である。なお、図１２では、２本分のビット線ＢＬ１、ＢＬ２が配置された場合を例にとった。
図１２において、半導体チップＣＰにはウェルＷＥＬ６、充放電ドライバＤＶ、センスアンプ回路ＳＡおよび電源パッドＰＤが形成されている。ウェルＷＥＬ６には、メモリセルアレイ１、選択トランジスタＡＴ１、ＡＴ２、切替トランジスタＢＴ１、ＢＴ２および充放電トランジスタＪＴ１１、ＪＴ１２が設けられている。なお、選択トランジスタＡＴ１、ＡＴ２および切替トランジスタＢＴ１、ＢＴ２としては、例えば、Ｎチャンネル電界効果トランジスタを用いることができる。

センスアンプ回路ＳＡは、ビット線ＢＬ１、ＢＬ２の状態に基づいて、メモリセルに記憶されている値を判定することができる。なお、センスアンプ回路ＳＡは、電圧センスであってもよいし、電流センスであってもよい。充放電ドライバＤＶは、ビット線ＢＬ１、ＢＬ２の充電または放電を行うことができる。選択トランジスタＡＴ１、ＡＴ２は、センスアンプ回路ＳＡに選択ビット線を接続することができる。切替トランジスタＢＴ１、ＢＴ２は、充放電ドライバＤＶに非選択ビット線を接続することができる。電源パッドＰＤは、センスアンプ回路ＳＡおよび充放電ドライバＤＶに電源を供給することができる。

そして、ビット線ＢＬ１の一端は、選択トランジスタＡＴ１を介してセンスアンプ回路ＳＡに接続されるとともに、切替トランジスタＢＴ１を介して充放電ドライバＤＶに接続されている。ビット線ＢＬ１の他端は、充放電トランジスタＪＴ１１に接続されている。ビット線ＢＬ２の一端は、選択トランジスタＡＴ２を介してセンスアンプ回路ＳＡに接続されるとともに、切替トランジスタＢＴ２を介して充放電ドライバＤＶに接続されている。ビット線ＢＬ２の他端は、充放電トランジスタＪＴ１２に接続されている。選択トランジスタＡＴ１、ＡＴ２のゲートには選択信号ＢＳ１、ＢＳ２がそれぞれ印加され、切替トランジスタＢＴ１、ＢＴ２のゲートには切替信号ＢＡ１、ＢＡ２がそれぞれ印加される。

ここで、充放電ドライバＤＶはメモリセルアレイ１よりも電源パッドＰＤの近くに配置することができる。例えば、充放電ドライバＤＶは電源パッドＰＤに隣接して配置するようにしてもよい。

そして、例えば、偶数番目のビット線ＢＬ２が選択される場合、充放電トランジスタＪＴ１２がカットオフするように放電指示信号ＢＪ２の電位を設定する。また、選択トランジスタＡＴ２をオン、切替トランジスタＢＴ２をオフすることで、センスアンプ回路ＳＡにビット線ＢＬ２を接続することができ、偶数番目のビット線ＢＬ２を介して読み出し動作を正常に行うことができる。この時、充放電トランジスタＪＴ１１がオンするように放電指示信号ＢＪ１の電位を設定するとともに、選択トランジスタＡＴ１をオフ、切替トランジスタＢＴ１をオンすることで、充放電ドライバＤＶおよび充放電トランジスタＪＴ１１にビット線ＢＬ１を接続することができる。このため、充放電ドライバＤＶおよび充放電トランジスタＪＴ１１を介して非選択の奇数番目のビット線ＢＬ１の充放電動作を行うことができ、充放電動作を高速化することができる。

ここで、メモリセルアレイ１よりも電源パッドＰＤの近くに充放電ドライバＤＶを配置することにより、電源パッドＰＤと放電ドライバＤＶとの間の配線抵抗を低減することができ、充放電ドライバＤＶの充放電動作を高速化することができる。

（第８実施形態）
図４の充放電トランジスタＪＴ１〜ＪＴｍの通電テストを行う場合、メモリセルアレイ１の全てのメモリセルを非選択とした状態で、充放電トランジスタＪＴ１〜ＪＴｍをオンし、充放電トランジスタＪＴ１〜ＪＴｍをそれぞれ介してビット線ＢＬ１〜ＢＬｍを充電させる。そして、充放電トランジスタＪＴ１〜ＪＴｍをオフした後、センスアンプ回路８を介してビット線ＢＬ１〜ＢＬｍの状態を判定させることにより充放電トランジスタＪＴ１〜ＪＴｍの良否判定を行うようにしてもよい。

この時、例えば、充放電トランジスタＪＴ１にオープン不良がある場合、ビット線ＢＬ１に電荷が充電されないため、ビット線ＢＬ１の電位が低くなる。このため、ビット線ＢＬ１の電位が判定値を下回ったかどうか判断することで充放電トランジスタＪＴ１のオープン不良を検出することができる。

ここで、充放電トランジスタＪＴ１〜ＪＴｍが所望の動作を行うために必要なオン電流を境界として合否を返すようにセンスアンプ回路８のパラメータを調整することで、高抵抗不良を検出することができる。充放電トランジスタＪＴ１〜ＪＴｍの不良が検出された場合、ビット線ＢＬ１〜ＢＬｍ単位でリダンダンシカラムに置換するようにしてもよい。

また、充放電トランジスタＪＴ１〜ＪＴｍのショート不良を検出する場合、メモリセルアレイ１の全てのメモリセルを非選択とした状態で、充放電トランジスタＪＴ１〜ＪＴｍをオフする。そして、センスアンプ回路８を介してビット線ＢＬ１〜ＢＬｍを充電させる。

この時、例えば、充放電トランジスタＪＴ１にショート不良がある場合、ビット線ＢＬ１に充電された電荷は充放電トランジスタＪＴ１を介して漏れ出すため、ビット線ＢＬ１の電位が下がる。このため、ビット線ＢＬ１の電位が判定値を下回ったかどうか判断することで充放電トランジスタＪＴ１のショート不良を検出することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１メモリセルアレイ、Ｂ１〜Ｂｎブロック、２ロウ選択回路、３充放電回路、５カラム選択回路、６データ入出力バッファ、７制御回路、７ａ書き込み制御部、７ｂ読み出し制御部、７ｃ充放電制御部、８、ＳＡセンスアンプ回路、ＭＳ１、ＭＳ２セレクトトランジスタ、ＭＴ１〜ＭＴｈセルトランジスタ、ＷＬ１〜ＷＬｈワード線、ＳＧＤ、ＳＧＳセレクトゲート線、ＳＣＥソース線、ＢＬ１〜ＢＬｍビット線、ＮＵ１〜ＮＵｍＮＡＮＤセルユニット、ＪＴ１〜ＪＴｍ充放電トランジスタ、ＷＥＬ、ＷＥＬ１〜ＷＥＬ６ウェル、ＣＰ半導体チップ、ＡＫアクティブ領域、ＧＨ１、ＧＨ２、ＧＷ１ゲート電極、１２〜１４、２４、２５、２８、２９不純物拡散層、１５電荷蓄積層、１６制御ゲート電極、１７、１８、２１、２２、２６、２７コンタクト電極、１９、２０セレクトゲート電極、２３素子分離層、ＩＴ２アイソレーショントランジスタ、ＰＤ電源パッド、ＤＶ充放電ドライバ、ＡＴ１、ＡＴ２選択トランジスタ、ＢＴ１、ＢＴ２切替トランジスタ

Claims

メモリセルがロウ方向およびカラム方向にマトリックス状に配置されたメモリセルアレイ
と、
前記メモリセルをロウ方向に選択するワード線と、
前記メモリセルをカラム方向に選択するビット線と、
前記ビット線の状態に基づいて、前記メモリセルに記憶されている値を判定するセンスア
ンプ回路と、
前記センスアンプ回路による前記ビット線の充電動作または放電動作と協調して前記ビッ
ト線の充電または放電を行う充放電回路とを備え、
前記充放電回路は前記メモリセルアレイが配置されたウェルに形成され、
前記ビット線の一端は前記センスアンプ回路に接続され、前記ビット線の他端は前記充放
電回路に接続され、
前記メモリセルアレイの全てのメモリセルを非選択とした状態で、前記充放電回路を介し
て前記ビット線を充電させ、前記センスアンプ回路を介して前記ビット線の電位を判定さ
せることにより前記充放電回路の良否判定を行うことを特徴とする不揮発性半導体記憶装
置。
メモリセルがロウ方向およびカラム方向にマトリックス状に配置されたメモリセルアレイ
と、
前記メモリセルをロウ方向に選択するワード線と、
前記メモリセルをカラム方向に選択するビット線と、
前記ビット線の状態に基づいて、前記メモリセルに記憶されている値を判定するセンスア
ンプ回路と、
前記センスアンプ回路による前記ビット線の充電動作または放電動作と協調して前記ビッ
ト線の充電または放電を行う充放電回路とを備え、
前記メモリセルアレイの全てのメモリセルを非選択とした状態で、前記充放電回路を介し
て前記ビット線を充電させ、前記センスアンプ回路を介して前記ビット線の電位を判定さ
せることにより前記充放電回路の良否判定を行うことを特徴とする不揮発性半導体記憶装
置。
メモリセルがロウ方向およびカラム方向にマトリックス状に配置されたメモリセルアレイ
と、
前記メモリセルをロウ方向に選択するワード線と、
前記メモリセルをカラム方向に選択するビット線と、
前記ビット線の状態に基づいて、前記メモリセルに記憶されている値を判定するセンスア
ンプ回路と、
前記メモリセルアレイが配置されたウェルに形成され、前記ビット線の充電または放電を
行う充放電回路とを備え、
前記メモリセルアレイの全てのメモリセルを非選択とした状態で、前記充放電回路を介し
て前記ビット線を充電させ、前記センスアンプ回路を介して前記ビット線の電位を判定さ
せることにより前記充放電回路の良否判定を行うことを特徴とする不揮発性半導体記憶装
置。