JP2011119530A - 半導体記憶装置 - Google Patents

Abstract

【課題】 低コスト化、リソグラフィ技術の限界、及び選択トランジスタの配置に関する制約条件を満たした配線パターンを構築することが可能な半導体記憶装置を提供する。
【解決手段】 第１の選択トランジスタ１４ｅ、１４ｏは、Ｍ１配線としてのセンスアンプビット線ＳＡＢＬの下方に配置され、配線４１，４２によりビット線ＢＬｅｎ＋１、ＢＬｏｎ＋１に接続される。ビット線ＢＬｏｎ＋１の下のＭ０配線としてのセンスアンプビット線ＳＡＢＬｎ＋１は、ＣＧ配線としての配線４３、Ｍ０配線としての配線４４を介してＭ１配線としてのセンスアンプビット線ＳＡＢＬｉ＋１に接続される。
【選択図】図１

Description

本発明は、例えばＮＡＮＤ型フラッシュメモリに係わり、チップサイズの小型化が可能な半導体記憶装置に関する。

ＮＡＮＤ型フラッシュメモリにおいて、ビット線のパターンは、素子を微細化するために重要である。ビット線のパターンは、センス方式に大きく依存し、全ビット線をセンスするAll Bit Line(ＡＢＬ)センス方式（以降ＡＢＬ方式と表記）、ビット線をシールドして読み出すセンス方式（Bit Line Shield：ＢＬＳ方式と表記）があるまたこれらのセンス方式とともにセルアーキテクチャーとして、セルアレイの両側にセンスアンプを配置し、これらセンスアンプにビット線を交互に接続する両側センスアンプ方式と、セルアレイの片側に全てのセンスアンプと配置し、これらセンスアンプにビット線を接続する片側センスアンプ方式とがある。

ＡＢＬ方式では片側・両側センスアンプ共に可能であるが、片側センスアンプを実現するのは配線引き回しが両側センスアンプに比べ難しいため両側センスアンプ方式を用いてきた。両側センスアンプ方式は、ビット線から引き出す配線数を半分にすることが可能であるため、レイアウトが容易であるというメリットを有している。しかし、素子の微細化に伴いビット線間の容量カップリングが増加しており、これらの影響を低減させようとするとパフォーマンスが低減する。このためこれまでＡＢＬ方式の最大のメリットであったパフォーマンスが高いというメリットが失われつつある。このため、片側センスアンプがABL方式に比べ容易なＢＬＳ方式が見直されるようになってきている。

しかし、両側センスアンプのＡＢＬ方式は、セルアレイの片側に半分の数のビット線を引き出せればよいのに対して、片側センスアンプのＢＬＳ方式は、セルアレイの片側に全てのビット線を引き出す必要がある。このため、センスアンプの数をビット線の数の半分とし、選択トランジスタにより一方のビット線を選択し、この選択されたビット線を接続トランジスタによりセンスアンプに接続する構成が用いられている。ビット線には、消去動作時に高電圧が印加される。このため、消去電圧による選択トランジスタや接続トランジスタの破壊を防止するため、これのトランジスタを高耐圧化する必要がある。しかし、高耐圧トランジスタを使用する場合、チップ面積が増大する。そこで、チップ面積の増大を防止した技術が開発されている（例えば特許文献１参照）。

一方、片側センスアンプ方式によりＮＡＮＤ型フラッシュメモリを構成するための制約条件として、低コスト、リソグラフィ技術、及び選択トランジスタの配置がある。

低コストを実現するため、配線層の数の増加を抑える必要がある。このため、素子が微細化された場合においても、従前の３層の金属配線層Ｍ０、Ｍ１、Ｍ２（以下、単にＭ０、Ｍ１、Ｍ２と称す）によりＮＡＮＤフラッシュメモリを構成する必要がある。最も上層のＭ２は、低コスト化のため低規格の露光装置でパターニングが行われ、微細なライン・アンド・スペースのパターンを形成することができない。したがって、Ｍ２を微細なビット線に適用することができない。よって、ビット線は、Ｍ２より下層のＭ０、Ｍ１の２層でレイアウトパターンが構築されてきた。これが低コスト化の制約条件である。

さらに、メモリセルを構築するため、拡散層をパターニングする層、ワード線をパターニングする層、ビット線をパターニングする層の３層のみ、光リソグラフィで限界となった微細化を解決するため側壁加工技術を用いて形成される。この技術はマスクデータから芯材のパターンを形成し、この芯材に形成した側壁材料をマスク材として再度パターニングする。このため、側壁加工技術は加工コストが高く、Ｍ０は光リソグラフィで形成する必要がある。つまり、最も下層に位置するＭ０のピッチは、光リソグラフィで形成可能な３５〜４０ｎｍ以上でなければならない。

Ｍ０とＭ２の間のＭ１は、光リソグラフィで可能な配線幅（＝２×ＨＰ（ハーフピッチ））を４０ｎｍとすると、光リソグラフィが可能な露光装置、及び側壁加工技術によって２０ｎｍピッチ（＝ＨＰ）で２本の平行するビット線パターンが必要となる。さらに側壁加工において、パターンの終端部分は芯材をカットするための露光工程が必要である。しかし、微細な露光によるランダムな２本の組のパターン形成は非常に難しい。つまり、Ｍ１の配線は途中で切ることができない。これはＭ１のビット線が選択トランジスタ上を横切ることを意味する。

さらに、Ｍ０の配線は光リソグラフィの限界に近い３５〜４０ｎｍでパターニングする必要がある。よって、ランダムなパターンは技術的に難しく、ライン・アンド・スペースの規則的なパターン、すなわち、光近接効果の影響が小さいパターンが望まれる。

選択トランジスタに関して、トランジスタのチャネル長を小さくするには限度があり、選択トランジスタは、ビット線の数ピッチに１つしか入らないほど大きい。すなわち、選択トランジスタは、露光装置により露光可能なピッチの半分のピッチに対して大きい。このため、選択トランジスタをビット線と直交方向に１列に配置することは困難であり、ビット線に沿って複数列に分けて配置する必要がある。

このように、低コスト化、リソグラフィ技術の限界、及び選択トランジスタの配置に関する制約条件を満たしながらビット線のパターンを構築する必要がある。

特開２００７−２２１１３６号公報

本発明は、低コスト化、リソグラフィ技術の限界、及び選択トランジスタの配置に関する制約条件を満たした配線パターンを構築することが可能な半導体記憶装置を提供しようとするものである。

本発明の半導体記憶装置の態様は、第１のピッチで互いに平行に配置され、端部の位置が揃えられた第２層金属配線により構成された第１、第２、第３、第４、第５、第６のビット線と、前記第２、第４、第６のビット線の前記端部からビット線方向に離れて前記第１のピッチの２倍の第２のピッチで配置された前記第２層金属配線により構成された第１、第２、第３のセンスアンプビット線と、前記第４のビット線の下方に配置された第１層金属配線により構成され、端部が前記第４のビット線の端部より後退された第４のセンスアンプビット線と、一対のゲート電極が前記第１乃至第６のビット線と直交方向に配置され、前記一対のゲート電極の両側のソース、ドレイン領域と前記第１、第２のビット線がそれぞれ接続された第１、第２の選択トランジスタと、一対のゲート電極が前記第１乃至第３のセンスアンプビット線と直交方向に配置され、前記一対のゲート電極のそれぞれの両側にソース、ドレイン領域が設けられた第３、第４の選択トランジスタと、前記第２のビット線及び前記第１のセンスアンプビット線の下方に配置され、一端部が前記第３のビット線の下方に延出されて前記第３のビット線に接続された第１の延出部を有し、他端部が前記第３の選択トランジスタのソース、ドレイン領域の一方に接続された第１層金属配線により構成された第１の配線と、前記第３のセンスアンプビット線の下方に設けられ、一端部が前記第４のビット線に接続された第２の延出部を有し、他端部が前記第４のトランジスタのソース・ドレイン領域の一方に接続された第１層金属配線により構成された第２の配線と、一端部が前記第４のセンスアンプビット線の下方に位置し、前記第４のセンスアンプビット線に接続され、他端部が前記第２のセンスアンプビット線の下方に位置された前記ゲート電極層を配線とした第３の配線と、前記第３の配線と前記第２のセンスアンプビット線の間に配置され、前記第３の配線と前記第２のセンスアンプビット線を接続するための第１層金属配線により構成された第４の配線とを具備し、上記レイアウトが周期的に配置されていることを特徴とする。

本発明は、低コスト化、リソグラフィ技術の限界、及び選択トランジスタの配置に関する制約条件を満たした配線パターンを構築することが可能な半導体記憶装置を提供する。

本発明が適用される半導体記憶装置を示す回路図。 図２（ａ）は、図１の一部を示す断面図、図２（ｂ）、図２（ｃ）は、それぞれウェルの変形例を示す断面図。 図１の一部の配線パターンを示す平面図。 図４（ａ）は本発明の実施形態に係る配線パターンを示す平面図、図４（ｂ）は図４（ａ）に対応する回路図、図４（ｃ）は図４（ａ）に示す配線とコンタクトの関係を示す概略断面図。

以下、本発明の実施の形態について、図面を参照して説明する。

先ず、上述した低コスト化、リソグラフィ技術の限界、及び選択トランジスタの配置に関する制約条件を満たした場合、Ｍ０に形成される配線のピッチがどうなるか計算してみる。Ｍ１の配線ピッチ、すなわちＨＰを“ａ”ｎｍ、選択トランジスタのピッチを“ｒ”、このピッチ内に配置可能なＭ１の配線の数を“ｋ”とし、Ｍ１の配線と選択トランジスタの拡散層とを接続するためのコンタクト領域として、Ｍ０の配線の１本分を確保する。このように仮定すると、Ｍ０の配線の本数は、次式で表される。

ｋ／２＋１＝ｒ／（４×ａ）＋１
よって、Ｍ０の配線ピッチ“ｂ”は、次式で表される。

ｂ＝ｒ／Ｍ０の配線の本数＝（４×ａ×ｒ）／（ｒ＋４×ａ）
ｒ＝２×ａ×ｋであるため、上式を変形すると、Ｍ０の配線ピッチ“ｂ”は、次のようになる。

ｂ＝４×ａ×ｋ／（２×ｋ＋４）
上式に各世代のごとのＭ１の配線ピッチ“ａ”、及びピッチ内に入るＭ１の配線の数“ｋ”に、数値を代入すると次のようになる。

“ａ”（ｎｍ）： “ｋ” ： “ｂ”（ｎｍ）
７０ ： ５ ： １００
６０ ： ６ ： ９０
５０ ： ７ ： ７８
４０ ： ８ ： ６４
３０ ： １１ ： ５１
２５ ： １３ ： ４４
２０ ： １６ ： ３６
１８ ： １７ ： ３３
１６ ： １９ ： ２９
すなわち、２５ｎｍ世代までは光リソグラフィ技術を用いてパターニングすることが可能であるが、２０ｎｍ未満世代ではもはや光リソグラフィ技術を用いてパターニングできない。よって、Ｍ０の配線のみで、ビット線と選択トランジスタを接続できない。

（実施形態）
図１は、本発明に適用される半導体記憶装置の例を示すものであり、説明の便宜上、一対のビット線ＢＬｅ、ＢＬｏに関する構成のみを示している。また、図２は図１の一部の断面図を示している。図１、図２において、同一部分には同一符号を付している。

図１、図２（ａ）において、Ｐ型基板（Ｐｓｕｂ）１１内にＮ型のウェル領域（ＮＷＥＬＬ）１２が形成されている。このＮＷＥＬＬ１２内にメモリセル用のＰ型ウェル領域（ＰＷＥＬＬ）１３が形成されている。このＰＷＥＬＬ１３内にメモリセルアレイＭＣＡ、ビット線ＢＬｅ、ＢＬｏ、ビット線ＢＬｅ、ＢＬｏの一方を選択する第１のビット線選択トランジスタ１４ｅ、１４ｏ、及びシールド用選択トランジスタとしての第２のビット線選択トランジスタ１５ｅ、１５ｏが配置されている。メモリセルアレイＭＣＡは、複数のＮＡＮＤストリングにより構成されている。各ＮＡＮＤストリングは複数のメモリセルＭＣと選択トランジスタＳＧＤ、ＳＧＳにより構成されている。各ＮＡＮＤストリングの選択トランジスタＳＧＳは、例えばセルソース線ＣＥＬＳＲＣに接続され、各ＮＡＮＤストリングの選択トランジスタＳＧＤは、ビット線ＢＬｅ又はＢＬｏに接続されている。

第１、第２の選択トランジスタ１４ｅ、１４ｏ、１５ｅ、１５ｏはメモリセルとほぼ同一の構成であり、第１、第２の選択トランジスタ１４ｅ、１４ｏ、１５ｅ、１５ｏは、メモリセルの浮遊ゲート電極と制御ゲート電極とが電気的に接続された構成とされている。

第１のビット線選択トランジスタ１４ｅのソース、ドレインの一方はＢＬｅに接続され、第１のビット線選択トランジスタ１４ｏのソース、ドレインの一方はＢＬｏに接続されている。これら第１のビット線選択トランジスタ１４ｅ、１４ｏのソース、ドレインの他方は、センスアンプビット線ＳＡＢＬ及びトランジスタ１６を介してセンスアンプ１７に接続されている。トランジスタ１６のゲート電極には信号ＢＬＳＨが供給される。

また、第２のビット線選択トランジスタ１５ｅのソース、ドレインの一方はビット線ＢＬｅに接続され、第２のビット線選択トランジスタ１５ｏのソース、ドレインの一方はビット線ＢＬｏに接続されている。これら第２のビット線選択トランジスタ１５ｅ、１５ｏのソース、ドレインの他方、すなわちセルソースは、金属配線２１に接続され、この配線２１は図示せぬシールド電圧ＢＬＣＲＬを発生する図示せぬ電圧発生回路に接続されている。

第１のビット線選択トランジスタ１４ｏ、１４ｅ、第２のビット線選択トランジスタ１５ｏ、１５ｅのゲート電極には、信号ＢＬＳｏ、ＢＬＳｅ、ＢＩＡＳｏ、ＢＩＡＳｅがそれぞれ供給されている。

第１のビット線選択トランジスタ１４ｅ、１４ｏ、及び第２のビット線選択トランジスタ１５ｅ、１５ｏは、例えばＰＷＥＬＬ１３内に形成されている。このため、これらトランジスタは、低耐圧トランジスタにより構成されている。

一方、トランジスタ１６は、例えば基板１１内に形成されており、第１、第２のビット線選択トランジスタ１４ｅ、１４ｏ、１５ｅ、１５ｏより耐圧の高い高耐圧トランジスタにより構成されている。

尚、第１、第２の選択トランジスタ１４ｅ、１４ｏ、１５ｅ、１５ｏは、メモリセルと同一のウェル領域内に形成したが、これに限定されるものではない。図２（ｂ）（ｃ）は、選択トランジスタをメモリセルが形成されるウェル領域と別のウェル領域に形成した場合を示している。

図２（ｂ）に示す構成の場合、選択トランジスタが形成されるＰ型ウェル領域１３−１、Ｎ型ウェル領域１２−１の不純物濃度は、メモリセルが形成されるＰ型ウェル領域１３、Ｎ型ウェル領域１２の不純物濃度と異なっている。例えばＰ型ウェル領域１３−１、Ｎ型ウェル領域１２−１のドーズ量は、Ｐ型ウェル領域１３、Ｎ型ウェル領域１２のドーズ量より低下されている。しかし、不純物濃度の関係はこれに限定されるものではない。

図２（ｂ）に示す構成は、メモリセルが形成されるＰ型ウェル領域１３、Ｎ型ウェル領域１２と、選択トランジスタが形成されるＰ型ウェル領域１３−１、Ｎ型ウェル領域１２−１が接して形成されている場合を示している。

これに対して、図２（ｃ）に示す構成は、メモリセルが形成されるＰ型ウェル領域１３、Ｎ型ウェル領域１２と、選択トランジスタが形成されるＰ型ウェル領域１３−１、Ｎ型ウェル領域１２−１が分離されている場合を示している。

図３は、図１、図２に示す回路の第１、第２の選択トランジスタ１４ｅ、１４ｏ、１５ｅ、１５ｏ、及びビット線ＢＬｅ、ＢＬｏのパターンを示している。ここで、第１、第２の選択トランジスタ１４ｅ、１４ｏ、１５ｅ、１５ｏがビット線方向にそれぞれ８列配置されると仮定し、図３は、８列のうちの４列の第２の選択トランジスタ１５ｅ、１５ｏと、３列の第１の選択トランジスタ１４ｅ、１４ｏを示している。

図３において、複数のビット線ＢＬｅ、ＢＬｏは、Ｍ１の配線により構成されている。これらビット線ＢＬｅ、ＢＬｏの下方には、ビット線方向、及びビット線に直交する方向に複数の第２のビット線選択トランジスタ１５ｅ、１５ｏが配置されている。さらに、複数のビット線ＢＬｅ、ＢＬｏの下方には、ビット線方向、及びビット線に直交する方向に複数の第１のビット線選択トランジスタ１４ｅ、１４ｏが配置されている。信号ＢＩＡＳｅ、ＢＩＡＳｏが供給される第２のビット線選択トランジスタ１５ｅ、１５ｏのゲート電極は、複数のビット線ＢＬｅ、ＢＬｏと直交方向に配置され、信号ＢＬＳｅ、ＢＬＳｏが供給される第１のビット線選択トランジスタ１４ｅ、１４ｏのゲート電極も、複数のビット線ＢＬｅ、ＢＬｏと直交方向に配置されている。

図３において、ＡＡは、第１のビット線選択トランジスタ１４ｅ、１４ｏ、１５ｅ、１５ｏのソース、ドレイン領域としての拡散層を示している。一対のビット線ＢＬｅ、ＢＬｏは、コンタクトＶ１とコンタクトＣＳの連続コンタクト（以後コンタクトＶ１＋ＣＳと表記）により対応する１つの拡散層ＡＡに接続されている。

第２のビット線選択トランジスタ１５ｅ、１５ｏの間の拡散層は、コンタクトＣＳにより、電圧ＢＬＣＲＬが供給される配線２１に接続されている。この配線２１は、例えばＭ１より下方のＭ０により構成されている。この配線２１は、複数の第２の選択トランジスタ１５ｅ、１５ｏに対して共通接続されている。

また、第１の選択トランジスタ１４ｅ、１４ｏにおいて、ソース、ドレイン領域としての拡散層ＡＡは、コンタクトＶ１＋ＣＳにより対応するビット線ＢＬｅ、ＢＬｏに接続されている。第１の選択トランジスタ１４ｅ、１４ｏの間の拡散層は、コンタクトＣＳにより、センスアンプビット線ＳＡＢＬに接続されている。このセンスアンプビット線ＳＡＢＬはＭ０により構成され、例えばビット線ＢＬｏの下方でビット線方向に配置されている。また、センスアンプビット線ＳＡＢＬは、ビット線ＢＬｅ、ＢＬｏの２倍のピッチにより構成されている。

図４（ａ）は、８列の第１の選択トランジスタ１４ｅ、１４ｏのうち、センスアンプ側の７列目及び８列目を示している。図４（ａ）（ｂ）（ｃ）において、図３と同一部分には同一符号を付している。

図４（ａ）に示すように、複数のビット線ＢＬｅ、ＢＬｏは、７列目と８列目の第１の選択トランジスタ１４ｅ、１４ｏの間に端部が揃えて配置され、第８列目の第１の選択トランジスタ１４ｅ、１４ｏの上方にビット線ＢＬｅ、ＢＬｏは、形成されていない。

シールド用選択トランジスタとしての第２の選択トランジスタ１５ｅ、１５ｏは、これらの共通ノードを電圧ＢＬＣＲＬが供給される配線２１に接続するだけであるため、一般的なレイアウトで実現することが可能である。これに対して、第１の選択トランジスタ１４ｅ、１４ｏは、前述した制約条件を満たす必要がある。

図４（ｂ）は第１の選択トランジスタ１４ｅ、１４ｏと、配線の関係を示し、図４（ｃ）は、各配線とコンタクトの関係を示している。図４（ｃ）と図４（ａ）の関係は次の通りである。ＡＡは、トランジスタ領域としての拡散層、ＧＣはトランジスタのゲート電極配線、Ｍ０は第１の金属配線層、Ｍ１は、第２の金属配線層、ＣＳはＡＡとＭ０とのコンタクト、ＣＳＧはＧＣとＭ０とのコンタクト、Ｖ１はＭ０とＭ１とのコンタクト、Ｖ１＋ＣＳはＶ１とＣＳの連続コンタクトである。

７列目の第１の選択トランジスタ１４ｅ、１４ｏにおいて、前述した制約条件を満たすため、Ｍ１配線としてのビット線ＢＬｅｎ、ＢＬｏｎと第１の選択トランジスタ１４ｅ、１４ｏの拡散層ＡＡとを接続するコンタクトＶ１＋ＣＳは、図３、図４（ａ）に示すように、ゲート電極配線ＧＣに沿って、２個ずつ順番に配置される。第１の選択トランジスタ１４ｅ、１４ｏの共通ノードは、コンタクトＣＳによりＭ０の配線としてのセンスアンプビット線ＳＡＢＬに接続される。コンタクトＣＳの位置は、ビット線ＢＬｅｎに隣接するビット線ＢＬｏｎ−１の下方である。８列の第１の選択トランジスタ１４ｅ、１４ｏの内1列目から７列目までは上述したレイアウトである。

８列目の第１の選択トランジスタ１４ｅ、１４ｏは、その上方にビット線ＢＬｅｎ＋１、ＢＬｏｎ＋１が配置されておらず、Ｍ１配線としての複数のセンスアンプビット線ＳＡＢＬが配置されている。これらセンスアンプビット線ＳＡＢＬは、Ｍ１の配線であり、ビット線の２倍のピッチで配置されている。すなわち、これらセンスアンプビット線ＳＡＢＬは、奇数番目のビット線に対応して配置されている。具体的には、ＳＡＢＬｉはＢＬｏｎに対応し、ＳＡＢＬｉ＋１はＢＬｏｎ＋１に対応し、ＳＡＢＬｉ＋２はＢＬｏｎ＋２に対応して配置されている。

ビット線ＢＬｅｎ＋１、ＢＬｏｎ＋１と８列目の第１の選択トランジスタ１４ｅ、１４ｏとを接続するため、７列目と８列目の間には、配線４１、４２、４３、４４が設けられている。配線４１、４２、４４は、Ｍ０の配線であり、配線４３は、ゲート電極を配線として使用している。

配線４１は、主として例えばセンスアンプビット線ＳＡＢＬｉの下方に配置され、一端部にビット線ＢＬｅｎ＋１の下方に延出する延出部４１−１を有している。配線４１は、この延出部４１−１において、ビット線ＢＬｅｎ＋１とコンタクトＶ１により接続されている。また、配線４１の他端部は、８列目の第１の選択トランジスタ１４ｅの拡散層ＡＡの上方に位置し、この他端部と拡散層ＡＡがコンタクトＣＳにより接続されている。さらに、第１の選択トランジスタ１４ｅ、１４ｏの共通ノードは、コンタクトＶ１＋ＣＳにより拡散層ＡＡに接続されている。このコンタクトＶ１＋ＣＳは一対のゲート電極間に位置している。

また、配線４２は、主として例えばセンスアンプビット線ＳＡＢＬｉ＋２の下方に配置され、一端部にビット線ＢＬｏｎ＋１の下方に延出する延出部４２−１を有している。配線４２は、この延出部４２−１において、ビット線ＢＬｏｎ＋１とコンタクトＶ１により接続されている。また、配線４２の他端部は、８列目の第１の選択トランジスタ１４ｏの拡散層ＡＡの上方に位置し、この他端部と拡散層ＡＡがコンタクトＣＳにより接続されている。

さらに、配線４３は、例えばビット線ＢＬｅｎ＋１、ＢＬｏｎ＋１の下方からセンスアンプビット線ＳＡＢＬｉ＋１の下方に亘って形成されている。また、配線４４は、センスアンプビット線ＳＡＢＬｉ＋１の下方で、配線４３の上方に配置されている。ビット線ＢＬｏｎ＋１の下方に形成されたセンスアンプビット線ＳＡＢＬｎ＋１は、コンタクトＣＳＧにより配線４３の一端部に接続される。配線４３の他端部は、コンタクトＣＳＧにより配線４４の一端部に接続される。配線４４の他端部は、コンタクトＶ１によりセンスアンプビット線ＳＡＢＬｉ＋１に接続される。

上記のレイアウトをまとめると、以下の３領域に分けることができる。

第１領域は、１列目から７列目までの第１の選択トランジスタ１４ｅ、１４ｏとビット線ＢＬｅ、ＢＬｏ、及び拡散層ＡＡとを接続する領域である。

すなわち、第１領域は、一対のビット線をＢＬｅｎ、ＢＬｏｎとすると、ビット線をＢＬｅｎ、ＢＬｏｎをコンタクトＶ１＋ＣＳにより拡散層ＡＡと第１の選択トランジスタ１４ｅ、１４ｏの共通ノードとを接続する領域である。

第２領域は、１列目のセンスアンプビット線ＳＡＢＬｎ＋１（Ｍ０）の退避、及び８列目のセンスアンプビット線ＳＡＢＬｉ＋１（Ｍ１）の接続領域である。

すなわち、第２領域は、８列目のセンスアンプビット線ＳＡＢＬｉ＋１（Ｍ１）を引き出すため、次の８列の組の１列目のセンスアンプビット線ＳＡＢＬｎ＋１（Ｍ０）を配線４３（ＧＣ）に退避させる領域である。これにより空いたＭ０の配線領域に、配線４２の延出部４２−１が配置され、ビット線ＢＬｏｎ＋１と８列目の第１の選択トランジスタ１４ｏの拡散層ＡＡとが配線４２を介して接続される。第２領域において、全てのビット線が揃えて切断される。さらに第２領域において、Ｍ０のセンスアンプビット線ＳＡＢＬとＭ１のセンスアンプビット線がコンタクトＶ１により接続される。

第３領域は、８列目の第１の選択トランジスタ領域である。

すなわち、第３領域は、第２領域に形成された２本のＭ０の配線４１、４２が８列目の第１の選択トランジスタ１４ｅ、１４ｏの拡散層ＡＡに接続される領域である。

上記実施形態によれば、Ｍ０、Ｍ１のみを用いてビット線ＢＬｅ、ＢＬｏ及びセンスアンプビット線ＳＡＢＬを構成でき、さらに、センスアンプビット線ＳＡＢＬとしてのＭ０は、ビット線ＢＬｅ、ＢＬｏとしてのＭ１の２倍のピッチとすることにより、現状の露光装置を使用することができる。このため、低コスト化を図ることができる。

また、ビット線ＢＬｅ、ＢＬｏとしてのＭ１は、側壁加工技術を用いて、現状の露光装置の限界のピッチの半分のピッチとするため、ライン・アンド・スペース・パターンで、且つ端部を揃えて形成している。したがって、光近接効果の影響を抑制でき、正確なパターンを形成できる。さらに、センスアンプビット線ＳＡＢＬなどのＭ０の配線もほぼライン・アンド・スペース・パターンで形成できる。したがって、光近接効果の影響を抑制でき、正確なパターンを形成できる。

また、ビット線の数ピッチに１つしか第１、第２の選択トランジスタ１４ｅ、１４ｏ、１５ｅ、１５ｏを配置できず、第１、第２の選択トランジスタ１４ｅ、１４ｏ、１５ｅ、１５ｏを複数列に分けて形成する場合において、配線４１，４２，４３、４４を用いることにより、８列目の第１の選択トランジスタ１４ｅ、１４ｏとビット線ＢＬｅｎ＋１、ＢＬｏｎ＋１とを接続し、Ｍ０のセンスアンプビット線ＳＡＢＬとＭ１のセンスアンプビット線ＳＡＢＬとを接続することにより、確実にこれらを接続することができる。

したがって、上記実施形態によれば、低コスト化、リソグラフィ技術の限界、及び選択トランジスタの配置に関する制約条件を満たし、低コストで光近接効果の影響を抑制したビット線のパターンレイアウトを実現できる。

尚、上記実施形態は、例えば１０本のビット線をトランジスタのピッチとしているが、これに限定されるものではなく、８本、１６本、３２本、４８本、６４本等のビット線をトランジスタのピッチとすることが可能であり、一般的には、８以上の偶数本のビット線をトランジスタのピッチとすることが可能である。

その他、本発明は、上記実施形態に限定されるものではなく、発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。

１４ｅ、１４ｏ、１５ｅ、１５ｏ…第１、第２の選択トランジスタ、４１、４２、４３、４４…配線、ＢＬｅ、ＢＬｏ…ビット線、ＳＡＢＬ…センスアンプビット線、ＡＡ…拡散層。

Claims (6)

1. 第１のピッチで互いに平行に配置され、端部の位置が揃えられた第２層金属配線により構成された第１、第２、第３、第４、第５、第６のビット線と、
   前記第２、第４、第６のビット線の前記端部からビット線方向に離れて前記第１のピッチの２倍の第２のピッチで配置された前記第２層金属配線により構成された第１、第２、第３のセンスアンプビット線と、
   前記第４のビット線の下方に配置された第１層金属配線により構成され、端部が前記第４のビット線の端部より後退された第４のセンスアンプビット線と、
   一対のゲート電極が前記第１乃至第６のビット線と直交方向に配置され、前記一対のゲート電極の両側のソース、ドレイン領域と前記第１、第２のビット線がそれぞれ接続された第１、第２の選択トランジスタと、
   一対のゲート電極が前記第１乃至第３のセンスアンプビット線と直交方向に配置され、前記一対のゲート電極のそれぞれの両側にソース、ドレイン領域が設けられた第３、第４の選択トランジスタと、
   前記第２のビット線及び前記第１のセンスアンプビット線の下方に配置され、一端部が前記第３のビット線の下方に延出されて前記第３のビット線に接続された第１の延出部を有し、他端部が前記第３の選択トランジスタのソース、ドレイン領域の一方に接続された第１層金属配線により構成された第１の配線と、
   前記第３のセンスアンプビット線の下方に設けられ、一端部が前記第４のビット線に接続された第２の延出部を有し、他端部が前記第４のトランジスタのソース・ドレイン領域の一方に接続された第１層金属配線により構成された第２の配線と、
   一端部が前記第４のセンスアンプビット線の下方に位置し、前記第４のセンスアンプビット線に接続され、他端部が前記第２のセンスアンプビット線の下方に位置された前記ゲート電極層を配線とした第３の配線と、
   前記第３の配線と前記第２のセンスアンプビット線の間に配置され、前記第３の配線と前記第２のセンスアンプビット線を接続するための第１層金属配線により構成された第４の配線と
   を具備し、上記レイアウトが周期的に配置されていることを特徴とする半導体記憶装置。
2. 前記第１、第２、第３、第４の選択トランジスタは、メモリセルと同一のウェル領域内に形成されることを特徴とする請求項１記載の半導体記憶装置。
3. 前記第１、第２、第３、第４の選択トランジスタは、メモリセルと異なるウェル領域内に形成されることを特徴とする請求項１記載の半導体記憶装置。
4. 前記第１、第２、第３、第４の選択トランジスタは、メモリセルと不純物濃度が異なるウェル領域内に形成されることを特徴とする請求項１記載の半導体記憶装置。
5. 前記第１、第２、第３、第４の選択トランジスタが形成されるウェル領域は、前記メモリセルが形成されるウェル領域と分離されていることを特徴とする請求項３又は４記載の半導体記憶装置。
6. 前記第１乃至第４の選択トランジスタの拡散層は、８以上の偶数本のビット線に対応して配置されることを特徴とする請求項１乃至５のいずれかに記載の半導体記憶装置。

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