KR100771517B1 - 칩 사이즈를 줄일 수 있는 플래시 메모리 장치 - Google Patents

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Abstract

여기에 제공되는 플래시 메모리 장치는 메모리 셀들이 형성된 웰 영역과; 상기 웰 영역 상에 배열된 비트 라인들과; 그리고 상기 웰 영역에 형성되며, 상기 비트 라인들을 구동/선택하기 위한 트랜지스터들을 포함한다.

Description

칩 사이즈를 줄일 수 있는 플래시 메모리 장치{FLASH MEMORY DEVICE CAPABLE OF REDUCING CHIP SIZE}
도 1은 일반적인 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 2는 도 1에 도시된 페이지 버퍼들 중 하나를 보여주는 회로도이다.
도 3은 도 2에 도시된 페이지 버퍼 및 어레이의 레이아웃 구조를 보여주는 단면도이다.
도 4는 본 발명의 일 실시예에 따른 플래시 메모리 장치를 보여주는 블록도이다.
도 5는 도 4에 도시된 메모리 셀 어레이의 스트링 구조를 보여주는 회로도이다.
도 6은 도 4에 도시된 페이지 버퍼 및 어레이의 레이아웃 구조를 보여주는 단면도이다.
도 7은 소거 동작시 도 4에 도시된 페이지 버퍼의 비트 라인 바이어스 및 선택부의 동작을 설명하기 위한 회로도이다.
도 8은 본 발명의 다른 실시예에 따른 플래시 메모리 장치를 보여주는 블록도이다.
도 9는 본 발명의 또 다른 실시예에 따른 플래시 메모리 장치를 보여주는 블 록도이다.
* 도면의 주요 부분에 대한 부호 번호 *
101 : 메모리 셀 어레이 102 : 행 디코더 회로
103 : 페이지 버퍼 블록 104 : 제어 로직
105 : 열 선택 회로 106 : 입출력 인터페이스
본 발명은 반도체 집적 회로 장치에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치에 관한 것이다.
반도체 메모리는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터과 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로, 높은 집적도 및 빠른 속도를 위한 축소 (scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.
반도체 메모리 장치는 크게 휘발성 메모리 장치와 불 휘발성 메모리 장치로 나뉘어진다. 휘발성 메모리 장치에 있어서, 로직 정보는 스태틱 랜덤 액세스 메모리의 경우 쌍안정 플립-플롭의 로직 상태를 설정함으로써 또는 다이나믹 랜덤 액세스 메모리의 경우 커패시터의 충전을 통해 저장된다. 휘발성 반도체 메모리 장치의 경우, 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다.
MROM, PROM, EPROM, EEPROM 등과 같은 불 휘발성 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불 휘발성 메모리 데이터 저장 상태는 사용되는 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 불 휘발성 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로코드의 저장을 위해서 사용된다. 단일 칩에서 휘발성 및 불 휘발성 메모리 저장 모드들의 조합이 빠르고 재프로그램 가능한 불 휘발성 메모리를 요구하는 시스템에서 불 휘발성 RAM (nvRAM)과 같은 장치들에서 또한 사용 가능하다. 게다가, 응용 지향 업무를 위한 성능을 최적화시키기 위해 몇몇 추가적인 로직 회로를 포함하는 특정 메모리 구조가 개발되어 오고 있다.
불 휘발성 메모리 장치에 있어서, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시 EEPROM (이하, 플래시 메모리라 칭함)은 기존의 EEPROM에 비해 집적도가 높아 대용량 보조 기억 장치로의 응용에 매우 유리하다.
도 1은 일반적인 플래시 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 플래시 메모리 장치(100)는 데이터 정보를 저장하기 위한 메모리 셀 어레이(101)를 포함하며, 비록 도면에는 도시되지 않았지만, 메모리 셀 어레이(101)는 복 수의 메모리 블록들로 구성될 것이다. 메모리 셀 어레이(101)에는 행들과 열들로 배열되는 메모리 셀들(도면에는 도시되지 않음)이 배열될 것이다. 각 메모리 셀은 잘 알려진 부유 게이트 트랜지스터(floating gate transistor)로 구성될 것이다. 메모리 블록들 각각은 소거 단위를 구성한다. 즉, 메모리 블록 내의 메모리 셀들은 소거 동작시 동시에 소거될 것이다. 메모리 셀 어레이(101)를 통해 배열된 열들 각각은 한 쌍의 비트 라인들로 구성될 것이다. 예를 들면, 첫 번째 열은 한 쌍의 비트 라인들(BLe0, BLo0)로 구성되고, 두 번째 열은 한 쌍의 비트 라인들(BLe1, BLo1)로 구성될 것이다. 잘 알려진 바와 같이, 각 비트 라인은 메모리 블록들 각각의 스트링(또는 낸드 스트링이라 불림)에 전기적으로 연결될 것이다. 행 선택 회로(102)(도면에는 "X-SEL"로 표기됨)는 제어 로직(104)의 제어하에 메모리 셀 어레이(101)의 행들을 구동하도록 구성된다.
페이지 버퍼 회로(103)는 제어 로직(104)의 제어하에 동작 모드에 따라 감지 증폭기 또는 기입 드라이버로서 동작한다. 예를 들면, 페이지 버퍼 블록(103)은 읽기 동작시 열들을 통해 메모리 셀 어레이(101)로부터 데이터를 읽고 프로그램 동작시 열들을 통해 메모리 셀 어레이(101)에 데이터를 기입한다. 페이지 버퍼 블록(103)은 열들에 각각 대응하는 페이지 버퍼들(PB0-PBi)을 포함하며, 페이지 버퍼들(PB0-PBi) 각각은 비트 라인 바이어스 및 선택 회로(103a)와 레지스터(103b)를 포함한다. 비트 라인 바이어스 및 선택 회로(103a)는 대응하는 열의 비트 라인들을 구동하거나 대응하는 비트 라인들 중 하나를 선택하도록 구성될 것이다. 레지스터(103b)는 읽기 동작시 비트 라인 바이어스 및 선택 회로(103a)에 의해서 선택된 비 트 라인을 통해 셀 데이터를 감지하거나 프로그램 동작시 선택된 비트 라인을 구동하도록 구성될 것이다.
열 선택 회로(105)(도면에는 "Y-SEL"로 표기됨)는 제어 로직(104)에 의해서 제어되며, 페이지 버퍼 회로(103)와 입출력 인터페이스(106)를 전기적으로 연결하도록 구성될 것이다. 전압 발생 회로(107)는 제어 로직(104)에 의해서 제어되며, 각 동작에 필요한 전압들을 생성하도록 구성될 것이다. 예를 들면, 프로그램 동작시, 전압 발생 회로(107)는 제어 로직(104)의 제어에 따라 워드 라인들에 공급될 프로그램 및 패스 전압들을 생성할 것이다. 소거 동작시, 전압 발생 회로(107)는 제어 로직(104)의 제어에 따라 메모리 셀 어레이(101)에 공급될 벌크 전압(Vbulk)또는 소거 전압이라 불림)을 생성할 것이다.
도 2는 도 1에 도시된 페이지 버퍼들 중 하나의 페이지 버퍼(PB0)를 보여주는 회로도이다.
도 2를 참조하면, 페이지 버퍼(PB0)는 대응하는 열의 비트 라인들 즉, 한 쌍의 비트 라인들(BLe0, BLo0)에 전기적으로 연결되며, 비트 라인 바이어스 및 선택 회로(103a), NMOS 트랜지스터(M5), 그리고 레지스터(103b)를 포함한다. 한 쌍의 비트 라인들(BLe0, BLo0)은 메모리 블록들(미도시됨)에 의해서 공유되도록 메모리 셀 어레이(102)를 통해 배열될 것이다. 비트 라인 바이어스 및 선택 회로(103a)는 도시된 바와 같이 연결된 4개의 NMOS 트랜지스터들(M1, M2, M3, M4)을 포함하며, 제어 신호들(SHLDe, SHLDo, BLSLTe, BLSLTo)에 응답하여 비트 라인들(BLe0, BLo0)을 구동하거나 선택하도록 구성된다. NMOS 트랜지스터(M5)는 고전압 트랜지스터로 구 성되며, 비트 라인 바이어스 및 선택 회로(103a)와 레지스터(103b) 사이에 연결된다. 이 트랜지스터(M5)는 소거 동작시 상이한 열들의 인접한 비트 라인들 사이에 생기는 마이크로브리지(microbridge)로 인한 소거 전압(Verase)의 누설을 방지하기 위한 것이다.
레지스터(103b)는 읽기 동작시 비트 라인 바이어스 및 선택 회로(103a)에 의해서 선택된 비트 라인을 통해 셀 데이터를 감지하거나, 프로그램 동작시 선택된 비트 라인을 구동한다. 예시적인 페이지 버퍼가 U.S. Patent No. 6,888,756에 "LOW-VOLTAGE NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE"라는 제목으로 그리고 U.S. Patent No.6,751,124에 "BIT LINE SETUP AND DISCHARGE CIRCUIT FOR PROGRAMMING NON-VOLATILE MEMORY"라는 제목으로 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함된다.
잘 알려진 바와 같이, 소거 동작시 메모리 셀 어레이(101)의 벌크 영역에 공급된 소거 전압(또는 벌크 전압)은 선택된 메모리 블록의 각 스트링 선택 트랜지스터의 드레인 영역을 통해 대응하는 비트 라인으로 전달된다. 만약 비트 라인 바이어스 및 선택 회로(103a)의 트랜지스터들(M1-M4)이 고전압으로서 벌크 전압을 견딜 수 없는 저전압 트랜지스터로 형성되면, 비트 라인으로 공급된 벌크 전압은 비트 라인 바이어스 및 선택 회로(103a)의 트랜지스터들(M1-M4)을 통해 레지스터(103b) 및 전원 라인(BLPWR)로 전달될 수 있다. 이는 벌크 전압이 낮아지게 하며, 그 결과 소거 동작이 안정적으로 수행될 수 없다. 또한, 비트 라인 바이어스 및 선택 회로(103a)의 트랜지스터들(M3, M4)을 통해 벌크 전압이 레지스터(103b)로 공급될 때, 레지스터(103b)의 저전압 트랜지스터들이 파괴될 수 있다. 그러한 이유로, 비트 라인 바이어스 및 선택 회로(103a)의 트랜지스터들(M1-M4)은 고전압인 벌크 전압에 견딜 수 있는 고전압 트랜지스터로 형성되어야 한다. 이러한 고전압 트랜지스터들은 칩 면적을 줄이는 데 제한 요인으로 작용할 것이다. 좀 더 구체적으로 설명하면 다음과 같다.
도 3를 참조하면, 메모리 셀 어레이(101)의 메모리 셀들은 p형 기판(201), 딥 n-웰(202), 그리고 포켓 p-웰(203)로 구성된 트리플-웰에 형성된다. 비트 라인 바이어스 및 선택부(103a)의 고전압 트랜지스터들은 어레이 영역(204)에 인접한 고전압 영역(205)에 속하는 p형 기판(201)에 형성되고, 레지스터(103b)의 저전압 트랜지스터들은 고전압 영역(205)에 인접한 저전압 영역(206)에 속하는 p형 기판(201)의 웰 영역들에 형성될 것이다. 고전압 트랜지스터(M5)는 고전압 영역(205)에 형성될 것이다. 잘 알려진 바와 같이, 고전압 트랜지스터의 채널은 고전압을 견딜 수 있도록(즉, 소오스 및 드레인 사이의 펀치스루를 방지하도록) 저전압 트랜지스터의 채널보다 길게 형성되어야 한다. 또한, 고전압 트랜지스터의 게이트 산화막은 고전압에 견딜 수 있도록(즉, 게이트와 드레인/소오스 사이의 높은 전위차를 견딜 수 있도록) 저전압 트랜지스터의 게이트 산화막보다 두껍게 형성되어야 한다. 다시 말해서, 고전압 트랜지스터는 저전압 트랜지스터보다 더 넓은 면적을 필요로 한다. 더욱이, 고전압 영역(205)과 어레이 영역(204) 사이에는 트랜지스터들의 안정된 동작을 보장하기 위해서 디자인 룰에 따라 일정 간격(S1)이 유지되어야 한다. 마찬가지로, 고전압 영역(205)과 저전압 영역(206) 사이에는 트랜지스터들의 안정된 동작 을 보장하기 위해서 디자인 룰에 따라 일정 간격(S2)이 유지되어야 한다.
결론적으로, 고전압 트랜지스터들의 사이즈가 크고 영역들(204, 205)(205, 206) 사이에 일정한 간격들(S1, S2)이 유지되어야 하기 때문에, 그러한 고전압 영역(205)은 칩 면적을 줄이는 데 제한 요인으로 작용하고 있다.
본 발명의 목적은 칩 면적을 줄일 수 있는 플래시 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 저전압 트랜지스터를 이용한 비트 라인 바이어스 및 선택 회로를 구비한 플래시 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 어레이 영역에 형성된 비트 라인 바이어스 및 선택 회로를 구비한 플래시 메모리 장치를 제공하는 것이다.
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 플래시 메모리 장치는 메모리 셀들이 형성된 웰 영역과; 상기 웰 영역 상에 배열된 비트 라인들과; 그리고 상기 웰 영역에 형성되며, 상기 비트 라인들을 구동/선택하기 위한 트랜지스터들을 포함한다.
예시적인 실시예에 있어서, 상기 웰 영역은 딥 n웰에 형성된 포켓 p웰을 가지며, 상기 딥 n웰은 p형 기판에 형성된다.
예시적인 실시예에 있어서, 상기 트랜지스터들은 페이지 버퍼의 비트 라인 바이어스 및 선택 회로를 구성한다.
예시적인 실시예에 있어서, 상기 비트 라인 바이어스 및 선택 회로는 상기 웰 영역에 형성되며, 상기 비트 라인들을 구동하기 위한 저전압 NMOS 트랜지스터들로 구성된 바이어스부와; 그리고 상기 웰 영역에 형성되며, 상기 비트 라인들을 선택하기 위한 저전압 NMOS 트랜지스터들로 구성된 선택부를 포함한다.
예시적인 실시예에 있어서, 상기 바이어스부 및 상기 선택부의 저전압 NMOS 트랜지스터들의 게이트들에는 소거 동작시 (Verase-Vth)의 전압이 인가되며, 상기 Verase는 상기 포켓 p웰에 인가되는 소거 전압을 나타내고 상기 Vth는 저전압 NMOS 트랜지스터의 문턱 전압을 나타낸다.
예시적인 실시예에 있어서, 상기 바이어스부 및 상기 선택부는 상기 비트 라인들의 일단에 배치된다.
예시적인 실시예에 있어서, 상기 선택부는 상기 비트 라인들의 일단에 대응하는 상기 웰 영역에 배치되고 상기 바이어스부는 상기 비트 라인들의 중앙에 대응하는 상기 웰 영역에 배치된다.
예시적인 실시예에 있어서, 상기 선택부는 상기 비트 라인들의 일단에 대응하는 상기 웰 영역에 배치되고 상기 바이어스부는 상기 비트 라인들의 타단에 대응하는 상기 웰 영역에 배치된다.
예시적인 실시예에 있어서, 상기 선택부는 상기 비트 라인들의 일단에 대응하는 상기 웰 영역에 배치되고 상기 바이어스부는 상기 비트 라인들의 일단 및 타단 사이의 소정 위치에 대응하는 상기 웰 영역에 배치된다.
예시적인 실시예에 있어서, 상기 페이지 버퍼는 동작 모드에 따라 감지 증폭 기 또는 기입 드라이버로서 동작하는 레지스터를 더 포함하며, 상기 레지스터는 상기 웰 영역에 인접한 p형 기판의 저전압 영역에 배치된다.
예시적인 실시예에 있어서, 플래시 메모리 장치는 상기 레지스터와 상기 비트 라인 바이어스 및 선택 회로 사이에 연결되며 상기 p형 기판에 형성된 고전압 트랜지스터를 더 포함한다.
본 발명의 다른 특징에 따르면, 플래시 메모리 장치는 p형 기판과; 상기 p형 기판에 형성된 딥 n웰과; 상기 딥 n웰에 형성된 포켓 p웰과; 행들과 열들의 매트릭스 구조를 갖도록 상기 포켓 p웰에 형성된 메모리 셀들과; 상기 열들을 따라 상기 포켓 p웰 상에 배열된 복수의 비트 라인 쌍들과; 그리고 상기 복수의 비트 라인 쌍들에 각각 연결된 페이지 버퍼들을 포함하며, 상기 페이지 버퍼들 각각은 비트 라인 바이어스 및 선택 회로와 레지스터를 구비하며, 상기 비트 라인 바이어스 및 선택 회로는 상기 포켓 p웰에 형성된다.
예시적인 실시예에 있어서, 상기 각 페이지 버퍼의 비트 라인 바이어스 및 선택 회로는 상기 포켓 p웰에 형성된 저전압 NMOS 트랜지스터들을 포함한다.
예시적인 실시예에 있어서, 상기 비트 라인 바이어스 및 선택 회로의 저전압 NMOS 트랜지스터들의 게이트들에는 소거 동작시 (Verase-Vth)의 전압이 인가되며, 상기 Verase는 상기 포켓 p웰에 인가되는 소거 전압을 나타내고 상기 Vth는 저전압 NMOS 트랜지스터의 문턱 전압을 나타낸다.
예시적인 실시예에 있어서, 상기 페이지 버퍼들 각각은 상기 p형 기판에 형성되고 상기 비트 라인 바이어스 및 선택 회로와 상기 레지스터 사이에 배치된 고 전압 트랜지스터를 더 포함한다.
예시적인 실시예에 있어서, 상기 각 페이지 버퍼의 비트 라인 바이어스 및 선택 회로는 상기 포켓 p웰에 형성되며, 대응하는 비트 라인 쌍을 구동하기 위한 저전압 NMOS 트랜지스터들로 구성된 바이어스부와; 그리고 상기 포켓 p웰에 형성되며, 상기 대응하는 쌍의 비트 라인들을 선택하기 위한 저전압 NMOS 트랜지스터들로 구성된 선택부를 포함한다.
예시적인 실시예에 있어서, 상기 각 페이지 버퍼의 바이어스부 및 선택부는 상기 대응하는 쌍의 비트 라인들의 일단에 배치된다.
예시적인 실시예에 있어서, 상기 선택부는 상기 대응하는 쌍의 비트 라인들의 일단에 대응하는 상기 포켓 p웰에 배치되고 상기 바이어스부는 상기 대응하는 쌍의 비트 라인들의 중앙에 대응하는 상기 포켓 p웰에 배치된다.
예시적인 실시예에 있어서, 상기 선택부는 상기 대응하는 쌍의 비트 라인들의 일단에 대응하는 상기 포켓 p웰에 배치되고 상기 바이어스부는 상기 대응하는 쌍의 비트 라인들의 타단에 대응하는 상기 포켓 p웰에 배치된다.
예시적인 실시예에 있어서, 상기 선택부는 상기 대응하는 쌍의 비트 라인들의 일단에 대응하는 상기 포켓 p웰에 배치되고 상기 바이어스부는 상기 대응하는 쌍의 비트 라인들의 일단 및 타단 사이의 소정 위치에 대응하는 상기 포켓 p웰에 배치된다.
예시적인 실시예에 있어서, 플래시 메모리 장치는 상기 레지스터와 상기 비트 라인 바이어스 및 선택 회로 사이에 연결되며 상기 p형 기판에 형성된 고전압 트랜지스터들을 더 포함한다.
예시적인 실시예에 있어서, 상기 페이지 버퍼들 각각의 레지스터는 상기 포켓 p웰에 인접한 저전압 영역의 p형 기판에 형성되는 저전압 트랜지스터들을 포함한다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 낸드 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 4는 본 발명에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 4를 참조하면, 본 발명에 따른 플래시 메모리 장치는 메모리 셀 어레이(300)를 포함하며, 메모리 셀 어레이(300)는 복수의 열들에 연결된 스트링들(또는 "낸드 스트링"이라 칭함)을 구비한다. 각 열은 한 쌍의 비트 라인들로 구성된다. 도시의 편의상, 도 4에는 한 쌍의 비트 라인들(BLe0, BLo0)만이 도시되어 있다. 비트 라인과 직교하도록 배열된 스트링들은 하나의 메모리 블록을 구성할 것이다. 각 스트링은, 도 5에 도시된 바와 같이, 비트 라인(BLe0)에 연결된 드레인을 갖는 스트링 선택 트랜지스터(SST), 공통 소오스 라인(CSL)에 연결된 소오스를 갖는 접지 선택 트랜지스터(GST), 그리고 선택 트랜지스터들(SST, GST) 사이에 직렬 연결된 메모리 셀들(MC31-MC0)을 포함한다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)에 의해서 제어되고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해서 제어된다. 메모리 셀들(MC31-MC0)은 대응하는 워드 라인들(WL31-WL0)에 의해서 각각 제어된다. 신호 라인들(SSL, WL31-WL0, GSL)은 도 1에 도시된 행 디코더 회로에 의해서 제어될 것이다.
다시 도 4를 참조하면, 메모리 셀 어레이(300)의 스트링들은 포켓 p웰(203) 내에 형성되며, 포켓 p웰(203)은 p형 기판에 형성된 딥 n웰(202) 내에 형성된다. 이러한 트리플 웰 구조는 U.S. Patent No. 5,962,888에 "WELL STRUCTURE NON-VOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME"라는 제목으로 게재되어 있으며, 이 출원의 레퍼런스로 포함된다.
본 발명에 따른 플래시 메모리 장치는 NMOS 트랜지스터(M14), 비트 라인 바이어스 및 선택 회로(320), 그리고 레지스터(340)를 구비한 페이지 버퍼를 더 포함한다. 본 발명에 따른 비트 라인 바이어스 및 선택 회로(320)는, 도 2에 도시된 것과 달리, 메모리 셀 어레이영역 즉, 포켓 p웰(203) 내에 형성된다. 비트 라인 바이어스 및 선택 회로(320)는 도 4에 도시된 바와 같이 연결된 NMOS 트랜지스터들 (M10, M11, M12, M13)을 포함하며, NMOS 트랜지스터들(M10, M11, M12, M13)은 저전압 트랜지스터로 구성된다. 즉, 도 6에 도시된 바와 같이, 비트 라인 바이어스 및 선택 회로(320)의 NMOS 트랜지스터들은 저전압용 MOS 트랜지스터로서 포켓 p웰(203)에 형성된다. NMOS 트랜지스터들(M10, M11)은 제어 신호들(SHLDe, SHLDo)에 응답하여 비트 라인들(BLe0, BLo0)을 전원 라인(BLPWR)의 전압으로 구동하기 위한 바이어스부(320a)를 구성하며, NMOS 트랜지스터들(M12, M13)은 제어 신호들(BLSLTe, BLSLTo)에 응답하여 비트 라인들(BLe0, BLo0) 중 하나를 선택하기 위한 선택부(320b)를 구성한다. 고전압 트랜지스터로서, NMOS 트랜지스터(M14)는 비트 라인 바이어스 회로(320)와 레지스터(340) 사이에 연결되며, 제어 신호(SOBLK)에 의해서 제어될 것이다. 고전압 트랜지스터(M14)는, 도 6에 도시된 바와 같이, 어레이 영역(204)에 인접한 고전압 영역에 형성될 것이다. 레지스터(340)는 앞서 언급된 바와 같이 동작 모드에 따라 감지 증폭기 또는 기입 드라이버로서 동작하며, 비트 라인 바이어스 및 선택 회로(320)에 의해서 선택된 비트 라인에 연결될 것이다. 레지스터(340)를 구성하는 트랜지스터들은, 도 6에 도시된 바와 같이, NMOS 트랜지스터(M14)가 형성되는 고전압 영역에 인접한 저전압 영역(206)에 형성될 것이다.
비록 비트 라인 바이어스 및 선택 회로(320)의 NMOS 트랜지스터들(M10-M13)이 저전압 트랜지스터로서 포켓 p웰(203) 내에 형성되더라도, NMOS 트랜지스터들(M10-M13)은 소거 동작시 포켓 p웰(203)에 인가되는 소거 전압(Verase)으로서 고전압(예를 들면, 20V)을 견딜 수 있다. 이를 위해서, 도 7에 도시된 바와 같이, 소거 동작시 제어 신호들(SHLDe, SHLDo, BLSLTe, BLSLTo)은 (Verase-Vth)의 전압을 갖도 록 설정될 것이다. 여기서, Verase는 소거 전압을 나타내고, Vth는 NMOS 트랜지스터의 문턱 전압을 나타낸다. 이러한 바이어스 조건에 따르면, 소거 동작시, NMOS 트랜지스터들(M10-M13) 각각의 게이트와 벌크로서 포켓 p웰(203) 사이에는 단지 Vth의 전압차가 존재한다. 따라서, NMOS 트랜지스터들(M10-M13)을 고전압 트랜지스터 대신 포켓 p웰(203) 내에 저전압 트랜지스터로 형성하는 것이 가능하다.
도 4에 도시된 플래시 메모리 장치는, 비록 도면에는 도시되지 않았지만, 메모리 셀 어레이 및 페이지 버퍼 회로를 제외한 나머지 구성 요소들을 포함하도록 구성될 것이다.
이상의 설명으로부터 알 수 있듯이, 어레이 영역(204)과 저전압 영역(206) 사이에 존재하는 비트 라인 바이어스 및 선택 회로용 고전압 트랜지스터들을 제거하고 비트 라인 바이어스 및 선택 회로용 고전압 트랜지스터들을 어레이 영역(204)(즉, 포켓 p웰)에 형성되는 저전압 트랜지스터로 대체함으로써 칩 면적을 줄이는 것이 가능하다.
비트 라인 바이어스 및 선택 회로(320)의 배치는 도 4에 개시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 예를 들면, 도 8에 도시된 바와 같이, 선택부(320b)는 레지스터(340)에 인접하게 또는 비트 라인들(BLe0, BLo0)의 일단에 배치되고 바이어스부(320a)는 비트 라인들(BLe0, BLo0)의 임의 위치(예를 들면, 비트 라인들의 중앙, 비트 라인들의 타단, 비트 라인들의 일단 및 타단 사이의 임의 위치, 등)에 배치될 수 있다. 이러한 바이어스부의 배치에 따르면, 바이어스부(320a)이 바라보는 비트 라인 저항을 줄일 수 있기 때문에, 보 다 빠르게 비트 라인들(BLe0, BLo0)을 구동하는 것이 가능하다.
본 발명에 따른 페이지 버퍼는 여기에 개시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 예를 들면, 도 9에 도시된 바와 같이, 비트 라인 바이어스 및 선택 회로(320)와 레지스터(340) 사이에 배치된 고전압 트랜지스터(M14)가 제거될 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
상술한 바와 같이, 비트 라인 바이어스 및 선택 회로를 구성하는 MOS 트랜지스터들을 고전압 트랜지스터이 아니라 저전압 트랜지스터를 이용하여 어레이 영역의 포켓 p웰에 형성함으로써 칩 면적을 줄이는 것이 가능하다.

Claims (22)

  1. 메모리 셀들이 형성된 웰 영역과;
    상기 웰 영역 상에 배열된 비트 라인들과; 그리고
    상기 웰 영역에 형성되며, 상기 비트 라인들을 구동하고 선택하기 위한 트랜지스터들을 포함하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 웰 영역은 딥 n웰에 형성된 포켓 p웰을 가지며, 상기 딥 n웰은 p형 기판에 형성되는 플래시 메모리 장치.
  3. 제 1 항에 있어서,
    상기 트랜지스터들은 페이지 버퍼의 비트 라인 바이어스 및 선택 회로를 구성하는 플래시 메모리 장치.
  4. 제 3 항에 있어서,
    상기 비트 라인 바이어스 및 선택 회로는
    상기 웰 영역에 형성되며, 상기 비트 라인들을 구동하기 위한 저전압 NMOS 트랜지스터들로 구성된 바이어스부와; 그리고
    상기 웰 영역에 형성되며, 상기 비트 라인들을 선택하기 위한 저전압 NMOS 트랜지스터들로 구성된 선택부를 포함하는 플래시 메모리 장치.
  5. 제 4 항에 있어서,
    상기 바이어스부 및 상기 선택부의 저전압 NMOS 트랜지스터들의 게이트들에는 소거 동작시 (Verase-Vth)의 전압이 인가되며, 상기 Verase는 상기 포켓 p웰에 인가되는 소거 전압을 나타내고 상기 Vth는 저전압 NMOS 트랜지스터의 문턱 전압을 나타내는 플래시 메모리 장치.
  6. 제 4 항에 있어서,
    상기 바이어스부 및 상기 선택부는 상기 비트 라인들의 일단에 배치되는 플래시 메모리 장치.
  7. 제 4 항에 있어서,
    상기 선택부는 상기 비트 라인들의 일단에 대응하는 상기 웰 영역에 배치되고 상기 바이어스부는 상기 비트 라인들의 중앙에 대응하는 상기 웰 영역에 배치되는 플래시 메모리 장치.
  8. 제 4 항에 있어서,
    상기 선택부는 상기 비트 라인들의 일단에 대응하는 상기 웰 영역에 배치되고 상기 바이어스부는 상기 비트 라인들의 타단에 대응하는 상기 웰 영역에 배치되 는 플래시 메모리 장치.
  9. 제 4 항에 있어서,
    상기 선택부는 상기 비트 라인들의 일단에 대응하는 상기 웰 영역에 배치되고 상기 바이어스부는 상기 비트 라인들의 일단 및 타단 사이의 소정 위치에 대응하는 상기 웰 영역에 배치되는 플래시 메모리 장치.
  10. 제 3 항에 있어서,
    상기 페이지 버퍼는 동작 모드에 따라 감지 증폭기 또는 기입 드라이버로서 동작하는 레지스터를 더 포함하며, 상기 레지스터는 상기 웰 영역에 인접한 p형 기판의 저전압 영역에 배치되는 플래시 메모리 장치.
  11. 제 10 항에 있어서,
    상기 레지스터와 상기 비트 라인 바이어스 및 선택 회로 사이에 연결되며 상기 p형 기판에 형성된 고전압 트랜지스터를 더 포함하는 플래시 메모리 장치.
  12. p형 기판과;
    상기 p형 기판에 형성된 딥 n웰과;
    상기 딥 n웰에 형성된 포켓 p웰과;
    행들과 열들의 매트릭스 구조를 갖도록 상기 포켓 p웰에 형성된 메모리 셀들 과;
    상기 열들을 따라 상기 포켓 p웰 상에 배열된 복수의 비트 라인 쌍들과; 그리고
    상기 복수의 비트 라인 쌍들에 각각 연결된 페이지 버퍼들을 포함하며,
    상기 페이지 버퍼들 각각은 비트 라인 바이어스 및 선택 회로와 레지스터를 구비하며, 상기 비트 라인 바이어스 및 선택 회로는 상기 포켓 p웰에 형성되는 플래시 메모리 장치.
  13. 제 12 항에 있어서,
    상기 각 페이지 버퍼의 비트 라인 바이어스 및 선택 회로는 상기 포켓 p웰에 형성된 저전압 NMOS 트랜지스터들을 포함하는 플래시 메모리 장치.
  14. 제 13 항에 있어서,
    상기 비트 라인 바이어스 및 선택 회로의 저전압 NMOS 트랜지스터들의 게이트들에는 소거 동작시 (Verase-Vth)의 전압이 인가되며, 상기 Verase는 상기 포켓 p웰에 인가되는 소거 전압을 나타내고 상기 Vth는 저전압 NMOS 트랜지스터의 문턱 전압을 나타내는 플래시 메모리 장치.
  15. 제 12 항에 있어서,
    상기 페이지 버퍼들 각각은 상기 p형 기판에 형성되고 상기 비트 라인 바이 어스 및 선택 회로와 상기 레지스터 사이에 배치된 고전압 트랜지스터를 더 포함하는 플래시 메모리 장치.
  16. 제 12 항에 있어서,
    상기 각 페이지 버퍼의 비트 라인 바이어스 및 선택 회로는
    상기 포켓 p웰에 형성되며, 대응하는 비트 라인 쌍을 구동하기 위한 저전압 NMOS 트랜지스터들로 구성된 바이어스부와; 그리고
    상기 포켓 p웰에 형성되며, 상기 대응하는 쌍의 비트 라인들을 선택하기 위한 저전압 NMOS 트랜지스터들로 구성된 선택부를 포함하는 플래시 메모리 장치.
  17. 제 16 항에 있어서,
    상기 각 페이지 버퍼의 바이어스부 및 선택부는 상기 대응하는 쌍의 비트 라인들의 일단에 배치되는 플래시 메모리 장치.
  18. 제 16 항에 있어서,
    상기 선택부는 상기 대응하는 쌍의 비트 라인들의 일단에 대응하는 상기 포켓 p웰에 배치되고 상기 바이어스부는 상기 대응하는 쌍의 비트 라인들의 중앙에 대응하는 상기 포켓 p웰에 배치되는 플래시 메모리 장치.
  19. 제 16 항에 있어서,
    상기 선택부는 상기 대응하는 쌍의 비트 라인들의 일단에 대응하는 상기 포켓 p웰에 배치되고 상기 바이어스부는 상기 대응하는 쌍의 비트 라인들의 타단에 대응하는 상기 포켓 p웰에 배치되는 플래시 메모리 장치.
  20. 제 16 항에 있어서,
    상기 선택부는 상기 대응하는 쌍의 비트 라인들의 일단에 대응하는 상기 포켓 p웰에 배치되고 상기 바이어스부는 상기 대응하는 쌍의 비트 라인들의 일단 및 타단 사이의 소정 위치에 대응하는 상기 포켓 p웰에 배치되는 플래시 메모리 장치.
  21. 제 12 항에 있어서,
    상기 레지스터와 상기 비트 라인 바이어스 및 선택 회로 사이에 연결되며 상기 p형 기판에 형성된 고전압 트랜지스터들을 더 포함하는 플래시 메모리 장치.
  22. 제 12 항에 있어서,
    상기 페이지 버퍼들 각각의 레지스터는 상기 포켓 p웰에 인접한 저전압 영역의 p형 기판에 형성되는 저전압 트랜지스터들을 포함하는 플래시 메모리 장치.
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