CN101038922A - 非易失存储器装置和用于其的操作方法 - Google Patents

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Abstract

在一种实施方式中，非易失存储器装置包括在基底中形成的第一传导类型的井，和串联到形成在该井中的位线的第一多个存储器单元晶体管。缓存器形成在该井外的所述基底中并且连接到所述位线。将至少一个去耦晶体管配置为将所述缓存器与所述位线去耦，而且所述去耦晶体管形成在所述井中。

Description

非易失存储器装置和用于其的操作方法
技术领域
本发明的实施方式涉及非易失半导体存储器装置和相关操作方法。
背景技术
通常，通过控制与所选择的存储器单元对应的位线电压来执行在非易失半导体存储器装置中用于存储器单元的读写(编程/擦除)操作。为了在读或者编程操作期间适当地驱动位线电压，当今的非易失半导体存储器装置提供一个或多个输入/输出电路来临时存储要被写到存储器单元或者要从存储器单元中读取的数据。
图1是示出传统非易失半导体存储器装置的示意图。如图所示，该装置包括存储器单元阵列10。存储器单元阵列10包括多个按偶数和奇数分组的位线(BLe<n:1>和Blo<n:1>)，用于存储从位线(BLe<n:1>和Blo<n:1>)接收来的数据并且将所读取的数据输出到位线(BLe<n:1>和Blo<n:1>)的存储器单元的对应串St。将每对位线BLe和BLo连接到输入/输出电路20。
图2以一些附加的细节示出在存储器单元阵列10中的部分存储器单元。如图所示，存储器单元阵列10包括每个对应地连接到位线(BLe<n:1>和Blo<n:1>)之一的多个单元串(Ste<n:1>和STo<n:1>)。从连接到其对应位线的串选择晶体管(SST)、连接到公共源线(CSL)的地选择晶体管(GST)和在串选择晶体管(SST)和地选择晶体管(GST)之间串联的多个存储器单元(MC)中形成所示例子中的每个单元串。如图1中所示，将多于一个串连接到一位线(为了清楚图2仅仅示出每条位线一个串)。
每一个存储器单元(MC)包括具有源极、漏极、浮置栅极(floating gate)和控制栅极的浮置栅极晶体管。可以使用沟道热电子(Channel Hot Electron，CHE)效应或者Fowler-Nordheim(F-N)隧道效应来编程存储器单元(MC)。这些技术都是容易被理解的。
如图1中所示，将两个相邻位线配置为构成位线对。然而，可以与唯一列地址相关地选择每个位线。因此，在本公开中，在没有进一步区分的情况下，可以将两条位线(即偶数位线和奇数位线)独立地或者共同地称为“位线”。
图1还示出存储器装置包括行选择器510和控制逻辑500。控制逻辑500(例如，从主机系统)接收命令和地址信息，并且产生控制信息以控制行选择器510和输入/输出电路20的操作。命令可以至少是读取命令和写命令之一。地址信息指示在存储器单元阵列10中的至少一个存储器单元的地址。具体地说，控制逻辑500将地址信息译码为行地址和列地址。
根据命令和行地址，控制逻辑500控制行选择器510以声称(assert)适当的字线WLi、串选择晶体管(SST)和地选择晶体管(GST)，以选择用于读和写操作的一行存储器单元MC。根据命令和列地址，控制逻辑500产生提供给将在下面详细描述的输入/输出电路20的控制信号。
如图1中所示，每个输入/输出电路20包括位线偏置(bias)和耦合电路110、位线阻塞(blocking)电路120、页缓存器150和列门电路160。将要被写到所选择的存储器单元的数据提供在数据输入线200上。经由相关联的列门电路160将数据转载和锁存在页缓存器150中。因此将页缓存器150中所存储的数据通过位线(BL)阻塞电路120和BL偏置和耦合电路110提供给位线BLe或者BLo。之后，可以关于所选择的存储器单元执行编程操作。以类似的方式，经由BL偏置和耦合电路110和BL阻塞电路120将从所选择的存储器单元读取的数据进行传送，并且临时存储在页缓存器150中。因此可以由控制逻辑500响应于施加到列门电路160的列门控信号将页缓存器150中所存储的数据传送到输出数据线300。
图3详细地示出了包括输入/输出电路20的电路。如图所示，位线偏置和耦合电路110包括串联在偶数和奇数位线BLe和BLo之间的第一和第二高压晶体管112和114。连接第一和第二高压晶体管112和114的节点接收位线偏置BLPWR。应该理解，位线偏置通常是参考地电压Vss或者电源电压Vdd。将第一和第二控制信号SHLDe和SHLDo提供给第一和第二高压晶体管112和114的栅极。
在本例中，因为第一和第二高压晶体管112和114是NMOS晶体管，所以如果第一和第二控制信号SHLDe和SHLDo为高，则将位线偏置BLPWR提供给偶数和奇数位线BLe和BLo以例如对位线进行预充电。如果第一和第二控制信号SHLDe和SHLDo为低，则不将位线偏置BLPWR提供给偶数和奇数位线BLe和BLo。从第一和第二高压晶体管112和114的功能的角度来说，因为将它们用于对位线进行预充电所以经常将这些晶体管称为预充电晶体管。
位线偏置和耦合电路110还包括连接到偶数位线BLe的第三高压晶体管116和连接到奇数位线BLo的第四高压晶体管118。将第三和第四高压晶体管116和118的输出连接在一起并且连接到位线阻塞电路120。第三和第四高压晶体管116和118分别在它们的栅极接收第三和第四控制信号BLSLTe和BLSLTo。当第三和第四控制信号BLSLTe和BLSLTo为高时，第三和第四高压晶体管116和118将偶数和奇数位线BLe和BLo耦合到阻塞电路120。当第三和第四控制信号BLSLTe和BLSLTo为低时，第三和第四高压晶体管116和118将偶数和奇数位线BLe和BLo从阻塞电路120中去耦(de-couple)。作为结果，还将第三和第四高压晶体管116个118共同称为去耦晶体管。
如图3中所示，阻塞电路120包括连接位线偏置和耦合电路110到页缓存器150的单个高压晶体管。高压阻塞晶体管120在其栅极接收第五控制信号SOBLK。当第五控制信号SOBLK为高时，高压阻塞晶体管120将位线偏置和耦合电路110与页缓存器150连接。当第五控制信号SOBLK为低时，高压阻塞晶体管120阻塞位线偏置和耦合电路110与页缓存器150之间的连接。
图3还示出页缓存器150的详情。因为图3中所示的页缓存器150是公知的，所以为了简洁将不对其进行描述。应该注意，页缓存器150包括用于关于存储器单元阵列10临时存储输入或者输出数据的锁存器152。
而且，如图3中进一步所示，列门电路160包括连接页缓存器150到输入数据线200和输出数据线300的晶体管。列门控晶体管160在其栅极接收列门控信号YG。当列门控信号为高时，将输入数据线200和输出数据线300与页缓存器150连接。当列门控信号YG为低时，将输入数据线200和输出数据线300与页缓存器150断开。
图3还提供对存储器单元阵列10和输入/输出电路20的布局架构的指示。如图所示，图3指示存储器单元阵列10形成在半导体基底的单元阵列或者口袋-P井(pocket-Pwell)区域600中，而在高压晶体管区域700和低压晶体管区域800上形成输入/输出电路20。更具体地说，在半导体基底的高压晶体管区域700中形成包括高压晶体管的位线偏置和耦合电路110和位线阻塞电路120。相反地，页缓存器150和列门电路160形成在半导体基底的低压晶体管区域800中。
图4示出了图3中示出的存储器单元阵列10和输入/输出电路20的布局架构的剖面图。应该理解，图4中所示的布局架构不是半导体基底的真正剖面，而是半导体基底的侧视图。而且，应该理解，为了清楚，没有示出创建操作的电路布局的许多细节。也就是，图4是示意图(例如，将包括页缓存器150的低压晶体管区域800表示为N井804和P井802)。而且，因为用于产生图4中所示的布局架构的处理步骤和技术是公知的，并且容易从图4中进行理解，所以不对它们进行描述。如图4中所示，p型基底900具有形成在其中的N型井602。在N型井602中形成口袋-P井600。口袋-P井(P-P井)600定义单元阵列或者口袋-P井区域600，而且在这个口袋-P井区域600中形成存储器单元晶体管。
图4还示出了在置于远离N井区域602的基底900中形成P井802和N井804。P井区域802和N井区域804形成低压晶体管区域800。如图4中图形地示出的，就是在这个区域中形成晶体管以创建页缓存器150、列门电路160等。
置于P井802和N井602之间的p型基底900是形成位线偏置和耦合电路110和阻塞电路120的高压晶体管的地方。也就是，置于P井802和N井602之间的p型基底900的部分形成高压晶体管区域700。图4示出了在高压区域700中的第二、第四和阻塞高压晶体管114、118和120。虽然没有按照比例绘制图4，但是图4还是示出了在形成在不同区域中的晶体管之间的大小关系。也就是，图4示出了因为高压晶体管需要传送和阻塞高压，所以它们在大小上明显地大于在低压晶体管区域800中的晶体管和在单元阵列区域600中的晶体管。作为结果，将基底900的重要部分投入给高压晶体管区域700。
如上所述，因为高压晶体管和高压晶体管区域700在操作期间必须承受高电压，所以它们形成得相当大。图5示出了由高压晶体管和高压晶体管区域700所导致的高压和擦除操作的例子。如图所示，在擦除操作期间，因为口袋-P井600被偏置20伏特，所以在位线BLe和BLo上导致大约20伏特的擦除电压。然而，将零伏特提供给高压位线偏置晶体管112和114的栅极，以防止在其上接收偏置控制信号BLPWR的导体上传输出20伏特偏置。如图5中所示，这在高压预充电晶体管112和114中产生巨大应力，并且使得它们必须具有较大的尺寸。
如图5中进一步示出的，将20伏特施加到高压去耦晶体管116和118的栅极，从而这些晶体管传送沿着位线BLe和BLo接收到的20伏特电压。如图5中所示，传送如此高的电压也导致这些晶体管中的巨大应力，并且使得高压去耦晶体管116和118必须具有较大的尺寸。将由高压去耦晶体管116个118所传送的20伏特提供给高压阻塞晶体管120，其在其栅极接收电源电压VDD。高压阻塞晶体管120节流(throttle)所接收到的电压，从而只有电源电压的阈值差到达低压晶体管区域800。
发明内容
本发明的原理具有对包括当前存在的和考虑在新技术中使用的、各种类型的非易失存储器的应用。然而，将关于闪速电可擦除和可编程只读存储器(EEPROM)来描述本发明的实施，其中作为例子，存储元件是浮置栅极。
在一种实施方式中，非易失存储器装置包括在基底上形成的第一传导类型的井，和串联到在该井中形成的位线的第一多个存储器单元晶体管。缓存器形成在该井之外的基底中并且连接到位线。至少一个去耦晶体管配置为将缓存器与位线去耦，而且去耦晶体管形成在该井中。
例如，可以在不介入多个存储器单元的情况下，在第一多个存储器单元和缓存器之间形成去耦晶体管。
一种实施方式还包括连接到去耦晶体管并且形成在井之外的阻塞晶体管。该阻塞晶体管配置为选择性地将缓存器与位线断开(cut off)。
非易失存储器装置的另一种实施方式还包括在基底上形成的第一传导类型的井，以及串联到在井中形成的相同位线的多个存储器单元晶体管。缓存器形成在井之外的基底中并且连接到位线。至少一个预充电晶体管配置为将预充电电压选择性地施加到位线，而该预充电晶体管形成在井中。
例如，可以在不介入多个存储器单元的情况下，所述预充电晶体管形成在第一多个存储单元和缓存器之间。
一种实施方式还包括连接到去耦晶体管并且形成在井外的阻塞晶体管。该阻塞晶体管配置为选择性地将缓存器与位线断开。
非易失存储器装置的另一种实施方式包括在基底上形成的第一传导类型的井，以及串联到形成在该井中的位线的第一多个存储器单元晶体管。缓存器形成在井外的基底中并且连接到位线。至少一个去耦晶体管配置为将缓存器从位线去耦，而去耦晶体管形成在井中。至少一个预充电晶体管配置为将预充电电压选择性地施加到位线，而预充电晶体管形成在井中。
一种实施方式包括连接到去耦晶体管并且形成在井外的阻塞晶体管。将该阻塞晶体管配置为选择性地将缓存器与位线断开。
在一种实施方式中，可以在不介入多个存储器单元的情况下，去耦晶体管和预充电晶体管形成在第一多个存储器单元和缓存器之间。
在另一种实施方式中，第二多个存储器单元串联到位线并且形成在井中。去耦晶体管沿着第一方向置于第一和第二多个存储器单元之后，而预充电晶体管在第一方向中置于第一和第二多个存储器单元之间。
非易失存储器装置的另外的实施方式包括串联到位线的第一多个存储器单元晶体管、串联到位线的第二多个存储器单元晶体管、以及连接到位线的缓存器。至少一个预充电晶体管配置为选择性地将预充电电压提供给位线，并且预充电晶体管沿着第一方向形成在第一多个存储器单元和第二多个存储器单元之间。
一种实施方式还包括配置为将位线从缓存器去耦的去耦晶体管，并且将去耦晶体管在第一方向中放置在第一和第二多个存储器单元晶体管之后。
非易失存储器装置的再一种实施方式包括具有串联到位线的多个存储器单元晶体管的基底的第一区域，和具有连接到位线的缓存器的基底的第二区域。将至少一个去耦晶体管配置为将缓存器与位线去耦，而且去耦晶体管形成在第一区域中。在基底中的至少一个井定义第一和第二区域之一。
非易失存储器装置的附加实施方式包括具有串联到位线的多个存储单元晶体管的基底的第一区域，和具有连接到位线的缓存器的基底的第二区域。将至少一个预充电晶体管配置为选择性地将预充电电压施加到位线，而且将预充电晶体管形成在第一区域中。在基底中的至少一个井定义第一和第二区域之一。
非易失存储器装置的另一种实施方式包括具有串联到位线的多个存储器单元晶体管的基底的第一区域，和具有连接到位线的缓存器的基底的第二区域。将至少一个去耦晶体管配置为将缓存器与位线去耦，而且将去耦晶体管形成在第一区域中。至少一个预充电晶体管配置为将预充电电压选择性地施加到位线，而且预充电晶体管形成在第一区域中。在基底中的至少一个井定义第一和第二区域之一。
本发明还涉及擦除非易失存储器装置的一部分的方法。
在该方法的一种实施方式中，将擦除电压施加到在基底中形成的井。该井包括串联到位线的多个存储器单元晶体管。该方法还涉及使得至少一个去耦晶体管的栅极浮置。将去耦晶体管形成在井中并且配置为将位线与在井外的基底中形成的缓存器选择性地去耦。
该方法的一种实施方式还包括将截止电压施加到阻塞晶体管的栅极以截止阻塞晶体管。将阻塞晶体管连接到去耦晶体管并且形成在井外。将阻塞晶体管配置为选择性地将缓存器与位线断开。
该方法的另一种实施方式包括将擦除电压施加到在基底中形成的井。该井包括串联到位线的多个存储器单元晶体管。该方法还涉及使得至少一个预充电晶体管的栅极浮置。将预充电晶体管形成在井中并且配置为选择性地将预充电电压施加到位线。
在一种实施方式中，该方法还包括将截止电压施加到阻塞晶体管的栅极以截止阻塞晶体管。将该阻塞晶体管形成在井外，并且将该阻塞晶体管配置为将缓存器与位线选择性地断开。
擦除非易失存储器装置的一部分的该方法的另一种实施方式包括将擦除电压施加到在基底中形成的井。该井包括串联到位线的多个存储器单元。该方法还涉及使得至少一个去耦晶体管和至少一个预充电晶体管的栅极浮置。将该去耦晶体管形成在井中并且配置为将位线与在井外的基底中形成的缓存器去耦。将预充电晶体管形成在井中并且配置为选择性地将预充电电压施加到位线。
附图说明
根据下面给出的详细描述和附图将能够更加完全地理解本发明，在附图中由相同的附图标记标识相同的组成部分，只是示例性地给出这些描述和附图而并不对本发明进行任何限制，其中：
图1是示出现有技术的非易失半导体存储器装置的示意图；
图2是进一步示出图1中所示的存储器单元阵列的示意图；
图3是详细地示出在图1中所示的现有技术的非易失半导体存储器装置中的输入/输出电路的示意图；
图4示出图3中所示的存储器单元阵列和输入/输出电路的布局架构的剖视图；
图5示出由图3的高压晶体管区域中的高压晶体管所导致的高电压和擦除操作的例子；
图6示出根据本发明的实施方式的非易失半导体存储器装置；
图7示出图6中所示的布局架构的剖视图；
图8示出根据带有图6的布局架构的本发明的实施方式执行的擦除操作；和
图9示出了根据本发明的布局架构的另一种实施方式。
具体实施方式
下面将参照附图详细描述本发明的示例实施方式。然而，可以用不同的形式来实现本发明，而且不应该将本发明理解为仅仅限于这里所述的实施方式。
图6示出了根据本发明的实施方式的非易失半导体存储器装置的布局架构。如图6中所示，除了一些重要的区别以外，该布局架构类似于图3中所示的现有技术的布局架构。也就是，在图6中的高压晶体管区域700′不再包括位线偏置和耦合电路110′。替代地，如图6中所示，位线偏置和耦合电路110′已经在单元阵列或者口袋-P井区域600′中形成。如图所示，图6中的位线偏置和去耦电路110′具有与图3中所示的位线偏置和耦合电路110相同的晶体管架构，但是已经使用新的附图标记来标注形成位线偏置和耦合电路110′的第一、第二、第三和第四晶体管112′、114′、116′和118′。已经使用新的附图标记来展示在位线偏置和耦合电路110′中的晶体管与在位线偏置和耦合电路110中的不相同。也就是，第一、第二、第三和第四晶体管112′、114′、116′和118′不是高压晶体管。而且，已经示出位线偏置和耦合电路110′包括两个电路：位线偏置电路111和去耦电路113。位线偏置电路111包括第一和第二晶体管112′和114′的结构，而去耦电路113包括第三和第四晶体管116′和118′的结构。
图7示出了图6中所示的布局架构的剖视图。应该理解，图7中所示的布局架构不是真正的半导体基底的剖面，相反地，是半导体基底的侧视图。而且应该理解，为了清楚，没有示出用于创建操作的电路布局的许多细节。也就是，图7是图形表示(例如，已经将包括页缓存器150的低压晶体管区域800表示为N井804和P井802)。而且，因为用于产生图7中所示的布局架构的处理步骤和技术是公知的并且容易从图7中进行理解，所以将不再描述它们。图7示出了具有N井602形成于其中的p型基底900。图7还示出口袋-P井600′形成在N井602中，而且单元阵列10的晶体管以及位线偏置和耦合电路110′的晶体管形成在口袋-P井区域600′中。P井区域802和N井区域804形成在p型基底900中，并且包括其中形成页缓存器150的低压晶体管区域800。置于低压晶体管区域和N井602之间的是作为高压晶体管区域700′工作的p型基底900的部分。如图7中所示，高压晶体管区域700′仅仅包括高压阻塞晶体管120。
虽然没有按照比特绘制，但是图7试图示出在不同区域中所形成的晶体管之间的大小关系。具体地说，图7示出形成位线偏置和耦合电路110′的晶体管比高压阻塞晶体管120小得多。虽然没有按照比例绘制，但是图7还试图示出关于在图4中所示的位线偏置和耦合电路110中所形成的晶体管在形成位线偏置和耦合电路110′的晶体管之间的大小差异关系。而且，图7和4的比较示出在位线偏置和耦合电路110′中的晶体管比图4的现有技术中的它们的对应晶体管小得多。具体地说，在位线偏置和耦合电路110′中的晶体管不是高压晶体管，而且在大小上是位线偏置和耦合电路110中的高压晶体管的四分之一。
应该理解，根据本发明的这种实施方式的布局架构在不用相当显著增加口袋-P井区域600′的大小的情况下，允许小得多的高压晶体管区域700′。因此，通过本发明的布局架构获得对珍贵的半导体空间的可观节省。
如在本发明的背景技术中所描述的，因为在位线偏置和耦合电路110中的晶体管所经历的高电压应力(stress)，所以将这些晶体管设计为高压晶体管。然而，在图6的布局架构中，通过新的布局架构已经消除了这些高电压应力，而且这已经使得允许在位线偏置和耦合电路110′中使用非高压晶体管。图8提供缺少由位线偏置和耦合电路110′所经历的高电压应力的代表例子。
作为对关于现有技术在图5中所示出的擦除操作的比较例子，图8示出用图6的布局架构执行的擦除操作。如图所示，以公知的方式将相同的20伏特擦除电压施加到P-P井600′。这导致在位线上基本上20伏特的擦除电压。预充电晶体管112′和114′的每一个都使得它们的栅极浮置。而且，去耦晶体管116′和118′的每一个都使得它们的栅极浮置。作为结果，在这些晶体管上不产生应力，而是电压从提供位线偏置控制信号BLPWR的导体流出。如图8中所示，使用开关950来提供参考地电压Vss或者电源电压Vdd作为位线偏置控制信号BLPWR。而且，将高压保护晶体管952置于开关950和连接预充电晶体管112′和114′的节点之间。可以将高压保护晶体管952置于高压晶体管区域700′中。将电源电压Vdd提供给高压保护晶体管952的栅极，从而高压保护晶体管952将开关950从在擦除操作期间产生的高电压屏蔽开。
作为图5的实施方式，高压阻塞晶体管120在其栅极接收电源电压Vdd。高压阻塞晶体管节流所接收到的电压，从而只有电源电压的阈值差达到低压晶体管区域800。
图9示出了本发明的另外的实施方式。出了已经将位线偏置电路111和去耦电路113分离以外，该实施方式与图6的相同。在图6的实施方式中，将位线偏置电路111和去耦电路113形成在P-P井区域600′的末端，从而没有存储器单元介入在位线偏置和耦合电路110′和页缓存器150之间。然而，在图9的实施方式中，将位线偏置电路111形成在存储器单元阵列内，从而将存储器单元置于位线偏置电路111和页缓存器150之间。在图9的实施方式中，将位线偏置电路111中途(midway)形成在存储器单元阵列中，从而将相同数量的存储器单元置于位线偏置电路111的任何一侧上。然而应该理解，位线偏置电路111的其他部分也可以，而且本发明不限于图9所示的实施方式。
虽然已经结合几个教导实施方式描述了本发明，但是其并不限于这些。本领域的普通技术人员应该理解，在不偏离由所附权利要求所定义的本发明的范围的情况下，可以对本发明进行各种替换、变型和改变。

Claims (43)

1.一种非易失存储器装置，包括：
在基底上形成的第一传导类型的井；
串联到位线并且在该井中形成的第一多个存储器单元晶体管；
形成在该井之外的基底中并且连接到该位线的缓存器；和
至少一个去耦晶体管，其配置为将所述缓存器与所述位线去耦，所述去耦晶体管形成在该井中。
2.根据权利要求1所述的装置，其中
在不介入多个存储器单元的情况下，在所述第一多个存储器单元和所述缓存器之间形成所述去耦晶体管。
3.根据权利要求1所述的装置，还包括：
连接到所述去耦晶体管并且形成在所述井之外的阻塞晶体管，该阻塞晶体管配置为选择性地将所述缓存器与所述位线断开。
4.根据权利要求3所述的装置，其中所述阻塞晶体管的大小大于所述去耦晶体管的大小。
5.根据权利要求1所述的装置，其中所述井是P型井。
6.根据权利要求5所述的装置，其中所述基底是P型基底，而且所述P型井形成在所述P型基底中的N型井内。
7.一种非易失存储器装置，包括：
在基底上形成的第一传导类型的井；
在所述井中形成并且串联到相同位线的多个存储器单元晶体管；
形成在所述井之外的基底中并且连接到所述位线的缓存器；和
至少一个预充电晶体管，其配置为将预充电电压选择性地施加到所述位线，该预充电晶体管形成在所述井中。
8.根据权利要求7所述的装置，其中
在不介入多个存储器单元的情况下，所述预充电晶体管形成在所述第一多个存储单元和所述缓存器之间。
9.根据权利要求8所述的装置，还包括：
形成在所述井外的阻塞晶体管，该阻塞晶体管配置为选择性地将所述缓存器与所述位线断开。
10.根据权利要求7所述的装置，还包括：
在所述井中形成并且串联到所述位线的第二多个存储器单元；以及其中
所述预充电晶体管在第一方向中形成在所述第一和第二多个存储器单元之间。
11.根据权利要求10所述的装置，还包括：
形成在所述井外的阻塞晶体管，该阻塞晶体管配置为选择性地将所述缓存器与所述位线断开。
12.根据权利要求7所述的装置，其中所述井是P型井。
13.根据权利要求12所述的装置，其中所述基底是P型基底，而所述P型井形成在所述P型基底中N型井内。
14.一种非易失存储器装置，包括：
在基底上形成的第一传导类型的井；
形成在所述井中并且串联到位线的第一多个存储器单元晶体管；
形成在所述井外的所述基底中并且连接到所述位线的缓存器；
至少一个去耦晶体管，其配置为将所述缓存器与所述位线去耦，所述去耦晶体管形成在所述井中；和
至少一个预充电晶体管，其配置为将预充电电压选择性地施加到所述位线，所述预充电晶体管形成在所述井中。
15.根据权利要求14所述的装置，还包括：
连接到所述去耦晶体管并且形成在所述井外的阻塞晶体管，该阻塞晶体管配置为选择性地将所述缓存器与所述位线断开。
16.根据权利要求15所述的装置，其中所述阻塞晶体管的大小大于所述去耦晶体管的大小。
17.根据权利要求14所述的装置，其中
在不介入多个存储器单元的情况下，将所述去耦晶体管和所述预充电晶体管形成在所述第一多个存储器单元和所述缓存器之间。
18.根据权利要求17所述的装置，还包括：
连接到所述去耦晶体管并且形成在所述井外的阻塞晶体管，该阻塞晶体管配置为选择性地将所述缓存器与所述位线断开。
19.根据权利要求14所述的装置，还包括：
串联到所述位线并且形成在所述井中的第二多个存储器单元；以及其中
将所述去耦晶体管沿着第一方向置于所述第一和第二多个存储器单元之后；以及
将所述预充电晶体管在所述第一方向中置于所述第一和第二多个存储器单元之间。
20.根据权利要求19所述的装置，还包括：
连接到所述去耦晶体管并且形成在所述井外的阻塞晶体管，该阻塞晶体管配置为选择性地将所述缓存器与所述位线断开。
21.根据权利要求14所述的装置，其中所述井是P型井。
22.根据权利要求21所述的装置，其中所述基底是P型基底，以及所述P型井形成在所述P型基底中N型井内。
23.一种非易失存储器装置，包括：
串联到位线的第一多个存储器单元晶体管；
串联到所述位线的第二多个存储器单元晶体管；
连接到所述位线的缓存器；和
至少一个预充电晶体管，其配置为选择性地将预充电电压提供给所述位线，将所述预充电晶体管沿着所述第一方向形成在所述第一多个存储器单元和所述第二多个存储器单元之间。
24.根据权利要求23所述的装置，还包括：
配置为将所述位线从所述缓存器去耦的去耦晶体管，该去耦晶体管在所述第一方向中放置在所述第一和第二多个存储器单元晶体管之后。
25.根据权利要求24所述的装置，还包括：
在所述去耦晶体管和所述缓存器之间连接到所述去耦晶体管的阻塞晶体管，该阻塞晶体管配置为选择性地将所述缓存器与所述位线断开。
26.一种非易失存储器装置，包括：
具有串联到位线的多个存储器单元晶体管的基底的第一区域；
具有连接到所述位线的缓存器的所述基底的第二区域；和
至少一个去耦晶体管，其配置为将所述缓存器与所述位线去耦，所述去耦晶体管形成在所述第一区域中；和
在定义第一和第二区域之一的基底中的至少一个井。
27.根据权利要求26所述的装置，还包括：
放置在所述第一区域和所述第二区域之间的第三区域，所述第三区域包括阻塞晶体管，该阻塞晶体管在所述去耦晶体管和所述缓存器之间连接到所述去耦晶体管，所述阻塞晶体管配置为选择性地将所述缓存器从所述位线断开。
28.一种非易失存储器装置，包括：
具有串联到位线的多个存储单元晶体管的基底的第一区域；
具有连接到所述位线的缓存器的所述基底的第二区域；
至少一个预充电晶体管，其配置为选择性地将预充电电压施加到所述位线，所述预充电晶体管形成在所述第一区域中；和
在定义第一和第二区域之一的基底中的至少一个井。
29.根据权利要求28所述的装置，还包括：
放置在所述第一区域和所述第二区域之间的第三区域，该第三区域包括阻塞晶体管，所述阻塞晶体管配置为选择性地将所述缓存器与所述位线断开。
30.一种非易失存储器装置，包括：
具有串联到位线的多个存储器单元晶体管的基底的第一区域，
具有连接到所述位线的缓存器的所述基底的第二区域；
至少一个去耦晶体管，其配置为将所述缓存器与所述位线去耦，所述去耦晶体管形成在所述第一区域中；
至少一个预充电晶体管，其配置为将预充电电压选择性地施加到所述位线，所述预充电晶体管形成在所述第一区域中；和
在定义第一和第二区域之一的基底中的至少一个井。
31.根据权利要求30所述的装置，还包括：
放置在所述第一区域和所述第二区域之间的第三区域，该第三区域包括阻塞晶体管，该阻塞晶体管在所述去耦晶体管和所述缓存器之间连接到所述去耦晶体管，所述阻塞晶体管配置为选择性地将所述缓存器与所述位线断开。
32.一种擦除非易失存储器装置的一部分的方法，包括：
将擦除电压施加到在基底中形成的井，该井包括串联到位线的多个存储器单元晶体管；和
使得至少一个去耦晶体管的栅极浮置，将所述去耦晶体管形成在井中并且配置为选择性地将所述位线与在所述井外的所述基底中形成的缓存器去耦。
33.根据权利要求32所述的方法，还包括：
将截止电压施加到阻塞晶体管的栅极以截止所述阻塞晶体管，所述阻塞晶体管连接到所述去耦晶体管并且形成在井外，所述阻塞晶体管配置为选择性地将所述缓存器与所述位线断开。
34.根据权利要求33所述的方法，其中所述截止电压是地电压。
35.根据权利要求33所述的方法，其中所述截止电压是电源电压。
36.一种擦除非易失存储器装置的一部分的方法，包括：
将擦除电压施加到在基底中形成的井，所述井包括串联到位线的多个存储器单元晶体管；和
使得至少一个预充电晶体管的栅极浮置，所述预充电晶体管形成在所述井中并且配置为选择性地将预充电电压施加到所述位线。
37.根据权利要求36所述的方法，还包括：
将截止电压施加到阻塞晶体管的栅极以截止所述阻塞晶体管，所述阻塞晶体管形成在所述井外，所述阻塞晶体管配置为选择性地将所述缓存器与所述位线断开。
38.根据权利要求37所述的方法，其中所述截止电压是地电压。
39.根据权利要求37所述的方法，其中所述截止电压是电源电压。
40.一种擦除非易失存储器装置的一部分的方法，包括：
将擦除电压施加到在基底中形成的井，该井包括串联到位线的多个存储器单元；和
使得至少一个去耦晶体管浮置，该去耦晶体管形成在所述井中并且配置为有选择地将所述位线与在所述井外的所述基底中形成的缓存器去耦；和
使得至少一个预充电晶体管的栅极浮置，所述预充电晶体管形成在所述井中并且配置为选择性地将预充电电压施加到所述位线。
41.根据权利要求40所述的方法，还包括：
将截止电压施加到阻塞晶体管的栅极以截止所述阻塞晶体管，所述阻塞晶体管连接到所述去耦晶体管并且形成在所述井外，所述阻塞晶体管配置为选择性地将所述缓存器与所述位线断开。
42.根据权利要求41所述的方法，其中所述截止电压是地电压。
43.根据权利要求41所述的方法，其中所述截止电压是电源电压。
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