CN102810333A

CN102810333A - 半导体存储装置

Info

Publication number: CN102810333A
Application number: CN2012101703132A
Authority: CN
Inventors: 吴星来; 南炳燮; 李杲炫
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2011-05-31
Filing date: 2012-05-29
Publication date: 2012-12-05
Anticipated expiration: 2032-05-29
Also published as: TWI571877B; CN102810333B; US20120307544A1; US8976601B2; KR20120133997A; TW201248632A; KR101936911B1

Abstract

本发明公开了一种半导体存储装置，半导体存储装置包括边界电路单元，所述边界电路单元位于低电压页缓冲器与高电压页缓冲器之间，并具有被配置成将低电压页缓冲器与高电压页缓冲器电耦接的电路。所述边界电路单元包括：具有第一晶体管和第二晶体管的第一边界电路单元，所述第一边界电路单元被配置成经由从多个信号传输线中选中的信号传输线来接收相应的存储器单元区域的数据，所述多个信号传输线针对每列沿着第一方向延伸并布置；第二边界电路单元，所述第二边界电路单元被设置成在所述第一方向上与所述第一边界电路单元相邻，并且在所述第二边界电路单元上延伸并布置有所述多个信号传输线，以及形成所述第一晶体管的有源区与形成所述第二晶体管的有源区彼此隔离开。

Description

半导体存储装置

相关申请的交叉引用

本申请要求分别于2011年5月31日和2012年4月23日向韩国知识产权局提交的申请号为10-2011-0052245和10-2012-0042120的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明总体而言涉及一种半导体集成电路，更具体而言涉及一种半导体存储装置的页缓冲器结构。

背景技术

随着移动系统的发展，对于诸如非易失性存储器件的半导体存储器件的要求增加。

快闪存储器件作为一种能够对数据进行电擦除和编程的非易失性存储器器件，即使在没有电能供应的情况下也可以保留数据。此外，快闪存储器件具有低功耗和高存取时间特性。

快闪存储器件根据单元和位线的配置而分成NOR型和NAND型。具体地，由于NAND快闪存储器件具有多个单元晶体管与位线串联耦接的串结构，因此NAND快闪存储器可以在相对小的面积内储存大量数据。

然而，随着高容量和高集成的趋势，快闪存储器件在单元面积和芯片尺寸上也具有很多限制。

发明内容

本文描述了一种能改善页缓冲器处理余量的半导体存储装置。

在本发明的一个实施例中，一种半导体存储装置包括：边界电路单元，所述边界电路位于低电压页缓冲器与高电压页缓冲器之间，并且在所述边界电路单元中集成有电路，所述电路被配置成将所述低电压页缓冲器与所述高电压页缓冲器电耦接。所述边界电路单元包括：第一边界电路单元，在所述第一边界电路单元中集成有第一晶体管和第二晶体管，所述第一晶体管和第二晶体管被配置成经由从多个信号传输线中选中的信号传输线来接收相应的存储器单元区域的数据，所述多个信号传输线针对每列沿着第一方向延伸并布置；以及第二边界电路单元，所述第二边界电路单元被设置成在第一方向上与第一边界电路单元相邻，并且所述多个信号传输线延伸和布置在第二边界电路单元上，以及形成所述第一晶体管的有源区与形成所述第二晶体管的有源区彼此隔离开。

在本发明的一个实施例中，一种半导体存储装置包括：第一边界电路单元，在所述第一边界电路单元中集成有第一晶体管和第二晶体管，所述第一晶体管和第二晶体管被配置成经由从多个信号传输线中选中的信号传输线来接收相应的存储器单元区域的数据，所述多个信号传输线针对每列沿着第一方向延伸；以及第二边界电路单元，所述多个信号传输线被布置在所述第二边界电路单元上并延伸到所述第一边界电路单元，并且所述第二边界电路单元包括重叠在所述多个信号传输线之上的多个上部互连。所述选中的信号传输线包括与所述第一晶体管的源极耦接的第一部分和与所述第一晶体管的源极耦接的第二部分，所述第一部分位于与所述选中的信号传输线相对应的列之上，所述第二部分位于要定位与所述选中的信号传输线相邻的信号传输线使得所述选中的信号传输线具有弯曲形状的列之上，并且位于所述相邻列中的所述信号传输线包括切口部分以安置所述选中的信号传输线的第二部分。

在本发明的一个实施例中，一种半导体存储装置包括：多个互连形成区域，所述多个互连形成区域彼此以相等的距离间隔开；以及互连，所述互连包括第一区域和第二区域，所述第一区域被设置在相应的互连形成区域之上，所述第二区域被设置在所述相应的互连形成区域和与所述相应的互连形成区域相邻的另一个互连形成区域之间的空间中。

附图说明

结合附图描述本发明的特点、方面和实施例，其中：

图1是说明根据本发明的一个实施例的半导体存储装置的单位单元结构的电路图；

图2是说明根据本发明的一个实施例的半导体存储装置的页缓冲器的框图；

图3是图2的边界电路单元的详细电路图；

图4是已知的边界电路单元的布局图；

图5是根据本发明的一个实施例的边界电路单元的布局图；以及

图6是沿图5的线VI-VI′截取的截面图。

具体实施方式

在下文中，将经由示例性实施例参照附图来描述根据本发明的半导体存储装置和具有所述半导体存储装置的半导体集成电路。

下面将参照附图更详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式实施，而不应解释为限于本发明所列的实施例。确切地说，提供这些实施例是为了使本说明书充分且完整，并向本领域技术人员充分传达本发明的范围。在说明书中，相同的附图标记在本发明的不同附图与实施例中表示相同的部分。

参见图1，根据本发明的一个实施例的半导体存储装置1000可以包括存储器单元串100和页缓冲器200。所述存储器单元串100可以包括漏极选择晶体管DST、多个单元晶体管CT以及源极选择晶体管SST。

漏极选择晶体管DST被配置成响应于漏极选择信号DSL而向单元晶体管CT传送位线BL的信号。

多个单元晶体管CT被配置成响应于多个字线WL信号WL<0:N>而选择性地储存经由漏极选择晶体管DST传送来的数据。

源极选择晶体管SST被配置成响应于源极选择信号SSL而将从单元晶体管CT传送来的数据传送到公共源极线CSL。

这里，漏极选择晶体管DST、单元晶体管CT以及源极选择晶体管SST可以串联耦接。

页缓冲器200被配置成在读取或写入操作期间暂时储存预定量的数据。页缓冲器200可以与位线BL耦接。例如，页缓冲器200可以经由互连与位线BL耦接。这里，可以为存储器单元组的每一列而布置位线BL，并且页缓冲器200可以与位线BL一对一耦接。

参见图2，页缓冲器200可以包括高电压页缓冲器240、低电压页缓冲器220以及边界电路单元260。

高电压页缓冲器240用来经由擦除操作将位线BL浮置。高电压页缓冲器240通过施加高电压擦除偏压来允许位线BL浮置。可以将存储器单元串100布置成与低电压页缓冲器220相比更接近高电压页缓冲器240，以便允许位线BL稳定浮置。

低电压页缓冲器220可以在擦除操作期间施加反向偏压，使得位线BL浮置。

边界电路单元260可以形成在低电压页缓冲器220与高电压页缓冲器240之间。边界电路单元260可以包括用于将低电压页缓冲器220和高电压页缓冲器240耦接的互连和电路元件。

参见图2和图3，边界电路单元260可以包括第一边界电路单元262和第二边界电路单元265。

第一边界电路单元262可以包括第一晶体管T1和第二晶体管T2。

第一晶体管T1具有被配置成接收奇数位线选择信号SELBL_Odd的栅极、与信号传输线BLCM耦接的漏极以及与奇数位线BL_Odd耦接的源极。这里，信号传输线BLCM可以与低电压页缓冲器220耦接。

第二晶体管T2具有被配置成接收偶数位线选择信号SELBL_Even的栅极、与信号传输线BLCM耦接的漏极以及与偶数位线BL_Even耦接的源极。

信号传输线BLCM可以是与相应的页缓冲器200耦接的信号线。例如，信号传输线BLCM可以包括与相应的页缓冲器200耦接的位线。

第二边界电路单元265可以包括第三晶体管T3和第四晶体管T4。第三晶体管T3响应于奇数放电信号DISCHO而被驱动，并耦接在奇数位线BL_Odd与第四晶体管T4之间。第四晶体管T4响应于偶数放电信号DISCHE而被驱动，并耦接在第三晶体管T3与偶数位线BL_Even之间。在第三晶体管T3与第四晶体管T4之间的耦接节点与电源电压端子VIRPWR耦接。

这里，可以共同形成第一晶体管T1和第三晶体管T3的漏极，并且也可以共同形成第二晶体管T2和第四晶体管T4的漏极。

在已知的半导体存储装置中，第一边界电路单元262和第二边界电路单元265例如集成在一个有源区ACT中。参见图4，第一晶体管T1、第三晶体管T3、第四晶体管T4以及第二晶体管T2可以顺序地布置在有源区ACT上。根据一个实例，奇数位线BL_Odd、偶数位线BL_Even以及电源电压线VIRPWR沿着有源区ACT的边缘布置。然而，当位线和信号线沿着有源区ACT的边缘布置时，会需要由图4的R1和R2指示的额外的互连区域。因此，会增大高电压页缓冲器的有效面积。

在本发明的一个实施例中，可以通过改变将低电压缓冲器220与高电压缓冲器240耦接的边界电路单元260的设计而减小页缓冲器200的整个布局面积。

参见图5，第一有源区ACT1和第二有源区ACT2以彼此之间所设定的预定距离沿着图5的Y方向被布置在第一边界电路单元262上。第一栅极G1沿着图5的X方向在第一有源区ACT1之上延伸，并且通过将离子杂质注入到第一栅极G1两侧的第一有源区ACT1中来形成源极S1和漏极D1。以这种方式，形成第一晶体管T1。

在第二有源区ACT2之上沿着X方向形成第二栅极G2，并且通过将离子杂质注入到在第二栅极G2两侧的第二有源区ACT2中来形成源极S2和漏极D2。以这种方式，形成第二晶体管T2。第一栅极G1和第二栅极G2可以彼此平行延伸。

奇数位线BL_Odd与第一晶体管T1的漏极耦接，并且沿与第一栅极G1和第二栅极G2交叉的Y方向延伸。奇数位线BL_Odd被设置在有源区ACT1的预定区域上。偶数位线BL_Even沿Y方向延伸，同时与第二晶体管T2的漏极D2接触。偶数位线BL_Even可以跨越第一边界电路单元262和第二边界电路单元265而形成，或者可以沿着奇数位线BL_Odd而形成。根据一个实例，偶数位线BL_Even可以设置在与相应的奇数位线BL_Odd相同的线上。

多个信号传输线BLCM<1:6>以彼此之间所设定的预定距离沿Y方向在第一边界电路单元262和第二边界电路单元265之上延伸。即，与存储器单元阵列的位线相同，多个信号传输线BLCM<1:6>针对每列可以彼此平行延伸。

当假设根据本发明的一个实施例的边界电路单元260和与第四位线相关的第四信号传输线BLCM<4>耦接时，第四信号传输线BLCM<4>应当与第一晶体管T1的源极S1和第二晶体管T2的源极S2耦接。除了第四信号传输线BLCM<4>之外的其它信号传输线BLCM<1，2，3，5，6>可以不与边界电路单元260电接触而延伸。这里，由于多个页缓冲器200沿着图5的Y方向顺序布置，因此信号传输线BLCM<1:6>在Y方向上以相等距离布置，并与相应的页缓冲器200选择性耦接。

例如，与第四信号传输线BLCM<4>耦接的页缓冲器200的奇数位线BL_Odd和偶数位线BL_Even可以设置在要形成第四信号传输线BLCM<4>的区域(列)中。第四信号传输线BLCM<4>可以向相邻的信号传输线弯曲，以保护奇数位线BL_Odd及偶数位线BL_Even的区域。

第四信号位线BLCM<4>可以包括与第一晶体管T1的源极S1耦接的第一部分、以及与第二晶体管T2的源极S2耦接的第二部分。第一部分可以形成在要形成第四信号传输线BLCM<4>的区域中，并且第二部分可以形成在要形成与第四信号传输线BLCM<4>相邻的信号传输线例如第三信号传输线BLCM<3>的区域中。因此，第四信号传输线BLCM<4>由于耦接第一部分和第二部分的耦接部分A而具有弯曲形状。此外，第四信号传输线BLCM<4>用来将相应位线的数据传送到第一晶体管的源极S1和第二晶体管的源极S2。因此，当第四信号传输线BLCM<4>与形成在分隔开的有源区ACT1和ACT2中的第一晶体管的源极S1和第二晶体管的源极S2耦接时，第四信号传输线BLCM<4>不需要沿Y方向延伸。

为了形成第四信号传输线BLCM<4>，第三信号传输线BLCM<3>可以具有分别形成在与边界电路单元260的第一有源区ACT1和第二有源区ACT2相对应的区域中的切口部分B，如图5和图6所示。即，切口部分B形成在第三信号传输线BLCM<3>中，以定位第四信号传输线BLCM<4>的弯曲部分。尽管第三信号传输线BLCM<3>被切口部分B切开，但第三信号传输线BLCM<3>经由上部金属互连MT电耦接。因此，电信号可以经由上部金属互连MT来传送。

这里，附图标记201表示半导体衬底，并且附图标记210a和210b表示层间电介质层。另外，符号ISO表示隔离层，符号CT1表示底接触，以及符号CT2表示顶接触。

由于形成第一边界电路单元262的有源区ACT1和第二边界电路单元265的有源区ACT2被隔离开，根据本发明的一个实施例的第四信号传输线BLCM<4>，即，从多个信号传输线之中选中的与相应的页缓冲器200电耦接的信号传输线可以仅布置在相应的边界电路单元260中。另外，奇数位线和偶数位线可以集成在要形成所述选中的信号传输线的区域中。因此，用于页缓冲器的大部分信号互连可以集成在有源区上。

多个上部金属互连MT<1:n>以彼此之间所设定的预定距离沿Y方向延伸在第二边界电路单元265之上。也可以在第一边界电路单元262之上布置上部金属互连。然而，为了便于描述，只示出了修改的上部金属互连MT。由于其它的互连可以与一般的互连具有相同的形状，所以在本文中省略其详细说明。上部金属互连MT<1:n>每个都可以将形成在第一边界电路单元262中的元件与形成在第二边界电路单元265中的元件电耦接。与耦接到相应页缓冲器200的信号传输线BLCM<5>耦接的上部金属互连MT<a>与第二晶体管T2的漏极D2耦接。

形成在第二边界电路单元265中的上部金属互连MT<1:n>每个都包括第一部分和自第一部分弯曲和延伸的第二部分。上部金属互连MT<1:n>的第一部分可以设置在相应的信号传输线之上或相邻的信号传输线之间的空间中。例如，奇数上部金属互连MT<1:n>的第一部分可以位于信号传输线之上，而偶数上部金属互连MT<1:n>的第一部分可以位于相邻的信号传输线之间的空间中。

上部金属互连MT<1:n>的第二部分可以设置在信号传输线之间的空间中或信号传输线之上。例如，奇数上部金属互连MT<1:n>的第二部分可以位于信号传输线之间，而偶数上部金属互连MT<1:n>的第二部分可以位于信号传输线之上。

上部金属互连MT<1:n>的第一部分的端部可以位于第二栅极G2之上。另外，上部金属互连MT<1:n>可以经由顶接触CT2与位于下方的信号传输线耦接。

上部金属互连MT可以重叠在信号传输线BLCM之上，在上部金属互连MT与信号传输线BLCM之间插入有电介质层。在本发明的一个实施例中，上部金属互连MT<1:n>可以弯曲形状布置在信号传输线之上或信号传输线之间的空间中。因此，信号传输线之间的空间可以用作互连形成空间。因此，可以提高互连余量。

根据本发明的一个实施例，由于形成在边界电路单元中的有源区被分开，所以用于传送位线的信号的线不需要沿着列方向延伸。另外，互连可以集成在要形成用于传输位线的信号的线的区域中。另外，由于上部金属互连以弯曲形状形成为位于信号传输线之上或在信号传输线之间的空间中，因此可以提高互连余量。

尽管以上已经描述了某些实施例，但本领域技术人员可以理解的是描述的实施例仅仅是示例性的。因此，本文描述的半导体存储装置不应基于所描述的实施例受限制。更确切地说，应当只根据结合以上描述和附图的所附权利要求来限定本文描述的半导体存储装置。

Claims

1.一种半导体存储装置包括边界电路单元，所述边界电路单元位于低电压页缓冲器与高电压页缓冲器之间，并具有被配置成将所述低电压页缓冲器与所述高电压页缓冲器电耦接的电路，

其中，所述边界电路单元包括：

第一边界电路单元，所述第一边界电路单元包括第一晶体管和第二晶体管，所述第一边界电路单元被配置成经由从多个信号传输线中选中的信号传输线来接收相应的存储器单元区域的数据，所述多个信号传输线针对每列沿着第一方向延伸和布置；以及

第二边界电路单元，所述第二边界电路单元被设置成在所述第一方向上与所述第一边界电路单元相邻，并且具有在所述第二边界电路单元上延伸和布置的所述多个信号传输线，以及

形成所述第一晶体管的有源区与形成所述第二晶体管的有源区彼此隔离开。

2.如权利要求1所述的半导体存储装置，其中，所述第一边界电路单元包括：

第一有源区和第二有源区，所述第一有源区和第二有源区彼此之间以预定距离沿着所述第一方向布置；

第一晶体管，所述第一晶体管被布置在所述第一有源区之上并具有设置在与所述第一方向交叉的第二方向上的第一栅极、以及布置在所述第一栅极两侧的所述第一有源区中的第一源极和第一漏极；

第二晶体管，所述第二晶体管被布置在所述第二有源区之上且具有沿所述第二方向延伸的第二栅极以及布置在所述第二栅极两侧的所述第二有源区中的第二源极和第二漏极。

3.如权利要求2所述的半导体存储装置，还包括：

奇数位线，所述奇数位线与所述第一漏极电耦接；以及

偶数位线，所述偶数位线与所述第二漏极电耦接，

其中，所述奇数位线和所述偶数位线与所述信号传输线平行地布置在所述第一边界电路单元和所述第二边界电路单元之上。

4.如权利要求3所述的半导体存储装置，其中，所述奇数位线和所述偶数位线布置在相同的线上，并且彼此电绝缘。

5.如权利要求3所述的半导体存储装置，其中，所述奇数位线和所述偶数位线位于要形成所述选中的信号传输线的列中，以及

所述选中的信号传输线的第一部分位于预先布置的列中，并且所述选中的信号传输线的第二部分弯曲成位于相邻的列中。

6.如权利要求5所述的半导体存储装置，其中，位于所述相邻的列中的信号传输线包括与所述选中的信号传输线隔离的切口部分，以及

位于所述相邻的列的所述信号传输线的一部分经由形成在所述信号传输线之上的上部导电互连与位于所述相邻的列中的所述信号传输线的另一部分电耦接。

7.如权利要求6所述的半导体存储装置，其中，所述第二边界电路单元还包括多个上部互连，所述多个上部互连位于所述多个信号传输线之上。

8.如权利要求7所述的半导体存储装置，其中，所述多个上部互连和所述上部导电互连位于相同水平处。

9.如权利要求7所述的半导体存储装置，其中，所述上部互连每个都具有第一部分和第二部分，

所述第一部分与相应的信号传输线彼此重叠，

所述第二部分被设置在相应的信号传输线和与所述相应的信号传输线相邻的另一信号传输线之间的空间中；以及

弯曲部分被形成在所述第一部分与所述第二部分之间。

10.一种半导体存储装置包括：

包括第一晶体管和第二晶体管的第一边界电路单元，所述第一边界电路单元被配置成经由从多个信号传输线之中选中的信号传输线来接收相应的存储器单元区域的数据，所述多个信号传输线针对每列沿第一方向延伸；以及

第二边界电路单元，所述第二边界电路单元具有被布置在所述第二边界电路单元上并且延伸到所述第一边界电路单元的多个信号传输线，并且所述第二边界电路单元包括重叠在所述多个信号传输线之上的多个上部互连，

其中，所述选中的信号传输线包括与所述第一晶体管的源极耦接的第一部分以及与所述第二晶体管的源极耦接的第二部分，所述第一部分位于与所述选中的信号传输线相对应的列之上，所述第二部分位于要定位与所述选中的信号传输线相邻的信号传输线使得所述选中的信号传输线具有弯曲形状的列之上，并且

位于所述相邻的列中的所述信号传输线包括切口部分以与所述选中的信号传输线的所述第二部分隔离。

11.如权利要求10所述的半导体存储装置，其中，形成所述第一晶体管的有源区和形成所述第二晶体管的有源区彼此之间以预定的距离沿着所述第一方向布置。

12.如权利要求10所述的半导体存储装置，还包括：

奇数位线，所述奇数位线与所述第一晶体管的漏极电耦接；以及

偶数位线，所述偶数位线与所述第二晶体管的漏极电耦接，

其中，所述奇数位线和所述偶数位线沿着所述第一方向延伸并布置在所述第一边界电路单元和所述第二边界电路单元之上。

13.如权利要求12所述的半导体存储装置，其中，所述奇数位线和所述偶数位线布置在相同的线上，并且彼此电绝缘。

14.如权利要求13所述的半导体存储装置，其中，所述选中的信号传输线的第一部分以直线形状布置。

15.如权利要求10所述的半导体存储装置，其中，位于所述相邻的列中的所述信号传输线的一部分经由形成在所述信号传输线之上的上部导电互连而与位于所述相邻的列中的所述信号传输线的另一部分电耦接。

16.如权利要求15所述的半导体存储装置，其中，所述多个上部互连和所述上部导电互连位于相同的水平处。

17.如权利要求10所述半导体存储装置，其中，所述上部互连每个都具有第一部分和第二部分，

所述第一部分与相应的信号传输线彼此重叠，

弯曲部分，所述弯曲部分被形成在所述第一部分与所述第二部分之间。

18.一种半导体存储装置包括：

多个互连形成区域，所述多个互连形成区域彼此以相等的距离间隔开；以及

包括第一区域和第二区域的互连，所述第一区域被设置在相应的互连形成区域之上，所述第二区域被设置在所述相应的互连形成区域和与所述相应的互连形成区域相邻的另一互连形成区域之间的空间中。