CN113223580A - 包括页缓冲器的半导体装置 - Google Patents

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Abstract

公开了一种包括页缓冲器的半导体装置，其减少了页缓冲器的线的数量。该半导体装置包括：多条位线，其被分类为第一组和第二组，使得第一组中的位线和第二组中的位线交替地布置；第一页缓冲器电路，其联接到所述多条位线以及与所述多条位线对应的多条连接线；以及第二页缓冲器电路，其联接到所述多条连接线。第一组和第二组中的每一个包括分类为奇数位线和偶数位线的多个位线对。与奇数位线对应的奇数连接线彼此邻接布置，并且与偶数位线对应的偶数连接线彼此邻接布置。

Description

包括页缓冲器的半导体装置
技术领域
本文所公开的技术和实现方式总体上涉及一种包括页缓冲器的半导体装置，更具体地，涉及一种减少包含在页缓冲器中的线的数量的技术。
背景技术
尽管易失性存储器装置可按相对较高的速度执行数据的写操作和读操作，但是易失性存储器装置具有当供电停止时不可避免地丢失所存储的数据的缺点。相反，尽管非易失性存储器装置可按相对较低的速度执行数据的写操作和读操作，但是非易失性存储器装置具有即使当供电停止时所存储的数据也可保持不变的优点。结果，为了稳定地存储不管供电如何均要维持的数据，通常使用非易失性存储器装置。
非易失性存储器装置的示例包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FRAM)。一些闪存可被分类为NOR闪存装置或NAND闪存装置。
NAND闪存装置主要用作数据存储装置。NAND闪存装置可使用多个页缓冲器来执行读取和输出存储在存储器单元中的数据所需的操作。
发明内容
所公开的技术的各种实施方式涉及一种包括页缓冲器的半导体装置，其在位线应力测试模式期间减少包含在页缓冲器中的线的数量。
根据所公开的技术的实施方式，一种半导体装置可包括：多条位线，其被分类为第一组和第二组，使得所述第一组中的位线和所述第二组中的位线在第一方向上交替布置；第一页缓冲器电路，其联接到所述多条位线以及与所述多条位线对应的多条连接线；以及第二页缓冲器电路，其联接到所述多条连接线。第一组和第二组中的每一个可包括被分类为奇数位线和偶数位线的多个位线对。所述多条连接线包括奇数连接线和偶数连接线。与奇数位线对应的奇数连接线可在第一方向上彼此邻接布置，并且与偶数位线对应的偶数连接线可在第一方向上彼此邻接布置。
根据所公开的技术的另一实施方式，一种半导体装置可包括：多条位线，其被分类为第一组和第二组，使得所述第一组中的位线和所述第二组中的位线在第一方向上交替布置；以及多个页缓冲器，其联接到所述多条位线以及与所述多条位线对应的多条连接线。第一组和第二组中的每一个可包括被分类为奇数位线和偶数位线的多个位线对。所述多个页缓冲器可包括：联接到第一组和第二组的奇数连接线的多个奇数页缓冲器，并且所述奇数页缓冲器在第一方向上彼此邻接布置；以及联接到第一组和第二组的偶数连接线的多个偶数页缓冲器，并且所述偶数页缓冲器在第一方向上彼此邻接布置。
将理解，本文所公开的技术的以上一般描述和以下详细描述二者是例示性和说明性的，旨在向本领域技术人员提供本公开的范围的进一步说明。
附图说明
当结合附图考虑时，所公开的技术的以上和其它特征和有益方面将参照以下详细描述变得易于显而易见。
图1是示出用于根据本公开的实施方式的半导体装置中的单位单元结构和页缓冲器电路的电路图。
图2是示出图1所示的页缓冲器电路的详细示意图。
图3是示出用于图2所示的页缓冲器电路中的位线的图案和位线连接节点的图案的示意图。
图4是示出根据所公开的技术的实施方式的用于图3所示的页缓冲器电路中的位线连接节点的图案的示意图。
图5是示出用于图4所示的页缓冲器电路中的控制信号的示意图。
图6是示出图4所示的页缓冲器电路的位线连接节点的图案的示意图。
图7是示出根据所公开的技术的实施方式的用于图3所示的页缓冲器电路中的位线连接节点的图案的示意图。
图8是示出图7所示的页缓冲器电路的位线连接节点的图案的示意图。
图9是示出根据所公开的技术的实施方式的用于图3所示的页缓冲器电路中的位线连接节点的图案的示意图。
图10是示出图9所示的页缓冲器电路的位线连接节点的图案的示意图。
图11是示出根据所公开的技术的实施方式的用于图3所示的页缓冲器电路中的位线连接节点的图案的示意图。
图12是示出图11所示的页缓冲器电路的位线连接节点的图案的示意图。
图13是示出图4至图12所示的页缓冲器电路以多级层叠的示意图。
图14是示出根据本公开的实施方式的使位线与页缓冲器电路的线匹配的方法的概念图。
图15是示出根据本公开的实施方式的低电压页缓冲器电路的栅极图案的示意图。
图16和图17是示出图2所示的页缓冲器电路的详细电路图。
图18是示出图16所示的页缓冲器电路的操作的时序图。
附图中的各个元件的符号
100：存储器单元阵列
200：页缓冲器电路
具体实施方式
本专利文献提供一种包括页缓冲器的半导体装置的实现方式和示例，其基本上解决了由于现有技术的限制和缺点而引起的一个或更多个问题。所公开的技术的一些实现方式提出了一种包括页缓冲器的半导体装置，其可在位线应力测试模式期间减少包含在页缓冲器中的线的数量。所公开的技术提供一种具有页缓冲器的半导体装置的各种实现方式，其可在位线应力测试模式期间改进包含在页缓冲器中的线的布局结构。
现在将详细参考所公开的技术的各方面，其实施方式和示例示出于附图中。只要可能，贯穿附图使用相同的标号来指代相同或相似的部分。
与所公开的技术的实施方式关联，仅出于例示性目的公开了具体结构和功能描述。实施方式表示有限数量的可能实施方式。在不脱离所公开的技术的范围或精神的情况下，所公开的技术的实施方式可按各种方式实现。
在描述所公开的技术时，可使用术语“第一”和“第二”来描述多个组件，但是组件在数量或次序方面不由这些术语限制。术语可用于将一个组件与另一组件相区分。例如，在不脱离所公开的技术的范围的情况下，第一组件可被称为第二组件并且第二组件可被称为第一组件。
本申请中使用的术语仅用于描述特定实施方式，而非旨在限制所公开的技术。除非另外明确地说明，否则单数表达可包括复数表达。
除非另外定义，否则本文所使用的所有术语(包括技术术语或科学术语)具有本领域技术人员所理解的相同含义。除非本申请中清楚地定义，否则常用字典中定义的术语可被分析为具有相关技术的上下文中的相同含义，不应被分析为具有理想含义或过于正式的含义。所公开的技术中使用的术语仅用于描述特定实施方式，而非旨在限制本公开。
图1是示出用于根据本公开的实施方式的半导体装置中的单位单元结构和页缓冲器电路的电路图。
参照图1，半导体装置10可包括存储器单元阵列100和页缓冲器电路200。存储器单元阵列100可包括形成在一条或更多条位线(BL)和字线(WL)的交叉区域处的存储器单元。
存储器单元阵列100可包括漏极选择晶体管DST、多个单元晶体管(CT)和源极选择晶体管SST。在单个单元串中，漏极选择晶体管DST、单元晶体管(CT)和源极选择晶体管SST可彼此串联联接。
漏极选择晶体管DST可响应于漏极选择信号DSL从位线(BL)向单元晶体管(CT)发送信号。单元晶体管(CT)可响应于多条字线WL<0:N>选择性地存储从漏极选择晶体管DST接收的数据。另外，源极选择晶体管SST可响应于源极选择信号SSL将从单元晶体管(CT)接收的数据发送到公共源极线CSL。
页缓冲器电路200可暂时存储从位线BL接收的数据，或者可将存储的数据发送到位线(BL)。页缓冲器电路200可通过位线(BL)或连接到位线(BL)的线联接到存储器单元阵列100。
存储器单元阵列100的密度越高，布置或设置在页缓冲器电路200中的信号线的数量越多。在测试位线(BL)的应力的模式期间，位线(BL)的线可被分类为偶数线和奇数线，使得偶数线和奇数线可交替地布置。然而，在使用上述测试方法检测这些线的缺陷或故障部分的情况下，偶数线需要独立于奇数线控制，使得控制偶数线和奇数线所需的线的数量会不可避免地增加。
因此，本文所公开的实施方式包括半导体装置，其可使用页缓冲器电路200将偶数线和奇数线彼此区分，以使得联接到偶数线的页缓冲器彼此邻接布置，并且联接到奇数线的页缓冲器彼此邻接布置。
实施方式中所公开的半导体装置可在页缓冲器组200的偶数位线组中将偶数线和奇数线彼此区分，使得在偶数位线组中，偶数线彼此邻接布置并且奇数线彼此邻接布置。本文所公开的半导体装置的实施方式可将奇数位线组中的偶数线和奇数线彼此区分，使得在奇数位线组中，偶数线彼此邻接布置并且奇数线彼此邻接布置。因此，根据实施方式的半导体装置可减少包含在页缓冲器电路200中的线的数量，同时可测试一条或更多条位线(BL)的应力。
图2是示出图1所示的页缓冲器电路的详细示意图。
参照图2，页缓冲器电路200可包括缓冲器电路201和控制信号生成电路250。缓冲器电路201可包括低电压页缓冲器210(LV)(即，第二页缓冲器电路)和高电压页缓冲器220(HV)(即，第一页缓冲器电路)。
低电压页缓冲器210(LV)可联接到高电压页缓冲器220(HV)，使得低电压页缓冲器210(LV)可选择性地对位线连接节点(BLCM)的电压进行放电。
高电压页缓冲器220(HV)可联接到位线(BL)，因此可提供测试位线(BL)所需的高电压(即，第一电压)。高电压页缓冲器220可位于或设置在比低电压页缓冲器210更靠近存储器单元阵列100的区或区域中。
低电压页缓冲器210和高电压页缓冲器220可通过位线连接节点(BLCM)彼此联接。位线连接节点(BLCM)可以是将低电压页缓冲器210和高电压页缓冲器220连接或联接的线。
位线连接节点(BLCM)可通过高电压页缓冲器220联接到位线(BL)。位线连接节点(BLCM)设置在低电压页缓冲器210和高电压页缓冲器220之间。例如，位线连接节点(BLCM)可指构成位线(BL)的下导电线。
低电压页缓冲器210和高电压页缓冲器220可由控制信号生成电路250控制。即，缓冲器电路201可从控制信号生成电路250接收锁存使能信号(ALE)以及页缓冲器控制信号BLDIS_OA、BLDIS_OB、BLDIS_EA、BLDIS_EB、PB_SEN、BLBIAS_OA、BLBIAS_OB、BLBIAS_EA、BLBIAS_EB和SEL_BL。在示例中，锁存使能信号(ALE)可以是用于根据所接收的地址将数据锁存到页缓冲器电路中的地址锁存使能信号。下面将描述上述页缓冲器控制信号的详细描述。
图3是示出用于图2所示的页缓冲器电路中的位线(BL)的图案和位线连接节点(BLCM)的图案的示意图。
参照图3，根据本公开的实施方式的半导体装置可包括多条位线(BL)。多条位线(BL)当中的一对偶数位线和一对奇数位线可交替地布置或设置。在位线应力测试模式下，当偏置功率被施加到一对偶数(或奇数)位线并且在邻接位线中发生桥接时，使得可通过一对奇数(或偶数)位线发生泄漏。
例如，多条位线(BL)可按以下次序布置：E0→O0→E1→O1→E2→O2→E3→O3→E4→O4→E5→O5→E6→O6→E7→O7。
在上述示例中，多条位线(BL)可被分类为成对的偶数位线(即，偶数位线对)和成对的奇数位线(即，奇数位线对)。偶数位线对包括E0/O0、E2/O2、E4/O4和E6/O6，并且各个偶数位线对可被表示为组A(EA，OA)对。奇数位线对包括E1/O1、E3/O3、E5/O5和E7/O7，并且各个奇数位线对可被表示为组B(EB，OB)对。组A偶数位线对可与组B奇数位线对交替。
偶数位线对E0/O0、E2/O2、E4/O4和E6/O6也可被分类为偶数位线和奇数位线。另外，奇数位线对E1/O1、E3/O3、E5/O5和E7/O7也可被分类为偶数位线和奇数位线。为了描述方便，偶数线使用“E”(“even”)作为前缀，奇数线使用“O”(“odd”)作为前缀。
另外，应力电压可被施加到组A(EA，OA)中的偶数位线对，零电压“0V”可被施加到组B(EB，OB)中的奇数位线对，使得可测试位线(BL)的应力。
如果位线连接节点(BLCM)的线布置在页缓冲器电路200中以用于测试位线(BL)的应力，则全局信号的数量可增加。电源电路的性能或吞吐量可劣化，以使得保证页缓冲器电路200的操作可靠性变得困难。
因此，根据本公开的实施方式的半导体装置可将多个位线对分组为组A(偶数组)或组B(奇数组)位线对。在页缓冲器电路200中布置位线连接节点(BLCM)的过程中，与组A的奇数位线对应的奇数连接线和与组B的奇数位线对应的奇数连接线可彼此邻接或相邻布置，并且与组A的偶数位线对应的偶数连接线和与组B的偶数位线对应的偶数连接线可彼此相邻布置。
例如，在一个位线连接节点(BLCM)中，来自组A的奇数连接线(O0)、来自组B的奇数连接线(O3)、来自组A的奇数连接线(O4)和来自组B的奇数连接线(O7)可依次布置。
图4是示出根据所公开的技术的实施方式的用于图3所示的页缓冲器电路中的位线连接节点(BLCM)的图案的示意图。
在以下描述中，在低电压页缓冲器210和高电压页缓冲器220中的每一个中，设置有各个位线连接节点(BLCM)的块以下将被称为“页缓冲器”。为了描述方便和更好地理解所公开的技术，位线连接节点(BLCM)以下将被一般地称为“连接线”。
另外，各个缩写中使用的前面的字母“E”可指设置有偶数连接线的偶数页缓冲器。各个缩写中使用的前面的字母“O”可指设置有奇数连接线的奇数页缓冲器。另外，各个缩写中使用的数字0、2、4和6中的每一个可对应于偶数组(组A)，各个缩写中使用的数字1、3、5和7中的每一个可对应于奇数组(组B)。
参照图4，在低电压页缓冲器210中，第一级的奇数页缓冲器可利用在第一方向上依次布置或设置以邻接的奇数连接线O0、O3、O4和O7配置。可配置奇数页缓冲器，使得偶数组和奇数组当中的奇数连接线(各自在各个缩写中具有前面的字母“O”)彼此邻接或相邻布置，例如，在图4中由“O0(奇数连接线/偶数组)、O3(奇数连接线/奇数组)、O4(奇数连接线/偶数组)、O7(奇数连接线/奇数组)”表示。
在低电压页缓冲器210中，从第一级的奇数页缓冲器在第二方向上设置的第二级的偶数页缓冲器可利用在第一方向上彼此邻接或相邻地依次布置的偶数连接线E0、E3、E4和E7配置。可配置偶数页缓冲器，使得偶数组和奇数组当中的偶数连接线(各自在各个缩写中具有前面的字母“E”)彼此邻接或相邻设置，例如，在图4中由“E0(偶数连接线/偶数组)、E3(偶数连接线/奇数组)、E4(偶数连接线/偶数组)、E7(偶数连接线/奇数组)”表示。
联接到低电压页缓冲器210的各个位线连接节点(BLCM)也可联接到高电压页缓冲器220。设置在低电压页缓冲器210的各个页缓冲器中的位线连接节点(BLCM)可与高电压页缓冲器220中的具有相同标号的对应区域匹配。
在高电压页缓冲器220中，四个顺序级的页缓冲器可布置在第二方向上。可配置从低电压页缓冲器210的第二级的偶数页缓冲器在第二方向上设置的第一级的奇数页缓冲器，使得奇数连接线O0和O4在第一方向上彼此邻接布置。可配置奇数页缓冲器，使得偶数组当中的奇数连接线(各自在各个缩写中具有前面的字母“O”)彼此邻接布置，例如，由“O0(奇数连接线/偶数组)、O4(奇数连接线/偶数组)”表示。
在高电压页缓冲器220中，可配置第二级的偶数页缓冲器，使得偶数连接线E0和E4在第一方向上彼此相邻布置。例如，偶数页缓冲器可被配置为使得偶数组当中的偶数连接线(各自在各个缩写中具有前面的字母“E”)彼此邻接布置，例如，由“E0(偶数连接线/偶数组)、E4(偶数连接线/偶数组)”表示。
在高电压页缓冲器220中，可配置第三级的奇数页缓冲器，使得奇数连接线O3和O7在第一方向上彼此邻接布置。例如，奇数页缓冲器可被配置为使得奇数组当中的奇数连接线(各自在各个缩写中具有前面的字母“O”)彼此邻接布置，例如，由“O3(奇数连接线/奇数组)、O7(奇数连接线/奇数组)”表示。
在高电压页缓冲器220中，可配置第四级的偶数页缓冲器，使得偶数连接线E3和E7在第一方向上彼此相邻布置。例如，偶数页缓冲器可被配置为使得奇数组当中的偶数连接线(各自在各个缩写中具有前面的字母“E”)彼此邻接布置，例如，由“E3(偶数连接线/奇数组)、E7(偶数连接线/奇数组)”表示。
图5是示出用于图4所示的页缓冲器电路中的控制信号的示意图。
参照图5，在页缓冲器电路200中，低电压页缓冲器210可从控制信号生成电路250接收页缓冲器控制信号BLDIS_OA、BLDIS_OB、BLDIS_EA和BLDIS_EB。
页缓冲器控制信号BLDIS_OA可以是用于控制偶数组的奇数页缓冲器的位线放电信号。页缓冲器控制信号BLDIS_OB可以是用于控制奇数组的奇数页缓冲器的位线放电信号。页缓冲器控制信号BLDIS_EA可以是用于控制偶数组的偶数页缓冲器的位线放电信号。页缓冲器控制信号BLDIS_EB可以是用于控制奇数组的偶数页缓冲器的位线放电信号。
高电压页缓冲器220可从控制信号生成电路250接收页缓冲器控制信号BLBIAS_OA、BLBIAS_OB、BLBIAS_EA和BLBIAS_EB。
页缓冲器控制信号BLBIAS_OA可以是用于控制偶数组的奇数页缓冲器的位线测试信号。页缓冲器控制信号BLBIAS_EA可以是用于控制偶数组的偶数页缓冲器的位线测试信号。页缓冲器控制信号BLBIAS_OB可以是用于控制奇数组的奇数页缓冲器的位线测试信号。页缓冲器控制信号BLBIAS_EB可以是用于控制奇数组的偶数页缓冲器的位线测试信号。
图6是示出图4所示的页缓冲器电路的位线连接节点(BLCM)的图案的示意图。
参照图6，在页缓冲器电路200中，低电压页缓冲器210和高电压页缓冲器220中的每一个可设置成阵列，其中与图4中相同的结构在X轴或第一方向上重复地布置或设置。
例如，在低电压页缓冲器210的第一级中，奇数页缓冲器的奇数连接线O0、O3、O4和O7可按照在X方向上延伸的阵列重复地布置。在低电压页缓冲器210的第二级中，偶数页缓冲器的偶数连接线E0、E3、E4和E7可在X轴方向上重复。
另外，从低电压页缓冲器210在第二方向上设置的高电压页缓冲器220的第一级可被配置为使得奇数页缓冲器当中的偶数组的奇数连接线O0、O4、O0和O4在第一方向上重复地布置。高电压页缓冲器220的第二级可利用偶数页缓冲器当中的布置在X方向上的偶数组的偶数连接线E0、E4、E0和E4配置。
类似地，高电压页缓冲器220的第三级可利用奇数页缓冲器当中的布置在X轴方向上的奇数组的奇数连接线O3、O7、O3和O7配置。可配置高电压页缓冲器220的第四级，使得偶数页缓冲器当中的奇数组的偶数连接线E3、E7、E3和E7布置在第一方向上。
图7是示出根据所公开的技术的实施方式的用于图3所示的页缓冲器电路中的位线连接节点(BLCM)的图案的示意图。
参照图7，在页缓冲器电路200的低电压页缓冲器210中，第一级的奇数页缓冲器可将奇数连接线O1、O2、O5和O6在第一方向上彼此邻接地依次布置。可配置奇数页缓冲器，使得偶数组和奇数组当中的奇数连接线(各自在各个缩写中具有前面的字母“O”)彼此相邻布置或设置，例如，由“O1(奇数连接线/奇数组)、O2(奇数连接线/偶数组)、O5(奇数连接线/奇数组)、O6(奇数连接线/偶数组)”表示。
在低电压页缓冲器210中，第二级的偶数页缓冲器可被配置为使得偶数连接线E1、E2、E5和E6在第一方向上彼此相邻地依次布置。偶数页缓冲器可被配置为使得偶数组和奇数组当中的偶数连接线(各自在各个缩写中具有前面的字母“E”)彼此邻接地布置，例如，由“E1(偶数连接线/奇数组)、E2(偶数连接线/偶数组)、E5(偶数连接线/奇数组)、E6(偶数连接线/偶数组)”表示。
在高电压页缓冲器220中，第一级的奇数页缓冲器可包括在第一方向上彼此相邻布置的奇数连接线O1和O5。可配置奇数页缓冲器，使得奇数组当中的奇数连接线(各自在各个缩写中具有前面的字母“O”)彼此邻接布置，例如，由“O1(奇数连接线/奇数组)和O5(奇数连接线/奇数组)”表示。
在高电压页缓冲器220中，第二级的偶数页缓冲器可包括在第一方向上彼此相邻的偶数连接线E1和E5。偶数页缓冲器可具有奇数组当中的彼此邻接布置的偶数连接线(各自在各个缩写中具有前面的字母“E”)，例如，由“E1(偶数连接线/奇数组)和E5(偶数连接线/奇数组)”表示。
在高电压页缓冲器220中，第三级的奇数页缓冲器可具有在第一方向上彼此邻接布置的奇数连接线O2和O6。可配置奇数页缓冲器，使得偶数组当中的奇数连接线(各自在各个缩写中具有前面的字母“O”)彼此相邻布置，例如，由“O2(奇数连接线/偶数组)和O6(奇数连接线/偶数组)”表示。
在高电压页缓冲器220中，第四级的偶数页缓冲器可被配置为使得偶数连接线E2和E6在第一方向上彼此相邻布置。偶数页缓冲器可包括偶数组当中的彼此相邻布置的偶数连接线(各自在各个缩写中具有前面的字母“E”)，例如，由“E2(偶数连接线/偶数组)和E6(偶数连接线/偶数组)”表示。
图8是示出图7所示的页缓冲器电路的位线连接节点(BLCM)的图案的示意图。
参照图8，在页缓冲器电路200中，低电压页缓冲器210和高电压页缓冲器220中的每一个可按阵列形状布置，其中图7中描述的相同结构在X轴方向上重复地布置或设置。
例如，在低电压页缓冲器210的第一级中，奇数页缓冲器的奇数连接线O1、O2、O5、O6、O1、O2、O5和O6可布置成X方向阵列。在低电压页缓冲器210的第二级中，偶数页缓冲器的偶数连接线E1、E2、E5、E6、E1、E2、E5和E6可布置成X方向阵列。
在从低电压页缓冲器210在第二方向上设置的高电压页缓冲器220的第一级中，奇数页缓冲器当中的奇数组的奇数连接线O1、O5、O1和O5可在第一方向上依次布置成X方向阵列。在高电压页缓冲器220的第二级中，偶数页缓冲器当中的奇数组的偶数连接线E1、E5、E1和E5可在第一方向上依次布置成X方向阵列。
类似地，在高电压页缓冲器220的第三级中，奇数页缓冲器当中的偶数组的偶数连接线O2、O6、O2和O6可在第一方向上依次布置成X方向阵列。在高电压页缓冲器220的第四级中，偶数页缓冲器当中的偶数组的偶数连接线E2、E6、E2和E6可在第一方向上依次布置成X方向阵列。
图9是示出根据所公开的技术的实施方式的用于图3所示的页缓冲器电路中的位线连接节点(BLCM)的图案的示意图。
参照图9，在页缓冲器电路200中的低电压页缓冲器210的第一级中，可配置奇数页缓冲器，使得奇数连接线O4、O7、O0和O3在第一方向上彼此相邻地依次布置或设置。可配置奇数页缓冲器，使得偶数组和奇数组当中的奇数连接线(各自在各个缩写中具有前面的字母“O”)彼此相邻布置，例如，由“O4(奇数连接线/偶数组)、O7(奇数连接线/奇数组)、O0(奇数连接线/偶数组)和O3(奇数连接线/奇数组)”表示。
在低电压页缓冲器210的第二级中，偶数页缓冲器可被配置为使得偶数连接线E4、E7、E0和E3在第一方向上彼此相邻地依次布置。可配置偶数页缓冲器，使得偶数组和奇数组当中的偶数连接线(各自在各个缩写中具有前面的字母“E”)彼此相邻布置，例如，由“E4(偶数连接线/偶数组)、E7(偶数连接线/奇数组)、E0(偶数连接线/偶数组)和E3(偶数连接线/奇数组)”表示。
在高电压页缓冲器220的第一级中，可配置奇数页缓冲器，使得奇数连接线O4和O0在第一方向上彼此邻接或相邻布置。可配置奇数页缓冲器，使得偶数组当中的奇数连接线(各自在各个缩写中具有前面的字母“O”)彼此邻接或相邻布置，例如，由“O4(奇数连接线/偶数组)、O0(奇数连接线/偶数组)”表示。
在高电压页缓冲器220的第二级中，偶数页缓冲器可包括在第一方向上彼此相邻的偶数连接线E4和E0。偶数页缓冲器可具有偶数组当中的彼此邻接布置的偶数连接线(各自在各个缩写中具有前面的字母“E”)，例如，由“E4(偶数连接线/偶数组)、E0(偶数连接线/偶数组)”表示。
在高电压页缓冲器220的第三级中，可配置奇数页缓冲器，使得奇数连接线O7和O3在第一方向上彼此邻接或相邻布置。可配置奇数页缓冲器，使得奇数组当中的奇数连接线(各自在各个缩写中具有前面的字母“O”)彼此邻接布置，例如，由“O7(奇数连接线/奇数组)、O3(奇数连接线/奇数组)”表示。
在高电压页缓冲器220的第四级中，可配置偶数页缓冲器，使得偶数连接线E7和E3在第一方向上彼此相邻布置。可配置偶数页缓冲器，使得奇数组当中的偶数连接线(各自在各个缩写中具有前面的字母“E”)彼此邻接布置，例如，由“E7(偶数连接线/奇数组)、E3(偶数连接线/奇数组)”表示。
图10是示出图9所示的页缓冲器电路的位线连接节点(BLCM)的图案的示意图。
参照图10，在页缓冲器电路200中，低电压页缓冲器210和高电压页缓冲器220中的每一个也可按阵列形状设置，其中参照图9描述的相同结构在X轴方向上重复地布置或设置。
例如，在低电压页缓冲器210的第一级中，奇数页缓冲器的奇数连接线O4、O7、O0和O3可重复地布置成在X轴方向上延伸的阵列。在低电压页缓冲器210的第二级中，偶数页缓冲器的偶数连接线E4、E7、E0和E3可按X方向阵列重复。
另外，可配置从低电压页缓冲器210在第二方向上设置的高电压页缓冲器220的第一级，使得奇数页缓冲器当中的偶数组的奇数连接线O4、O0、O4和O0在第一方向上布置成阵列。高电压页缓冲器220的第二级可利用偶数页缓冲器当中的布置在X方向上的偶数组的偶数连接线E4、E0、E4和E0配置。
类似地，高电压页缓冲器220的第三级可利用奇数页缓冲器当中的在X方向上布置成阵列的奇数组的奇数连接线O7、O3、O7和O3配置。可配置高电压页缓冲器220的第四级，使得偶数页缓冲器当中的奇数组的偶数连接线E7、E3、E7和E3布置成X方向阵列。
图11是示出根据所公开的技术的实施方式的用于图3所示的页缓冲器电路中的位线连接节点(BLCM)的图案的示意图。
参照图11，在页缓冲器电路200的低电压页缓冲器210中，可配置第一级的奇数页缓冲器，使得奇数连接线O5、O6、O1和O2在第一方向上彼此相邻或邻接地依次布置或设置。可配置奇数页缓冲器以使得偶数组和奇数组当中的奇数连接线(各自在各个缩写中具有前面的字母“O”)彼此邻接或相邻布置，例如，由“O5(奇数连接线/奇数组)、O6(奇数连接线/偶数组)、O1(奇数连接线/奇数组)、O2(奇数连接线/偶数组)”表示。
在低电压页缓冲器210中，第二级的偶数页缓冲器可利用在第一方向上彼此邻接地依次布置的偶数连接线E5、E6、E1和E2配置。可配置偶数页缓冲器，使得偶数组和奇数组当中的偶数连接线(各自在各个缩写中具有前面的字母“E”)彼此邻接或相邻设置，例如，由“E5(偶数连接线/奇数组)、E6(偶数连接线/偶数组)、E1(偶数连接线/奇数组)、E2(偶数连接线/偶数组)”表示。
在高电压页缓冲器220中，可配置第一级的奇数页缓冲器，使得奇数连接线O5和O1在第一方向上彼此邻接或相邻布置。可配置奇数页缓冲器，使得奇数组当中的奇数连接线(各自在各个缩写中具有前面的字母“O”)彼此邻接或相邻布置，例如，由“O5(奇数连接线/奇数组)和O1(奇数连接线/奇数组)”表示。
在高电压页缓冲器220中，第二级的偶数页缓冲器可包括在第一方向上彼此邻接的偶数连接线E5和E1。偶数页缓冲器可具有奇数组当中的彼此邻接布置的偶数连接线(各自在各个缩写中具有前面的字母“E”)，例如，由“E5(偶数连接线/奇数组)和E1(偶数连接线/奇数组)”表示。
在高电压页缓冲器220中，可配置第三级的奇数页缓冲器，使得奇数连接线O6和O2在第一方向上彼此邻接或相邻布置。可配置奇数页缓冲器以使得偶数组当中的奇数连接线(各自在各个缩写中具有前面的字母“O”)彼此邻接布置，例如，由“O6(奇数连接线/偶数组)和O2(奇数连接线/偶数组)”表示。
在高电压页缓冲器220中，可配置第四级的偶数页缓冲器，使得偶数连接线E6和E2在第一方向上彼此邻接或相邻布置。可配置偶数页缓冲器，使得偶数组当中的偶数连接线(各自在各个缩写中具有前面的字母“E”)彼此邻接布置，例如，由“E6(偶数连接线/偶数组)和E2(偶数连接线/偶数组)”表示。
图12是示出图11所示的页缓冲器电路的位线连接节点(BLCM)的图案的示意图。
参照图12，在页缓冲器电路200中，低电压页缓冲器210和高电压页缓冲器220中的每一个也可按阵列形状布置或设置，其中参照图11描述的相同结构在X轴方向上重复地布置。
例如，在低电压页缓冲器210的第一级中，奇数页缓冲器的奇数连接线O5、O6、O1、O2和O2可重复地布置成在X轴方向上延伸的阵列。在低电压页缓冲器210的第二级中，偶数页缓冲器的偶数连接线E5、E6、E1和E2可按X方向阵列重复。
在从低电压页缓冲器210在第二方向上设置的高电压页缓冲器220的第一级中，奇数页缓冲器当中的奇数组的奇数连接线O5、O1、O5和O1可布置成X方向阵列。在高电压页缓冲器220的第二级中，偶数页缓冲器当中的奇数组的偶数连接线E5、E1、E5和E1可布置成X方向阵列。
在高电压页缓冲器220的第三级中，奇数页缓冲器当中的偶数组的奇数连接线O6、O2、O6和O2可布置成X方向阵列。在高电压页缓冲器220的第四级中，偶数页缓冲器当中的偶数组的偶数连接线E6、E2、E6和E2可布置成X方向阵列。
图13是示出图4至图12所示的页缓冲器电路以多级层叠的示意图。
参照图13，可配置页缓冲器电路200，使得图4所示的低电压页缓冲器210布置或设置成特定图案(A)。另外，在图4所示的低电压页缓冲器210中使用的相同图案可设置在高速缓存区域(Ca)中。
可配置页缓冲器电路200，使得图7所示的低电压页缓冲器210布置成图案(B)。另外，与图7所示的低电压页缓冲器210中相同的图案可设置在高速缓存区域(Ca)中。
如果页缓冲器电路200以多级层叠，则图4所示的低电压页缓冲器210也可按与图案(A)中相同的方式布置成图案(C)。另外，图案(C)中使用的相同图案可设置在高速缓存区域(Ca)中。
如果页缓冲器电路200以多级层叠，则图7所示的低电压页缓冲器210可按与图案(B)中相同的方式布置成图案(D)。另外，在图7所示的低电压页缓冲器210中使用的相同图案可设置在高速缓存区域(Ca)中。
可配置页缓冲器电路200，使得图9所示的低电压页缓冲器210布置成图案(E)。与图9所示的低电压页缓冲器210中相同的图案可设置在高速缓存区域(Ca)中。
可配置页缓冲器电路200，使得图11所示的低电压页缓冲器210布置成图案(F)。与图11所示的低电压页缓冲器210中相同的图案也可设置在高速缓存区域(Ca)中。
如图13所示，用于控制选择一个或更多个列所需的高速缓存区域(Cache)和列选择解码器(CSDEC)的电路可位于插置在低电压页缓冲器210之间的区域中。
图14是示出根据本公开的实施方式的将位线(BL)与页缓冲器电路的线匹配的方法的概念图。
参照图14，页缓冲器电路200的位线(BL)可按图3所示的在第一方向上重复的图案的次序布置或设置。位线(BL)和页缓冲器电路200的各条线可通过位线触点(BLCT)彼此电联接。页缓冲器电路200的各条线可如图4至图13的实施方式中所示布置。
如上所述，页缓冲器电路200中连接到位线(BL)的位线触点(BLCT)的各个位置彼此间隔开相同的恒定距离(G)或间距，如图案所示。如果位线连接节点(BLCM)如上所述布置，则位线(BL)可彼此间隔开与预定间距对应的相同距离，并且同时，可测试位线连接节点(BLCM)的应力。
图15是示出根据本公开的实施方式的低电压页缓冲器的栅极图案的示意图。
参照图15，图4所示的低电压页缓冲器210中所包括的页缓冲器E0、E3、E4和E7中的每一个可包括多个有源区域(ACTIVE)。多个有源区域(ACTIVE)可对应于包含在低电压页缓冲器210中的测试晶体管的有源区域。
选通线图案可形成在有源区域(ACTIVE)上方。选通线图案可通过位线触点(BLCT)联接到位线(BL)。由于各个选通线图案的输入信号彼此不同，所以选通线图案被短路以对应于各个有源区域(ACTIVE)，同时彼此间隔开。
图16和图17是示出图2所示的页缓冲器电路的详细电路图。
图16是示出在偶数位线(BL)被选择的示例中使用的页缓冲器电路200的电路图。参照图16，高电压页缓冲器220可包括多个NMOS晶体管N1和N2。低电压页缓冲器210可包括多个NMOS晶体管N3和N4以及页缓冲器单元211。
NMOS晶体管N1可设置在电源电压(VEXT_PB)输入端子与各条位线(BL)之间，使得NMOS晶体管N1可通过其栅极端子接收位线测试信号BLBIAS_EA或BLBIAS_OA。在这种情况下，位线测试信号BLBIAS_EA或BLBIAS_OA可指来自图3所示的组A(包括EA和OA)位线对的一个或更多个信号。
NMOS晶体管N2可联接在位线(BL)和位线连接节点(BLCM)之间，使得NMOS晶体管N2可通过其栅极端子接收位线选择信号SEL_BL。在这种情况下，位线选择信号SEL_BL可具有高电压功率电平(VHVPB)。
NMOS晶体管N3可联接在位线连接节点(BLCM)和接地电压端子之间，使得NMOS晶体管N3可通过其栅极端子接收位线放电信号BLDIS_EA。NMOS晶体管N4可联接在位线连接节点(BLCM)与页缓冲器单元211之间，使得NMOS晶体管N4可通过其栅极端子接收感测信号PB_SEN_E。在这种情况下，页缓冲器单元211可包括锁存电路，使得在感测信号PB_SEN_E启用期间，锁存电路可锁存从位线连接节点(BLCM)接收的数据。
图17是示出在偶数位线(BL)未被选择的示例中使用的页缓冲器电路的电路图。参照图17，高电压页缓冲器220_1可包括多个NMOS晶体管N5和N6。低电压页缓冲器210_1可包括多个NMOS晶体管N7和N8以及页缓冲器单元211_1。
NMOS晶体管N5可设置在电源电压(VEXT_PB)输入端子与各条位线(BL)之间，使得NMOS晶体管N5可通过其栅极端子接收位线测试信号BLBIAS_EB或BLBIAS_OB。在这种情况下，位线测试信号BLBIAS_EB或BLBIAS_OB可指来自图3所示的组B(包括EB和OB)位线对的一个或更多个信号。
NMOS晶体管N6可联接在位线(BL)和位线连接节点(BLCM)之间，使得NMOS晶体管N6可通过其栅极端子接收位线选择信号SEL_BL。NMOS晶体管N7可联接在位线连接节点(BLCM)和接地电压端子之间，使得NMOS晶体管N7可通过其栅极端子接收位线放电信号BLDIS_EB。NMOS晶体管N8可联接在位线连接节点(BLCM)和页缓冲器单元211_1之间，使得NMOS晶体管N8可通过其栅极端子接收感测信号PB_SEN_O。
图18是示出图16所示的页缓冲器电路的操作的时序图。图16示出组A(EA)的偶数位线(BL)被选择的示例。
当锁存使能信号(ALE)处于低电平时，位线选择信号SEL_BL可被启用。结果，NMOS晶体管N2导通，使得位线(BL)联接到位线连接节点(BLCM)。
如果位线测试信号BLBIAS_EA被启用，则NMOS晶体管N1导通，使得电源电压VEXT_PB施加到位线连接节点(BLCM)。在这种情况下，位线测试信号BLBIAS_OA、BLBIAS_EB和BLBIAS_OB中的每一个可维持停用(或禁用)。因此，在给定时间段(H)期间，测试位线连接节点(BLCM)的应力所需的电压可施加到页缓冲器电路200。
当锁存使能信号(ALE)转变为高电平时，位线测试信号BLBIAS_EA可转变为低电平。结果，测试位线连接节点(BLCM)的应力的操作可结束。
从图16的实施方式可看出，为了在组A(EA)的偶数位线(BL)被选择的情况下测试位线连接节点(BLCM)的应力，位线放电信号BLDIS_EA可保持在低电平。
此外，当组A(EA)的偶数位线(BL)被选择时，组B(EB)的偶数位线(BL)未被选择，如图17的实施方式中所示。当位线测试信号BLBIAS_EB被停用时，NMOS晶体管N5可截止。当位线选择线SEL_BL被启用时，NMOS晶体管N6导通，使得位线(BL)和位线连接节点(BLCM)彼此联接。
当位线放电信号BLDIS_EB被启用时，NMOS晶体管N6导通，使得位线连接节点(BLCM)可利用接地电压电平放电。
从以上描述显而易见的是，基于所公开的技术的实现方式的半导体装置可在位线应力测试模式期间改进包含在页缓冲器中的线的布局结构。
本领域技术人员将理解，在不脱离本公开的精神和基本特性的情况下，实施方式可按照本文所阐述的方式以外的特定方式来执行。因此，上述实施方式在所有方面将被解释为例示性的而非限制性的。本公开的范围应该由所附权利要求及其法律上的等同物确定，而非由以上描述确定。此外，落入所附权利要求的含义和等同范围内的所有改变旨在被涵盖于其中。另外，本领域技术人员将理解，在所附权利要求中彼此没有明确引用的权利要求可作为实施方式组合呈现，或者在提交申请之后通过后续修改作为新的权利要求而被包括。
尽管描述了许多例示性实施方式，但应该理解，本领域技术人员可以想出将落在本公开的原理的精神和范围内的许多其它修改和实施方式。具体地，在本公开、附图和所附权利要求的范围内的组成部件和/或布置方式方面可进行许多变化和修改。除了组成部件和/或布置方式方面的变化和修改之外，对于本领域技术人员而言替代使用也将是显而易见的。
相关申请的交叉引用
本专利文献要求2020年2月5日提交的韩国专利申请No.10-2020-0013596的优先权和权益，其整体通过引用并入本文。

Claims (20)

1.一种半导体装置，该半导体装置包括：
多条位线，所述多条位线被分类为第一组和第二组，使得所述第一组中的位线和所述第二组中的位线在第一方向上交替布置；
第一页缓冲器电路，该第一页缓冲器电路联接到所述多条位线以及与所述多条位线对应的多条连接线；以及
第二页缓冲器电路，该第二页缓冲器电路联接到所述多条连接线，
其中，所述第一组和所述第二组中的每一个包括：
被分类为奇数位线和偶数位线的多个位线对，
其中，所述多条连接线包括多条奇数连接线和多条偶数连接线，并且
其中，与所述奇数位线对应的多条奇数连接线在所述第一方向上彼此邻接布置，并且与所述偶数位线对应的多条偶数连接线在所述第一方向上彼此邻接布置。
2.根据权利要求1所述的半导体装置，其中，所述第一页缓冲器电路包括：
多个奇数页缓冲器，其中多条所述奇数连接线在所述第一方向上彼此邻接布置；以及
多个偶数页缓冲器，其中多条所述偶数连接线在所述第一方向上彼此邻接布置。
3.根据权利要求2所述的半导体装置，其中，
所述多个奇数页缓冲器和所述多个偶数页缓冲器当中的与所述第一组对应的多个页缓冲器在第二方向上彼此邻接，并且
其中，所述多个奇数页缓冲器和所述多个偶数页缓冲器当中的与所述第二组对应的多个页缓冲器在所述第二方向上彼此邻接布置。
4.根据权利要求2所述的半导体装置，其中，
所述多个奇数页缓冲器被包括在阵列中，其中奇数页缓冲器的图案在所述第一方向上重复地布置；并且
所述多个偶数页缓冲器被包括在阵列中，其中偶数页缓冲器的图案在所述第一方向上重复地布置。
5.根据权利要求2所述的半导体装置，其中，所述多个奇数页缓冲器接收：
第一位线测试信号，该第一位线测试信号用于控制多条所述奇数连接线当中的与所述第一组对应的线；以及
第二位线测试信号，该第二位线测试信号用于控制多条所述奇数连接线当中的与所述第二组对应的线。
6.根据权利要求2所述的半导体装置，其中，所述多个偶数页缓冲器接收：
第三位线测试信号，该第三位线测试信号用于控制多条所述偶数连接线当中的与所述第一组对应的线；以及
第四位线测试信号，该第四位线测试信号用于控制多条所述偶数连接线当中的与所述第二组对应的线。
7.根据权利要求1所述的半导体装置，其中，所述第一页缓冲器电路的所述第一组或所述第二组分别与所述第二页缓冲器电路的所述第一组或所述第二组匹配，并且与所述第二页缓冲器电路的连接线匹配。
8.根据权利要求1所述的半导体装置，其中，所述第二页缓冲器电路包括：
多个奇数页缓冲器，其中多条所述奇数连接线在第一方向上彼此邻接布置；以及
多个偶数页缓冲器，其中多条所述偶数连接线在所述第一方向上彼此邻接布置。
9.根据权利要求8所述的半导体装置，其中，与所述第一组的奇数位线对应的多条奇数连接线和与所述第二组的奇数位线对应的多条奇数连接线交替地布置。
10.根据权利要求8所述的半导体装置，其中，所述多个奇数页缓冲器接收：
第一位线放电信号，该第一位线放电信号用于控制多条所述奇数连接线当中的与所述第一组对应的连接线；以及
第二位线放电信号，该第二位线放电信号用于控制多条所述奇数连接线当中的与所述第二组对应的连接线。
11.根据权利要求8所述的半导体装置，其中，与所述第一组的偶数位线对应的多条偶数连接线和与所述第二组的偶数位线对应的多条偶数连接线交替地布置。
12.根据权利要求8所述的半导体装置，其中，所述多个偶数页缓冲器接收：
第三位线放电信号，该第三位线放电信号用于控制多条所述偶数连接线当中的与所述第一组对应的连接线；以及
第四位线放电信号，该第四位线放电信号用于控制多条所述偶数连接线当中的与所述第二组对应的连接线。
13.根据权利要求8所述的半导体装置，其中，
所述多个奇数页缓冲器和所述多个偶数页缓冲器被配置为使得与所述第一组对应的多个页缓冲器在第二方向上彼此邻接布置并且与所述第二组对应的多个页缓冲器在所述第二方向上彼此邻接布置。
14.根据权利要求8所述的半导体装置，其中，
所述多个奇数页缓冲器布置成阵列，其中奇数页缓冲器的图案在所述第一方向上重复地布置；并且
所述多个偶数页缓冲器布置成阵列，其中偶数页缓冲器的图案在所述第一方向上重复地布置。
15.根据权利要求1所述的半导体装置，该半导体装置还包括：
控制信号生成电路，该控制信号生成电路被配置为将页缓冲器控制信号发送到所述第一页缓冲器电路和所述第二页缓冲器电路。
16.根据权利要求1所述的半导体装置，其中，所述第二页缓冲器电路包括：
第一晶体管，该第一晶体管被配置为响应于位线放电信号而选择性地对所述多条连接线进行放电；以及
第二晶体管，该第二晶体管被配置为响应于感测信号而将所述多条连接线的数据发送到页缓冲器，
其中，如果在测试模式期间选择一条或更多条位线，则所述位线放电信号和所述感测信号被停用。
17.根据权利要求1所述的半导体装置，其中，所述第一页缓冲器电路包括：
第三晶体管，该第三晶体管被配置为响应于位线测试信号而将第一电压发送到一条或更多条位线；
第四晶体管，该第四晶体管被配置为响应于位线选择信号而选择性地将所述位线联接到位线连接节点，
其中，如果在测试模式期间选择所述位线，则所述位线测试信号和所述位线选择信号被启用。
18.一种半导体装置，该半导体装置包括：
多条位线，所述多条位线被分类为第一组和第二组，使得所述第一组中的位线和所述第二组中的位线在第一方向上交替布置；以及
多个页缓冲器，所述多个页缓冲器联接到所述多条位线以及与所述多条位线对应的多条连接线，
其中，所述第一组和所述第二组中的每一个包括：
被分类为奇数位线和偶数位线的多个位线对，并且
其中，所述多个页缓冲器包括：
多个奇数页缓冲器，所述多个奇数页缓冲器联接到所述第一组和所述第二组的奇数连接线，并且所述多个奇数页缓冲器在第一方向上彼此邻接布置；以及
多个偶数页缓冲器，所述多个偶数页缓冲器联接到所述第一组和所述第二组的偶数连接线，并且所述多个偶数页缓冲器在所述第一方向上彼此邻接布置。
19.根据权利要求18所述的半导体装置，其中，所述第一组的页缓冲器在第二方向上彼此邻接布置，并且所述第二组的页缓冲器在所述第二方向上彼此邻接布置。
20.根据权利要求18所述的半导体装置，其中，所述多个页缓冲器布置成阵列，其中页缓冲器的图案在所述第一方向上重复地布置。
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