CN101587749A - 操作非易失性存储器装置的方法 - Google Patents

Abstract

一种操作非易失性存储器装置的方法，该方法包括：浮动非易失性存储器装置的漏极选择线、源极选择线、阱和共源极线；对编程禁止位线预充电；以及通过对选择的字线施加编程电压来进行编程操作。所述选择线和阱被浮动以防止施加到位线的电压的影响。因此，可以防止非易失性存储器装置的降级。

Description

操作非易失性存储器装置的方法

相关申请的交叉引用

本申请要求2008年5月20日提交的韩国专利申请No.10-2008-0046598的优先权，其全部内容通过引用包含于此。

技术领域

本发明涉及非易失性存储器装置的操作，更具体来说，涉及操作非易失性存储器装置的方法，该方法可以防止施加到位线的电压影响漏极选择晶体管。

背景技术

半导体存储器装置是能够存储数据和读取所存储的数据的存储器装置。半导体存储器装置包括当断电时丢失所存储的数据的易失性存储器和即使断电也保持所存储的数据的非易失性存储器。闪速存储器是一种分组电擦除单元的数据的非易失性存储器装置，且已在计算机、存储器卡等中广泛使用。

按照单元的位线以及位线的连接状态，闪速存储器分为NOR型和NAND型。NOR型闪速存储器具有两个或更多个单元晶体管并联连接到一个位线的结构，并被配置成使用沟道热电子方法存储数据和使用Fowler-Nordheim(F-N)隧穿方法擦除数据。NAND型闪速存储器具有两个或更多个单元晶体管串联连接到一个位线的结构，并被配置成使用F-N隧穿方法存储和擦除数据。一般来说，由于高电流消耗，NOR型闪速存储器在高集成度方面不利，但是在高速度方面有利。与NOR型闪速存储器相比较，由于NAND型闪速存储器使用低的单元电流，所以在高集成度方面NAND型闪速存储器是有利的。

编程非易失性存储器装置的方法采用增量步脉冲编程(incrementalstep pulse programming，ISPP)方法。在ISPP方法中，在施加编程脉冲之后，施加编程电压，同时对于具有低于校验电压电平的阈值电压电平的存储器单元将该编程电压增加一定步幅，而对于具有高于该校验电压电平的阈值电压分布的编程禁止存储器单元不增加编程电压。

在如闪速存储器装置的非易失性存储器装置中，当进行编程操作时，选择偶数位线和奇数位线中的一个用于编程并对另一个位线施加电源电压以进行编程禁止。

如果施加到位线的电压高，则高电压被施加到漏极选择晶体管，从而增加了偏置差(bias difference)。因此，存储器装置质量可能下降。

发明内容

本发明涉及操作非易失性存储器装置的方法，该方法可以防止在非易失性存储器装置的操作期间施加到位线的电压影响漏极选择晶体管。

根据本发明的一个方面，提供一种操作非易失性存储器装置的方法，该方法包括在对存储器单元编程时，当对位线预充电时，使漏极选择线、源极选择线、阱以及共源极线浮动(float)。

根据本发明的另一方面，提供一种操作非易失性存储器装置的方法，该方法包括使非易失性存储器装置的漏极选择线、源极选择线、阱以及共源极线浮动；对编程禁止位线预充电；以及通过对选择的字线施加编程电压来进行编程操作。

位线的预充电包括当要编程到连接到位线的存储器单元的数据是第一逻辑数据时，对位线预充电，而当要编程到连接到位线的存储器单元的数据是第二逻辑数据时，不对位线预充电。

位线的预充电包括对未选择的位线预充电。

施加到字线的编程电压包括增量步脉冲编程(ISPP)电压。

附图说明

图1A是根据本发明的实施例的闪速存储器装置的框图；

图1B是图1A的局部细节电路图；

图1C是图1B中所示的页缓冲器的电路图；

图2是当对位线预充电时单元串的电路图；以及

图3是根据本发明的实施例所施加的电压的时序图。

具体实施方式

将参照附图说明根据本发明的特定实施例。然而，本发明不局限于所公开的实施例，相反可以以各种方式实现本发明。提供实施例以完成对本发明的公开并使本领域的普通技术人员能够理解本发明。本发明由权利要求的范围来限定。

图1A是根据本发明的实施例的闪速存储器装置的框图。

参考图1A，根据本发明的实施例的闪速存储器装置100包括存储器单元阵列110，其中通过字线和位线连接用于存储数据的存储器单元。

闪速存储器装置100还包括耦合到存储器单元阵列110的位线对的页缓冲器部件120。页缓冲器部件120包括用于进行将数据编程到存储器单元和读取存储在存储器单元中的数据的操作的多个页缓冲器。

闪速存储器装置100还包括Y解码器130，用于根据输入地址信息选择页缓冲器部件120的页缓冲器，并将选择的页缓冲器连接到输出路径，以及X解码器140，用于根据输入地址选择存储器单元阵列110的字线。

闪速存储器装置100还包括电压供应部件150，用于生成闪速存储器装置100的操作用的操作电压，并提供所生成的操作电压，以及控制器160，用于控制闪速存储器装置100的操作。

存储器单元阵列110包括用于数据存储的具有主单元的主单元部件111，和用于存储标志信息的具有标志单元的标志单元部件112。标志信息表示主单元部件111的存储器单元的编程状态。

页缓冲器部件120的每个页缓冲器耦合到位线对，并且在控制器160的控制下，临时存储要被编程到存储器单元中的数据或者读取存储在存储器单元中的数据和存储所读取的数据。

电压供应单元150生成编程电压、读取电压、通过电压(pass voltage)等，并提供所生成的电压以进行操作。控制器160生成用于闪速存储器装置100的操作的控制信号。

下面更详细地说明存储器单元阵列110的配置。

图1B是图1A的局部详细电路图。

参考图1B，存储器单元阵列110包括多个存储器块BK。每个存储器块BK包括主单元部件111和标志单元部件112。主单元部件111和标志单元部件112由字线连接，构成多个页。

位线对，即偶数位线BLe和奇数位线BLo，连接到一个页缓冲器。页缓冲器部件120包括第一至第n页缓冲器121和连接到标志单元部件112的位线的至少一个标志页缓冲器。

第一至第n页缓冲器121和标志页缓冲器具有相同的电路配置。作为代表性的例子，下面对第一至第n页缓冲器121的第一页缓冲器进行说明。

图1C是图1B中所示的页缓冲器的电路图。

参考图1C，第一页缓冲器121包括位线选择部件122、感测部件123、锁存部件124、预充电部件125和校验部件129。

位线选择部件122选择偶数位线BLe和奇数位线BLo。感测部件123感测由位线选择部件122连接的位线的电压。感测部件123的感测结果反映在感测节点SO中。

预充电部件125预充电感测节点SO。锁存部件124包括耦合到感测节点SO的多个锁存电路。锁存部件124将来自存储器单元的数据存储在锁存电路中，或者将编程操作用的数据存储在锁存电路中，然后根据感测节点SO的电压电平将该数据转移到感测节点SO。

锁存电路124包括第一至第三锁存电路部件126至128。校验部件129连接在第一和第二锁存电路部件126、127之间并输出编程校验用的校验信号。

位线选择部件122包括第一至第四NMOS晶体管N1至N4。感测部件123包括第五NMOS晶体管N5。预充电部件125包括PMOS晶体管P。

第一锁存电路部件126包括第六至第十NMOS晶体管N6至N10和第一至第三反相器IN1至IN3。第二锁存电路部件127包括第十一至第十三NMOS晶体管N11至N13及第四和第五反相器IN4、IN5。

第三锁存电路部件128包括第十四至第十七NMOS晶体管N14至N17及第六和第七反相器IN6、IN7。校验部件129包括第十九至第二十一NMOS晶体管N19至N21。

第一NMOS晶体管N1连接在偶数位线BLe和节点K1之间。偶数位线选择信号PBSELBLE输入到第一NMOS晶体管N1的栅极。

第二NMOS晶体管N2连接在奇数位线BLo和节点K1之间。奇数位线选择信号PBSELBLO输入到第二NMOS晶体管N2的栅极。

第三和第四NMOS晶体管N3、N4串联连接在偶数位线BLe和奇数位线BLo之间。虚拟功率VIRPWR连接在第一和第二NMOS晶体管N1、N2之间。虚拟功率VIRPWR提供用于编程禁止的电源电压Vcc或者在进行编程操作时用于放电的0V的电压。放电控制信号DISCHe、DISCHo分别输入到第三和第四NMOS晶体管N1、N2的栅极。

第五NMOS晶体管N5连接在节点K1和感测节点SO之间。控制信号PBSENSE被施加到第五NMOS晶体管N5的栅极。第五NMOS晶体管N5响应于施加到其的位线电压和控制信号PBSENSE的感测的电压电平导通或者截止。当第五NMOS晶体管N5导通或截止时，感测节点SO的电压电平改变，从而存储在锁存部件124中的数据改变。

预充电部件125的PMOS晶体管P连接在电源电压和感测节点SO之间。预充电控制信号PRECHSO_N输入到PMOS晶体管P的栅极。

第六NMOS晶体管N6连接在感测节点SO和节点MSBREP_N之间。第一数据发送信号DATTRAN输入到第六NMOS晶体管N6的栅极。

第一反相器IN1将节点MSB的数据反相并将反相后的数据输出到节点MSBREP_N。第二和第三反相器IN2、IN3以锁存电路的形式连接在节点MSB和节点MSB_N之间，从而构成第一锁存器L1。

第七NMOS晶体管N7连接在节点MSB和节点K2之间。第八NMOS晶体管N8连接在节点MSB_N和节点K2之间。第一复位信号MSBRST和第一设置信号MSBSET分别被输入到第七和第八NMOS晶体管N7、N8的栅极。

此外，第九NMOS晶体管N9连接在节点K2和地节点之间。第九NMOS晶体管N9的栅极连接到感测节点SO。第十NMOS晶体管N10连接在节点MSBREP_N和输出端子之间。数据输出控制信号MSBPASS输入到第十NMOS晶体管N10的栅极。

第十一NMOS晶体管N11连接在感测节点SO和节点LSB_N之间。第二数据发送信号MLCPROG输入到第十一NMOS晶体管N9的栅极。第四和第五反相器IN4、IN5以锁存电路的形式连接在节点LSB和节点LSB_N之间，从而构成第二锁存器L2。

第十二NMOS晶体管N12连接在节点LSB和节点K3之间。第十三NMOS晶体管N13连接在节点LSB_N和节点K3之间。第二复位信号LSBRST和第二设置信号LSBSET分别输入到第十二和第十三NMOS晶体管N12、N13的栅极。

第十四NMOS晶体管N14连接在感测节点SO和节点TDL之间。第十五NMOS晶体管N15连接在感测节点SO和节点TDL_N之间。第三数据信号TDLTRAN和第四数据发送信号TDLPROG分别输入到第十四和第十五NMOS晶体管N14、N15的栅极。

第六和第七反相器IN6、IN7以锁存电路的形式连接在节点TDL和节点TDL_N之间，构成第三锁存器L3。

第十六NMOS晶体管N16连接在节点TDL和节点K3之间。第十七NMOS晶体管N17连接在感测节点TDL_N和节点K3之间。第三复位信号TDLRST和第三设置信号TDLSET分别输入到第十六和第十七NMOS晶体管N16、N17的栅极。

第十八NMOS晶体管N18连接在节点K3和地节点之间。感测节点SO连接到第十八NMOS晶体管N18的栅极。

第二十和第二十一NMOS晶体管N20、N21连接在第十九NMOS晶体管N19和校验信号输出节点PBVER之间。第二十NMOS晶体管N20的栅极连接到节点MSBREP_N。页缓冲器检查信号PBCHECK连接到第二十一NMOS晶体管N21的栅极。

第十九NMOS晶体管N19连接在地节点和第二十和第二十一NMOS晶体管N20、N21之间。节点LSB连接到第十九NMOS晶体管N19的栅极。

如图1A和1B所示构造的闪速存储器装置通过对以下位线预充电来进行编程禁止：当进行一般的编程操作时，对于编程操作没有选择该位线。

也就是说，在图1C中，为了对偶数位线BLe进行编程禁止，对虚拟功率VIRPWR施加高电压Vmax，并且对放电控制信号DISCHe施加电源电压，从而使第三NMOS晶体管N3导通。

当第三NMOS晶体管N3导通时，将偶数位线BLe预充电到虚拟功率VIRPWR，并且将偶数位线BLe预充电到从虚拟功率VIRPWR减去第三NMOS晶体管N3的阈值电压(Vth)的电压(Vmax-Vth)。

地电压GND输入到存储器单元阵列110的漏极选择线DSL以截止漏极选择晶体管DST，且地电压GND还输入到阱。地电压GND还施加到源极选择线SSL以截止源极选择晶体管SST。对共源极线SL施加电源电压。

如果在如上所述的截止漏极选择晶体管DST和源极选择晶体管SST并预充电位线的处理中虚拟功率VIRPWR的电压电平升高，则对漏极选择晶体管DST的漏极侧施加高电压，而对漏极选择晶体管DST的源极侧不施加电压。

图2是当对位线预充电时的单元串的电路图。

参考图2，当通过位线输入预充电电压Vmax时，在漏极选择晶体管DST的漏极侧电压和源极侧电压之间出现大的差。因此，漏极选择晶体管DST可能出现故障或错误。

因此，按照如下施加电压。

图3是根据本发明实施例施加的电压的时序图。

图3示出当用于编程禁止的位线是偶数位线BLe时的电压供应。对虚拟功率VIRPWR施加预充电电压Vmax，并对放电控制信号DISCHe施加电源电压VDD，从而导通第三NMOS晶体管N3。

当第三NMOS晶体管N3导通时，虚拟功率VIRPWR输入到偶数位线BLe。将偶数位线BLe预充电到从预充电电压Vmax减去第三NMOS晶体管N3的阈值电压(Vth)的电压。

漏极选择线DSL、阱、源极选择线SSL以及共源极线SL都浮动。

当漏极选择线DSL、阱、源极选择线SSL以及共源极线SL浮动时，对漏极选择晶体管DST的栅极施加的电压不是0V，而是成为一定的偏置电压。因此，漏极选择晶体管DST受到通过位线预充电的电压(Vmax-Vth)的影响，所以不会出现降级现象。

如上所述，按照根据本发明操作非易失性存储器装置的方法，为了防止施加到位线的电压的影响，存储器单元阵列的一般晶体管、阱等浮动。因此，可以防止非易失性存储器装置的降级。

本文所公开的实施例意图使本领域的技术人员能够容易地实现本发明，并且本领域的技术人员可以以各种方式实现本发明。因此，本发明的范围不受到如上所述实施例的限制，也不限制到如上所述的实施例，而是应该理解为只由权利要求及其等同物限定。

Claims (13)

1.一种操作非易失性存储器装置的方法，该方法包括：

当对存储器单元进行编程时对位线预充电；以及

在所述位线的预充电期间使漏极选择线、源极选择线、阱和共源极线浮动。

2.根据权利要求1所述的方法，还包括：

通过对选择的字线施加编程电压来进行编程操作。

3.根据权利要求2所述的方法，其中所述编程电压是增量步脉冲编程(ISPP)电压。

4.根据权利要求1所述的方法，其中所述位线的预充电包括：

当要被编程到连接到所述位线的存储器单元的数据是第一逻辑数据时对所述位线预充电，以及

当要被编程到连接到所述位线的存储器单元的数据是第二逻辑数据时不对所述位线预充电。

5.根据权利要求1所述的方法，其中所述位线的预充电包括对未选择的位线预充电。

6.一种操作非易失性存储器装置的方法，该方法包括：

使非易失性存储器装置的漏极选择线、源极选择线、阱和共源极线浮动；

对编程禁止的位线预充电；以及

通过对选择的字线施加编程电压来进行编程操作。

7.根据权利要求6所述的方法，其中所述位线的预充电包括：

当要编程到连接到所述位线的存储器单元中的数据是第一逻辑数据时对所述位线预充电，以及

当要编程到连接到所述位线的所述存储器单元中的数据是第二逻辑数据时不对所述位线预充电。

8.根据权利要求7所述的方法，其中所述位线的预充电包括对未选择的位线预充电。

9.根据权利要求6所述的方法，其中所述编程电压包括增量步脉冲编程(ISPP)电压。

10.一种操作非易失性存储器装置的方法，该方法包括：

使非易失性存储器装置的漏极选择晶体管的漏极选择线、源极选择线、阱和共源极线浮动；

对编程禁止位线预充电，其中所述漏极选择线、所述源极选择线、所述阱以及所述共源极线的浮动状态防止所述预充电的编程禁止位线影响所述非易失性存储器装置的漏极选择晶体管；以及

通过对选择的字线施加编程电压来进行编程操作。

11.根据权利要求10所述的方法，其中所述位线的预充电包括：

当要被编程到连接到所述位线的存储器单元中的数据是第一逻辑数据时对所述位线预充电，以及

当要被编程到连接到所述位线的存储器单元中的数据是第二逻辑数据时不对所述位线预充电。

12.根据权利要求10所述的方法，其中所述位线的预充电包括对未选择的位线预充电。

13.根据权利要求10所述的方法，其中所述编程电压包括增量步脉冲编程(ISPP)电压。

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