KR100898687B1 - 불휘발성 메모리 장치 및 그 독출 방법 - Google Patents

Abstract

본원 발명의 불휘발성 메모리 장치는 이븐 비트라인과 제1 레지스터의 접속점에 형성되는 이븐 감지노드와, 오드 비트라인과 제2 레지스터의 접속점에 형성되는 오드 감지노드와, 상기 이븐 감지노드와 오드 감지노드를 전기적으로 차단시키는 감지노드 분리부와, 상기 제1 레지스터의 데이터 입출력 단자와 상기 제2 레지스터의 데이터 입출력 단자를 전기적으로 차단시키는 레지스터 분리부를 포함하는 것을 특징으로 한다.

감지노드 분리부, 레지스터 분리부

Description

불휘발성 메모리 장치 및 그 독출 방법{Non-volatile memory device and reading method thereof}

도 1은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치를 도시한 회로도이다.

도 2는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 독출 동작시에 인가되는 전압 신호를 도시한 파형도이다.

<도면의 주요 부분에 대한 설명>

100: 불휘발성 메모리 장치 110: 메모리 셀 어레이

120: 비트라인 선택부 130: 감지노드 분리부

140: 제1 레지스터 142: 제2 레지스터

150: 레지스터 분리부

본원 발명은 개선된 구조의 페이지 버퍼를 포함하는 불휘발성 메모리 장치 및 그 독출 방법에 관한 것이다.

최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.

상기 불휘발성 메모리 장치는 통상적으로 데이터가 저장되는 셀들이 매트릭스 형태로 구성된 메모리 셀 어레이, 상기 메모리 셀 어레이의 특정 셀들에 대하여 메모리를 기입하거나 특정 셀에 저장되었던 메모리를 독출하는 페이지 버퍼를 포함한다. 상기 페이지 버퍼는 특정 메모리 셀과 접속된 비트라인 쌍, 메모리 셀 어레이에 기록할 데이터를 임시저장하거나, 메모리 셀 어레이로부터 특정 셀의 데이터를 독출하여 임시 저장하는 레지스터, 특정 비트라인 또는 특정 레지스터의 전압 레벨을 감지하는 감지노드, 상기 특정 비트라인과 감지노드의 접속여부를 제어하는 비트라인 선택부를 포함한다.

불휘발성 메모리 장치의 통상적인 독출 방법을 살펴보면, 이븐 비트라인과 접속된 셀들, 오드 비트라인과 접속된 셀들을 순차적으로 독출하게 되는데, 동일한 독출 동작이 중복하여 진행되므로, 독출 시간이 증가하는 문제점이 있다.

상술한 문제점을 해결하기 위하여 본원 발명은 이븐 비트라인과 오드 비트라인에 접속된 셀의 데이터를 동시에 독출할 수 있는 불휘발성 메모리 장치를 제공하는 것을 목적으로 한다. 또한, 상기 불휘발성 메모리 장치를 이용한 독출방법을 제공하는 것을 목적으로 한다.

전술한 목적을 달성하기 위한 본원 발명의 불휘발성 메모리 장치는 이븐 비 트라인과 제1 레지스터의 접속점에 형성되는 이븐 감지노드와, 오드 비트라인과 제2 레지스터의 접속점에 형성되는 오드 감지노드와, 상기 이븐 감지노드와 오드 감지노드를 전기적으로 차단시키는 감지노드 분리부와, 상기 제1 레지스터의 데이터 입출력 단자와 상기 제2 레지스터의 데이터 입출력 단자를 전기적으로 차단시키는 레지스터 분리부를 포함하는 것을 특징으로 한다.

또한, 본원 발명의 불휘발성 메모리 장치의 독출 방법은 이븐 비트라인과 오드 비트라인을 로우레벨로 디스차지 시키는 단계와, 하이레벨의 제1 및 제2 감지노드 분리신호를 인가하여 이븐 감지노드와 오드 감지노드를 접속시키고 각 감지노드들을 하이레벨로 프리차지 시키는 단계와, 제1 전압 레벨의 이븐 비트라인 선택신호와 오드 비트라인 선택신호를 인가하여 상기 이븐 감지노드와 이븐 비트라인, 상기 오드 감지노드와 오드 비트라인을 각각 접속시켜 각 비트라인들을 하이레벨로 프리차지 시키는 단계와, 메모리 셀의 프로그램 여부에 따라 이븐 비트라인과 오드 비트라인의 전압 레벨을 평가하는 단계와, 로우레벨의 제1 및 제2 감지노드 분리신호를 인가하여 이븐 비트라인과 오드 비트라인을 전기적으로 차단시켜 비트라인별로 전압을 검출하는 단계를 포함하는 것을 특징으로 한다.

도 1은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치를 도시한 회로도이다.

상기 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 메모리 셀 어레이와 접속된 이븐 비트라인(BLe) 및 오드 비트라인(BLo), 특정 데이터를 저장하는 제1 레지스터(140)와 제2 레지스터(142), 이븐 비트라인과 제1 레지스터의 접속점에 형성되는 이븐 감지노드(SOe) 및 오드 비트라인과 제2 레지스터의 접속점에 형성되는 오드 감지노드(SOo), 상기 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)을 감지노드(SOe 또는 SOo)에 선택적으로 접속시키는 비트라인 선택부(120), 이븐 감지노드(SOe)와 오드 감지노드(SOo)를 전기적으로 차단시키는 감지노드 분리부(130), 상기 각 레지스터에 저장된 데이터를 외부로 출력할때 상기 제1 레지스터의 데이터 입출력 단자와 상기 제2 레지스터의 데이터 입출력 단자를 전기적으로 차단시키는 레지스터 분리부(150)를 포함한다.

메모리 셀 어레이(110)는 데이타를 저장하는 메모리 셀들과, 상기 메모리 셀들을 선택하여 활성화하는 워드 라인들과, 상기 메모리 셀의 데이타를 입출력할 수 있는 비트 라인들(BLe, BLo)을 포함하며, 상기 복수개의 워드 라인들 및 복수개의 비트 라인들이 메트릭스 형태로 배열된 구조이다. 상기 메모리 셀 어레이(110)는 소스 선택 트랜지스터(SSL)와 드레인 선택 트랜지스터(DSL)들 사이에 직렬 연결된 메모리 셀들을 포함하는데 이를 스트링(string) 구조라 한다. 상기 메모리 셀들의 게이트는 워드 라인들에 연결되며, 동일한 워드 라인에 공통으로 연결된 메모리 셀들의 집합을 페이지(page)라 한다. 각각의 비트 라인에 연결된 복수개의 스트링들이 공통 소스 라인에 병렬로 연결되어 블록(block)을 구성한다.

상기 비트라인 선택부(120)는 제1 비트라인 선택신호(BSLe)에 응답하여 상기 이븐 비트라인(BLe)과 이븐 감지노드(SOe)를 접속시키는 NMOS 트랜지스터(N126)와, 제2 비트라인 선택신호(BSLo)에 응답하여 상기 오드 비트라인(BLo)과 오드 감지노드(SOo)를 접속시키는 NMOS 트랜지스터(N128)를 포함한다.

또한, 상기 비트라인 선택부(120)는 특정 레벨의 제어신호(VIRPWR)를 인가하는 제어신호 입력단, 이븐 디스차지 신호(DISCHe)에 응답하여 상기 이븐 비트라인(BLe)과 제어신호 입력단을 접속시키는 NMOS 트랜지스터(N122), 오드 디스차지 신호(DISCHo)에 응답하여 상기 오드 비트라인(BLo)과 제어신호 입력단을 접속시키는 NMOS 트랜지스터(N124)를 포함한다.

상기 감지노드 분리부(140)는 상기 이븐 비트라인과 오드 비트라인과의 접속을 차단시키는 제1 감지노드 분리부와, 상기 제1 레지스터와 제2 레지스터와의 접속을 차단시키는 제2 감지노드 분리부를 포함한다.

상기 제1 감지노드 분리부는 이븐 비트라인과 오드 비트라인 사이에 접속되고 하이레벨의 제1 감지노드 분리신호(ST1)에 응답하여 턴온되는 NMOS 트랜지스터(N132)를 포함하고, 상기 제2 감지노드 분리부는 제1 레지스터와 제2 레지스터 사이에 접속되고 하이레벨의 제2 감지노드 분리신호(ST2)에 응답하여 턴온되는 NMOS 트랜지스터(N134)를 포함한다.

상기와 같은 구성에 따라, 하이레벨의 제1 감지노드 분리신호(ST1)와 제2 감지노드 분리신호(ST2)가 인가되면, 상기 이븐 비트라인(BLe)과 오드 비트라인(BLo)을 분리시키게 되며, 각 비트라인이 분리된 상태에서 동시에 독출 동작을 수행할 수 있게 된다.

또한, 상기 불휘발성 메모리 장치(100)는 프리차지 신호(PRECHb)에 응답하여 감지노드(SOe, SOo)와 전원전압을 접속시키는 PMOS 트랜지스터(P120)를 포함한다.

상기 제1 레지스터(140) 및 제2 레지스터(142)는 각각 두 개의 인버터로 구성된 래치를 포함하고 있다(미도시 됨). 또한, 각 레지스터는 감지노드(SOe, SOo)의 전압레벨에 응답하여 턴온 되는 NMOS 트랜지스터를 포함하고 있어(미도시 됨), 감지노드의 전압레벨에 따라 저장되는 데이터가 달라진다.

상기 레지스터 분리부(150)는 1 레지스터의 데이터 입출력단자와 제2 레지스터의 데이터 입출력단자 사이에 접속되고 하이레벨의 레지스터 분리신호(ST3)에 응답하여 턴온되는 NMOS 트랜지스터(N150)를 포함한다. 따라서, 각 레지스터에 저장된 데이터 출력시에 하이 레벨의 레지스터 분리신호(ST3)에 응답하여 각 레지스터를 전기적으로 차단시킨다.

도 2는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 독출 동작시에 인가되는 전압 신호를 도시한 파형도이다.

(1) T1 구간

먼저 각 비트라인들을 로우레벨로 디스차지시킨다.

이븐 디스차지 신호(DISCHe) 및 오드 디스차지 신호(DISCHo)가 일정기간 인에이블되어 상기 NMOS 트랜지스터(N122, N124)가 턴온되는데, 상기 바이어스 전압(VIRPWR)이 로우레벨이므로 상기 이븐 비트라인(BLe) 및 오드 비트라인(BLo)이 로우 레벨 전위로 디스차지된다.

이때, 제1 및 제2 감지노드 분리신호(ST1, ST2)는 하이레벨을 유지하여 각 감지노드를 접속시킨다.

(2) T2 구간

다음으로 하이레벨의 제1 및 제2 감지노드 분리신호(ST1/ST2)를 인가하여 이븐 감지노드와 오드 감지노드를 접속시키고, 각 감지노드(SOe, SOo)를 하이레벨로 프리차지 시킨다.

즉, 프라치지용 트랜지스터(P120)를 일정기간 턴온시켜 각 감지노드(SOe, SOo)를 하이레벨로 프리차지 시킨다.

다음으로 드레인 선택 트랜지스터(DSL)에 하이레벨 전압을 인가하여 독출하고자 하는 특정 셀을 포함하는 셀 스트링과 특정 비트라인을 접속시킨다.

또한, 선택된 셀의 워드라인에 대해서는 OV의 전압을 인가하고, 선택되지 않은 셀의 워드라인에는 하이레벨 전압을 인가한다.(미도시 됨)

다음으로, 제1 전압 레벨(V1)의 비트라인 선택신호(BSLe 및 BSLo)를 인가하여 상기 각 비트라인(BLe 및 BLo)과 감지노드(SOe 및 SOo)를 접속시킨다. 이에 따라, 각 비트라인(BLe 및 BLo)의 전압레벨이 감지노드(SOe 및 SOo)의 전압 레벨에 따라 하이레벨로 상승한다.

(3) T3 구간

메모리 셀의 프로그램 여부에 따라 이븐 비트라인과 오드 비트라인의 전압 레벨을 평가한다.

이를 위해, 소스 선택 트랜지스터(SSL)에 하이레벨 전압을 인가하여 셀 스트링과 공통소스라인을 접속시켜, 비트라인에서 공통소스라인으로 이어지는 전류 경로를 형성시킨다.

다음으로, 하이레벨이었던 비트라인 선택 신호를 로우 레벨로 천이시켜 비트라인과 감지노드의 접속을 일정시간동안 해제시킨다. 이 기간 동안, 특정 셀의 프로그램 여부에 따라 해당 셀과 접속된 비트라인의 전압레벨이 변화하게 된다.

즉, 특정 셀이 프로그램된 경우에는 문턱전압이 높아져서 상기 형성된 전류 경로를 통해 전류가 흐르지 않아 비트라인의 전압레벨이 그대로 유지되며, 프로그램되지 않은 경우, 즉 소거된 셀의 경우에는 상기 형성된 전류 경로를 통해 전류가 흘러가서 비트라인의 전압레벨이 로우레벨로 떨어지게 된다.

그리고, 다음 구간(T4)의 진입에 앞서 프리차지신호(PRECHb)를 로우레벨에서 하이레벨로 천이시켜 감지노드(SO)와 전원 전압간의 접속을 해제시킨다.

(4) T4 구간

로우레벨의 제1 및 제2 감지노드 분리신호를 인가하여 이븐 비트라인과 오드 비트라인을 전기적으로 차단시켜 비트라인별로 전압을 검출한다.

이를 위해, 로우레벨이었던 비트라인 선택 신호(BSLe 및 BSLo)를 제2 전압 레벨(V2)로 천이시켜 해당 비트라인과 감지노드(SO)를 일정시간 접속시킨다.

또한, 하이 레벨이었던 제1 및 제2 감지노드 분리신호를 로우 레벨로 천이시켜 상기 NMOS 트랜지스터(N132, N134)를 턴오프시킴으로서, 이븐 감지노드(SOe)와 오드 감지노드(SOo)를 분리시킨다.

각 비트라인들의 전압레벨에 따라 이븐 감지노드(SOe) 또는 오드 감지노드(SOo)의 전압레벨이 결정되며, 해당 셀이 프로그램된 경우에는 하이레벨을 유지하고, 소거된 경우에는 로우 레벨값을 갖는다.

이와 같은 과정을 통해 특정 셀의 프로그램 여부를 독출하게 된다.

상술한 본원 발명의 구성에 따라 이븐 비트라인에 접속된 셀과 오드 비트라인에 접속된 셀을 동시에 독출할 수 있게 된다. 따라서, 이븐 비트라인에 접속된 셀과 오드 비트라인에 접속된 셀을 순차적으로 번갈아 가면서 독출 하는 방법에 비해 독출 동작에 소요되는 시간을 감소시킬 수 있다.

Claims (9)

1. 이븐 비트라인과 제1 레지스터의 접속점에 형성되는 이븐 감지노드와,

   오드 비트라인과 제2 레지스터의 접속점에 형성되는 오드 감지노드와,

   상기 이븐 감지노드와 오드 감지노드를 전기적으로 차단시키는 감지노드 분리부와,

   상기 제1 레지스터의 데이터 입출력 단자와 상기 제2 레지스터의 데이터 입출력 단자를 전기적으로 차단시키는 레지스터 분리부를 포함하고,

   상기 감지노드 분리부는 상기 이븐 비트라인과 오드 비트라인과의 접속을 차단시키는 제1 감지노드 분리부와,상기 제1 레지스터와 제2 레지스터와의 접속을 차단시키는 제2 감지노드 분리부를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
2. 삭제
3. 제1항에 있어서, 상기 제1 감지노드 분리부는 이븐 비트라인과 오드 비트라인 사이에 접속되고 하이레벨의 제1 감지노드 분리신호에 응답하여 턴온되는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
4. 제1항에 있어서, 상기 제2 감지노드 분리부는 제1 레지스터와 제2 레지스터사이에 접속되고 하이레벨의 제2 감지노드 분리신호에 응답하여 턴온되는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
5. 제1항에 있어서, 상기 레지스터 분리부는 제1 레지스터의 데이터 입출력단자와 제2 레지스터의 데이터 입출력단자 사이에 접속되고 하이레벨의 레지스터 분리신호에 응답하여 턴온되는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
6. 이븐 비트라인과 오드 비트라인을 로우레벨로 디스차지 시키는 단계와,

   하이레벨의 제1 및 제2 감지노드 분리신호를 인가하여 이븐 감지노드와 오드 감지노드를 접속시키고 각 감지노드들을 하이레벨로 프리차지 시키는 단계와,

   제1 전압 레벨의 이븐 비트라인 선택신호와 오드 비트라인 선택신호를 인가하여 상기 이븐 감지노드와 이븐 비트라인, 상기 오드 감지노드와 오드 비트라인을 각각 접속시켜 각 비트라인들을 하이레벨로 프리차지 시키는 단계와,

   메모리 셀의 프로그램 여부에 따라 이븐 비트라인과 오드 비트라인의 전압 레벨을 평가하는 단계와,

   로우레벨의 제1 및 제2 감지노드 분리신호를 인가하여 이븐 비트라인과 오드 비트라인을 전기적으로 차단시켜 비트라인별로 전압을 검출하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 독출 방법.
7. 제6항에 있어서, 상기 비트라인들을 하이레벨로 프리차지 시키는 단계는 드레인 선택 트랜지스터(DSL)에 하이레벨 전압을 인가하여 셀 스트링과 각 비트라인을 접속시키는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 독출 방법.
8. 제6항에 있어서, 상기 비트라인의 전압 레벨을 평가하는 단계는 소스 선택 트랜지스터(SSL)에 하이레벨 전압을 인가하여 셀 스트링과 공통소스라인을 접속시키는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 독출 방법.
9. 제6항에 있어서, 상기 비트라인별로 전압을 검출하는 단계는 상기 제1 전압보다 낮은 제2 전압 레벨의 이븐 비트라인 선택신호와 오드 비트라인 선택신호를 인가하여 상기 이븐 감지노드와 이븐 비트라인, 상기 오드 감지노드와 오드 비트라인을 각각 접속시키는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 독출 방법.

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