KR20070000768A - 페이지 버퍼를 이용한 플래시 메모리 소자의 카피백 방법 - Google Patents

페이지 버퍼를 이용한 플래시 메모리 소자의 카피백 방법 Download PDF

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KR20070000768A
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Abstract

본 발명은 플래시 메모리 소자의 페이지 버퍼를 이용한 카피백 동작에 관한 것으로, 메모리 셀 어레이에 저장된 데이터를 독출하여 캐쉬 레지스터의 래치에 저장한 후, 캐쉬 레지스터의 래치에 저장된 데이터를 다른 대치에 저장하기 위한 전송 과정 없이 바로 메모리 셀 어레이의 다른 페이지에 프로그램하여 카피백 동작을 효율을 증대시키는 플래시 메모리 소자의 카피백 동작이 개시된다.
낸드 플래시, 페이지 버퍼, 카피백

Description

페이지 버퍼를 이용한 플래시 메모리 소자의 카피백 방법{Method of copyback in flash memory using the page buffer}
도 1은 종래의 페이지 버퍼를 이용한 카피백 동작을 설명하기 위한 소자의 회로도 및 데이터 흐름도이다.
도 2는 본 발명에 따른 페이지 버퍼를 이용한 카피백 동작을 설명하기 위한 소자의 회로도 및 흐름도이다.
도 3은 본 발명에 따른 페이지 버퍼를 이용한 카피백 동작을 설명하기 위한 신호들의 타이밍도이다.
<도면의 주요 부분에 대한 설명>
10 : 메모리 셀 어레이 20 : 비트라인 선택부
30 : 프리 차지부 40 : 메인 레지스터
41 : 메인 래치 50 : 캐쉬 레지스터
51 : 캐쉬 래치
본 발명은 플래시 메모리 소자의 페이지 버퍼를 이용한 카피백 동작 방법에 관한 것으로, 특히 캐쉬 레지스터의 래치에 셀 데이터를 독출하여 저장한 후, 메모리 셀 어레이의 다른 페이지에 데이터를 프로그램하는 플래시 메모리 소자의 페이지 버퍼를 이용한 카피백 동작 방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성 해야하는 리프레시(refresh) 기능이 필요 없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고 더 많은 용량의 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화에 대한 기술 연구가 활발히 연구되고 있다.
메모리 셀의 고집적화를 위해 복수개의 메모리 셀(memory cell)들이 직렬로 접속되어 스트링(string)을 구성하는 NAND형 플래쉬 메모리 소자(NAND type flash memory device)가 개발되었다. NAND형 플래쉬 메모리 소자의 플로팅 게이트(floating gate)에 파울러 노드하임 터널링(Fowler-Nordheim Tunneling)의 방법으로 전자를 주입하거나 빼냄으로써, NAND형 플래쉬 메모리 소자가 프로그램 및 소거상태가 된다.
NAND형 플래쉬 메모리 소자는 짧은 시간 내에 대용량의 정보를 저장하고 카피백 동작을 위하여 페이지 버퍼(page buffer)를 사용한다. 카피백 동작은 임의의 페이지에 저장된 데이터를 다른 페이지에 저장하는 것을 말한다. 카피백 동작은 U.S Patent No. 5.996.041에 'INTEGRATED CIRCUIT MEMORY DEVICES HAVING PAGE FLAG CELLS WHICH INDICATE THE TURE OR NON-TRUE ATATE OF PAGE DATA THEREIN AND TETHODS OF OPERATING THE SAME'라는 제목으로 게재되어 있다.
도 1은 일반적인 NAND형 플래쉬 메모리 소자의 듀얼 레지스터 구조를 갖는 페이지 버퍼의 회로도 및 데이터 흐름도로써, 카피백 동작 시 페이지 버퍼의 동작을 이븐 비트라인에 재 프로그램 하는 경우를 예를 들어 설명하면 다음과 같다.
1)초기화 단계
메인 레지스터(40)에 메인 레지스터 리셋 신호(MRST)를 인가하여 메인 래치(41)의 노드(QA)를 로우 레벨의 전위로 초기화 시킨다.
프리차지부(30)에 프리차지 신호(PRECHb)가 인가되어 감지 노드(SO)가 전원 전압(Vcc) 레벨로 프리차지 된다.
2) 데이터 독출 구간
비트라인 선택부(20)에 이븐 비트라인 선택 신호(BSLe)가 인가되어 감지 노드(SO)와 이븐 비트 라인(BLe)이 연결된다. 따라서, 메모리 셀 어레이(10)의 셀 상태에 따라서 감지 노드(SO)의 전위가 전원 전압(Vcc) 레벨을 유지하거나 접지 전원(Vss) 레벨로 디스차지 된다. 만약 셀에 프로그램된 데이터의 값이 '0'일 경우, 감지 노드(SO)의 전위는 전원 전압(Vcc) 레벨을 유지하고, 셀에 프로그램된 데이터의 값이 '1'일 경우, 감지 노드(SO)의 전위는 접지 전원(Vss) 레벨로 디스차지된다.
'0' 데이터가 셀에 저장된 경우, 감지 노드(SO)의 전위에 따라 NMOS 트랜지스터(N41)이 턴온된다. 이때 메인 래치 신호(LATCH)가 인가되어 노드(QAb)에 접지 전원(Vss)을 연결한다. 따라서 노드(QA)는 논리 하이를 갖게 된다.
'1' 데이터가 셀에 저장된 경우, 감지 노드(SO)의 전위에 따라 NMOS 트랜지스터(N41)이 턴오프된다. 따라서 노드(QA)는 논리 로우를 유지하게 된다.
3)제 1 데이터 전송 구간
캐쉬 레지스터(50)에 캐쉬 레지스터 리셋 신호(CSET)를 인가하여 캐쉬 래치(51)의 노드(QBb)를 로우 레벨의 전위로 초기화 시킨다. 프리차지부(30)에 프리차지 신호(PRECHb)가 인가되어 감지 노드(SO)가 전원 전압(Vcc) 레벨로 프리차지 된다.
'0' 데이터가 셀에 저장된 경우, 프로그램 신호(PGM)가 인가되어 노드(QA)와 감지 노드(SO)가 연결되고, 감지 노드(SO)의 전위에 따라 NMOS 트랜지스터(N51)이 턴온된다. 또한 캐쉬 래치 신호(CLCH)가 인가되어 NMOS 트랜지스터(N52)가 턴온된다. 따라서 노드(QB)에 접지 전원(Vss)이 인가되어 노드(QB)는 논리 로우가 된다.
'1' 데이터가 셀에 저장된 경우, 프로그램 신호(PGM)가 인가되어 노드(QA)와 감지 노드(SO)가 연결되고, 감지 노드(SO)의 전위에 따라 NMOS 트랜지스터(N51)이 턴오프된다. 따라서 노드(QB)는 논리 하이를 유지한다.
4) 제 2 데이터 전송 구간
메인 레지스터(40)에 메인 레지스터 리셋 신호(MRST)가 인가되어 메인 래치(41)의 노드(QA)는 로우 레벨의 전위로 초기화 된다. 프리차지부(30)에 프리차지 신호(PRECHb)가 인가되어 감지 노드(SO)가 전원 전압(Vcc) 레벨로 프리차지 된다.
'0' 데이터가 셀에 저장된 경우, 덤프 신호(PDUMP)가 인가되어 노드(QB)와 감지 노드(SO)가 연결되고, 감지 노드(SO)의 전위에 따라 NMOS 트랜지스터(N41)이 턴오프된다. 따라서 노드(QA)는 논리 로우가 유지된다.
'1' 데이터가 셀에 저장된 경우, 덤프 신호(PDUMP)가 인가되어 노드(QB)와 감지 노드(SO)가 연결되고, 감지 노드(SO)의 전위에 따라 NMOS 트랜지스터(N41)이 턴온된다. 또한 메인 래치 신호(LATCH)가 인가되어 NMOS 트랜지스터(N42)가 턴온된다. 따라서 노드(QA)는 논리 하이가 된다.
5) 프로그램 단계
프리차지부(30)에 프리차지 신호(PRECHb)가 인가되어 PMOS 트랜지스터(P31)가 턴온된다. 따라서 전원 전압(Vcc)이 감지 노드(SO)에 인가되어 감지 노드(SO)가 전원 전압(Vcc) 레벨로 프리차지 된다. 그 후, 디스 차지 신호(DISe 및 DISo)가 비트라인 선택부(20)에 인가되어 비트 라인(BLe 및 BLo)가 프리 차지 된다. 그 후, 이븐 디스차지 신호(DISe)는 차단되고, 오드 디스차지 신호(DISo)는 계속 인가된다. 그 후, 이븐 비트라인 선택 신호(BLe)가 인가되어 감지 노드(SO)와 이븐 비트 라인(BLe)을 연결하고 프로그램 신호(PGM)가 인가되어 메인 래치(41)에 저장된 데어터가 이븐 비트 라인(BLe)을 통해 메모리 셀 어레이(10)으로 전송되어 프로그램 된다.
상기한 바와 같이 종래의 카피백 동작은 데이터를 독출한 다음 메인 레지스터에 저장하고 저장된 데이터를 캐시 레지스터로 전송한 후, 다시 메인 레지스터로 전송하는 동작이 이루어진다. 따라서 전송하는 과정이 두번 이루어지게 되어 카피백 동작의 효율성이 떨어진다.
따라서 본 발명에 따른 플래시 메모리 소자의 카피백 동작은 메모리 셀 어레이에 저장된 데이터를 독출하여 캐쉬 레지스터의 래치에 저장한 후, 캐쉬 레지스터의 래치에 저장된 데이터를 다른 대치에 저장하기 위한 전송 과정 없이 바로 메모리 셀 어레이의 다른 페이지에 프로그램하여 카피백 동작을 효율을 증대시키는데 있다.
본 발명에 따른 플래시 메모리 소자의 페이지 버퍼를 이용한 카피백 동작은 다수개의 페이지와 연결된 메모리 셀 어레이의 이븐 및 오드 비트라인에 연결되어 상기 이븐 및 오드 비트라인 중 하나의 비트라인을 선택하는 비트라인 선택부와, 상기 비트라인 선택부와 감지 노드를 통해 연결되어 데이터를 임시 저장할 수 있는 래치를 각각 포함하는 메인 레지스터 및 캐쉬 레지스터를 포함하는 페이지 버퍼가 제공되는 단계와, 상기 이븐 및 오드 비트라인 중 하나의 비트라인을 선택하여 선택된 비트라인 및 상기 감지 노드를 1 차 프리차지하는 단계와, 상기 선택된 비트라인의 전위를 이용하여 상기 메모리 셀 어레이의 데이터를 감지 노드를 통하여 독출하여 상기 캐쉬 레지스터의 상기 래치에 저장하는 단계와, 상기 감지 노드 및 상기 선택된 비트라인을 2 차 프리차지 하는 단계, 및 상기 캐쉬 레지스터의 상기 래치에 저장된 상기 데이터를 상기 감지 노드 및 상기 선택된 비트라인을 통해 상기 메모리 셀 어레이의 다른 페이지에 프로그램하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 실시 예에 따른 플래쉬 메모리 소자의 페이지 버퍼 회로도 및 데이터 흐름도로서, 이를 이용하여 본 발명의 실시 예에 따른 플래쉬 메모리 소자의 페이지 버퍼를 이용한 카피백 동작 방법을 상세히 설명하면 다음과 같다.
비트라인 선택부(20)는 다수개의 NMOS 트랜지스터(N21~N24)를 포함하여 구성된다. NMOS 트랜지스터(N21 및 N22)는 이븐 비트라인(BLe)과 오드 비트라인(BLo) 사이에 직렬로 연결된다. 디스차지 신호(DISe 및 DISo)에 응답하여 NMOS 트랜지스터(N21 및 N22)가 턴온되어 바이어스 전압(VIRPWR) 단자와 비트라인(BLe 및 BLo)이 연결된다. NMOS 트랜지스터(N23 및 N24)는 비트라인(BLe 및 BLo)과 감지 노드(SO) 사이에 연결된다. 비트라인 선택 신호(BSLe 및 BSLo)에 응답하여 NMOS 트랜지스터(N23 및 N24)가 턴온되어 비트라인(BLe 및 BLo)과 감지 노드(SO)가 연결된다.
프리차지부(30)는 전원 전압 단자(Vcc)와 감지 노드(SO) 사이에 연결되고, 전원 전압 단자(Vcc)와 감지 노드(SO) 사이에 연결된 PMOS 트랜지스터(P31)로 구성된다. 프리차지 신호(PRECHb)에 응답하여 PMOS 트랜지스터(P31)가 턴온되어 전원 전압(Vcc)이 감지 노드(SO)에 인가된다.
메인 레지스터(40)는 감지 노드(SO)와 입출력 단자(YA)사이에 연결되고, 데이터를 임시 저장하는 메인 래치(41)를 포함하여 구성되는데, 그 상세 구성을 설명하면 다음과 같다.
NMOS 트랜지스터(N41 및 N42)는 메인 래치(41)의 노드(QAb)와 접지 전원(Vss) 사이에 직렬 연결된다. NMOS 트랜지스터(N41)는 감지 노드(SO)의 전위에 따라 턴온/턴오프되고, NMOS 트랜지스터(N42)는 래치 신호(LATCH)에 응답하여 턴온되어 노드(QAb)와 접지 전원(Vss)을 연결하거나 분리한다. PMOS 트랜지스터(P41)는 전원 전압 단자(Vcc)와 검출 신호 단자(nWDO_L) 사이에 연결되고, 메인 래치(41)의 노드(QA) 전위에 따라 PMOS 트랜지스터(P41)가 턴온되어 전원 전압(Vcc)이 검출 신호 단자(nWDO_L)에 인가된다. NMOS 트랜지스터(N43)는 메인 래치(41)의 노드(QA)와 접지 전원 단자(Vss) 사이에 연결되고, 리셋 신호(MRST)에 응답하여 NMOS 트랜지스터(N43)가 턴온되어 접지 전원(Vss)이 노드(QA)에 인가된다. 따라서, 노드(QA)가 로우 레벨로 초기화된다. NMOS 트랜지스터(N44)는 노드(QA)와 감지 노드(SO) 사이에 연결되고, 프로그램 신호(PGM)에 응답하여 NMOS 트랜지스터(N44)가 턴온되어 노드(QA)와 감지 노드(SO)가 연결된다. NMOS 트랜지스터(N45)는 노드(QA)와 입출력 단자(YA) 사이에 연결되고, 데이터 독출 신호(PBDO)에 응답하여 NMOS 트랜지스터(N45)가 턴온되어 입출력 단자(YA)와 노드(QA)가 연결된다. 메인 래치(41)는 역방향으로 병렬 접속되는 두개의 인버터로 구성되어 프로그램 데이터를 저장한다.
캐쉬 레지스터(50)는 감지 노드(SO)와 입출력 단자(YA)사이에 메인 레지스터(40)와 병렬 구조로 연결되고, 데이터를 임시 저장하는 캐쉬 래치(51)를 포함하여 구성되는데, 그 상세 구성을 설명하면 다음과 같다.
NMOS 트랜지스터(N51 및 N52)는 캐쉬 래치(51)의 노드(QB)와 접지 전원(Vss) 사이에 직렬로 연결된다. NMOS 트랜지스터(N51)는 감지 노드(SO)의 전위에 따라 턴온/턴오프되고, NMOS 트랜지스터(N52)는 캐쉬 래치 신호(CLCH)에 응답하여 턴온되어 노드(QB)와 접지 전원(Vss)을 연결하거나 분리한다. NMOS 트랜지스터(N53)는 캐쉬 래치(51)의 노드(QBb)와 입출력 단자(YA) 사이에 연결되고, 데이터 입력 신호(DI)에 응답하여 턴온되어 입출력 단자(YA)와 노드(QBb)를 연결한다. NMOS 트랜지스터(N54)는 캐쉬 래치(51)의 노드(QB)와 입출력 단자(YA) 사이에 연결되고, 반전 데이터 입력 신호(nDI)에 응답하여 턴온되어 입출력 단자(YA)와 노드(QB)를 연결한다. NMOS 트랜지스터(N55)는 접지 전원 단자(Vss)와 캐쉬 래치(51)의 노드(QBb) 사이에 연결되고, 캐쉬 리셋 신호(CSET)에 응답하여 NMOS 트랜지스터(N55)가 턴온되어 접지 전원(Vss)이 노드(QBb)에 인가된다. 따라서, 노드(QB)가 하이 레벨이 되어 캐쉬 래치(51)가 초기화된다. NMOS 트랜지스터(N56)는 노드(QB)와 감지 노드(SO) 사이에 연결되고, 카피백 신호-덤프 신호(COPYBACK-PDUMP)에 응답하여 NMOS 트랜지스터(N56)가 턴온되어 노드(QB)와 감지 노드(SO)가 연결된다. 캐쉬 래치(41)는 역방향으로 병렬 접속되는 두개의 인버터로 구성되어 프로그램 데이터를 저장한다.
도 3은 본 발명에 따른 페이지 버퍼 신호들의 타이밍도로써, 도 3을 참조하여 상술한 바와 같이 구성된 본발명에 따른 플래쉬 메모리 소자의 동작을 이븐 비트라인(BLe)에 연결된 셀의 데이토를 독출하여 다른 페이지에 프로그램하는 경우를 예를 들어 상세히 설명하면 다음과 같다.
1)도 3의 T1 구간: 초기화 단계
캐쉬 레지스터(50)에 캐쉬 레지스터 리셋 신호(CSET)가 인가되어 NMOS 트랜지스터(N55)가 턴온된다. 따라서, 접지 전원(Vss)과 캐쉬 래치(51)의 노드(QBb)가 연결되어 노드(QBb)는 로우 레벨로, 노드(QB)는 하이 레벨로 초기화 된다. 이 때, 디스차지 신호(DISe 및 DISo)가 인가되어 0V 레벨의 바이어스 신호(VIRPWR) 단자와 비트라인(BLe 및 BLo)이 연결된다. 따라서, 이븐 및 오드 비트라인(BLe 및 BLo)이 0V의 전위로 디스차지된다.
2) 도 3의 T2 구간: 비트라인 1 차 프리차지 단계
NMOS 트랜지스터(N21)에 인가되던 이븐 디스차지 신호(DISe)가 차단되어 NMOS 트랜지스터(N21)가 턴오프된다. 따라서, 이븐 비트라인(BLe)과 바이어스(VIRPWR) 단자가 분리된다. 반면 오드 디스차지 신호(DISo)는 계속 인가되어 오드 비트라인(BLo)와 바이어스(VIRPWR) 단자는 계속 연결된다. 프리차지부(30)의 PMOS 트랜지스터(P31)에 프리차지 신호(PRECHb)가 인가되어 PMOS 트랜지스터(P31)가 턴온된다. 따라서 전원 전압(Vcc)이 감지 노드(SO)에 인가되어 감지 노드(SO)가 전원 전압(Vcc) 레벨로 프리차지 된다. 또한 이븐 비트라인 선택 신호(BSLe)가 NMOS 트랜지스터(N23)에 인가되어 NMOS 트랜지스터(N23)가 턴온된다. 따라서, 감지 노드(SO)와 이븐 비트라인(BLe)이 연결되어 이븐 비트라인(BLe)이 하이 레벨로 프리차지 된다.
3) 도 3의 T3 구간: 데이터 독출 구간
이븐 비트라인(BLe)의 전위는 연결되어 있는 메모리 셀의 상태에 따라 하이 레벨을 유지하거나 로우 레벨로 디스차지 된다. 만약 메모리 셀에 '1' 데이터가 입력되어 있는 경우, 이븐 비트라인(BLe)은 로우 레벨로 디스차지 되고, 메모리 셀에 '0' 데이터가 입력되어 있는 경우, 이븐 비트라인(BLe)은 하이 레벨을 유지한다.
그 후, 프리차지 신호(PRECHb)를 차단하여 감지 노드(SO)에 인가되는 전원 전압(Vcc)를 차단한다. 그 후, 이븐 비트라인 선택 신호(BSLe)을 인가하여 이븐 비트라인(BLe)과 감지 노드(SO)를 연결한다.
'0' 데이터가 셀에 저장된 경우, 감지 노드(SO)의 전위는 이븐 비트라인(BLe)을 통해 전위가 디스차지되어 로우 레벨이 된다. 따라서, 감지 노드(SO)의 전위에 따라 NMOS 트랜지스터(N51)가 턴오프된다. 이때 캐쉬 래치 신호(CLCH)가 캐쉬 레지스터(50)인가되어 NMOS 트랜지스터(N52)가 턴온되어도 캐쉬 래치(51)의 노드(QB)와 접지 전원(Vss)는 분리된다. 따라서, 노드(QB)는 하이 레벨의 전위를 유지한다.
'1' 데이터가 셀에 저장된 경우, 감지 노드(SO)의 전위는 하이 레벨을 유지하게 된다. 따라서, 감지 노드(SO)의 전위에 따라 NMOS 트랜지스터(N51)가 턴온된다. 이때 캐쉬 래치 신호(CLCH)가 캐쉬 레지스터(50)에 인가되어 NMOS 트랜지스터(N52)가 턴온되어 캐쉬 래치(51)의 노드(QB)와 접지 전원(Vss)이 연결된다. 따라서, 노드(QB)는 로우 레벨이 된다.
그 후, 디스차지 신호(DISe 및 DISo)를 비트라인 선택부(20)에 소정 시간 동안 인가하여 0V 레벨의 바이어스 신호(VIRPWR) 단자와 이븐 및 오드 비트라인(BLe 및 BLo)을 연결하여 이븐 및 오드 비트라인(BLe 및 BLo)을 0V의 전위로 디스차지시 킨다.
4) 도 3의 T4 구간: 비트라인 프리차지 구간
비트라인 선택부(20)의 NMOS 트랜지스터(N21)에 이븐 디스차지 신호(DISe)가 인가되어 NMOS 트랜지스터(N21)가 턴온된다. 따라서, 바이어스 전압(VIRPWR)이 이븐 비트라인(BLe)에 인가되어 이븐 비트라인(BLe)이 바이어스 전압(VIRPWR) 레벨로 프리차지 된다. 또한 NMOS 트랜지스터(N22)에 오드 디스차지 신호(DISo)가 인가되어 NMOS 트랜지스터(N22)가 턴온된다. 따라서, 바이어스 전압(VIRPWR)이 오드 비트라인(BLo)에 인가되어 오드 비트라인(BLo)이 바이어스 전압(VIRPWR) 레벨로 프리차지 된다. 그 후, 이브 디스차지 신호(DISe)는 차단되어 바이어스 전압(VIRPWR) 단자와 이븐 비트라인(BLe)이 분리된다. 반면 오드 디스차지 신호(DISCHo)는 계속 인가되어 오드 비트라인(BLo)는 바이어스 전압(VIRPWR) 단자와 계속 연결되어 바이어스 전압(VIRPWR) 레벨을 유지하게 된다.
5) 도 3의 T5 구간: 프로그램 단계
이븐 비트라인 선택 신호(BLe)가 비트라인 선택부(20)에 인가되어 NMOS 트랜지스터(N23)이 턴온된다. 따라서 감지 노드(SO)와 이븐 비트 라인(BLe)을 연결된다. 카피백-덤프 신호(COPYBACK-PDUMP)가 캐쉬 레지스터(50)에 NMOS 트랜지스터(N56)가 턴온된다. 따라서 감지 노드(SO)와 캐쉬 래치(51)의 노드(QB)가 연결된다. 따라서, 캐쉬 래치(51)에 저장된 데어터가 이븐 비트 라인(BLe)을 통해 메모리 셀 어레이(10)로 전송된다. 이 때, 메모리 셀 어레이(10)의 다른 페이지에 워드라인 신호(WL)가 인가되어 데이터가 프로그램 된다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 따르면, 플래시 메모리 소자의 페이지 버퍼를 이용한 카피백 동작 시 메모리 셀 어레이에 저장된 데이터를 독출하여 캐쉬 레지스터의 래치로 저장한후, 캐쉬 레지스터의 래치에 저장된 데이터를 전송 과정 없이 메모리 셀 어레이의 다른 페이지에 프로그램하여 카피백 동작의 효율성을 높일 수 있다.

Claims (7)

  1. 다수개의 페이지와 연결된 메모리 셀 어레이의 이븐 및 오드 비트라인에 연결되어 상기 이븐 및 오드 비트라인 중 하나의 비트라인을 선택하는 비트라인 선택부와, 상기 비트라인 선택부와 감지 노드를 통해 연결되어 데이터를 임시 저장할 수 있는 래치를 각각 포함하는 메인 레지스터 및 캐쉬 레지스터를 포함하는 페이지 버퍼가 제공되는 단계;
    상기 이븐 및 오드 비트라인 중 하나의 비트라인을 선택하여 선택된 비트라인 및 상기 감지 노드를 1 차 프리차지하는 단계;
    상기 선택된 비트라인의 전위를 이용하여 상기 메모리 셀 어레이의 데이터를 감지 노드를 통하여 독출하여 상기 캐쉬 레지스터의 상기 래치에 저장하는 단계;
    상기 감지 노드 및 상기 선택된 비트라인을 2 차 프리차지 하는 단계; 및
    상기 캐쉬 레지스터의 상기 래치에 저장된 상기 데이터를 상기 감지 노드 및 상기 선택된 비트라인을 통해 상기 메모리 셀 어레이의 다른 페이지에 프로그램하는 단계를 포함하는 플래시 메모리 소자의 페이지 버퍼를 이용한 카피백 동작 방법.
  2. 제 1 항에 있어서,
    상기 페이지 버퍼는 전원 전압 단자와 상기 감지 노드 사이에 연결되어 상기 감지 노드를 프리차지하는 프리차지부를 더 포함하는 플래시 메모리 소자의 페이지 버퍼를 이용한 카피백 동작 방법.
  3. 제 2 항에 있어서, 상기 선택된 비트라인 및 상기 감지 노드를 1 차 프리차지하는 단계는
    상기 프리차지부에 프리차지 신호를 인가하여 상기 감지 노드와 전원 전압을 연결하여 상기 감지 노드를 하이 레벨로 프리차지 하는 단계; 및
    상기 비트라인 선택부의 비트라인 선택 신호를 인가하여 프리차지된 상기 감지 노드와 상기 선택된 비트라인을 연결하여 상기 선택된 비트라인을 프리차지 하는 플래시 메모리 소자의 페이지 버퍼를 이용한 카피백 동작 방법.
  4. 제 2 항에 있어서, 상기 선택된 비트라인 및 상기 감지 노드를 1 차 프리차지하는 단계는
    상기 선택된 비트라인에 연결된 상기 메모리 셀 어레이의 메모리 셀이 소거 셀일 경우 상기 선택된 비트라인은 로우 레벨로 디스차지되고, 상기 메모리 셀이 프로그램 셀일 경우 프리차지 레벨을 유지하는 플래시 메모리 소자의 페이지 버퍼를 이용한 카피백 동작 방법.
  5. 제 1 항에 있어서, 상기 래치에 상기 데이터를 저장하는 단계는
    상기 선택된 비트라인의 전위를 상기 감지 노드에 전달하는 단계;
    상기 감지 노드의 전위와 상기 캐쉬 레지스터에 래치 신호를 인가하여 상기 래치의 노드와 접지 전원을 연결하거나 분리하는 단계를 포함하는 플래시 메모리 소자의 페이지 버퍼를 이용한 카피백 동작 방법.
  6. 제 2 항에 있어서, 상기 선택된 비트라인 및 상기 감지 노드를 2 차 프리차지하는 단계는
    상기 프리차지부에 프리차지 신호를 인가하여 상기 감지 노드와 전원 전압을 연결하여 상기 감지 노드를 하이 레벨로 프리차지 하는 단계; 및
    상기 비트라인 선택부에 디스차지 신호를 인가하여 상기 선택된 비트라인과 바이어스 전압 단자를 연결하여 상기 선택된 비트라인을 바이어스 전압으로 프리차지 하는 단계를 포함하는 플래시 메모리 소자의 페이지 버퍼를 이용한 카피백 동작 방법.
  7. 제 1 항에 있어서, 상기 프로그램 단계는
    상기 캐쉬 레지스터에 카피백 신호를 인가하여 2 차 프리차지된 상기 감지 노드와 상기 래치의 상기 노드를 연결하여 상기 노드의 전위에 따라 상기 감지 노드의 전위가 하이 레벨을 유지하거나 로우 레벨이 되도록 디스차지하는 단계;
    상기 비트라인 선택부에 상기 비트라인 선택 신호를 인가하여 상기 감지 노드의 전위에 따라 상기 선택된 비트라인의 전위가 하이 레벨을 유지하거나 로우 레벨이 되도록 디스차지 하는 단계; 및
    상기 메모리 셀 어레이의 상기 다른 페이지의 워드라인에 프로그램 신호를 인가하여 상기 다른 페이지의 메모리 셀에 상기 데이터를 프로그램 하는 단계를 포함하는 플래시 메모리 소자의 페이지 버퍼를 이용한 카피백 동작 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100898687B1 (ko) * 2007-03-14 2009-05-22 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그 독출 방법

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