KR20060102911A - 비휘발성 메모리 소자의 시퀀셜 프로그램 검증 방법 - Google Patents

비휘발성 메모리 소자의 시퀀셜 프로그램 검증 방법 Download PDF

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Abstract

본 발명은 시퀀셜 프로그램 검증 시에 메인 레지스터에 페일 데이터를 누적하고 메인 레지스터에 누적된 데이터를 독출해서 페일이 발생한 컬럼을 찾아내는 비휘발성 메모리 소자의 시퀀셜 프로그램 검증 방법에 관한 것으로서, a) 해당 페이지 내의 메모리 셀들에 저장된 데이터를 제1 레지스터로 독출하는 단계; (b) 상기 제1 레지스터에 독출된 데이터를 제2 레지스터로 전송하는 단계; (c) 상기 페이지가 N번째인지 아닌지를 판단하는 단계; (d) 상기 페이지가 N번째가 아니면 워드라인을 구동시키기 위한 어드레스를 하나씩 증가시키는 단계; (e) 상기 (a) 내지 (d)를 반복적으로 수행하는 단계; 및 (f) 상기 페이지가 N번째이면 상기 제2 레지스터의 데이터를 독출하여 프로그램을 검증하는 단계를 포함한다.
페이지 버퍼, 프로그램 검증, 검증 시간

Description

비휘발성 메모리 소자의 시퀀셜 프로그램 검증 방법{Method for verifying sequential program of non-volatile memory device}
도 1은 기존의 낸드형 플래시 메모리 소자의 프로그램 검증 동작을 설명하는 흐름도이다.
도 2는 본 발명의 바람직한 실시예에 따른 프로그램 검증을 위한 낸드형 플래시 메모리 소자를 도시한 회로도이다.
도 3은 도 1의 낸드형 플래시 메모리 소자의 프로그램 검증 동작을 설명하기 위한 흐름도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 메모리 셀 어레이의 1블록 200 : 페이지 버퍼
210 : 비트라인 선택 & 바이어스부 220 : 메인 레지스터
230 : 캐쉬 레지스터 300 : 컬럼 선택부
본 발명은 비휘발성 메모리 소자의 프로그램 검증 방법에 관한 것으로, 특히 프로그램 검증 시간을 줄이기 위한 낸드형 플래시 메모리 소자의 시퀀셜 프로그램 검증 방법에 관한 것이다.
전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레쉬(refresh) 기능이 필요 없는 비휘발성 메모리 소자의 수요가 증가하고 있다. 여기서, 프로그램이란 데이터를 메모리 셀에 기입(write)하는 동작을 가리킨다.
메모리 소자의 고집적화를 위해 복수개의 메모리 셀(memory cell)들이 직렬로 접속(즉, 인접한 셀끼리 드레인 또는 소오스를 서로 공유하는 구조)되어 한 개의 스트링(string)을 구성하는 낸드(NAND)형 플래쉬 메모리 소자가 개발되었다. 낸드형 플래쉬 메모리 소자는 노어(NOR)형 플래쉬 메모리 소자와 달리 순차적으로 정보를 독출(read)하는 메모리 소자이다.
낸드형 플래쉬 메모리 소자는 짧은 시간 내에 대용량의 정보를 저장하거나 저장된 정보를 독출하기 위하여 페이지 버퍼(page buffer)가 사용된다. 페이지 버퍼는 입출력 패드(Input/Output PAD)로부터 대용량의 데이터를 제공받아 메모리 셀들로 제공하거나 메모리 셀들의 데이터를 저장한 후 출력하는 기능을 한다. 통상 페이지 버퍼는 데이터를 임시 저장하기 위하여 단일 레지스터로 구성되는 것이 보편적이었으나, 최근 낸드형 플래쉬 메모리 소자에서 대용량 데이터 프로그램시 프로그램 속도를 증가시키기 위하여 듀얼 레지스터(dual register)를 채용하고 있다.
도 1은 종래의 낸드형 플래시 메모리 소자의 프로그램 검증 동작을 나타내는 흐름도이다.
도 1을 참조하면, 먼저 해당 워드라인의 메모리 셀에 데이터가 프로그램되었는지 아닌지를 검증하기 위한 프로그램 검증이 시작되면, 메인 레지스터와 캐쉬 레지스터(미도시)를 리셋시켜서 초기화시킨다(S11). 다음에, 해당 워드라인의 메모리 셀에 저장된 데이터를 선택된 비트라인을 통해서 캐쉬 레지스터로 독출한다(S12). 그 다음, 캐쉬 레지스터로 독출된 데이터를 메인 레지스터로 전송하고(S13), 그 후에 메인 레지스터로 전달된 독출 데이터를 읽어서 프로그램의 패스/페일을 체크한다(S14). 이때, 프로그램이 패스(pass)이면, 다음 워드라인의 메모리 셀에 데이터가 프로그램되었는지 아닌지를 검증하고, 프로그램이 페일(fail)이면 페일 포인트를 검색해서(S15) 리페어 단계를 수행한다.
상술한 것과 같은 알고리즘을 반복하여 프로그램의 패스/페일을 체크하는 종래의 프로그램 검증 방법은, 매번 캐쉬 레지스터로 독출한 후에 캐쉬 레지스터에 독출된 데이터를 메인 레지스터로 전송해서 프로그램을 검증해야 하므로, 수 블록 혹은 칩 전체를 프로그램 검증할 때는 많은 시간이 소모되는 문제점이 있다.
또한, 이러한 프로그램 검증 방법은 페이지 단위로 검증한 후에 프로그램의 패스/페일 체크만 할 뿐, 어느 컬럼에서 페일이 발생했는지, 혹은 동일한 양상을 갖고 반복적으로 발생하는 컬럼의 페일인지 알 수 없다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 시퀀셜 프로그램 검증 시에 메인 레지스터에 페일 데이터를 누적하고 메인 레지스터에 누적된 데이터를 독출해서 페일이 발생한 컬럼을 찾아내는 것을 목적으로 한다.
상술한 목적을 달성하기 위해 안출된 본 발명의 바람직한 실시예에 따르면, 하나의 워드라인에 의해 제어되는 메모리 셀들을 갖는 페이지를 N(자연수)개 포함하는 비휘발성 메모리 소자의 시퀀셜 프로그램 검증 방법은, (a) 해당 페이지 내의 메모리 셀들에 저장된 데이터를 제1 레지스터로 독출하는 단계; (b) 상기 제1 레지스터에 독출된 데이터를 제2 레지스터로 전송하는 단계; (c) 상기 페이지가 N번째인지 아닌지를 판단하는 단계; (d) 상기 페이지가 N번째가 아니면 워드라인을 구동시키기 위한 어드레스를 하나씩 증가시키는 단계; (e) 상기 (a) 내지 (d)를 반복적으로 수행하는 단계; 및 (f) 상기 페이지가 N번째이면 상기 제2 레지스터의 데이터를 독출하여 프로그램을 검증하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
본 발명은, 낸드형 플래시 메모리 소자의 테스트 모드 알고리즘 중 시퀀셜 프로그램 검증 알고리즘(sequential program verify algorithm)으로써 프로그램 검증 시간을 줄일 수 있는 알고리즘이다. 시퀀셜 프로그램 검증 알고리즘(sequential program verify algorithm)란 모든 메모리 셀에 동일한 값의 데이터가 프로그램된 상태를 검증하는 것을 말한다.
도 2는 본 발명의 바람직한 실시예에 따른 낸드형 플래시 메모리 소자를 나타내는 회로도이다.
도 2를 참조하면, 낸드형 플래쉬 메모리 소자는, 데이터를 저장하는 메모리 셀 블록(100), 페이지 버퍼(200), 및 컬럼 선택부(300)를 구비한다.
메모리 셀 블록(100)에서 BLe는 짝수번째의 비트라인들을 나타내고 BLo는 홀수번째의 비트라인들을 나타낸다. 다수개의 메모리 셀들(MC0~MCn)은 각 비트라인(BLe, BLo)에 연결된다. 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 직렬로 연결되는 메모리 셀들(MC)의 개수는 다바이스 및 밀도(density)를 고려하여, 16개, 32개, 64개로 구성되며, 이를 하나의 스트링으로 명칭한다. 메모리 셀들(예컨대 M1)은 하나의 워드라인(WL1)에 의해 제어되며, 하나의 페이지를 형성한다. 본 발명에서는 N개의 페이지가 존재한다.
페이지 버퍼(200)는 메모리 셀 블록(100)과 컬럼 선택부(300) 사이에 접속되며, 센싱라인(SO)을 통해서 비트라인(BLe, BLo)에 연결된다.
이 페이지 버퍼(200)는 비트라인 선택 & 바이어스부(210), 메인 레지스터(220), 캐쉬 레지스터(230), 프리챠지부(P11), 프로그램 검증부(P12), 데이터 입력 트랜지스터(N34, N35), 데이터 전송 트랜지스터(N36), 프로그램용 트랜지스터(N37), 및 독출용 트랜지스터(N38)를 포함한다.
비트라인 선택부(210)는 트랜지스터(N11-N14)를 포함한다. 트랜지스터(N11)의 일단은 이븐 비트라인(BLe)에 연결되고 다른 단은 바이어스 신호(VIRPWR)를 제공하는 라인에 연결되며, 게이트로 게이트 제어신호(DISCHe)를 인가받아 턴-온/오프된다. 트랜지스터(N12)는 일단이 오드 비트라인(BLo)에 연결되고 다른 단이 바이어스 신호(VIRPWR)를 제공하는 라인에 연결되며, 게이트로 게이트 제어신호(DISCHo)를 인가받아 턴-온/오프된다. 트랜지스터들(N11, N12)은 게이트 제어신호(DISCHe, DISCHo)에 각각 응답하여 비트라인(BLe 및 BLo)에 0V 혹은 VCC를 인가한다. 트랜지스터(N13)는 비트라인 선택신호(BSLe)에 응답하여 이븐 비트라인(BLe)을 센싱라인(SO)에 연결시키고, 트랜지스터(N14)는 비트라인 선택 신호(BSLo)에 응답하여 오드 비트라인(BLo)을 센싱라인(SO)에 연결시킨다.
프리챠지부(P11)는 전원전압(VCC)과 센싱라인(SO) 사이에 접속되고, 게이트로 프리챠지신호(PRECHb)를 인가받아 턴-온/오프되는 PMOS 트랜지스터로 구성된다. 이 프리챠지부(P11)은 프로그램, 독출, 및 검증 동작시에 센싱라인(SO)을 프리챠지시켜서 선택된 비트라인으로 전류를 공급한다.
메인 레지스터(220)와 캐쉬 레지스터(230)는 센싱라인(SO)을 통해서 서로 연결되며, 서로 동일한 구조를 갖는다.
메인 레지스터(220)는 메인 래치(LT1), NMOS 트랜지스터(N21,N22), 및 리셋 트랜지스터(N23)를 포함한다. NMOS 트랜지스터(N21)는 센싱라인(SO)의 신호에 응답 하여 턴-온/오프되고, NMOS 트랜지스터(N22)는 메인 래치 신호(MLCH)에 응답하여 턴-온/오프된다. NMOS 트랜지스터(N22)는 NMOS 트랜지스터(N21)가 턴-온되면 같이 턴-온되어, 메인 래치(LT1)의 데이터 값을 변경시킨다. 리셋 트랜지스터(N23)는 메인 래치(LT1)의 노드 QB와 접지전압(VSS) 사이에 접속되고 게이트로 리셋신호(MRST)를 인가받는 NMOS 트랜지스터로 구성되어, 메인 래치(LT1)의 노드 QB를 '0'로 노드 QBb를 '1'로 초기화시킨다.
캐쉬 레지스터(230)는 캐쉬 래치(LT2), NMOS 트랜지스터(N31, N32), 및 리셋 트랜지스터(N33)를 포함한다. NMOS 트랜지스터(N31)는 센싱라인(SO)의 신호에 응답하여 턴-온/오프되고, NMOS 트랜지스터(N32)는 캐쉬 래치 신호(CLCH)에 응답하여 턴-온/오프된다. NMOS 트랜지스터(N32)는 NMOS 트랜지스터(N31)가 턴-온되면 같이 턴-온되어, 캐쉬 래치(LT2)의 데이터 값을 변경시킨다. 리셋 트랜지스터(N33)는 캐쉬 래치(LT2)의 노드 QA와 접지전압(VSS) 사이에 접속되고 게이트로 리셋신호(CRST)를 인가받는 NMOS 트랜지스터로 구성되어, 캐쉬 래치(LT2)의 노드 QA를 '0'로 노드 QAb를 '1'로 초기화시킨다.
데이터 입력 트랜지스터(N34, N35)는 외부로부터 전송되는 데이터를 데이터 입력 신호(DI 및 nDI)에 각각 응답하여 캐쉬 래치(LT2)에 저장한다.
데이터 전송 트랜지스터(N36)는 데이터 전송신호(PDUMP)에 응답하여 캐쉬 래치(LT2)의 노드 QAb의 데이터를 센싱라인(SO)을 통해서 메인 레지스터(220)로 전송하는 역할을 한다. 이 데이터 전송 트랜지스터(N36)가 턴-온되면 센싱라인(SO)을 통해서 캐쉬 레지스터(230)와 메인 레지스터(220) 간에 데이터 전송이 이루어지고, 턴-오프되면 캐쉬 레지스터(230)와 메인 레지스터(220)는 전기적으로 분리된다.
프로그램용 트랜지스터(N37)는 센싱라인(SO)과 메인 래치(LT1)의 노드 QB 사이에 접속되고 게이트로 프로그램 신호(PGM)를 인가받는 NMOS 트랜지스터로 구성된다. 이 프로그램용 트랜지스터(N37)는 메인 래치(LT1)에 저장된 데이터를 센싱라인(SO)을 통해서 선택된 비트라인(BLe 혹은 BLo)으로 전송하는 역할을 한다.
독출용 트랜지스터(N38)는 메인 래치(LT1)의 노드 QB와 컬럼 선택부(300) 사이에 접속되고 게이트로 독출 신호(PBDO)를 인가받는 NMOS 트랜지스터로 구성된다. 이 독출용 트랜지스터(N38)는 메인 래치(LT1)에 독출된 데이터를 페이지 버퍼(300)의 외부로 출력한다.
프로그램 검증부(P12)는 전원전압(VCC)과 노드 nWDo 사이에 접속되고 게이트로 메인 래치(LT1)의 노드 QB를 인가받는 PMOS 트랜지스터로 구성된다. 이 프로그램 검증부(P12)는 메인 래치(LT1)의 노드 QB의 신호를 읽어서 프로그램을 검증한다.
컬럼 선택부(300)는 컬럼 선택 신호(YA 및 YB)에 의해 제어되는 2개의 NMOS 트랜지스터들(N41, N42)로 구성된다. 이 NMOS 트랜지스터들(N41, N42)은 독출/프로그램 동작시에 페이지 버퍼(200)와 데이터 라인(DL)을 연결시키는 역할을 한다. 컬럼 신호(YA 및 YB)는 컬럼 어드레스에 의해 생성된다.
도 3은 도 2의 낸드형 플래시 메모리 소자의 프로그램 검증 방법을 설명하기 위한 흐름도이다.
이하, 도 2 및 도 3을 참조하면서 본 발명의 바람직한 실시예에 따른 낸드형 플래시 메모리 소자의 프로그램 검증 방법을 설명하기로 한다.
먼저, 첫번째 페이지의 프로그램 상태를 검증하기 위해서, 메인 래치(LT1)의 노드 QB을 '0, 노드 QBb를 '1'로 초기화시키고, 캐쉬 래치(LT2)의 노드 QA을 '0, 노드 QAb를 '1'로 초기화시킨다(S21).
다음에, PMOS 트랜지스터(P11)를 이용해서 센싱라인(SO)을 프리챠지시켜서 선택된 워드라인(WL0)의 메모리 셀(MC0)에 프로그램된 데이터의 상태를 캐쉬 레지스터(230)로 독출한다(S22).
이때, 선택된 워드라인(WL0)의 메모리 셀(MC0)에 데이터가 프로그램되어 있으면 센싱노드(SO)가 프리챠지된 상태, 즉 '1'의 값을 가지므로, 캐쉬 래치(LT2)의 노드 QAb가 '1'에서 '0'으로 노드 QA가 '0'에서 '1'로 변경된다. 메모리 셀(MC0)에 데이터가 프로그램되지 않으면, 센싱라인(SO)이 디스챠지된 상태, 즉 '0'의 값을 가지므로, 캐쉬 래치(LT2)의 노드 QA가 '0', 노드 QAb가 '1'로 초기상태를 유지한다.
다음에, 캐쉬 레지스터(230)에 독출된 데이터를 메인 레지스터(220)로 전송한다(S23). 여기서, 캐쉬 래치(LT2)의 노드 QAb는 프로그램이 페일인 컬럼에 대해서만 '1'의 값을 가지므로, 메인 래치(LT1)의 노드 QBb는 프로그램이 페일인 경우에만 '1'에서 '0'으로, 노드 QB는 '0'에서 '1'로 바뀐다. 일단 '0'이 된 노드 QBb는 센싱라인(SO)의 신호의 값에 관계없이 '1'의 값을 가질 수 없으므로, 다른 페이지(다음 워드라인에 접속된 메모리 셀) 검증 후에 데이터를 전송해도 메인 래치(LT1)의 데이터 값은 변하지 않고 누적된다.
다음에, 페이지가 마지막 페이지에 해당하는지 아닌지를 확인한다(S24), 이때, 페이지가 마지막 페이지가 아니면 어드레스를 +1만큼 증가시켜서(S25), 단계 S22부터 단계 S24까지를 N번째 페이지까지 반복한다.
그 후에, 페이지가 마지막 페이지에 해당하면, 프로그램의 패스/페일을 판정한다(S26). 이때, 프로그램이 패스이면 프로그램 검증을 종료하고, 프로그램이 페일이면 페일 포인트를 검색(S27)한 후에 리페어 동작을 수행한다.
이상 설명한 바와 같이, 일단 프로그램이 페일이면 메인 래치(LT1)의 노드 QBb는 '0'으로 노드 QB는 '1'로 변경되고 그 다음부터는 프로그램이 페일이든 패스이든 메인 래치(LT1)의 노드 QBb는 '0', 노드 QB는 '1'로 계속 유지된다. 따라서, N번째 페이지에 대한 프로그램 검증을 끝낸 후에 메인 래치(LT1)의 노드 QB를 읽어낸 후, 읽어낸 데이터와 처음에 입력한 데이터를 비교하면, 어떤 컬럼에서 프로그램이 페일인지를 알 수 있게 된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야에서 통상의 기술을 가진 자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의하면 프로그램 검증 시간을 단출할 수 있고, 프로그램의 페일이 발생한 컬럼을 용이하게 찾아낼 수 있다.
또한, 동일한 양상을 갖고 반복적으로 나타나는 컬럼의 페일을 찾아낼 수 있다.

Claims (4)

  1. 하나의 워드라인에 의해 제어되는 메모리 셀들을 갖는 페이지를 N(자연수)개 포함하는 비휘발성 메모리 소자의 시퀀셜 프로그램 검증 방법에 있어서,
    (a) 해당 페이지 내의 메모리 셀들에 저장된 데이터를 제1 레지스터로 독출하는 단계;
    (b) 상기 제1 레지스터에 독출된 데이터를 제2 레지스터로 전송하는 단계;
    (c) 상기 페이지가 N번째인지 아닌지를 판단하는 단계;
    (d) 상기 페이지가 N번째가 아니면 워드라인을 구동시키기 위한 어드레스를 하나씩 증가시키는 단계;
    (e) 상기 (a) 내지 (d)를 반복적으로 수행하는 단계; 및
    (f) 상기 페이지가 N번째이면 상기 제2 레지스터의 데이터를 독출하여 프로그램을 검증하는 단계를 포함하는 비휘발성 메모리 소자의 시퀀셜 프로그램 검증 방법.
  2. 제 1 항에 있어서,
    상기 (a) 단계 전에 상기 제1 및 제2 레지스터를 초기화시키는 단계를 더 포함하는 비휘발성 메모리 소자의 시퀀셜 프로그램 검증 방법.
  3. 제 1 항에 있어서,
    상기 (b) 단계에서, 상기 프로그램이 페일인 경우에 상기 제2 레지스터가 처음 상태의 데이터 값에서 일단 변경되면, 상기 레지스터 내의 변경된 데이터 값은 그 후에는 상기 제1 레지스터로부터 어떠한 데이터를 전송받더라도 다시 변경되지 않는 것을 특징으로 하는 비휘발성 메모리 소자의 시퀀셜 프로그램 검증 방법.
  4. 제 1 항에 있어서,
    상기 (f) 단계에서 상기 독출된 데이터와 처음에 입력한 프로그램 데이터를 비교하여 페일이 발생한 컬럼을 찾아내는 것을 특징으로 하는 비휘발성 메모리 소자의 시퀀셜 프로그램 검증 방법.
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