JP4832885B2 - 不揮発性メモリ装置のページバッファ - Google Patents

Description

本発明は、不揮発性メモリ装置のページバッファに係り、特に、ＮＡＮＤ型フラッシュメモリ素子のチェックボードプログラムの際にプログラムフェールを防止するページバッファに関する。

電気的にプログラムと消去が可能であり、一定の周期でデータを再作成するリフレッシュ(refresh)機能が不要な不揮発性メモリ素子の需要が増加している。ここで、プログラムとは、データをメモリセルに書き込む動作をいう。

メモリ素子の高集積化のために、複数のメモリセルが直列に接続（すなわち、隣接したセル同士がドレインまたはソースを互いに共有する構造）され、１本のストリングを構成するＮＡＮＤ型フラッシュメモリ素子が開発された。ＮＡＮＤ型フラッシュメモリ素子は、ＮＯＲ型フラッシュメモリ素子とは異なり、順次情報を読み出すメモリ素子である。

ＮＡＮＤ型フラッシュメモリ素子は、短時間に大容量の情報を格納しあるいは格納された情報を読み出すために、ページバッファが使用される。ページバッファは、入出力パッドから大容量のデータの提供を受けてメモリセルに提供し、或いはメモリセルのデータを格納した後出力する機能をする。通常、ページバッファは、データを一時格納するために、単一レジスタから構成されることが普遍的であったが、最近、ＮＡＮＤ型フラッシュメモリ素子において、大容量のデータプログラムの際にプログラム速度を増加させるためにデュアルレジスタを採用している。

既存には、デバイスの容量が小さいため、ページバッファを積層せずに単層にしても十分な空間があったが、デバイスの容量が段々大きくなって、現在は図１に示すようにページバッファを積層して、カラムライン(Y-line)の長さが長くなった。

図１はページバッファの構成を概略に示す図であって、チェックボードプログラム動作の際にプログラムデータと消去データを交互に入力させることを示す。

図１を参照すると、メモリセル側に最も近い位置にあるページバッファが最も長いカラムラインＹ０〜Ｙｎを持つことが分かる。

チェックボードプログラムの際、ページバッファのデータ入力トランジスタ１２は、プログラムデータを入力させるためにデータ入力信号ｎＤＩによってターンオンされ、データ入力トランジスタ１１は、消去データを入力させるためにデータ入力信号ＤＩによってターンオンされる。

ところが、カラムライン（経路）が長くなると、チェックボードプログラム(check board program)の際に、データ入力信号ｎＤＩによってターンオンされるデータ入力トランジスタ１２を介して、ページバッファのラッチ回路１０のノードＱＡｂにラッチしておいたプログラムデータ「１」が「０」に変わってしまうという問題が発生する。その理由は、消去データ（図１では１で表示された消去データは、セルの状態を言及するもので、ラッチ回路１０のノードＱＡｂには消去データの入力の際に「０」と入力される）を入力させるために、データ入力トランジスタ１１があまり速くターノンされることにある。すなわち、カラムラインにデータが完全にロードされていない状態でデータ入力信号ＤＩによってデータ入力トランジスタ１１がターンオンされると、ラッチ回路１０のノードＱＡｂのプログラムデータ「１」がディスチャージされて「０」に変わる。

このようにラッチ回路１０のノードＱＡｂにラッチしておいたプログラムデータ「１」が「０」に変わると、メモリセルのプログラム動作の際にフェールが発生する。

そこで、本発明は、ＮＡＮＤ型フラッシュメモリ装置のチェックボードプログラムの際にデータをページバッファのレジスタ内にゆっくり伝送し、ページバッファのレジスタにラッチしておいたデータの値が変更されないようにすることを目的とする。

上記目的を達成するための本発明のある観点によれば、複数のメモリセルを含むセルストリングを含み、前記セルストリングそれぞれとビットラインそれぞれが連結されるメモリセルアレイを含む不揮発性メモリ装置のページバッファにおいて、前記ビットラインのうち少なくとも一つのビットラインに連結されるセンシングノードと、第１及び第２ノードの間に連結され、前記第１ノードまたは第２ノードがスイッチング素子を介して前記センシングノードに連結される第１ラッチ回路と、前記第１ノードとプログラムデータの入力のためのデータラインの間に連結され、第１データ経路を介して入力される第１データ入力信号に応答して前記第１ノードと前記データラインとを連結する第１入力部と、前記第２ノードと前記データラインとの間に連結され、第２データ経路を介して入力される第２データ入力信号に応答して前記第２ノードと前記データラインとを連結する第２入力部と、前記第１データ入力信号が入力されることを遅延させるために、前記第１データ経路に連結される第１遅延素子と、前記第２データ入力信号が入力されることを遅延させるために、前記第２データ経路に連結される第１遅延素子と、を含み、前記第１及び第２データ入力信号は互いに相補関係であることを特徴とする不揮発性メモリ装置のページバッファを提供する。

上述したように、本発明によれば、ＮＡＮＤ型フラッシュメモリ装置のチェックボードプログラムあるいはダイアゴナルプログラム(diagonal program)の際にプログラムデータと消去データがページバッファに入力される速度を遅くすることができるため、ページバッファ内に格納されたデータ値が変わらなくなるという利点がある。

その結果、ＮＡＮＤ型フラッシュメモリ装置のプログラム動作の際にフェールが発生しないため、収率の向上に寄与することができる。

以下、添付図面を参照しながら本発明の好適な実施例を詳細に説明する。

図２は本発明の好適な実施例に係るページバッファを有する不揮発性メモリ装置を示す図である。

図２を参照すると、ＮＡＮＤ型フラッシュメモリ装置は、メモリセルアレイ１００、ページバッファ２００およびカラム選択部３００を含む。

メモリセルアレイ１００は、メモリセルＭＣ１〜ＭＣｎを含むが、このメモリセルＭＣ１〜ＭＣｎは、ドレイン選択トランジスタＤＳＴとソース選択トランジスタＳＳＴとの間に直列に接続されてセルストリングを形成する。ドレイン選択トランジスタＤＳＴは、各ビットラインＢＬｅ、ＢＬｏに接続され、ソース選択トランジスタＳＳＴは、共通ソースラインＣＳＬに接続される。ＢＬｅは偶数番目のビットラインを示し、ＢＬｏは奇数番目のビットラインを示す。メモリセル（例えば、Ｍ１）は、１本のワードライン（例えば、ＷＬ１）によって制御され、一つのページを形成する。

ページバッファ２００は、メモリセルアレイ１００とカラム選択部３００との間に接続され、ビットライン選択及びバイアス部２１０、プリチャージ部２２０、コピーバックプログラム部２３０、第１レジスタ２４０および第２レジスタ２５０を含む。イブンビットラインＢＬｅとオッドビットラインＢＬｏは、センシングラインＳ０を介してページバッファ２００に連結される。このようなページバッファ２００は複数個が連結されるが、図２には１つのみが示されている。

ビットライン選択及びバイアス部２１０は、バイアス供給トランジスタＮ１１、Ｎ１２とビットライン選択トランジスタＮ１３、Ｎ１４を含む。バイアス供給トランジスタＮ１１は、一端がビットラインＢＬｅに連結され、他端がバイアス信号ＶＩＲＰＷＲを提供するラインに連結され、ゲートにゲート制御信号ＤＩＳＣＨｅの印加を受けてターンオン／オフされる。このバイアス供給トランジスタＮ１１は、オッドビットラインＢＬｏにデータをプログラムしようとする場合にゲート制御信号ＤＩＳＣＨｅによってターンオンされ、イブンビットラインＢＬｅにバイアス信号ＶＩＲＰＷＲとして電源電圧ＶＣＣを印加する。バイアス供給トランジスタＮ１２は、一端がオッドビットラインＢＬｏに連結され、他端がバイアス信号ＶＩＲＰＷＲを提供するラインに連結され、ゲートにゲート制御信号ＤＩＳＣＨｏの印加を受けてターンオン／オフされる。このバイアス供給トランジスタＮ１２は、イブンビットラインＢＬｅにデータをプログラムしようとする場合にゲート制御信号ＤＩＳＣＨｏによってターンオンされ、オッドビットラインＢＬｏにバイアス信号ＶＩＲＰＷＲとして電源電圧ＶＣＣを印加する。ビットライン選択トランジスタＮ１３は、ビットライン選択信号ＢＳＬｅに応答してイブンビットラインＢＬｅをセンシングラインＳ０に連結させ、ビットライン選択トランジスタＮ１４は、ビットライン選択信号ＢＳＬｏに応答してオッドビットラインＢＬｏをセンシングラインＳ０に連結させる。

プリチャージ部２２０は、電源電圧ＶＣＣとセンシングラインＳ０との間に接続され、ゲートにプリチャージ信号ＰＲＥＣＨｂの印加を受けてターンオン／オフされるＰＭＯＳトランジスタＰ１１から構成される。このＰＭＯＳトランジスタＰ１１は、読み出し動作の際にセンシングラインＳ０を電源電圧ＶＣＣでプリチャージさせ、センシングラインＳ０を介してビットラインＢＬｅまたはＢＬｏに電流を供給する。

コピーバックプログラム部２３０は、センシングラインＳ０と第１レジスタ２４０との間に接続され、コピーバックプログラム動作の際にゲートにコピーバック信号ＣＰＢＫの印加を受けてターンオン／オフされるＮＭＯＳトランジスタＮ２８から構成される。このＮＭＯＳトランジスタＮ２８は、コピーバックプログラム動作の際に、第１レジスタ２４０に格納されたセルのデータを他のセルに再プログラムするために、第１レジスタ２４０とセンシングラインＳ０とを連結させる役割をする。

第１レジスタ２４０は、第１ラッチ回路ＬＴ１、ＮＭＯＳトランジスタＮ２１、Ｎ２２、リセットトランジスタＮ２３、データ入力トランジスタＮ２４、Ｎ２５、インバータＩＶ１１〜ＩＶ１４、キャパシタＣ１、Ｃ２、インバータＩＶ３、プログラム用トランジスタＮ２６、読み出し用トランジスタＮ２７および検証用トランジスタＰ１２を含む。第１ラッチ回路ＬＴ１は、インバータＩＶ１、ＩＶ２からラッチを構成し、メモリセルから読み出されたデータまたはプログラムされるべきデータをラッチさせる。ＮＭＯＳトランジスタＮ２１は、センシングラインＳ０の信号に応答してターンオン／オフされ、ＮＭＯＳトランジスタＮ２２は、メインラッチ信号ＬＣＨ＿Ｌに応答してターンオン／オフされる。ＮＭＯＳトランジスタＮ２２は、ＮＭＯＳトランジスタＮ２１がターンオンされると共にターンオンされ、第１ラッチ回路ＬＴ１のノードＱＡｂを「０」に、ノードＱＡを「１」にそれぞれ設定する。リセットトランジスタＮ２３は、第1ラッチ回路ＬＴ１のノードＱＡと接地電圧ＶＳＳとの間に接続され、ゲートにリセット信号ＲＳＴ＿Ｌの印加を受けるＮＭＯＳトランジスタから構成され、第１ラッチ回路ＬＴ１のノードＱＡを「０」に、ノードＱＡｂを「１」にそれぞれ初期化させる。データ入力トランジスタＮ２４は、第１ラッチ回路ＬＴ１のノードＱＡｂとカラム選択部３００との間に接続され、ゲートにデータ入力信号ＤＩ＿Ｌの印加を受けるＮＭＯＳトランジスタから構成される。データ入力トランジスタＮ２５は、第１ラッチ回路ＬＴ１のノードＱＡとカラム選択部３００との間に接続され、ゲートにデータ入力信号ｎＤＩ＿Ｌの印加を受けるＮＭＯＳトランジスタから構成される。このデータ入力トランジスタＮ２４、Ｎ２５は、データ入力信号ＤＩ＿Ｌ、ｎＤＩ＿Ｌによってターンオンされ、外部からデータラインＤＬを介して伝送されるプログラムデータ或いは消去データを第1ラッチ回路ＬＴ１に格納させる役割をする。キャパシタＣ１、Ｃ２（第１充電素子、第２充電素子）は、データ入力信号ＤＩ＿Ｌ、ｎＤＩ＿Ｌの波形を図３（ｂ）に示すように作るため、すなわちデータ入力トランジスタＮ２４、Ｎ２５をゆっくりターンオンさせるために設置されたもので、データ入力信号ＤＩ＿Ｌ、ｎＤＩ＿Ｌを充電する役割をする。インバータＩＶ１１、ＩＶ１２はデータ入力信号ＤＩ＿Ｌをバッファリングして出力し、インバータＩＶ３、ＩＶ１４はデータ入力信号ｎＤＩ＿Ｌをバッファリングして出力する。インバータＩＶ３は、第１ラッチ回路ＬＴ１のノードＱＡｂの信号を反転させて出力する。プログラム用トランジスタＮ２６は、センシングラインＳ０とインバータＩＶ３の出力端子との間に接続され、ゲートにプログラム信号ＰＧＭ＿Ｌの印加を受けるＮＭＯＳトランジスタから構成される。このプログラム用トランジスタＮ２６は、プログラムデータ或いは消去データ、すなわちインバータＩＶ３の出力信号をセンシングラインＳ０を介して選択ビットラインＢＬｅまたはＢＬｏに伝送する。読み出し用トランジスタＮ２７は、インバータＩＶ３の出力端子とカラム選択部３００との間に接続され、ゲートに読み出し信号ＰＢＤＯ＿Ｌの印加を受けるＮＭＯＳトランジスタから構成される。この読み出し用トランジスタＮ２７は、メモリセルから出力されるデータ、すなわちインバータＩＶ３の出力信号をカラム選択部３００を介してデータラインＤＬに伝送する。検証用トランジスタＰ１２は、電源電圧ＶＣＣとノードｎＷＤ０＿Ｌとの間に接続され、ゲートに第１ラッチ回路ＬＴ１のノードＱＡの信号の印加を受けるＰＭＯＳトランジスタから構成される。この検証用トランジスタＰ１２は、プログラム或いは消去を検証するためのもので、第１ラッチ回路ＬＴ１のノードＱＡの信号を読み出してプログラム或いは消去のパス／フェールを検証する。

第２レジスタ２５０は、第２ラッチ回路ＬＴ２、ＮＭＯＳトランジスタＮ３１、Ｎ３２、リセットトランジスタＮ３３、データ入力トランジスタＮ３４、Ｎ３５、インバータＩＶ１５〜ＩＶ１８、キャパシタＣ３、Ｃ４、インバータＩＶ６、プログラム用トランジスタＮ３６、読み出し用トランジスタＮ３７および検証用トランジスタＰ１３を含む。これらの構成要素は、第１レジスタ２４０の構成要素と同様に動作するので、上述した第１レジスタ２４０の動作を参照されたい。

カラム選択部３００は、カラム選択信号Ｙ−ＤＲＶによって制御されるＮＭＯＳトランジスタＮ３８から構成される。このＮＭＯＳトランジスタＮ３８は、ページバッファ２００とデータラインＤＬとを連結させる役割をする。カラム選択信号Ｙ−ＤＲＶは、カラムアドレスによって生成される。

上述したように、ページバッファの第１および第２レジスタ２４０、２５０は、プログラム、読み出しおよび検証動作の際に選択的に動作する。例えば、第１レジスタ２４０が活性化されてプログラム、読み出しおよび検証動作を行うと、第２レジスタ２５０は非活性化され、第２レジスタ２５０が活性化されてプログラム、読み出しおよび検証動作を行うと、第１レジスタ２４０は非活性化される。

以下、図２〜図３を参照しながらデータ入力トランジスタＮ２４、Ｎ２５をゆっくりターンオンさせ、すなわちプログラムデータあるいは消去データをゆっくりラッチ回路ＬＴ１或いはＬＴ２に伝達してラッチ回路ＬＴ１或いはＬＴ２のノードＱＡｂあるいはノードＱＢｂのプログラムデータの電圧レベルが変更されないようにする方法を説明する。

まず、第１レジスタ２４０が活性化された場合を例として説明する。

データ入力信号ｎＤＩ＿Ｌを用いてデータ入力トランジスタＮ２５をターンオンさせてプログラムデータをページバッファの第１ラッチ回路ＬＴ１に入力させた後、データ入力信号ＤＩ＿Ｌを用いてデータ入力トランジスタＮ２４をターンオンさせて消去データをページバッファの第１ラッチ回路ＬＴ１に入力させる。このような方式でプログラムデータと消去データを交互に入力させてプログラムすることを、チェックボードプログラムという。

ここで、ページバッファの第１ラッチ回路ＬＴ１に入力される消去データとプログラムデータは、全て「０」に入力される。具体的に説明すると、データ入力信号ｎＤＩ＿Ｌによってデータ入力トランジスタＮ２５がターンオンされると、第１ラッチ回路ＬＴ１のノードＱＡにはプログラムデータ「０」が入力され、選択されたビットラインＢＬｅ或いはＢＬｏには「０」が入力される。データ入力信号ＤＩ＿Ｌによってデータ入力トランジスタＮ２４がターンオンされると、第１ラッチ回路ＬＴ１のノードＱＡｂには消去データ「０」が入力され、インバータＩＶ３を介して選択ビットラインＢＬｅ或いはＢＬｏには「１」が入力される。

さらに詳しく説明すると、チェックボードプログラムの際に、まず、データ入力信号ｎＤＩ＿Ｌを用いてデータ入力トランジスタＮ２５をターンオンさせてプログラムデータを第１ラッチ回路ＬＴ１のノードＱＡに入力すると、第１ラッチ回路ＬＴ１のノードＱＡは「０」、ノードＱＡｂは「１」をラッチする。すると、カラム選択トランジスタＮ３８はターンオフされ、Ｙラインはフローティングされる。次いで、第１ラッチ回路ＬＴ１のノードＱＡｂに消去データ「０」を入力させるために、データ入力信号ＤＩ＿Ｌを用いてデータ入力トランジスタＮ２４をターンオンさせるが、この際、図２のようにデータ入力信号ＤＩ＿Ｌ、ｎＤＩ＿Ｌが入力されるラインにキャパシタＣ１、Ｃ２を設置すると、図３（ｂ）に示したデータ入力信号ＤＩ、ｎＤＩによってトランジスタＮ２４或いはＮ２５がゆっくりターンオンされ、消去データがＹラインにロードされる時間が長くなる。これにより、Ｙラインが長くなっても、Ｙラインにデータを完全にロードさせることができることになり、第１ラッチ回路ＬＴ１のノードＱＡｂとノードＱＢの値は変更されなくなる。

図３（ａ）はキャパシタがない場合のデータ入力信号ＤＩ、ｎＤＩのパルス波形を示し、図３（ｂ）はキャパシタがある場合のデータ入力信号ＤＩ、ｎＤＩのパルス波形を示す。

データ入力トランジスタＮ２４、Ｎ２５をゆっくりターンオンさせる別の方法によれば、キャパシタの代わりに、データ入力信号ＤＩ、ｎＤＩがゆっくりラッチ回路ＬＴ１或いはＬＴ２に入力されるように、データ入力信号ＤＩ、ｎＤＩが入力されるラインを長くすればよい。

具体的に説明すると、デバイスが１Ｇのとき、データ入力信号ＤＩ、ｎＤＩが入力されるラインをメタル１とし、約２００μｍ程度とすればよい。この際、データ入力信号ＤＩ、ｎＤＩが担当するページバッファの個数は２５６個である。

もしページバッファの個数がさらに少なくなると、データ入力信号ＤＩ、ｎＤＩが入力されるラインはさらに長くなければならず、ページバッファの個数がさらに多くなると、ータ入力信号ＤＩ、ｎＤＩが入力されるラインは短くならなければならない。例えば、ページバッファが６４個であれば、データ入力信号が入力されるラインは８００μｍ程度にすればよい。

前述した本発明の技術的思想は、好適な実施例で具体的に述べられたが、これらの実施例は本発明を説明するためのもので、制限するものではないことに注意すべきである。また、当該技術分野で通常の知識を有する者であれば、本発明の技術的思想の範囲内で様々な実施が可能であることを理解できるであろう。

ページバッファを積層した一般的なＮＡＮＤ型フラッシュメモリ装置のブロック図である。 本発明の好適な実施例に係るＮＡＮＤ型フラッシュメモリ装置を示す回路図である。 ページバッファのデータ入力トランジスタを動作させるデータ入力信号の波形を示す波形図である。

符号の説明

１００ メモリセルアレイ
２００ ページバッファ
２１０ ビットライン選択及びバイアス部
２２０ プリチャージ部
２４０ 第１レジスタ
２５０ 第２レジスタ
２３０ コピーバックプログラム部
３００ カラム選択部

Claims (8)

1. 複数のメモリセルを含むセルストリングを含み、前記セルストリングそれぞれとビットラインそれぞれが連結されるメモリセルアレイを含む不揮発性メモリ装置のページバッファにおいて、
   前記ビットラインのうち少なくとも一つのビットラインに連結されるセンシングノードと、
   第１及び第２ノードの間に連結され、前記第１ノードまたは第２ノードがスイッチング素子を介して前記センシングノードに連結される第１ラッチ回路と、
   前記第１ノードとプログラムデータの入力のためのデータラインの間に連結され、第１データ経路を介して入力される第１データ入力信号に応答して前記第１ノードと前記データラインとを連結する第１入力部と、
   前記第２ノードと前記データラインとの間に連結され、第２データ経路を介して入力される第２データ入力信号に応答して前記第２ノードと前記データラインとを連結する第２入力部と、
   前記第１データ入力信号が入力されることを遅延させるために、前記第１データ経路に連結される第１遅延素子と、
   前記第２データ入力信号が入力されることを遅延させるために、前記第２データ経路に連結される第１遅延素子と、を含み、
   前記第１及び第２データ入力信号は互いに相補関係であることを
   特徴とする不揮発性メモリ装置のページバッファ。
2. 前記第１入力部は、前記第１ノードと前記データラインとの間に接続され、ゲートが前記第１データ経路と連結される第１ＮＭＯＳトランジスタを含むことを特徴とする請求項１に記載の不揮発性メモリ装置のページバッファ。
3. 前記第２入力部は、前記第２ノードと前記データラインとの間に接続され、前記第２データ経路に連結される第２ＮＭＯＳトランジスタと、を含むことを特徴とする請求項２に記載の不揮発性メモリ装置のページバッファ。
4. 第３及び第４ノードの間に連結され、前記第３ノードまたは第４ノードがスイッチング素子を介して前記センシングノードに連結される第２ラッチ回路と、
   前記第３ノードと前記データラインとの間に連結され、第３データ経路を介して入力される第３データ入力信号に応答して前記第３ノードと前記データラインとを連結する第３入力部と、
   前記第４ノードと前記データラインとの間に連結され、第４データ経路を介して入力される第４データ入力信号に応答して前記第４ノードと前記データラインとを連結する第４入力部と、
   前記第３データ入力信号が入力されることを遅延させるために、前記第３データ経路に連結される第３遅延素子と、
   前記第４データ入力信号が入力されることを遅延させるために、前記第４データ経路に連結される第４遅延素子と、をさらに含み、前記第３及び第４データ入力信号は互いに相補関係であることを特徴とする請求項１に記載の不揮発性メモリ装置のページバッファ。
5. 前記第３入力部は、前記の第３ノードと前記データラインとの間に接続され、ゲートが前記第３データ経路に連結される第３ＮＭＯＳトランジスタを含むことを特徴とする請求項４に記載の不揮発性メモリ装置のページバッファ。
6. 前記第４入力部は、前記第４ノードと前記データラインとの間に接続され、ゲートが前記第４データ経路に連結される第４ＮＭＯＳトランジスタを含むことを特徴とする請求項５に記載の不揮発性メモリ装置のページバッファ。
7. 前記第１及び第２遅延素子は、それぞれ少なくとも一つのキャパシタを含むことを特徴とする請求項１に記載の不揮発性メモリ装置のページバッファ。
8. 前記第３及び第４遅延素子は、それぞれ少なくとも一つのキャパシタを含むことを特徴とする請求項４に記載の不揮発性メモリ装置のページバッファ。

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