JP2006228396A - 不揮発性メモリ装置のページバッファ動作方法 - Google Patents

Abstract

【課題】ページバッファ内に含まれたラッチ部のいずれか一つのみを用いてコピーバックプログラムを行うことにより、ラッチ間のデータ伝送の際にエラー発生を無くし且つコピーバックプログラム時間を短縮させることが可能な不揮発性メモリ装置のページバッファ動作方法を提供する。
【解決手段】本発明の不揮発性メモリ装置のページバッファ動作方法は、コピーバックプログラム動作の際には複数のページバッファそれぞれに含まれた第１ラッチ部のみを活性化させ、第２ラッチ部を非活性化させ、プログラム、読み出しおよび検証動作の際には前記第１ラッチ部または前記第２ラッチ部を活性化させることを特徴とする。
【選択図】図４

Description

本発明は、不揮発性メモリ装置のページバッファ動作方法に係り、特に、コピーバックプログラム動作時間を短縮させることが可能なＮＡＮＤ型フラッシュメモリ装置のページバッファ動作方法に関する。

電気的にプログラム(program)と消去(erase)が可能であり、一定の周期でデータを再作成するリフレッシュ(refresh)機能が不要な半導体メモリ素子の需要が増加しつつある。ここで、プログラムとは、データをメモリセルに書き込む動作をいう。

メモリ素子の高集積化のために、複数のメモリセルが直列に接続（すなわち、隣接したセル同士がドレインまたはソースを互いに共有する構造）されて１本のストリングを構成するＮＡＮＤ型フラッシュメモリ素子が開発された。ＮＡＮＤ型フラッシュメモリ素子は、ＮＯＲ型フラッシュメモリ素子とは異なり、順次情報を読み出すメモリ素子である。

ＮＡＮＤ型フラッシュメモリ素子は、短時間内に大容量の情報を格納しあるいは格納された情報を読み出すために、ページバッファを使用する。ページバッファは、入出力パッド(Input/Output PAD)から大容量のデータの提供を受けてメモリセルへ提供し、あるいはメモリセルのデータを格納した後出力する機能を行う。通常、ページバッファはデータを臨時格納するために単一レジスタから構成されることが普遍的であったが、最近、ＮＡＮＤ型フラッシュメモリ素子において大容量データプログラムの際にプログラム速度を増加させるためにデュアルレジスタを採用している。

コピーバックとは、セルに問題が発生したとき、問題発生セルのデータをページバッファを用いて安定なセルに伝送して問題なく使用することをいう。

図１は既存のＮＡＮＤ型フラッシュメモリ装置のコピーバックプログラム動作を説明するブロック図である。

図１を参照すると、既存のコピーバックプログラム動作は、メモリセルアレイ１０内の問題発生セルに在るデータをページバッファ２０の第１ラッチ部２４に読み出した後（段階(i)）、第１メイン部２４に読み出してきたデータを第２ラッチ部２５へ伝送した後（段階(ii)）、第２ラッチ部２５に伝送されたデータを他のメモリセル（正常的なセル）にプログラムした（段階(iii)）。

ところが、上述した既存のコピーバックプログラム方式は、第１ラッチ部２４と第２ラッチ部２５間のデータ伝送の際にエラーが発生しうる確率が高いため、コピーバックプログラムの際にタイミングマージンが十分ではないという問題点がある。

そこで、本発明は、かかる問題点を解決するためのもので、その目的は、ページバッファ内に含まれたラッチ部のいずれか一つのみを用いてコピーバックプログラムを行うことにより、ラッチ間のデータ伝送の際にエラー発生を無くし且つコピーバックプログラム時間を短縮させることが可能な不揮発性メモリ装置のページバッファ動作方法を提供することにある。

上記目的を達成するための本発明の好適な実施例によれば、ワードラインとビットラインとの交差領域に配置されるメモリセルを有するアレイと、センシングラインを介して前記アレイに連結され、第１および第２ラッチ部をそれぞれ有する複数のページバッファを含む不揮発性メモリ装置のページバッファ動作方法は、コピーバックプログラム動作の際には前記複数のページバッファそれぞれに含まれた前記第１ラッチ部のみを活性化させ、前記第２ラッチ部を非活性化させ、プログラム、読み出しおよび検証動作の際には前記第１ラッチ部または前記第２ラッチ部を活性化させることを特徴とする。

本発明によれば、既存のようにメインラッチに格納された不良セルのデータをキャッシュラッチに伝送せず、直ちに選択ビットラインに伝送して正常的なメモリセルに再プログラムすることができるため、コピーバックプログラム速度を向上させることができるという利点がある。

以下に添付図面を参照しながら、本発明の好適な実施例について詳細に説明する。

図２は本発明の好適な実施例に係るＮＡＮＤ型フラッシュメモリ装置のコピーバックプログラム動作を説明するためのブロック図である。

図２を参照すると、ＮＡＮＤ型フラッシュメモリ装置は、メモリセルアレイ１００の不良セルに格納されたデータを、選択されたビットライン（例えば、ＢＬｅ）を介して読み出して第１ラッチ部２４０に格納させた後（段階(i)）、第１ラッチ部２４０に格納されたデータをコピーバックプログラム部２３０を介してメモリセルアレイ１００の正常的なセルに再プログラムする（段階(ii)）。

上述したように、本発明に係るＮＡＮＤ型フラッシュメモリ装置は、第１ラッチ部２４０のみでコピーバックプログラム動作を行うことが分かる。

図３は図２のＮＡＮＤ型フラッシュメモリ装置を示す詳細回路図である。

図３を参照すると、ＮＡＮＤ型フラッシュメモリ装置は、メモリセルアレイ１００、ページバッファ２００およびカラム選択部３００を含む。

メモリセルアレイ１００において、ＢＬｅは偶数番目のビットラインを示し、ＢＬｏ
は奇数番目のビットラインを示す。多数のメモリセルＭＣ１〜ＭＣｎはビットラインＢＬｅに連結され、残りのメモリセルはビットラインＢＬｏに連結される。メモリセル（例えばＭＣ１）は１本のワードライン（例えば、ＷＬ１）によって制御され、一つのページを形成する。

ページバッファ２００は、メモリセルアレイ１００とカラム選択部３００との間に接続され、ビットラインＢＬｅ、ＢＬｏは、センシングラインＳ０を介してページバッファ２００に連結される。このようなページバッファ２００は複数個が連結されるが、図５には１つのみが示されている。

このページバッファ２００は、ビットライン選択部２１０、プリチャージ部２２０、コピーバックプログラム部２３０、第１ラッチ部２４０および第２ラッチ部２５０を含む。

ビットライン選択部２１０はトランジスタＮ１１〜Ｎ１４を含む。トランジスタＮ１１は、一端がビットラインＢＬｅに連結され、他端が電圧供給信号ＶＩＲＰＷＲを提供するラインに連結され、ゲートにゲート制御信号ＤＩＳＣＨｅの印加を受けることにより、ターンオン／オフされる。このトランジスタＮ１１は、ビットラインＢＬｏにデータをプログラムしようとする場合にゲート制御信号ＤＩＳＣＨｅによってターンオンされ、ビットラインＢＬｅに電圧供給信号ＶＩＲＰＷＲとして電源電圧ＶＣＣを印加する。トランジスタＮ１２は、一端がビットラインＢＬｏに連結され、他端が電圧供給信号ＶＩＲＰＷＲを提供するラインに連結され、ゲートにゲート制御信号ＤＩＳＣＨｏの印加を受けることにおり、ターンオン／オフされる。このトランジスタＮ１２は、ビットラインＢＬｅにデータをプログラムしようとする場合にゲート制御信号ＤＩＳＣＨｏによってターンオンされ、ビットラインＢＬｏに電圧供給信号ＶＩＲＰＷＲとして電源電圧ＶＣＣを印加する。電圧供給信号ＶＩＲＰＷＲは、プログラム動作の際に電源電圧ＶＣＣを有する。ＮＭＯＳトランジスタＮ１３は、ビットライン選択信号ＢＳＬｅに応答してビットラインＢＬｅをセンシングラインＳ０に連結させ、ＮＭＯＳトランジスタＮ１４は、ビットライン選択信号ＢＳＬｏに応答してビットラインＢＬｏをセンシングラインＳ０に連結させる。

プリチャージ部２２０は、電源電圧ＶＣＣとセンシングラインＳ０との間に接続され、ゲートにプリチャージ信号ＰＲＥＣＨｂの印加を受けてターンオン／オフされるＰＭＯＳトランジスタＰ１１から構成されるが、このＰＭＯＳトランジスタＰ１１は、読み出し動作の際にセンシングラインＳ０を電源電圧ＶＣＣでプリチャージさせてセンシングラインＳ０を介してビットラインＢＬｅまたはＢＬｏに電流を供給する。

コピーバックプログラム部２３０は、センシングラインＳ０と第１ラッチ部２４０との間に接続され、コピーバックプログラム動作の際にゲートにコピーバック信号ＣＰＢＫの印加を受けてターンオン／オフされるＮＭＯＳトランジスタＮ２８から構成される。このＮＭＯＳトランジスタＮ２８は、コピーバックプログラム動作の際に第１ラッチ部２４０に格納された不良セルのデータを正常的なセルに再プログラムするために第１ラッチ部２４０とセンシングラインＳ０とを連結させる役割をする。

第１ラッチ部２４０は、ＮＭＯＳトランジスタＮ２１〜Ｎ２７、メインラッチＬＴ１、ＰＭＯＳトランジスタＰ１２およびインバータＩＶ３を含む。メインラッチＬＴ１は、インバータＩＶ１、ＩＶ２から構成され、メモリセルから読み出されたデータをラッチさせる。ＮＭＯＳトランジスタＮ２１は、センシングラインＳ０の信号に応答してターンオン／オフされ、ＮＭＯＳトランジスタＮ２２は、メインラッチ信号ＬＣＨ＿Ｌに応答してターンオン／オフされる。ＮＭＯＳトランジスタＮ２２は、ＮＭＯＳトランジスタＮ２１
がターンオンされると共にターンオンされ、メインラッチＬＴ１のノードＱＡｂを「０」に、ノードＱＡを「１」にそれぞれ変更させる。ＮＭＯＳトランジスタＮ２３は、メインラッチＬＴ１のノードＱＡと接地電圧ＶＳＳとの間に接続され、ゲートにリセット信号ＲＳＴ＿Ｌの印加を受けてメインラッチＬＴ１のノードＱＡを「０」に、ノードＱＡｂを「１」にそれぞれ初期化させる。インバータＩＶ３は、メインラッチＬＴ１のノードＱＡｂの信号を反転させて出力する。ＮＭＯＳトランジスタＮ２４、Ｎ２５は、プログラム動作の際にのみデータ入力信号ＤＩ＿ＬおよびｎＤＩ＿Ｌによってそれぞれターンオンされ、外部からデータラインＤＬを介して伝送されるプログラムされるべきデータをメインラインＬＴ１に格納させる。ＮＭＯＳトランジスタＮ２６は、プログラム動作の際にのみプログラム信号ＰＧＭ＿Ｌによってターンオンされ、メモリセルにプログラムされるべきデータ、すなわちインバータＩＶ３の出力信号をセンシングラインＳ０を介して選択ビットラインＢＬｅまたはＢＬｏに伝送する。ＮＭＯＳトランジスタＮ２７は、読み出し動作の際にのみ読み出し信号ＰＢＤ０＿Ｌによってターンオンされ、選択されたビットラインから出力されたデータ、すなわちメインラッチＬＴ１のノードＱＡの信号をカラム選択部３００を介してデータラインＤＬに伝送する。ＰＭＯＳトランジスタＰ１２は、プログラムを検証するためのもので、メインラインＬＴ１のノードＱＡの信号を読み出してプログラムのパス／フェールを検証する。

第２ラッチ部２５０は、ＮＭＯＳトランジスタＮ３１〜Ｎ３７、キャッシュラッチＬＴ２、ＰＭＯＳトランジスタＰ１３およびインバータＩＶ６を含むが、これらの構成要素は、第１ラッチ部２４０の構成要素と同様に動作するので、上述した第１ラッチ部２４０の動作を参照されたい。

カラム選択部３００は、カラム選択信号ＹＡおよびＹＢによって制御される２つのＮＭＯＳトランジスタＮ４１、Ｎ４２から構成される。このＮＭＯＳトランジスタＮ４１、Ｎ４２は、読み出し／プログラム動作の際にページバッファ２００とデータラインＤＬとを連結させる役割をする。カラム信号ＹＡおよびＹＢは、カラムアドレスによって生成される。

上述したように、ページバッファの第１および第２ラッチ部２４０、２５０は、プログラム、読み出しおよび検証動作の際に選択的に全て動作するが、例えば、第１ラッチ部２４０が活性化されてプログラム、読み出しおよび検証動作を行うと、第２ラッチ部２５０が非活性化され、第２ラッチ部２５０が活性化されてプログラム、読み出しおよび検証動作を行うと、第１ラッチ部２４０が非活性化される。

図４は本発明の好適な実施例に係るＮＡＮＤ型フラッシュメモリ装置のコピーバックプログラム動作を説明する回路図である。

以下、不良メモリセルがＭＣ１の場合、この不良メモリセルＭＣ１のデータを第１ラッチ部２４０に読み出して正常的なメモリセルに再プログラムするコピーバックプログラム動作について図４を参照して説明する。

まず、メモリセルＭＣ１のデータを読み出して他の正常的なメモリセルに再プログラムするためには、ワードラインＷＬ１が選択され、ビットラインＢＬｅが選択されなければならない。その後、メインラッチＬＴ１のノードＱＡを「０」に、ノードＱＡｂを「１」にそれぞれ初期化させ、センシングラインＳ０を電源電圧ＶＣＣのレベルにプリチャージさせる。この際、センシングラインＳ０に流れる電流がディスチャージされると、メモリセルＭＣ１は消去されたセルであり、プリチャージされた状態を維持すると、メモリセルＭＣ１はプログラムされたセルである。

不良メモリセルＭＣ１は、プログラムされたセルなので、センシングラインＳ０は、電源電圧ＶＣＣでプリチャージされた状態を維持する。すると、ＮＭＯＳトランジスタＮ２１、Ｎ２２がターンオンされてメインラッチＬＴ１のノードＱＡｂが「０」になり、ノードＱＡが「１」に変更される（段階(i)）。すると、コピーバック信号ＣＰＢＫによってＮＭＯＳトランジスタＮ２８がターンオンされてメインラッチＬＴ１のノードＱＡｂの「０」がビットラインＢＬｅに伝送され、メモリセルＭＣ２にデータが再プログラムされる（段階(ii)）。

以上述べたように、本発明は、キャッシュラッチＬＴ２を利用せずに、メインラッチＬＴ２のみを利用してコピーバックプログラム動作を行うことができることが分かる。

前述した本発明の技術的思想は、好適な実施例で具体的に述べられたが、これらの実施例は本発明を説明するためのもので、制限するものではないことに注意すべきである。また、当該技術分野で通常の知識を有する者であれば、本発明の技術的思想の範囲内で様々な実施が可能であることを理解できるであろう。

既存のＮＡＮＤ型フラッシュメモリ装置のコピーバックプログラム動作を説明するためのブロック図である。 本発明の好適な実施例に係るＮＡＮＤ型フラッシュメモリ装置のコピーバックプログラム動作を説明するためのブロック図である。 図２のＮＡＮＤ型フラッシュメモリ装置を示す回路図である。 図３のＮＡＮＤ型フラッシュメモリ装置のコピーバックプログラム動作を説明するための回路図である。

符号の説明

１０、１００ メモリセルアレイ
２０、２００ ページバッファ
２１、２１０ ビットライン選択＆バイアス部
２２、２２０ プリチャージ部
２３、２３０ コピーバックプログラム部
２４、２５、２４０、２５０ ラッチ部
３０、３００ カラム選択部

Claims (7)

1. ワードラインとビットラインとの交差領域に配置されるメモリセルを有するアレイと、センシングラインを介して前記アレイに連結され、第１および第２ラッチ部をそれぞれ有する複数のページバッファを含む不揮発性メモリ装置のページバッファ動作方法において、
   コピーバックプログラム動作の際には前記複数のページバッファそれぞれに含まれた前記第１ラッチ部のみを活性化させ、前記第２ラッチ部を非活性化させ、プログラム、読み出しおよび検証動作の際には前記第１ラッチ部または前記第２ラッチ部を活性化させることを特徴とする不揮発性メモリ装置のページバッファ動作方法。
2. 前記コピーバックプログラム動作は、前記メモリセルのうち問題の発生したメモリセルにプログラムされたデータを、前記ビットラインのうち選択されたビットラインと前記センシングラインを介して読み出して前記第１ラッチ部に格納する段階と、
   前記第１ラッチ部の第１および第２ノードのうち第１ノードのデータを前記センシングラインを介して前記選択されたビットラインに伝送し、前記メモリセルのうち正常的なメモリセルに再プログラムする段階とを含むことを特徴とする請求項１に記載の不揮発性メモリ装置のページバッファ動作方法。
3. 前記読み出しおよび格納段階は、前記コピーバックプログラム動作の際に前記センシングラインをプリチャージさせた後、前記センシングラインのプリチャージ状態あるいはディスチャージ状態を検出し、前記問題の発生したセルにプログラムされたデータを読み出して前記第１ラッチ部に格納することを特徴とする請求項２に記載の不揮発性メモリ装置のページバッファ動作方法。
4. 前記再プログラム段階は、前記第１ラッチ部の前記第１ノードと前記センシングラインとの間に接続されるコピーバックプログラム用スイッチング素子を介して前記第１ラッチ部の前記第１ノードのデータを前記センシングラインを介して前記選択ビットラインに伝送して前記正常的なメモリセルに再プログラムすることを特徴とする請求項２に記載の不揮発性メモリ装置のページバッファ動作方法。
5. 前記プログラム動作は、外部から伝送されるプログラムされるべきデータを前記第１ラッチ部あるいは前記第２ラッチ部に格納する段階と、
   前記第１ラッチ部あるいは前記第２ラッチ部に格納された前記プログラムされるべきデータを反転させる段階と、
   前記反転されたデータを前記センシングラインを介して前記ビットラインのうち選択されたビットラインに伝送して前記メモリセルにプログラムする段階とを含んでなることを特徴とする請求項１に記載の不揮発性メモリ装置のページバッファ動作方法。
6. 前記読み出し動作は、前記センシングラインをプリチャージさせる段階と、
   前記センシングラインのプリチャージ状態あるいはディスチャージ状態を検出し、前記メモリセルにプログラムされたデータを、前記ビットラインのうち選択されたビットラインと前記センシングラインを介して読み出して前記第１ラッチ部あるいは前記第２ラッチ部に格納する段階と、
   前記第１ラッチ部あるいは前記第２ラッチ部に格納されたデータを反転させる段階と、
   前記反転されたデータをデータラインを介して外部に読み出す段階とを含んでなることを特徴とする請求項１に記載の不揮発性メモリ装置のページバッファ動作方法。
7. 前記検証動作は、前記センシングラインをプリチャージさせる段階と、
   前記センシングラインのプリチャージ状態およびディスチャージ状態を検出し、前記メモリセルにプログラムされたデータを前記第１ラッチ部あるいは前記第２ラッチ部に格納する段階と、
   前記第１ラッチ部あるいは前記第２ラッチ部に格納されたデータの電圧レベルに応答してプログラムのパス／フェールを判定する段階とを含んでなることを特徴とする請求項１に記載の不揮発性メモリ装置のページバッファ動作方法。

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