CN1832044A - 用于操作非易失性存储器件的页缓冲器的方法 - Google Patents

用于操作非易失性存储器件的页缓冲器的方法 Download PDF

Info

Publication number
CN1832044A
CN1832044A CNA2005101362354A CN200510136235A CN1832044A CN 1832044 A CN1832044 A CN 1832044A CN A2005101362354 A CNA2005101362354 A CN A2005101362354A CN 200510136235 A CN200510136235 A CN 200510136235A CN 1832044 A CN1832044 A CN 1832044A
Authority
CN
China
Prior art keywords
data bit
latch
sense wire
read
storage unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2005101362354A
Other languages
English (en)
Inventor
朱基锡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN1832044A publication Critical patent/CN1832044A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/14—Circuits or methods to write a page or sector of information simultaneously into a nonvolatile memory, typically a complete row or word line in flash memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

用于操作非易失性存储器件的页缓冲器的方法减少了在锁存器之间传送数据时的错误，并缩短了回拷编程时间。使用在页缓冲器中包括的若干锁存电路中的一个来进行回拷编程。该方法在回拷编程操作中激活第一锁存电路而去激活第二锁存电路，并在编程、读取和验证操作中激活第一和第二锁存电路。

Description

用于操作非易失性存储器件的页缓冲器的方法
技术领域
此专利涉及用于操作非易失性存储器件中的页缓冲器(page buffer)的方法，并且更具体地，涉及一种用于操作NAND(与非)快闪存储器件的页缓冲器的方法。本发明的方法缩短了回拷(copy-back)编程时间。
背景技术
可利用用于在预定周期内恢复数据的刷新功能来电编程和擦除的半导体存储期间被广泛使用。这里，编程是指将数据写入存储单元的操作。
已经开发了具有各自由多个存储单元组成的串的NAND快闪存储器件，所述多个存储单元为了存储器件的高度集成化而被串联连接(即，由相邻的存储单元共享漏极或源极的结构)。不同于NOR(或非)快闪存储器件，NAND快闪存储器件是被配置为依次读出信息的多种存储器件。
NAND快闪存储器件采用页缓冲器来将大量数据存储到存储单元中、或者从存储单元读出信息。页缓冲器通过输入/输出焊盘(pad)来接收大量数据，并随后将该数据提供给存储单元，或者在存储存储单元的数据之后输出数据。尽管通常由单个寄存器构成页缓冲器以暂时存储数据，但近来的NAND快闪存储器件采用双寄存器用于页缓冲器，以便提高在对大量数据编程时的编程速度。
当存储单元有缺陷时，可能需要回拷功能，从而利用页缓冲器来将有缺陷的存储单元的数据传送到其它正常存储单元，这确保了对于有缺陷的存储单元的数据的可靠使用。
图1是示出传统的NAND快闪存储器件中的回拷编程操作的框图。
参照图1，传统的回拷编程操作依照以下步骤进行：将存储单元阵列10的有缺陷的存储单元的数据比特读出到页缓冲器20的第一锁存电路24中(步骤1)；通过回拷编程电路23将该数据比特从第一锁存电路24传送到第二锁存电路25(步骤2)；以及在另一存储单元(正常存储单元)中重新编程第二锁存电路25的数据(步骤3)。
然而，由于在第一锁存电路24和第二锁存电路25之间传送数据时存在较高的错误概率，因此这种回拷编程方案在操作的时间余量方面不足。
发明内容
用于操作非易失性存储器件中的页缓冲器的方法能够缩短与锁存电路之间的传送错误有关的回拷编程时间。该方法利用属于页缓冲器的锁存电路中的单个锁存电路来进行回拷编程操作。
用于操作非易失性存储器件的页缓冲器的方法可包括：存储单元阵列，由布置在字线和位线的交叉点处的存储单元组成；多个页缓冲器，通过读出线(sensing line)连接到存储单元阵列，并且每个页缓冲器具有第一和第二锁存电路。该方法可包括：在回拷编程操作期间，去激活每个页缓冲器中的第二锁存电路而不是第一锁存电路；以及在编程、读取和验证操作期间，激活第一和第二锁存电路。
根据实施例，可通过以下步骤来进行回拷编程操作：通过位线中的所选位线和读出线来读取已经在存储单元中的有缺陷的存储单元中被编程的数据比特，并将所读取的数据比特存储到第一锁存电路中；以及将数据比特从第一锁存器的第一节点传送到所选位线，并将该数据比特重新编程到存储单元中的正常存储单元中。
根据实施例，读取和存储可包括：在回拷编程操作期间，向读出线预充电；通过检测读出线上的预充电或放电状态，读出有缺陷的存储单元的数据比特；以及将所读取的数据比特存储到第一锁存电路中。
根据实施例，重新编程可包括：利用连接在锁存电路的第一节点和读出线之间的回拷编程开关，将数据比特通过读出线从第一锁存器的第一节点传送到所选位线；以及将所传送的数据比特重新编程到正常存储单元中。
根据实施例，编程可包括：将从外部源传送的要编程的数据比特存储在第一和第二锁存电路之一中；对要被编程并被存储在第一和第二锁存电路之一中的数据比特取反；以及通过读出线将取反的数据比特传送到位线中的所选位线，并将所传送的数据比特编程到存储单元中。
根据实施例，读取可包括：向读出线预充电；通过检测读出线的预充电或放电状态，经由位线中的所选位线和读出线来读取已在存储单元中被编程的数据比特，并将所读取的数据比特存储在第一和第二锁存电路之一中；对存储在所述第一和第二锁存电路之一中的数据比特取反；以及通过数据线来从所述第一和第二锁存电路之一中读取取反的数据比特。
根据实施例，验证可包括：向读出线预充电；检测读出线的预充电或放电状态，并将已在存储单元中被编程的数据比特存储到第一和第二锁存电路之一中；以及响应于存储在所述第一和第二锁存电路之一中的数据比特的电压电平，确定编程操作的通过或失败状态。
附图说明
将附图包括且合并在内，并且附图构成此说明书的一部分。附图图解了示例实施例。在附图中：
图1是示出传统的NAND快闪存储器件中的回拷编程操作的框图；
图2是示出NAND快闪存储器件中的回拷编程操作的框图；
图3是图解图2中示出的NAND快闪存储器件的电路图；以及
图4是图解图3中示出的NAND快闪存储器件中的回拷编程操作的电路图。
具体实施方式
下面将参照附图来更详细地描述各个实施例。提供这些实施例，使得此公开内容变得透彻和完整，并且将向本领域技术人员充分传达本发明的范围。在整个说明书中，相同的附图标记表示相同的元件。
图2是示出NAND快闪存储器件中的回拷编程操作的框图。
参照图2，以如下顺序对NAND快闪存储器件进行编程：通过所选位线(例如，BLe)从存储单元阵列100的有缺陷的存储单元中读出数据比特，并将所读出的数据比特存储在第一锁存电路240中(步骤1)；以及利用回拷编程电路230，将第一锁存电路240的数据比特重新编程到存储单元阵列100的正常存储单元中(步骤2)。
因而，可以仅通过第一锁存电路240对该NAND快闪存储器件进行编程。
图3是图解图2中示出的NAND快闪存储器件的电路图。
参照图3，该NAND快闪存储器件可包括存储单元阵列100、页缓冲器200以及列选择电路300。
在存储单元阵列100中，附图标记BLe表示偶数次序的位线，而附图标记BLe表示奇数次序的位线。多个存储单元MC1～MCn连接到偶数次序的位线BLe，而其它存储单元连接到奇数次序的位线BLo。由属于单页的单条字线(例如，WL)来控制存储单元(例如，M1)。
页缓冲器200连接在存储单元阵列100和列选择电路300之间，并且位线BLe和BLo通过读出线SO连接到页缓冲器200。尽管以多个的方式布置页缓冲器200，但为了描述方便起见，图3图解了单个页缓冲器200。
页缓冲器200可包括位线选择电路210、预充电电路220、回拷编程电路230、第一锁存电路240、以及第二锁存电路250。
位线选择电路210可包括NMOS晶体管N11～N14。NMOS晶体管N11连接在位线BLe和提供电压提供信号VIRPWR的线之间。NMOS晶体管N11响应于施加到其栅极的栅极控制信号DISCHe而导通或关断。当要在位线BLo中编程数据比特时，NMOS晶体管N11响应于栅极控制信号DISCHe而导通，从而将电源电压VCC作为电压提供信号VIRPWR施加到位线BLe。NMOS晶体管N12连接在位线BLo和提供电压提供信号VIRPWR的线之间。NMOS晶体管N12响应于施加到其栅极的栅极控制信号DISCHo而导通或关断。当要在位线BLe中编程数据比特时，NMOS晶体管N12响应于栅极控制信号DISCHo而导通，从而将电源电压VCC作为电压提供信号VIRPWR施加到位线BLo。在编程操作中，将电压提供信号VIRPWR设置在电源电压VCC的电平上。NMOS晶体管N13响应于位线选择信号BSLe而将位线BLe连接到读出线SO，而NMOS晶体管N14响应于位线选择信号BSLo而将位线BLo连接到读出线SO。
预充电电路220连接在电源电压VCC和读出线SO之间。预充电电路220可包括PMOS晶体管P11，其响应于施加到其栅极的预充电信号PRECHb而导通、关断。在读取操作中，PMOS晶体管P11将读出线SO预充电至电源电压VCC，使得通过读出线SO向位线BLe或BLo提供电流。
回拷编程电路230连接在读出线SO和第一锁存电路240之间。回拷编程电路230可包括NMOS晶体管N28，其响应于施加到其栅极的回拷信号CPBK而导通、关断。NMOS晶体管N28将第一锁存电路240连接到读出线SO，以便在回拷编程操作中，将存储在第一锁存电路240中的有缺陷的存储单元的数据比特重新编程到正常单元中。
第一锁存电路240可包括NMOS晶体管N21～N27、主锁存器LT1、PMOS晶体管P12、以及反相器IV3。主锁存器LT1可包括反相器IV1和IV2，其暂时存储从存储单元读出的数据比特。NMOS晶体管N21响应于读出线SO上的信号而导通或关断，而NMOS晶体管N22响应于主锁存信号LCH_L而导通或关断。NMOS晶体管N22随着NMOS晶体管N21导通而导通，从而将主锁存器LT1的节点QAb改变为“0”，而将主锁存器LT1的节点QA改变为“1”。NMOS晶体管N23连接在主锁存器LT1的节点QA和地电压VSS之间，从而响应于施加到其栅极的重置信号RST_L，将主锁存器LT1的节点QA初始化为“0”，而将节点QAb初始化为“1”。反相器IV3输出来自主锁存器LT1的节点QAb的信号的反相信号。NMOS晶体管N24和N25仅在编程操作中分别响应于数据输入信号DI和nDI而导通，从而将要被编程并且通过数据线DL而从外部传送的数据比特存储到主锁存器LT1中。NMOS晶体管N26仅在编程操作中响应于编程信号PGM_L而导通，从而将要编程的数据比特、即反相器IV3的输出信号通过读出线SO传送到所选位线BLe或BLo。NMOS晶体管N27仅在读取操作中响应于读取信号PBDO_L而导通，从而将来自所选位线的数据比特、即来自主锁存器LT1的节点QA的信号通过列选择电路300传送到数据线DL。提供PMOS晶体管P12以确认编程结果，从而通过读取来自主锁存器LT1的节点QA的信号来验证编程操作的通过或失败。
第二锁存电路250可包括NMOS晶体管N31～N37、高速缓存锁存器LT2、PMOS晶体管P13以及反相器IV6。第二锁存电路250的电路组件与第一锁存电路250的电路组件在操作方面相同，因此可参照前述第一锁存电路240的操作。
列选择电路300可包括由列选择信号YA和YB控制的两个NMOS晶体管N41和N42。NMOS晶体管N41和N42用来在读取和编程操作中将页缓冲器200连接到数据线DL。根据列地址来生成列选择信号YA和YB。
如前面所述，第一和第二锁存电路240和250在编程、读取和验证操作中均可被选择性地操作。例如，如果激活第一锁存电路240来进行编程、读取和验证操作，则第二锁存电路250变为去激活(inactivated)。另一方面，如果激活第二锁存电路250来进行编程、读取和验证操作，则第一锁存电路240变为去激活。
图4是图解图3中示出的NAND快闪存储器件中的回拷编程操作的电路图。
在下文中，将参照图4，假设有缺陷的存储单元是MC1，来进行有关回拷编程操作的描述，其中通过所述回拷编程操作，将有缺陷的存储单元MC1的数据比特读取到第一锁存电路240中，并随后将其重新编程到正常存储单元中。
首先，在从存储单元MC1读出数据比特、并将其重新编程到另一个正常存储单元中时，需要选择字线WL1和位线BLe。此后，将主锁存器LT1的节点QA初始化为“0”，而将主锁存器LT1的节点QAb初始化为“1”。并且，将读出线SO预充电到电源电压VCC的电平上。在此期间，如果流过读出线SO的电流被释放，则将存储单元MC1确定为被擦除的单元。但是，如果流过读出线SO的电流未被改变以维持预充电状态，则将存储单元MC1确定为被编程的单元。
由于有缺陷的存储单元MC1是被编程的单元，因此读出线SO利用电源电压VCC来维持预充电状态。随后，NMOS晶体管N21和N22导通，使得主锁存器LT1的节点QAb被设置为“0”，并且主锁存器LT1的节点QA被改变为“1”(步骤1)。由此，由于NMOS晶体管N28响应于回拷信号CPBK而导通，因此信号“0”被从主锁存器LT1的节点QAb传送到位线BLe，从而将存储单元MC1的数据比特重新编程到存储单元MC2中(步骤2)。
如前面所述，有可能仅通过使用主锁存器LT1而不使用高速缓存锁存器LT2来进行回拷编程操作。
还有可能直接通过位线而不通过高速缓存锁存器，来将来自有缺陷的存储单元的数据比特重新编程到正常存储单元中，这提高了回拷编程操作的速度。
尽管已经描述了各种实施例，但本领域技术人员将理解，在不背离本发明的范围和精神的情况下，可以对其进行各种替换、修改和改变。

Claims (7)

1、一种用于操作非易失性存储器件中的页缓冲器的方法，所述非易失性存储器件包括：存储单元阵列，由布置在字线和位线的交叉点处的存储单元组成；多个页缓冲器，通过读出线连接到存储单元阵列，并且每个页缓冲器具有第一和第二锁存电路，该方法包括：
在回拷编程操作期间，去激活每个页缓冲器中的第二锁存电路、而不是第一锁存电路；以及
在编程、读取和验证操作期间，激活第一和第二锁存电路。
2、如权利要求1所述的方法，其中，通过以下步骤来进行回拷编程操作：
通过位线中的所选位线和读出线来读取已在存储单元中的有缺陷的存储单元中被编程的数据比特，并将所读取的数据比特存储到第一锁存电路中；以及
将数据比特从第一锁存电路的第一节点传送到所选位线，并将该数据比特重新编程到存储单元中的正常存储单元中。
3、如权利要求2所述的方法，其中，读取和存储包括：
在回拷编程操作期间，向读出线预充电；
通过检测读出线上的预充电或放电状态，读出有缺陷的存储单元的数据比特；以及
将所读取的数据比特存储到第一锁存电路中。
4、如权利要求2所述的方法，其中，重新编程包括：
利用连接在锁存电路的第一节点和读出线之间的回拷编程开关，通过读出线而将数据比特从第一锁存器的第一节点传送到所选位线；以及
将所传送的数据比特重新编程到正常存储单元中。
5、如权利要求1所述的方法，其中，编程包括：
将从外部源传送的要被编程的数据比特存储在第一和第二锁存电路之一中；
对要被编程并被存储在所述第一和第二锁存电路之一中的数据比特取反；以及
通过读出线将取反的数据比特传送到位线中的所选位线，并将所传送的数据比特编程到存储单元中。
6、如权利要求1所述的方法，其中，读取包括：
向读出线预充电；
通过检测读出线的预充电或放电状态，通过位线中的所选位线和读出线来读取已在存储单元中被编程的数据比特，并将所读取的数据比特存储在第一和第二锁存电路之一中；
对存储在所述第一和第二锁存电路之一中的数据比特取反；以及
通过数据线从所述第一和第二锁存电路之一中读取取反的数据比特。
7、如权利要求1所述的方法，其中，验证包括：
向读出线预充电；
检测读出线的预充电或放电状态，并将已在存储单元中被编程的数据比特存储到第一和第二锁存电路之一中；以及
响应于存储在所述第一和第二锁存电路之一中的数据比特的电压电平，确定编程操作的通过或失败状态。
CNA2005101362354A 2005-02-17 2005-12-23 用于操作非易失性存储器件的页缓冲器的方法 Pending CN1832044A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR13029/05 2005-02-17
KR1020050013029A KR100672149B1 (ko) 2005-02-17 2005-02-17 불휘발성 메모리 장치의 페이지 버퍼 동작 방법

Publications (1)

Publication Number Publication Date
CN1832044A true CN1832044A (zh) 2006-09-13

Family

ID=36943970

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2005101362354A Pending CN1832044A (zh) 2005-02-17 2005-12-23 用于操作非易失性存储器件的页缓冲器的方法

Country Status (4)

Country Link
US (1) US7313028B2 (zh)
JP (1) JP2006228396A (zh)
KR (1) KR100672149B1 (zh)
CN (1) CN1832044A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101162609B (zh) * 2006-10-12 2012-01-25 三星电子株式会社 非易失性存储器件以及对其编程的方法
CN110517717A (zh) * 2018-05-22 2019-11-29 东芝存储器株式会社 半导体存储装置以及存储系统
CN112542186A (zh) * 2019-09-23 2021-03-23 爱思开海力士有限公司 存储器设备和操作存储器设备的方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100672148B1 (ko) * 2005-02-17 2007-01-19 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그것의 페이지 버퍼 동작 방법
KR100648291B1 (ko) * 2005-07-28 2006-11-23 삼성전자주식회사 단일의 페이지 버퍼 구조로 멀티-비트 및 단일-비트프로그램 동작을 수행하는 플래시 메모리 장치
KR20070076849A (ko) * 2006-01-20 2007-07-25 삼성전자주식회사 메모리 카드의 카피백 동작을 수행하는 장치 및 방법
ITRM20060074A1 (it) * 2006-02-15 2007-08-16 Micron Technology Inc Circuito per dati a latch singolo in un dispositivo di memoria volatile e delle a piu livelli
KR100769770B1 (ko) * 2006-09-29 2007-10-23 주식회사 하이닉스반도체 메모리 장치의 페이지 버퍼 회로 및 프로그램 방법
US7848141B2 (en) * 2006-10-31 2010-12-07 Hynix Semiconductor Inc. Multi-level cell copyback program method in a non-volatile memory device
KR100816162B1 (ko) * 2007-01-23 2008-03-21 주식회사 하이닉스반도체 낸드 플래시 메모리 장치 및 셀 특성 개선 방법
KR101063571B1 (ko) * 2008-12-08 2011-09-07 주식회사 하이닉스반도체 페이지 버퍼 회로 및 이를 구비한 불휘발성 메모리 소자와 그 동작 방법
KR100977717B1 (ko) * 2009-01-19 2010-08-24 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 카피백 방법
KR101201838B1 (ko) * 2009-12-24 2012-11-15 에스케이하이닉스 주식회사 프로그램 시간을 감소시킨 비휘발성 메모리 장치
KR20120119321A (ko) * 2011-04-21 2012-10-31 에스케이하이닉스 주식회사 반도체 메모리 장치
JP7313889B2 (ja) 2019-04-24 2023-07-25 キオクシア株式会社 半導体記憶装置及びメモリシステム
KR20220094726A (ko) 2020-12-29 2022-07-06 삼성전자주식회사 메모리 컨트롤러, 비휘발성 메모리 장치 및 그 스토리지 장치

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3476952B2 (ja) * 1994-03-15 2003-12-10 株式会社東芝 不揮発性半導体記憶装置
KR100255957B1 (ko) * 1997-07-29 2000-05-01 윤종용 전기적으로 소거 및 프로그램 가능한 메모리 셀들을 구비한반도체 메모리 장치
US7042770B2 (en) * 2001-07-23 2006-05-09 Samsung Electronics Co., Ltd. Memory devices with page buffer having dual registers and method of using the same
US6671204B2 (en) * 2001-07-23 2003-12-30 Samsung Electronics Co., Ltd. Nonvolatile memory device with page buffer having dual registers and methods of using the same
JP2003059277A (ja) 2001-08-09 2003-02-28 Seiko Epson Corp 不揮発性半導体集積回路
KR100454119B1 (ko) * 2001-10-24 2004-10-26 삼성전자주식회사 캐쉬 기능을 갖는 불 휘발성 반도체 메모리 장치 및 그것의 프로그램, 읽기, 그리고 페이지 카피백 방법들
KR100437461B1 (ko) * 2002-01-12 2004-06-23 삼성전자주식회사 낸드 플래시 메모리 장치 및 그것의 소거, 프로그램,그리고 카피백 프로그램 방법
KR100471167B1 (ko) * 2002-05-13 2005-03-08 삼성전자주식회사 프로그램된 메모리 셀들을 검증하기 위한 페이지 버퍼를구비한 반도체 메모리 장치
KR100514415B1 (ko) * 2003-01-22 2005-09-09 주식회사 하이닉스반도체 낸드 플래시 메모리의 페이지 버퍼
KR100575336B1 (ko) * 2004-04-20 2006-05-02 에스티마이크로일렉트로닉스 엔.브이. 듀얼 레지스터를 갖는 페이지 버퍼, 이를 구비한 반도체메모리 장치 및 그의 프로그램 방법
EP1598831B1 (en) * 2004-05-20 2007-11-21 STMicroelectronics S.r.l. An improved page buffer for a programmable memory device
DE602004010795T2 (de) * 2004-06-24 2008-12-11 Stmicroelectronics S.R.L., Agrate Brianza Verbesserter Seitenspeicher für eine programmierbare Speichervorrichtung
KR100609568B1 (ko) * 2004-07-15 2006-08-08 에스티마이크로일렉트로닉스 엔.브이. 비휘발성 메모리 장치의 페이지 버퍼 및 이를 이용한프로그램 방법과 독출 방법
KR100672122B1 (ko) * 2005-03-10 2007-01-19 주식회사 하이닉스반도체 소비 전력이 감소된 플래시 메모리 장치의 페이지 버퍼 회로

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101162609B (zh) * 2006-10-12 2012-01-25 三星电子株式会社 非易失性存储器件以及对其编程的方法
CN110517717A (zh) * 2018-05-22 2019-11-29 东芝存储器株式会社 半导体存储装置以及存储系统
CN112542186A (zh) * 2019-09-23 2021-03-23 爱思开海力士有限公司 存储器设备和操作存储器设备的方法
CN112542186B (zh) * 2019-09-23 2024-01-30 爱思开海力士有限公司 存储器设备和操作存储器设备的方法

Also Published As

Publication number Publication date
JP2006228396A (ja) 2006-08-31
US20060198188A1 (en) 2006-09-07
US7313028B2 (en) 2007-12-25
KR20060092334A (ko) 2006-08-23
KR100672149B1 (ko) 2007-01-19

Similar Documents

Publication Publication Date Title
CN1832044A (zh) 用于操作非易失性存储器件的页缓冲器的方法
CN100547685C (zh) 非易失性存储器件和用于操作其页缓冲器的方法
US7813186B2 (en) Flash memory device and programming method thereof
US7417899B2 (en) Method of verifying flash memory device
JP4920257B2 (ja) 不揮発性メモリ装置およびそのページバッファ動作方法
US7061813B2 (en) Page buffer of non-volatile memory device and method of programming and reading non-volatile memory device
JP4863708B2 (ja) 事前消去検証のためのページバッファを有する不揮発性メモリ装置
US7180784B2 (en) Page buffer and verify method of flash memory device using the same
JP2011243284A (ja) 不揮発性メモリ装置のマルチページコピーバックプログラム方法
US20130051145A1 (en) Semiconductor memory device and method of operating the same
US20100306579A1 (en) Nonvolatile memory device and method of programming the same
US8634261B2 (en) Semiconductor memory device and method of operating the same
KR20060124009A (ko) 카피백 프로그램 시에 데이터 정정이 가능한 불휘발성메모리 장치 및 그것의 카피백 프로그램 방법
KR101097362B1 (ko) 불휘발성 메모리 장치의 테스트 방법
KR100943121B1 (ko) 불휘발성 메모리 장치 및 그 프로그램 방법
KR20070068002A (ko) 반도체 메모리 소자의 페이지 버퍼 및 이를 이용한 카피백방법
KR20060102911A (ko) 비휘발성 메모리 소자의 시퀀셜 프로그램 검증 방법
KR20080076018A (ko) 불휘발성 메모리 장치 및 그 카피백 프로그램 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication