KR100575336B1 - 듀얼 레지스터를 갖는 페이지 버퍼, 이를 구비한 반도체메모리 장치 및 그의 프로그램 방법 - Google Patents

듀얼 레지스터를 갖는 페이지 버퍼, 이를 구비한 반도체메모리 장치 및 그의 프로그램 방법 Download PDF

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Abstract

본 발명은 듀얼 레지스터를 갖는 페이지 버퍼, 이를 구비한 반도체 메모리 장치 및 그의 프로그램 방법에 관한 것으로, 본 발명에서는 캐시 레지스터측 뿐만 아니라 메인 레지스터측에서도 직접 데이터를 전송받을 수 있도록 스위칭부를 설치하여 데이터 전송경로를 형성함으로써 로멀 프로그램 동작시에는 직접 메인 레지스터를 통해 프로그램 동작을 수행하고, 캐시 프로그램 동작시에는 캐시 레지스터를 통해 프로그램 동작을 수행한다. 따라서, 본 발명은 노멀 프로그램 동작시 캐시 레지스터에서 메인 레지스터로 데이터를 전송하기 위한 전송과정을 생략하는 것이 가능하여 결국 전송 시간(약, 3㎲)을 절약할 수 있다. 이를 통해, 전체 프로그램 동작시 프로그램 타임을 단축시킬 수 있다. 그리고, 노말 프로그램 동작시 캐시 레지스터에서 메인 레지스터로 데이터를 전송하기 위한 과정 등이 생략되어 회로 제어측면에서 그 만큼 단순화될 수 있다.
페이지 버퍼, 반도체 메모리 장치, 노말 프로그램, 캐시 프로그램, 메인 레지스터, 캐시 레지스터

Description

듀얼 레지스터를 갖는 페이지 버퍼, 이를 구비한 반도체 메모리 장치 및 그의 프로그램 방법{A PAGE BUFFER HAVING A DUAL REGISTER, A SEMICONDUCTOR MEMORY DEVICE HAVING THE SAME AND A PROGRAM METHOD THEREOF}
도 1은 종래기술에 따른 듀얼 레지스터를 갖는 페이지 버퍼의 회로도이다.
도 2 및 도 3은 본 발명의 바람직한 실시예에 따른 듀얼 레지스터를 갖는 페이지 버퍼의 회로도들이다.
도 4 및 도 5는 도 2 및 도 3에 도시된 본 발명의 바람직한 실시예에 따른 듀얼 레지스터를 갖는 페이지 버퍼의 동작특성을 설명하기 위하여 도시된 파형도들이다.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 110 : 메모리 셀 어레이
20, 120 : 비트라인 선택부
30, 130 : 메인 레지스터
32, 132, 42, 142 : 래치부
40, 140 : 캐시 레지스터
150, 160 : 스위칭부
P1 내지 P6 : PMOS 트랜지스터
N1 내지 N19 : NMOS 트랜지스터
HN1 내지 HN4 : 고전압 NMOS 트랜지스터
본 발명은 듀얼 레지스터를 갖는 페이지 버퍼, 이를 구비한 반도체 메모리 장치 및 그의 프로그램 방법에 관한 것으로, 특히 노말 프로그램(normal program) 동작시 프로그램 타임(program time)을 감소시켜 전체 프로그램 타임을 감소시킬 수 있는 듀얼 레지스터를 갖는 페이지 버퍼, 이를 구비한 반도체 메모리 장치 및 그의 프로그램 방법에 관한 것이다.
최근에는 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레시(refresh) 기능이 필요 없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터를 저장할 수 있는 대용량 메모리 소자(memory device)의 개발을 위해서 메모리 소자의 고집적화 기술에 대한 연구가 활발이 진행되고 있다. 여기서, 프로그램이란 데이터를 메모리 셀에 기입(write)하는 동작을 가리키며, 소거란 메모리 셀에 기입된 데이터를 소거하는 동작을 가리킨다.
메모리 소자의 고집적화를 위해 복수개의 메모리 셀(memory cell)들이 직렬로 접속(즉, 인접한 셀 끼리 드레인 또는 소오스를 서로 공유하는 구조)되어 한 개의 스트링(string)을 구성하는 낸드 플래시 메모리 소자(NAND-type flash memory device)가 개발되었다. 낸드 플래시 메모리 소자는 노어 플래시 메모리 소자(NOR-type flash memory device)와 달리 순차적으로 정보를 독출(read)하는 메모리 소자이다. 이러한 낸드 플래시 메모리 소자의 프로그램 및 소거는 F-N 터널링(tunneling) 방식을 이용하여 플로팅 게이트(floating gate)에 전자를 주입하거나 방출하면서 메모리 셀의 문턱전압(threshold voltage)을 제어함으로써 이루어진다.
낸드 플래시 메모리 소자는 짧은 시간 내에 대용량의 정보를 저장하기 위하여 페이지 버퍼(page buffer)가 사용된다. 페이지 버퍼는 입출력 패드(Input/Output PAD, I/O PAD)로부터 대용량의 데이터를 제공받아 메모리 셀들로 제공한다. 통상 페이지 버퍼는 데이터를 임시적으로 저장하기 위하여 단일 레지스터로 구성되는 것이 보편적이었으나, 최근 낸드 플래시 메모리 소자에서 대용량 데이터 프로그램시 프로그램 속도를 증가시키기 위하여 듀얼 레지스터(dual register)로 구성하고 있다.
일례로 도 1에 종래기술에 따른 듀얼 레지스터를 갖는 페이지 버퍼가 도시되었다. 그리고, 도 1에 도시된 트랜지스터들에 있어서, 'P1 내지 P4'는 PMOS 트랜지스터를 가리키고, 'N1 내지 N18'은 NMOS 트랜지스터를 가리키며, 'HN1 내지 HN4'는 고전압 NMOS 트랜지스터를 가리킨다.
도 1을 참조하면, 종래기술에 따른 듀얼 레지스터를 갖는 페이지 버퍼는 프로그램 동작시 입출력 패드로부터 입력되는 데이터에 따라 메모리 셀 어레이(10)의 메모리 셀에 대한 프로그램을 수행한다. 이러한 페이지 버퍼는 캐시 레지스터(cash register, 40)와, 캐시 레지스터(40)로부터 데이터를 제공받아 저장한 후 비트라인 선택부(20)의 동작에 따라 메모리 셀 어레이(10)로 제공하는 메인 레지스터(main register, 30)를 포함한다.
도 1에 도시된 페이지 버퍼의 프로그램 동작시 동작특성을 살펴보면, 우선 프로그램 동작시에는 YA 패드(YA PAD)가 접지(ground)상태로 유지된다. 이런 상태에서, 입출력 패드로부터 '1' 데이터가 입력되면 데이터 인(data in) 신호인 제어신호(DI1)가 활성화되고, 이에 따라 트랜지스터(N12 및 N13)가 턴-온(turn-ON)되어 캐시 레지스터(40)의 래치부(42)의 입력단(QAb)은 로우 레벨(LOW level)로 천이된다. 반면, 입출력 패드로부터 '0' 데이터가 입력되면 데이터 인 신호인 제어신호(nDI)가 활성화되고, 이에 따라 트랜지스터(N15)가 턴-온되어 캐시 레지스터(40)의 래치부(42)의 출력단(QA)은 로우 레벨로 천이된다. 즉, 입출력 패드를 통해 입력되는 데이터에 따라 캐시 레지스터(40)의 래치부(42)에는 소정값을 갖는 데이터가 저장된 후 제어신호(PDUMP)에 의해 턴-온되는 트랜지스터(N14)를 통해 노드(SN)를 경유하여 메인 레지스터(30)로 전송되어 래치부(32)에 저장된다. 이렇게 메인 레지스터(30)의 래치부(32)에 저장된 데이터는 비트라인 선택부(20)를 통해 메모리 셀 어레이(10)의 다수의 메모리 셀로 전송되어 프로그램 동작이 이루어진다.
그러나, 도 1에 도시된 종래기술에 따른 페이지 버퍼의 경우에는 캐시 프로그램(cache program)시 뿐만 아니라, 노말 프로그램(normal program)시에도 상기에서 설명한 동작과정을 동일하게 수행한다. 일반적으로, 프로그램 동작은 노말 프로 그램과 프로그램 속도를 증가시키기 위하여 데이터를 미리 캐시 레지스터(40)에 저장시켜 프로그램을 진행하는 캐시 프로그램으로 분리된다. 여기서, 노말 프로그램이라 함은 한번에 데이터 프로그램이 이루어지는 프로그램 동작을 말한다. 캐시 프로그램이라 함은 여러번 연속적으로 프로그램을 수행해야 할 프로그램 동작을 말한다. 일반적으로 노말 프로그램 동작시에는 입출력 패드로 프로그램 동작 커맨드 신호(command signal), 어드레스 신호(address signal), 데이터, 그리고 노말 프로그램 동작을 표시하는 노말 프로그램 커맨드 신호(10h)가 입력된다. 반면, 캐시 프로그램 동작시에는 프로그램 동작 커맨드 신호, 어드레스 신호, 데이터, 그리고 캐시 프로그램 동작을 표시하는 캐시 프로그램 커맨드 신호(15h)가 입력된다. 즉, 노말 프로그램 커맨드 신호와 캐시 프로그램 커맨드 신호를 통해 노말 프로그램과 캐시 프로그램을 분리한다.
앞서 설명한 바와 같이, 종래기술에 따른 페이지 버퍼의 경우에는 노말 프로그램 및 캐시 프로그램 동작시 모두 캐시 레지스터(40)를 경유하여 메인 레지스터(30)로 데이터가 전송된 후 메모리 셀 어레이(10)로 전송하는 과정을 수행하게 된다. 다시 말하면, 모든 프로그램 동작(노말 프로그램 및 캐시 프로그램 포함)시 캐시 레지스터(40)로부터 메인 레지스터(30)로 데이터를 전송하는 과정이 수행되게 된다. 대략 캐시 레지스터(40)로부터 메인 레지스터(30)로 데이터를 전송하기 위해 소요되는 시간은 3㎲정도가 된다. 물론, 대용량의 데이터를 프로그램하기 위해 사용되는 캐시 레지스터(40)를 사용하는 캐시 프로그램의 경우에는 프로그램 속도를 증가시킬 수는 있으나, 노말 프로그램의 경우에는 불필요하게 캐시 레지스 터(40)에서 메인 레지스터(30)로 데이터를 전송하기 위한 전송시간이 소요되는 문제가 발생하게 된다.
따라서, 본 발명은 상기에서 설명한 종래 기술의 문제점을 해결하기 위해 안출된 것으로서, 노말 프로그램(normal program) 동작시 프로그램 타임(program time)을 감소시켜 전체 프로그램 타임을 감소시킬 수 있는 듀얼 레지스터를 갖는 페이지 버퍼, 이를 구비한 반도체 메모리 장치 및 그의 프로그램 방법을 제공하는데 그 목적이 있다.
상기한 목적을 구현하기 위한 본 발명의 일측면에 따르면, 제1 프로그램과 제2 프로그램을 포함하는 데이터 프로그램 동작시 제1 레지스터와 제2 레지스터를 이용하여 메모리 셀의 데이터 프로그램 동작을 수행하는 페이지 버퍼에 있어서, 상기 제1 레지스터측과 상기 제2 레지스터측으로 하나의 데이터 전송경로를 갖도록 각각 제1 및 제2 스위칭부가 설치되고, 상기 제1 및 제2 스위칭부는 입출력 패드를 통해 입력되는 제1 및 제2 데이터에 따라 활성화되는 제1 및 제2 제어신호에 의해 각각 동작되며, 상기 제1 프로그램 동작시에는 상기 제1 스위칭부를 개방시켜 상기 제1 레지스터를 통해 상기 메모리 셀의 데이터 프로그램 동작을 수행하도록 하고, 상기 제2 프로그램 동작시에는 상기 제2 스위칭부를 폐로시켜 상기 제2 레지스터를 통해 상기 메모리 셀의 데이터 프로그램 동작을 수행하도록 하는 페이지 버퍼가 제공된다.
또한, 상기한 목적을 구현하기 위한 본 발명의 다른 측면에 따르면, 다수의 메모리 셀로 이루어진 메모리 셀 어레이와, 상기 메모리 셀 어레이와 접속되어 프로그램 동작시 입출력 패드를 통해 입력되는 제1 및 제2 데이터에 따라 상기 메모리 셀에 대하여 데이터 프로그램 동작을 수행하는 페이지 버퍼를 포함하는 반도체 메모리 장치가 제공된다.
또한, 상기한 목적을 구현하기 위한 본 발명의 또 다른 측면에 따르면, 현재 진행되는 프로그램이 제1 프로그램인지 제2 프로그램인지를 판단하는 단계와, YA 패드로 제1 데이터를 전달하는 단계와, 현재 진행되는 프로그램이 상기 제1 프로그램인 경우 상기 YA 패드로 입력된 상기 제1 데이터를 제1 레지스터를 통해 메모리 셀로 전송하여 상기 메모리 셀에 저장하고, 현재 진행되는 프로그램이 상기 제2 프로그램인 경우 상기 YA 패드로 입력된 상기 제1 데이터를 제2 레지스터와 상기 제1 레지스터를 경유하여 상기 메모리 셀로 전송하여 상기 메모리 셀에 저장하는 단계를 포함하는 반도체 메모리 장치의 프로그램 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2 및 도 3은 본 발명의 바람직한 실시예에 따른 듀얼 레지스터를 갖는 페이지 버퍼를 설명하기 위하여 도시된 회로도이다. 한편, 도 2 및 도 3에 도시된 참 조부호들 중 도 1에 도시된 참조부호와 동일한 참조부호는 동일한 기능을 하는 동일한 구성요소로서 여기서는 그 설명의 편의를 위해 그에 대한 설명은 생략하기로 한다.
도 2 및 도 3에 도시된 바와 같이, 본 발명의 바람직한 실시예에 따른 듀얼 레지스터를 갖는 페이지 버퍼는 각 스위칭부(150, 160)의 동작에 따라 YA 패드(YA)와 전기적으로 접속되는 메인 레지스터(130)와 캐시 레지스터(140)를 포함한다. 각 스위칭부(150, 160)는 프로그램 동작시 YA 패드(YA)는 접지상태로 유지된 상태에서 데이터 인(data in)시, 즉 입출력 패드(미도시)로부터 데이터('0' 또는 '1')가 입력되는 경우 입력되는 데이터에 따라 독립적으로 활성화(HIGH)되는 각 제어신호(DI2, nDI)에 의해 동작된다.
스위칭부(150)(이하, '제1 스위칭부'라 함)는 제어신호(DI2)에 의해 턴-온되는 트랜지스터(N19)로 구성될 수 있다. 제1 스위칭부(160)는 래치부(132)의 입력단(QBb)과 YA 패드(YA) 사이에 접속되고, 노말 프로그램 동작시 프로그램을 하지 않을 데이터(이하, '제1 데이터'라 함)가 입출력 패드를 통해 입력되는 경우 활성화되는 제어신호(DI2)에 의해 동작되어 YA 패드(YA)와 래치부(132)의 입력단(QBb)을 전기적으로 접속시키게 된다. 여기서, 제1 데이터는 프로그램을 하지 않을 데이터로서 일반적으로 '1'이 사용된다. 제1 데이터는 입출력 패드를 통해 입력된다.
스위칭부(160)(이하, '제2 스위칭부'라 함)는 제어신호(nDI)에 의해 턴-온되는 트랜지스터(N15)로 구성될 수 있다. 제2 스위칭부(160)는 캐시 레지스터(140)의 래치부(142)의 출력단(QA)과 YA 패드(YA) 사이에 접속되고, 캐시 프로그램 동작시 프로그램할 데이터(이하, '제2 데이터'라 함)가 입력되는 경우 활성화되는 제어신호(nDI)에 의해 동작되어 YA 패드(YA)와 래치부(142)의 출력단(QA)을 전기적으로 접속시키게 된다. 여기서, 제2 데이터는 프로그램을 할 데이터로서 일반적으로 '0'이 사용된다. 제2 데이터는 제1 데이터와 마찬가지로 입출력 패드를 통해 입력된다.
이하에서는 본 발명의 바람직한 실시예에 따른 듀얼 레지스터를 갖는 페이지 버퍼의 프로그램 동작특성을 노말 프로그램과 캐시 프로그램으로 분리하여 설명하기로 한다. 여기서, 도 4는 노말 프로그램 동작을 설명하기 위하여 일례로 도시한 파형도이고, 도 5는 캐시 프로그램 동작을 설명하기 위하여 일례로 도시한 파형도이다.
도 2 및 도 4를 참조하면, 우선 노말 프로그램 동작시 메인 레지스터 리셋 신호(Main register ReSeT)인 제어신호(MRST)에 의해 트랜지스터(N6)가 턴-온되어 래치부(132)의 출력단(QB)은 로우 레벨로 천이된다. 그리고, 프로그램 동작을 수행하기 위해 YA 패드(YA)를 접지(GND)상태로 유지시킨다. 이런 상태에서 입출력 패드(I/O)로 제1 데이터('1')가 입력되면, 이에 동기되어 데이터 인 신호인 제어신호(DI2)가 활성화되어 트랜지스터(N19)가 턴-온된다. 이에 따라, 메인 레지스터(130)의 래치부(132)의 입력단(QBb)과 YA 패드(YA)는 전기적으로 접속되어 래치부(132)의 입력단(QBb)은 로우 레벨의 데이터가 전송된다. 따라서, 래치부(132)의 출력단(QB)은 하이 레벨로 천이된다. 결국, 제1 데이터('1')에 대해 서는 프로그램을 수행하지 않게 된다. 한편, 입출력 패드(I/O)로 제2 데이터('0')가 입력되면, 이에 동기되어 제어신호(DI2)가 비활성화되어 트랜지스터(N19)가 턴-오프된다.
도 3 및 도 5를 참조하면, 캐시 프로그램 동작시 캐시 레지스터 셋(Cache register SET)인 제어신호(CSET)에 의해 트랜지스터(N11)가 턴-온되어 래치부(142)의 입력단(QAb)은 로우 레벨로 천이된다. 그리고, 프로그램 동작을 수행하기 위해 YA 패드(YA)를 접지(GND)상태로 유지시킨다. 이런 상태에서 입출력 패드(I/O)로 제1 데이터('1')가 입력되면, 데이터 인 신호인 제어신호(nDI)가 비활성화되어 트랜지스터(N15)가 턴-오프 상태로 유지된다. 이에 따라, 캐시 레지스터(140)의 래치부(142)의 출력단(QA)과 YA 패드(YA)는 전기적으로 절연(개방)되어 래치부(142)의 출력단(QA)은 하이 레벨로 유지된다. 이러한 하이 레벨의 데이터는 제어신호(PDUMP)가 활성화되어 트랜지스터(N16)가 턴-온되면 노드(SN)를 통해 트랜지스터(N1)의 게이트로 전송되어 트랜지스터(N1)를 턴-온시킨다. 이런 상태에서 래치신호(LATCH)가 활성화되면 트랜지스터(N2)는 턴-온되어 래치부(132)의 입력단은 로우 레벨로 천이되고, 이에 따라 출력단(QB)은 하이 레벨로 천이되어 프로그램이 이루어지지 않게 된다. 한편, 입출력 패드(I/O)로 제2 데이터('0')가 입력되면, 이에 동기되어 제어신호(nDI)가 활성화되어 트랜지스터(N15)가 턴-온된다. 이에 따라, 래치부(142)의 출력단(QA)는 로우 레벨로 천이되어 노드(SN)를 통해 비트라인 선택 회로부(120)를 통해 메모리 셀 어레이(110)로 전송되어 프로그램이 이루어지게 된다.
상기에서 설명한 바와 같이 본 발명의 바람직한 실시예에 따른 페이지 버퍼는 노말 프로그램 동작시에는 제1 스위칭부(150)를 이용하여 프로그램 동작을 수행하고, 캐시 프로그램 동작시에는 제2 스위칭부(160)를 이용하여 프로그램 동작을 수행한다. 그리고, 각 스위칭부(150, 160)는 입출력 패드로 입력되는 데이터('0', '1')에 따라 활성화되는 제어신호(DI2, nDI)에 의해 제어되도록 함으로써 프로그램 동작을 제어한다. 앞서 설명한 바와 같이, 노말 프로그램 동작시에는 제1 스위칭부(150)가 동작하기 전 래치부(132)의 출력단(QB)은 제어신호(MRST)에 의해 로우 레벨로 유지되기 때문에 프로그램 동작이 수행된다. 이와 마찬가지로, 캐시 프로그램 동작시에는 제2 스위칭부(160)가 동작하기 전 래치부(142)의 출력단(QA)은 제어신호(CSET)에 의해 하이 레벨로 유지되기 때문에 프로그램 동작이 이루어지지 않게 된다.
한편, 상기에서 설명한 본 발명의 바람직한 실시예에 따른 페이지 버퍼를 이용하여 반도체 메모리 장치를 구현하는 경우 프로그램 동작시 프로그램 타임을 단축시킬 수 있다. 여기서, 반도체 메모리 장치로는 불휘발성 메모리 장치로서, 낸드 플래시 메모리 장치 또는 노아 플래시 메모리 장치일 수 있다. 그리고, 본 발명의 바람직한 실시예에 따른 페이지 버퍼를 제외한 모든 반도체 메모리 장치의 구성들은 일반적인 구성과 동일함에 따라 여기서는 그에 대한 구체적인 설명은 생략하기로 한다.
이하에서는, 본 발명의 바람직한 실시예에 따른 페이지 버퍼를 구비한 반도체 메모리 장치의 프로그램 방법에 대해 상술한 페이지 버퍼와 연계하여 설명하기 로 한다.
우선, 현재 수행하고자 하는 프로그램이 노말 프로그램 동작인지 캐시 프로그램 동작인지를 판단한다. 앞서 설명한 바와 같이, 노말 프로그램 동작과 캐시 프로그램 동작은 입출력 패드(I/O PAD)를 통해 입력되는 데이터에 포함된 노말 프로그램 커맨드 신호('10h')와 캐시 프로그램 커맨드 신호('15h')를 통해 분리가 가능하다. 노말 프로그램 동작과 캐시 프로그램 동작 판단은 각 프로그램 동작시마다 입력되는 커맨드 신호('10h', '15h')를 로직 블럭(logic block, 미도시)에서 입력받아 판단할 수 있다.
그런 다음, YA 패드(YA)는 접지상태로 유지되고, 이에 따라 로우 레벨의 데이터는 페이지 버퍼로 전달된다. 이런 상태에서 페이지 버퍼는 현재 수행되고 있는 프로그램 동작이 노말 프로그램 동작으로 판단되는 경우 제1 스위칭부(도 2 및 도 3의 '150' 참조)를 제어하여 YA 패드(YA)로부터 입력된 데이터를 메인 레지스터(130)에 전송한다. 메인 레지스터(130)는 YA 패드(YA)로부터 전송된 데이터를 저장한 후 비트라인 선택부(120)를 통해 메모리 셀 어레이(110)로 전송하여 메모레 셀에 저장시킨다.
반면, 현재 수행되고 있는 프로그램 동작이 캐시 프로그램 동작인 경우 제2 스위칭부(도 2 및 도 3의 '160' 참조)를 제어하여 YA 패드(YA)로부터 전송된 로우 레벨의 데이터를 캐시 레지스터(140)로 전송한다. 캐시 레지스터(140)는 YA 패드(YA)로부터 전송된 데이터를 저장한 후 노드(SN)를 통해 다시 메인 레지스터(130)로 전달한다. 메인 레지스터(130)는 캐시 레지스터(140)로 전송된 데 이터를 저장한 후 비트라인 선택부(120)를 통해 메모리 셀 어레이(110)로 전송하여 메모레 셀에 저장시킨다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 캐시 레지스터측 뿐만 아니라 메인 레지스터측에서도 직접 데이터를 전송받을 수 있도록 스위칭부를 설치하여 데이터 전송경로를 형성함으로써 로멀 프로그램 동작시에는 직접 메인 레지스터를 통해 프로그램 동작을 수행하고, 캐시 프로그램 동작시에는 캐시 레지스터를 통해 프로그램 동작을 수행하도록 하여 노멀 프로그램 동작시 캐시 레지스터에서 메인 레지스터로 데이터를 전송하기 위한 전송과정을 생략하는 것이 가능하여 결국 전송 시간(약, 3㎲)을 절약할 수 있다. 따라서, 전체 프로그램 동작시 프로그램 타임을 단축시킬 수 있다. 그리고, 노말 프로그램 동작시 캐시 레지스터에서 메인 레지스터로 데이터를 전송하기 위한 과정 등이 생략되어 회로 제어측면에서 그 만큼 단순화될 수 있다.
또한, 본 발명에 의하면, 캐시 프로그램 동작시에는 입출력 패드로 입력되는 데이터('0', '1')에 따라 각 스위칭부의 동작을 제어함으로써 YA 패드로부터 입력 되는 데이터의 전송경로를 선택적으로 제어하는 것이 가능하여 메인 레지스터측과 캐시 레지스터측으로 입력되는 데이터를 선택적으로 분리시켜 프로그램 타임을 단축시킬 수 있다.

Claims (9)

  1. 노멀 프로그램 및 캐시 프로그램을 포함하는 데이터 프로그램 동작시 제1 레지스터와 제2 레지스터를 이용하여 메모리 셀의 데이터 프로그램 동작을 수행하는 페이지 버퍼에 있어서,
    상기 제1 레지스터측과 상기 제2 레지스터측으로 독립적인 데이터 전송경로를 갖도록 각각 제1 및 제2 스위칭부가 설치되고, 상기 제1 및 제2 스위칭부는 입출력 패드를 통해 입력되는 제1 및 제2 데이터에 따라 활성화되는 제1 및 제2 제어신호에 의해 각각 동작되며, 상기 노멀 프로그램 동작시에는 상기 제1 스위칭부를 개방시켜 상기 제1 레지스터를 통해 상기 메모리 셀의 데이터 프로그램 동작을 수행하도록 하고, 상기 캐시 프로그램 동작시에는 상기 제2 스위칭부를 폐로시켜 상기 제2 레지스터를 통해 상기 메모리 셀의 데이터 프로그램 동작을 수행하도록 하는 페이지 버퍼.
  2. 제 1 항에 있어서,
    상기 캐시 프로그램 동작시, 상기 제1 데이터가 입력되는 경우에는 제1 스위칭부가 폐로되고, 상기 제2 데이터가 입력되는 경우에는 제2 스위칭부가 폐로되는 페이지 버퍼.
  3. 제 1 항에 있어서,
    상기 노멀 프로그램 동작시, 상기 제2 데이터가 입력되는 경우에는 상기 제1 스위칭부를 개방시키고, 상기 제1 레지스터의 래치부의 출력단을 접지시켜 상기 메모리 셀의 데이터 프로그램을 수행하고, 상기 제1 데이터가 입력되는 경우에는 상기 제1 스위칭부를 개방시켜 상기 메모리 셀의 데이터 프로그램을 수행하지 않는 페이지 버퍼.
  4. 제 1 항에 있어서,
    상기 캐시 프로그램 동작시, 상기 제2 데이터가 입력되는 경우에는 상기 제2 스위칭부를 폐로시켜 상기 메모리 셀의 데이터 프로그램을 수행하고, 상기 제1 데이터가 입력되는 경우에는 상기 제2 스위칭부를 개방시키고, 상기 제2 레지스터의 래치부의 입력단을 접지시켜 상기 메모리 셀의 데이터 프로그램을 수행하지 않는 페이지 버퍼.
  5. 제 1 항에 있어서,
    상기 제1 및 제2 스위칭부가 각각 트랜지스터로 구성된 페이지 버퍼.
  6. 다수의 메모리 셀로 이루어진 메모리 셀 어레이; 및
    상기 메모리 셀 어레이와 접속되어 프로그램 동작시 입출력 패드를 통해 입력되는 제1 및 제2 데이터에 따라 상기 메모리 셀에 대하여 데이터 프로그램 동작을 수행하는 제 1 항 내지 제 5 항 중 어느 한항의 페이지 버퍼를 포함하는 반도체 메모리 장치.
  7. (a) 현재 진행되는 프로그램이 노멀 프로그램인지 캐시 프로그램인지를 판단하는 단계;
    (b) YA 패드로 제1 데이터를 전달하는 단계; 및
    (c) 현재 진행되는 프로그램이 상기 노멀 프로그램인 경우 상기 YA 패드로 입력된 상기 제1 데이터를 제1 레지스터를 통해 메모리 셀로 전송하여 상기 메모리 셀에 저장하고,
    현재 진행되는 프로그램이 상기 캐시 프로그램인 경우 상기 YA 패드로 입력된 상기 제1 데이터를 제2 레지스터와 상기 제1 레지스터를 경유하는 데이터 전송경로를 통해 상기 메모리 셀에 저장하는 단계를 포함하는 반도체 메모리 장치의 프로그램 방법.
  8. 제 7 항에 있어서,
    상기 (c) 단계에서, 현재 진행되는 프로그램이 상기 캐시 프로그램인 경우 입출력 패드로 입력되는 제2 및 제3 데이터에 따라 상기 YA 패드로 입력된 상기 제1 데이터를 상기 제1 및 제2 레지스터 중 어느 하나의 레지스터로 전송하는 단계를 포함하는 반도체 메모리 장치의 프로그램 방법.
  9. 제 8 항에 있어서,
    상기 제2 데이터가 입력되는 경우 제1 스위칭부를 활성화시켜 상기 YA 패드로부터 입력된 상기 제1 데이터를 상기 제1 레지스터로 전송하고, 상기 제3 데이터가 입력되는 경우 제2 스위칭부를 활성화시켜 상기 YA 패드로부터 입력된 상기 제1 데이터를 상기 제2 레지스터로 전송하는 단계를 포함하는 반도체 메모리 장치의 프로그램 방법.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100635202B1 (ko) 2004-05-14 2006-10-16 에스티마이크로일렉트로닉스 엔.브이. 듀얼 레지스터를 갖는 페이지 버퍼의 제어방법 및 그제어회로
KR100609568B1 (ko) * 2004-07-15 2006-08-08 에스티마이크로일렉트로닉스 엔.브이. 비휘발성 메모리 장치의 페이지 버퍼 및 이를 이용한프로그램 방법과 독출 방법
KR100672149B1 (ko) * 2005-02-17 2007-01-19 주식회사 하이닉스반도체 불휘발성 메모리 장치의 페이지 버퍼 동작 방법
KR100672122B1 (ko) * 2005-03-10 2007-01-19 주식회사 하이닉스반도체 소비 전력이 감소된 플래시 메모리 장치의 페이지 버퍼 회로
KR100723772B1 (ko) * 2005-03-28 2007-05-30 주식회사 하이닉스반도체 개선된 프로그램 동작 성능을 가지는 플래쉬 메모리 소자의페이지 버퍼 및 그것의 프로그램 동작 제어 방법
KR100600301B1 (ko) * 2005-05-25 2006-07-13 주식회사 하이닉스반도체 면적이 감소된 페이지 버퍼 회로와, 이를 포함하는 플래시메모리 장치 및 그 프로그램 동작 방법
KR100721012B1 (ko) * 2005-07-12 2007-05-22 삼성전자주식회사 낸드 플래시 메모리 장치 및 그것의 프로그램 방법
US7336543B2 (en) * 2006-02-21 2008-02-26 Elite Semiconductor Memory Technology Inc. Non-volatile memory device with page buffer having dual registers and methods using the same
KR100754226B1 (ko) * 2006-08-22 2007-09-03 삼성전자주식회사 비휘발성 데이터 저장장치의 프로그래밍 방법 및 그 장치
US7342821B1 (en) * 2006-09-08 2008-03-11 Nscore Inc. Hot-carrier-based nonvolatile memory utilizing differing transistor structures
US7593259B2 (en) * 2006-09-13 2009-09-22 Mosaid Technologies Incorporated Flash multi-level threshold distribution scheme
KR100833199B1 (ko) * 2007-03-19 2008-05-28 삼성전자주식회사 프로그램 동작의 신뢰성을 향상시킬 수 있는 불휘발성메모리 장치 및 그 프로그램 방법
KR100943121B1 (ko) * 2007-04-25 2010-02-18 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그 프로그램 방법
US7577029B2 (en) 2007-05-04 2009-08-18 Mosaid Technologies Incorporated Multi-level cell access buffer with dual function
US7924628B2 (en) * 2007-11-14 2011-04-12 Spansion Israel Ltd Operation of a non-volatile memory array
US7945825B2 (en) * 2007-11-25 2011-05-17 Spansion Isreal, Ltd Recovery while programming non-volatile memory (NVM)
JP5086972B2 (ja) * 2008-11-06 2012-11-28 力晶科技股▲ふん▼有限公司 不揮発性半導体記憶装置のためのページバッファ回路とその制御方法
KR101218919B1 (ko) * 2010-12-03 2013-01-04 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US9588883B2 (en) 2011-09-23 2017-03-07 Conversant Intellectual Property Management Inc. Flash memory system

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0778997B2 (ja) * 1987-10-30 1995-08-23 株式会社東芝 不揮発性半導体メモリ
US7042770B2 (en) * 2001-07-23 2006-05-09 Samsung Electronics Co., Ltd. Memory devices with page buffer having dual registers and method of using the same
US6671204B2 (en) * 2001-07-23 2003-12-30 Samsung Electronics Co., Ltd. Nonvolatile memory device with page buffer having dual registers and methods of using the same
KR100454119B1 (ko) * 2001-10-24 2004-10-26 삼성전자주식회사 캐쉬 기능을 갖는 불 휘발성 반도체 메모리 장치 및 그것의 프로그램, 읽기, 그리고 페이지 카피백 방법들
KR100437461B1 (ko) * 2002-01-12 2004-06-23 삼성전자주식회사 낸드 플래시 메모리 장치 및 그것의 소거, 프로그램,그리고 카피백 프로그램 방법

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