KR20220094726A - 메모리 컨트롤러, 비휘발성 메모리 장치 및 그 스토리지 장치 - Google Patents

메모리 컨트롤러, 비휘발성 메모리 장치 및 그 스토리지 장치 Download PDF

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Abstract

메모리 컨트롤러 및 비휘발성 메모리 장치가 제공된다. 메모리 컨트롤러의 동작 방법은 제1 호스트로부터 제1 커맨드를 수신하는 단계, 제1 커맨드를 큐(Queue)에 저장하는 단계, 제1 커맨드가 현재 수행 중인 제2 커맨드보다 우선순위가 높으면, 제2 커맨드에 대한 동작을 유보하고 제1 커맨드에 대한 리드 동작을 먼저 수행하는 단계 및 제1 커맨드에 대한 리드 동작 완료 후 상기 제2 커맨드에 대한 리드 동작을 계속(continue)하는 단계를 포함할 수 있다.

Description

메모리 컨트롤러, 비휘발성 메모리 장치 및 그 스토리지 장치{Memory Controller, Nonvolatile Memory Device and STORAGE DEVICE THEREOF}
본 발명은 메모리 컨트롤러, 비휘발성 메모리 장치에 관한 것이다.
플래시 메모리는 메모리 셀들의 문턱 전압을 변화시킴으로써 데이터를 저장하고, 미리 정해진 리드 레벨을 이용하여 데이터를 리드한다. 최근 SSD(Solid State Drive) 및 메모리 카드 등의 플래시 메모리를 포함하는 스토리지 장치가 널리 사용되고 있다. 이는 플래시 메모리가 저전력 및 고집적 등의 특성을 갖는 비휘발성 소자이기 때문이다.
메모리 컨트롤러는 복수의 호스트 장치로부터 커맨드를 수신하고 수신된 순서에 따라 커맨드에 대한 동작을 수행한다.
본 발명이 해결하고자 하는 기술적 과제는, 복수의 커맨드를 수신하여 복잡한 워크로드 상황에서 호스트 요청에 따른 데이터 액세스 레이턴시를 줄일 수 있는 메모리 컨트롤러를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는, 복수의 커맨드를 수신하여 복잡한 워크로드 상황에서 호스트 요청에 따른 데이터 액세스 레이턴시를 줄일 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제는 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 메모리 컨트롤러의 동작 방법은 제1 호스트로부터 제1 커맨드를 수신하는 단계, 상기 제1 커맨드를 큐(Queue)에 저장하는 단계, 상기 제1 커맨드가 현재 수행 중인 제2 커맨드보다 우선순위가 높으면, 상기 제2 커맨드에 대한 동작을 유보하고 상기 제1 커맨드에 대한 리드 동작을 먼저 수행하는 단계 및 상기 제1 커맨드에 대한 리드 동작 완료 후 상기 제2 커맨드에 대한 리드 동작을 계속(continue)하는 단계를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 메모리 컨트롤러는 제1 호스트로부터 리드 요청을 위한 제1 커맨드를 수신하고, 상기 제1 커맨드에 상응하는 데이터를 전송하는 호스트 인터페이스, 상기 호스트 인터페이스로 수신되는 복수의 커맨드를 저장하는 큐, 상기 저장된 커맨드의 우선순위에 따라 동작 순서를 스케줄링하는 스케줄러 및 상기 스케줄링된 순서에 기초하어 비휘발성 메모리 장치로부터 상기 커맨드에 따른 데이터를 리드하는 CPU를 포함하고, 상기 제1 커맨드가 현재 수행 중인 제2 커맨드보다 긴급한 경우, 상기 제2 커맨드에 대한 동작을 홀드(hold)하고 상기 제1 커맨드에 대한 동작을 우선 수행한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 비휘발성 메모리 장치는 복수의 메모리 셀을 포함하여, 데이터를 저장하는 메모리 셀 어레이, 상기 메모리 셀 어레이로부터 리드되는 상기 데이터를 저장하는 복수의 페이지 버퍼, 제1 커맨드를 수신하면 현재 수행 중인 제2 커맨드에 대한 동작을 보류하고 상기 제1 커맨드에 대한 동작을 수행하도록 제어하는 커맨드 제어부, 상기 커맨드 제어부의 제어에 따라 상기 제1 또는 제2 커맨드에 상응하는 데이터를 각각 저장하기 위한 페이지 버퍼를 선택하는 버퍼 셀렉터 및 상기 커맨드 제어부의 제어에 따라 선택된 페이지 버퍼의 데이터를 출력하는 출력 제어부를 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 데이터 센터는 제1 리드 커맨드를 전송하는 제1 호스트, 제2 리드 커맨드를 전송하는 제2 호스트 및 상기 제1 및 제2 리드 커맨드에 상응하는 복수의 태스크를 각각 생성하고, 우선순위에 따른 상기 태스크의 동작 순서를 스케줄링하여 동작을 수행하는 스토리지 장치를 포함하고, 스토리지 장치는 제1 태스크에 대한 동작 수행 중에 보다 긴급한 제2 태스크를 수신하면, 상기 제2 태스크에 대한 동작을 상기 제1 태스크에 대한 동작보다 먼저 수행한 후 상기 제1 태스크에 대한 동작을 계속한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 스토리지 시스템을 설명하기 위한 도면이다.
도 2는 몇몇 실시예에 따른 스토리지 장치를 설명하기 위한 도면이다.
도 3은 몇몇 실시예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 4 및 도 5는 몇몇 실시예에 따른 스토리지 장치의 동작을 설명하기 위한 도면이다.
도 6 및 도 7은 몇몇 실시예에 따른 스토리지 장치의 동작을 설명하기 위한 도면이다.
도 8 및 도 9는 몇몇 실시예에 따른 스토리지 장치의 동작을 설명하기 위한 도면이다.
도 10은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 11은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 12은 몇몇 실시예에 따른 비휘발성 메모리 장치의 리드 동작을 설명하기 위한 도면이다.
도 13 및 도 14은 몇몇 실시예에 따른 비휘발성 메모리 장치의 리드 동작을 설명하기 위한 도면이다.
도 15는 몇몇 실시예에 따른 비휘발성 메모리 장치의 리드 동작을 설명하기 위한 도면이다.
도 16은 몇몇 실시예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 흐름도이다.
도 17은 몇몇 실시예에 따라 스토리지 장치를 포함하는 전자 장치를 설명하기 위한 도면이다.
도 18은 몇몇 실시예에 따라 스토리지 장치를 포함하는 데이터 센터를 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 설명하도록 한다.
도 1은 몇몇 실시예에 따른 스토리지 시스템을 설명하기 위한 도면이다.
스토리지 시스템은 호스트(1) 및 스토리지 장치(10)를 포함할 수 있다. 또한, 스토리지 장치(10)는 메모리 컨트롤러(100) 및 비휘발성 메모리 장치(NVM, 200)를 포함할 수 있다. 또한, 본 발명의 예시적인 실시예에 따라, 호스트(1)는 복수 개의 호스트 장치일 수 있다.
스토리지 장치(10)는 호스트(1)로부터의 요청에 따라 데이터를 저장하기 위한 저장 매체들을 포함할 수 있다. 일 예로서, 스토리지 장치(10)는 SSD(Solid State Drive), 임베디드(embedded) 메모리 및 착탈 가능한 외장(external) 메모리 중 적어도 하나를 포함할 수 있다. 스토리지 장치(10)가 SSD인 경우, 스토리지 장치(10)는 NVMe(non-volatile memory express) 표준을 따르는 장치일 수 있다. 스토리지 장치(10)가 임베디드 메모리 혹은 외장(external) 메모리인 경우, 스토리지 장치(10)는 UFS(universal flash storage) 혹은 eMMC(embedded multi-media card) 표준을 따르는 장치일 수 있다. 호스트(1)와 스토리지 장치(10)는 각각 채용된 표준 프로토콜에 따른 패킷을 생성하고 이를 전송할 수 있다.
메모리 컨트롤러(100)는 비휘발성 메모리 장치(200)에 대한 구동을 전반적으로 제어한다. 메모리 컨트롤러(100)는 비휘발성 메모리 장치(200)로부터 데이터를 리드하거나, 데이터를 쓰거나 삭제하는 등의 동작을 할 수 있고, 비휘발성 메모리 장치(200)의 메모리 액세스 동작 및 관리를 위한 다양한 백그라운드 동작을 수행할 수 있다. 구체적인 메모리 컨트롤러(100)에 대한 사항은 도 3 이하에서 설명한다.
스토리지 장치(10)의 비휘발성 메모리 장치(200)가 플래시 메모리를 포함할 때, 상기 플래시 메모리는 2D NAND 메모리 어레이나 3D(또는 수직형, Vertical) NAND(VNAND) 메모리 어레이를 포함할 수 있다. 다른 예로서, 스토리지 장치(10)는 다른 다양한 종류의 비휘발성 메모리들을 포함할 수도 있다. 예를 들어, 스토리지 장치(10)는 MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torgue MRAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), PRAM(Phase RAM), 저항 메모리(Resistive RAM) 및 다른 다양한 종류의 메모리가 적용될 수 있다. 구체적인 비휘발성 메모리 장치(200)에 대한 사항은 도 10에서 설명한다.
도 2는 몇몇 실시예에 따른 스토리지 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 스토리지 장치(10)는 비휘발성 메모리 장치(200) 및 메모리 컨트롤러(100)를 포함할 수 있다. 비휘발성 메모리 장치(200)는 복수의 채널들(CH1~CHm) 중 하나를 기반으로 메모리 컨트롤러(100)와 통신하는 비휘발성 메모리 장치들(NVM11~NVMmn) 중 하나에 대응할 수 있다. 비휘발성 메모리 장치(200)는 제1 내지 제8 핀들(P11~P18), 메모리 인터페이스 회로(210), 제어 로직(220), 및 메모리 셀 어레이(230)를 포함할 수 있다.
메모리 인터페이스 회로(210)는 제1 핀(P11)을 통해 메모리 컨트롤러(100)로부터 칩 인에이블 신호(nCE)를 수신할 수 있다. 메모리 인터페이스 회로(210)는 칩 인에이블 신호(nCE)에 따라 제2 내지 제8 핀들(P12~P18)을 통해 메모리 컨트롤러(100)와 신호들을 송수신할 수 있다. 예를 들어, 칩 인에이블 신호(nCE)가 인에이블 상태(예를 들어, 로우 레벨)인 경우, 메모리 인터페이스 회로(210)는 제2 내지 제8 핀들(P12~P18)을 통해 메모리 컨트롤러(100)와 신호들을 송수신할 수 있다.
메모리 인터페이스 회로(210)는 제2 내지 제4 핀들(P12~P14)을 통해 메모리 컨트롤러(100)로부터 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 쓰기 인에이블 신호(nWE)를 수신할 수 있다. 메모리 인터페이스 회로(210)는 제7 핀(P17)을 통해 메모리 컨트롤러(100)로부터 데이터 신호(DQ)를 수신하거나, 메모리 컨트롤러(100)로 데이터 신호(DQ)를 전송할 수 있다. 데이터 신호(DQ)를 통해 커맨드(CMD), 어드레스(ADDR), 및 데이터(DATA)가 전달될 수 있다. 예를 들어, 데이터 신호(DQ)는 복수의 데이터 신호 라인들을 통해 전달될 수 있다. 이 경우, 제7 핀(P17)은 복수의 데이터 신호들에 대응하는 복수개의 핀들을 포함할 수 있다.
메모리 인터페이스 회로(210)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드 래치 인에이블 신호(CLE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 커맨드(CMD)를 획득할 수 있다. 메모리 인터페이스 회로(210)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 어드레스 래치 인에이블 신호(ALE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 어드레스(ADDR)를 획득할 수 있다.
예시적인 실시 예에서, 쓰기 인에이블 신호(nWE)는 고정된(static) 상태(예를 들어, 하이(high) 레벨 또는 로우(low) 레벨)를 유지하다가 하이 레벨과 로우 레벨 사이에서 토글할 수 있다. 예를 들어, 쓰기 인에이블 신호(nWE)는 커맨드(CMD) 또는 어드레스(ADDR)가 전송되는 구간에서 토글할 수 있다. 이에 따라, 메모리 인터페이스 회로(210)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드(CMD) 또는 어드레스(ADDR)를 획득할 수 있다.
메모리 인터페이스 회로(210)는 제5 핀(P15)을 통해 메모리 컨트롤러(100)로부터 읽기 인에이블 신호(nRE)를 수신할 수 있다. 메모리 인터페이스 회로(210)는 제6 핀(P16)을 통해 메모리 컨트롤러(100)로부터 데이터 스트로브 신호(DQS)를 수신하거나, 메모리 컨트롤러(100)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.
비휘발성 메모리 장치(200)의 데이터(DATA) 출력 동작에서, 메모리 인터페이스 회로(210)는 데이터(DATA)를 출력하기 전에 제5 핀(P15)을 통해 토글하는 읽기 인에이블 신호(nRE)를 수신할 수 있다. 메모리 인터페이스 회로(210)는 읽기 인에이블 신호(nRE)의 토글링에 기초하여 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 예를 들어, 메모리 인터페이스 회로(210)는 읽기 인에이블 신호(nRE)의 토글링 시작 시간을 기준으로 미리 정해진 딜레이(예를 들어, tDQSRE) 이후에 토글하기 시작하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 메모리 인터페이스 회로(210)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 전송할 수 있다. 이에 따라, 데이터(DATA)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 정렬되어 메모리 컨트롤러(100)로 전송될 수 있다.
비휘발성 메모리 장치(200)의 데이터(DATA) 입력 동작에서, 메모리 컨트롤러(100)로부터 데이터(DATA)를 포함하는 데이터 신호(DQ)이 수신되는 경우, 메모리 인터페이스 회로(210)는 메모리 컨트롤러(100)로부터 데이터(DATA)와 함께 토글하는 데이터 스트로브 신호(DQS)를 수신할 수 있다. 메모리 인터페이스 회로(210)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다. 예를 들어, 메모리 인터페이스 회로(210)는 데이터 스트로브 신호(DQS)의 상승 에지 및 하강 에지에서 데이터 신호(DQ)를 샘플링함으로써 데이터(DATA)를 획득할 수 있다.
메모리 인터페이스 회로(210)는 제8 핀(P18)을 통해 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(100)로 전송할 수 있다. 메모리 인터페이스 회로(210)는 레디/비지 출력 신호(nR/B)를 통해 메모리 장치(200)의 상태 정보를 메모리 컨트롤러(100)로 전송할 수 있다. 메모리 장치(200)가 비지 상태인 경우(즉, 메모리 장치(200) 내부 동작들이 수행 중인 경우), 메모리 인터페이스 회로(210)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(100)로 전송할 수 있다. 메모리 장치(200)가 레디 상태인 경우(즉, 메모리 장치(200) 내부 동작들이 수행되지 않거나 완료된 경우), 메모리 인터페이스 회로(210)는 레디 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(100)로 전송할 수 있다. 예를 들어, 메모리 장치(200)가 페이지 리드 명령에 응답하여 메모리 셀 어레이(230)로부터 데이터(DATA)를 리드하는 동안, 메모리 인터페이스 회로(210)는 비지 상태(예를 들어, 로우 레벨)를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(100)로 전송할 수 있다. 예를 들어, 메모리 장치(200)가 프로그램 명령에 응답하여 메모리 셀 어레이(230)로 데이터(DATA)를 프로그램하는 동안, 메모리 인터페이스 회로(210)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(100)로 전송할 수 있다.
제어 로직(220)는 메모리 장치(200)의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직(220)는 메모리 인터페이스 회로(210)로부터 획득된 커맨드/어드레스(CMD/ADDR)를 수신할 수 있다. 제어 로직(220)는 수신된 커맨드/어드레스(CMD/ADDR)에 따라 메모리 장치(200)의 다른 구성 요소들을 제어하기 위한 제어 신호들을 생성할 수 있다. 예를 들어, 제어 로직(220)는 메모리 셀 어레이(230)에 데이터(DATA)를 프로그램하거나, 또는 메모리 셀 어레이(230)로부터 데이터(DATA)를 리드하기 위한 각종 제어 신호들을 생성할 수 있다.
메모리 셀 어레이(230)는 제어 로직(220)의 제어에 따라 메모리 인터페이스 회로(210)로부터 획득된 데이터(DATA)를 저장할 수 있다. 메모리 셀 어레이(230)는 제어 로직(220)의 제어에 따라 저장된 데이터(DATA)를 메모리 인터페이스 회로(210)로 출력할 수 있다.
메모리 셀 어레이(230)는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 복수의 메모리 셀들은 플래시 메모리 셀들일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 셀들은 RRAM(Resistive Random Access Memory) 셀, FRAM(Ferroelectric Random Access Memory) 셀, PRAM(Phase Change Random Access Memory) 셀, TRAM(Thyristor Random Access Memory) 셀, MRAM(Magnetic Random Access Memory) 셀들일 수 있다. 이하에서는, 메모리 셀들이 낸드(NAND) 플래시 메모리 셀들인 실시 예를 중심으로 본 발명의 실시 예들이 설명될 것이다.
메모리 컨트롤러(100)는 제1 내지 제8 핀들(P21~P28), 및 컨트롤러 인터페이스 회로(110)를 포함할 수 있다. 제1 내지 제8 핀들(P21~P28)은 비휘발성 메모리 장치(200)의 제1 내지 제8 핀들(P11~P18)에 대응할 수 있다.
컨트롤러 인터페이스 회로(110)는 제1 핀(P21)을 통해 비휘발성 메모리 장치(200)로 칩 인에이블 신호(nCE)를 전송할 수 있다. 컨트롤러 인터페이스 회로(110)는 칩 인에이블 신호(nCE)를 통해 선택한 비휘발성 메모리 장치(200)와 제2 내지 제8 핀들(P22~P28)을 통해 신호들을 송수신할 수 있다.
컨트롤러 인터페이스 회로(110)는 제2 내지 제4 핀들(P22~P24)을 통해 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 쓰기 인에이블 신호(nWE)를 비휘발성 메모리 장치(200)로 전송할 수 있다. 컨트롤러 인터페이스 회로(110)는 제7 핀(P27)을 통해 메모리 장치(200)로 데이터 신호(DQ)를 전송하거나, 비휘발성 메모리 장치(200)로부터 데이터 신호(DQ)를 수신할 수 있다.
컨트롤러 인터페이스 회로(110)는 토글하는 쓰기 인에이블 신호(nWE)와 함께 커맨드(CMD) 또는 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 메모리 장치(200)로 전송할 수 있다. 컨트롤러 인터페이스 회로(110)는 인에이블 상태를 가지는 커맨드 래치 인에이블 신호(CLE)를 전송함에 따라 커맨드(CMD)를 포함하는 데이터 신호(DQ)를 비휘발성 메모리 장치(200)로 전송하고, 인에이블 상태를 가지는 어드레스 래치 인에이블 신호(ALE)를 전송함에 따라 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 메모리 장치(200)로 전송할 수 있다.
컨트롤러 인터페이스 회로(110)는 제5 핀(P25)을 통해 메모리 장치(200)로 읽기 인에이블 신호(nRE)를 전송할 수 있다. 컨트롤러 인터페이스 회로(110)는 제6 핀(P26)을 통해 비휘발성 메모리 장치(200)로부터 데이터 스트로브 신호(DQS)를 수신하거나, 비휘발성 메모리 장치(200)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.
비휘발성 메모리 장치(200)의 데이터(DATA) 출력 동작에서, 컨트롤러 인터페이스 회로(110)는 토글하는 읽기 인에이블 신호(nRE)를 생성하고, 읽기 인에이블 신호(nRE)를 비휘발성 메모리 장치(200)로 전송할 수 있다. 예를 들어, 컨트롤러 인터페이스 회로(110)는 데이터(DATA)가 출력되기 전에 고정된 상태(예를 들어, 하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 읽기 인에이블 신호(nRE)를 생성할 수 있다. 이에 따라, 비휘발성 메모리 장치(200)에서 읽기 인에이블 신호(nRE)에 기초하여 토글하는 데이터 스트로브 신호(DQS)가 생성될 수 있다. 컨트롤러 인터페이스 회로(110)는 비휘발성 메모리 장치(200)로부터 토글하는 데이터 스트로브 신호(DQS)와 함께 데이터(DATA)를 포함하는 데이터 신호(DQ)를 수신할 수 있다. 컨트롤러 인터페이스 회로(110)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다.
비휘발성 메모리 장치(200)의 데이터(DATA) 입력 동작에서, 컨트롤러 인터페이스 회로(110)는 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 예를 들어, 컨트롤러 인터페이스 회로(110)는 데이터(DATA)를 전송하기 전에 고정된 상태(예를 들어, 하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 컨트롤러 인터페이스 회로(110)는 데이터 스트로브 신호(DQS)의 토글 타이밍들에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 비휘발성 메모리 장치(200)로 전송할 수 있다.
컨트롤러 인터페이스 회로(110)는 제8 핀(P28)을 통해 비휘발성 메모리 장치(200)로부터 레디/비지 출력 신호(nR/B)를 수신할 수 있다. 컨트롤러 인터페이스 회로(110)는 레디/비지 출력 신호(nR/B)에 기초하여 비휘발성 메모리 장치(200)의 상태 정보를 판별할 수 있다.
도 3은 몇몇 실시예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
메모리 컨트롤러(100)는 호스트 인터페이스(115), 메모리 인터페이스 회로(110) 및 CPU(central processing unit, 120)를 포함할 수 있다. 또한, 메모리 컨트롤러(100)는 버퍼 메모리(150), ECC(error correction code, 160) 엔진 및 플래시 변환 레이어(Flash Translation Layer(FTL), 170)을 더 포함할 수 있다. 메모리 컨트롤러(100)는 FTL(170)가 로딩되는 워킹 메모리(미도시)를 더 포함할 수 있으며, CPU(120)가 플래시 변환 레이어를 실행하는 것에 의해 비휘발성 메모리 장치(200)에 대한 데이터 기록 및 리드 동작이 제어될 수 있다.
호스트 인터페이스(115)는 호스트(1)와 패킷(packet)을 송수신할 수 있다. 호스트(1)로부터 호스트 인터페이스(115)로 전송되는 패킷은 커맨드(command) 혹은 비휘발성 메모리 장치(200)에 기록될 데이터 등을 포함할 수 있으며, 호스트 인터페이스(115)로부터 호스트(1)로 전송되는 패킷은 커맨드에 대한 응답(response) 혹은 비휘발성 메모리 장치(200)로부터 리드된 데이터 등을 포함할 수 있다. 메모리 인터페이스 회로(110)는 비휘발성 메모리 장치(200)에 기록될 데이터를 비휘발성 메모리 장치(200)로 송신하거나, 비휘발성 메모리 장치(200)로부터 리드된 데이터를 수신할 수 있다. 이러한 메모리 인터페이스 회로(110)는 토글(Toggle) 혹은 온파이(ONFI)와 같은 표준 규약을 준수하도록 구현될 수 있다.
CPU(120)는 메모리 컨트롤러(100)의 전반적인 동작을 제어한다. 예를 들어 비휘발성 메모리 장치(200)의 구동과 관련된 동작을 제어할 수 있다. 즉, CPU(120)는 호스트 인터페이스(115)로부터 수신된 커맨드(예를 들어 리드 커맨드)에 따라 비휘발성 메모리 장치(200)로부터 데이터를 리드하도록 제어할 수 있다.
CPU(120)는 몇몇 실시예에 따라 스케줄러(130)가 스케줄링한 순서대로 커맨드를 비휘발성 메모리 장치(200)로 출력할 수 있다. 예를 들어 CPU(120)는 호스트(1)로부터 수신된 커맨드(CMD1)의 우선순위가 긴급하면, 현재 수행 중인 커맨드(CMD2)에 대한 동작을 중단시키고, 커맨드(CMD1)에 대한 동작을 우선 수행하도록 제어할 수 있다. 예를 들어 CPU(120)는 커맨드(CMD1)에 대한 동작이 완료되면, 중단했던 커맨드(CMD2)에 대한 동작을 재개한다.
몇몇 실시예에 따라 커맨드(CMD2)는 비휘발성 메모리 장치의 관리를 위한 내부 커맨드일 수 있고, 커맨드(CMD2)는 호스트 장치로부터 요청된 리드 커맨드 일 수 있다. 내부 커맨드는, 예를 들면 가비지 컬렉션(Garbage Collection) 동작 등과 관련된 커맨드일 수 있다. 몇몇 실시예에 따라 커맨드(CMD2)는 제1 호스트로부터 수신된 커맨드이고, 커맨드(CMD1)은 제2 호스트로부터 수신된 커맨드로서, 제2 호스트의 요청이 제1 호스트의 요청보다 우선되도록 설정된 것일 수도 있다.
예를 들어 CPU(120)는 커맨드(CMD2)에 대한 동작 재개 전에, 커맨드(CMD1)에 이어서 수행해야 할 커맨드(CMD3)가 있는 경우, 커맨드(CMD3)에 대한 동작을 수행한 후 커맨드(CMD2)에 대한 동작을 재개한다.
커맨드(CMD3)은 일 실시예에 따라 동일 호스트 장치로부터 수신되고, 커맨드(CMD1)와 연관된 커맨드일 수도 있고, 다른 실시예에 따라 다른 호스트 장치로부터 수신되었으나 커맨드(CMD2)보다 긴급한 커맨드일 수도 있다.
스케줄러(130)는 몇몇 실시예에 따라 호스트 인터페이스(115)를 통해 수신되는 커맨드들의 우선순위를 확인하고 우선순위에 따라 동작 순서를 스케줄링한다. 스케줄러(130)는 몇몇 실시예에 따라 호스트 인터페이스(115)를 통해 수신되는 커맨드에 대응하여 비휘발성 메모리 장치(200)에 제공할 커맨드를 생성하는데 필요한 태스크를 생성하고, CPU(120)를 통해 태스크들이 처리되도록 제어할 수 있다.
큐(140)는 몇몇 실시예에 따라 호스트 인터페이스(115)로부터 수신되는 복수의 커맨드를 저장한다. 큐(140)는 몇몇 실시예에 따라 비휘발성 메모리 장치(200)에 제공할 커맨드를 생성하는데 필요한 복수의 태스크를 저장할 수 있다. 몇몇 실시예에 따라 큐(140)는 복수의 큐일 수 있다.
일 예로, 스케줄러(130)는 현재 수행 중인 커맨드(CMD2)를 기준으로 보다 긴급하면 제1 큐(Queue1, 또는 Urgent Queue)에 저장하고, 현재 수행 중인 커맨드(CMD2)를 기준으로 긴급하지 않으면 제2 큐(Queue2, 또는 Normal Queue)에 저장할 수 있다.
스케줄러(130)는 예를 들어, 커맨드(CMD2) 수행 중에 제1 큐에 커맨드(CMD1)가 저장되면, CPU(120)로 알려줄 수 있다. CPU(120)는 스케줄러(130)의 알림에 기초하여 커맨드(CMD2)에 대한 동작을 유보(또는 홀드)하고, 커맨드(CMD1)에 대한 동작을 우선 수행하도록 비휘발성 메모리 장치(200)를 제어할 수 있다.
스케줄러(130)는 예를 들어, 커맨드(CMD2)에 대한 동작 재개 전에, 커맨드(CMD1)에 이어서 수행해야 할 커맨드(CMD3)를 수신하면, 제1 큐에 저장하고 CPU(120)에 알려줄 수 있다. 이때 커맨드(CMD3)는 몇몇 실시예에 따라 커맨드(CMD1)에 의존적인(dependent) 커맨드일 수도 있다. 예를 들어 커맨드(CMD1)와 커맨드(CMD3)는 제1 호스트로부터 수신된 커맨드에 대응하여 생성된 복수의 태스크 중 태스크 의존적인(task dependent) 제1 태스크(Task1) 및 제2 태스크(Task2)일 수 있다. 이러한 예로서, 제1 태스크(Task1)는 호스트(1)로부터 제공받은 논리 어드레스(Logical Address)를 비휘발성 메모리 장치(200)에서 사용되는 물리 어드레스(Physical Address)로 매핑하는 어드레스 매핑(L2P) 태스크를 포함하고, 제2 태스크(Task2)는 비휘발성 메모리 장치(200)의 비휘발성 메모리 셀에 인가하는 리드 전압의 레벨을 결정하는 태스크를 포함할 수 있다.
또는 스케줄러(130)는 몇몇 실시예에 따라 커맨드(CMD3)는 커맨드(CMD2)보다 우선 순위가 높은 커맨드일 수도 있다. 일 예로, 복수의 호스트(1)는 몇몇 실시예에 따라 각각 우선순위를 가질 수 있다. 커맨드(CMD2)는 제1 호스트, 커맨드(CMD3)는 제2 호스트에서 요청된 것이라고 할 경우, 제2 호스트가 제1 호스트보다 높은 우선순위(priority)를 가질 수 있다. 이 경우, 스케줄러(130)는 제1 호스트의 커맨드들, 위 예에서 커맨드(CMD2)보다 제2 호스트의 커맨드들, 위 예에서 커맨드(CMD3)가 먼저 처리되도록 스케줄링할 수 있다.상술한 스케줄링을 위해 스케줄러(130)는 우선 순서에 따라 현재 수행 중인 커맨드보다 먼저 처리해야할 커맨드와 먼저 처리하지 않아도 될 커맨드를 구분하여 서로 다른 큐(140)에 저장시킬 수 있다.
버퍼 메모리(150)는 메모리 컨트롤러(100)의 동작 메모리일 수 있다. 버퍼 메모리(150)는 SRAM(Static RAM) 및/또는 DRAM(Dynamic RAM) 등의 휘발성 메모리를 포함할 수 있으나, 플래시 메모리, PRAM(Phase-change RAM) 및/또는 RRAM(Resistive RAM) 등의 비휘발성 메모리를 포함할 수도 있다.
ECC 엔진(160)은 비휘발성 메모리 장치(200)로부터 리드되는 리드 데이터에 대한 오류 검출 및 정정 기능을 수행할 수 있다. 보다 구체적으로, ECC 엔진(160)은 비휘발성 메모리 장치(200)에 쓰기될 쓰기 데이터에 대하여 패리티 비트(parity bit)들을 생성할 수 있으며, 이와 같이 생성된 패리티 비트들은 쓰기 데이터와 함께 비휘발성 메모리 장치(200) 내에 저장될 수 있다. 비휘발성 메모리 장치(200)로부터의 데이터 리드 시, ECC 엔진(160)은 리드 데이터와 함께 비휘발성 메모리 장치(200)로부터 리드되는 패리티 비트들을 이용하여 리드 데이터의 에러를 정정하고, 에러가 정정된 리드 데이터를 출력할 수 있다.
플래시 변환 계층(170, FTL)은 어드레스 매핑(address mapping), 웨어-레벨링(wear-leveling), 가비지 콜렉션(garbage collection)과 같은 여러 기능을 수행할 수 있다. 어드레스 매핑 동작은 호스트로부터 수신한 논리 어드레스(logical address)를, 비휘발성 메모리 장치(200) 내에 데이터를 실제로 저장하는 데 사용되는 물리 어드레스(physical address)로 바꾸는 동작이다. 웨어-레벨링은 비휘발성 메모리 장치(200) 내의 블록(block)들이 균일하게 사용되도록 하여 특정 블록의 과도한 열화를 방지하기 위한 기술로, 예시적으로 물리 블록(physical block)들의 소거 카운트들을 밸런싱하는 펌웨어 기술을 통해 구현될 수 있다. 가비지 콜렉션은, 블록의 유효 데이터를 새 블록에 복사한 후 기존 블록을 소거(erase)하는 방식을 통해 비휘발성 메모리 장치(200) 내에서 사용 가능한 용량을 확보하기 위한 기술이다.
메모리 인터페이스 회로(110)는 비휘발성 메모리 장치(200)를 전용 케이블로 직접 접속하는 DAS(Direct Attached Storage) 방식으로 구현될 수 있다. 또한, 예를 들어, 메모리 인터페이스 회로(110)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe(NVM express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC(embedded multi-media card), UFS(Universal Flash Storage), eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다.
도 4 및 도 5는 몇몇 실시예에 따른 스토리지 장치의 동작을 설명하기 위한 도면이다. 설명의 편의를 위해 현재 수행 중인 커맨드는 NCMD1이고, T1 내지 T4의 순서로 커맨드가 수신된다고 가정한다.
도 4 및 도 5를 참조하면, 큐(140)는 제1 큐(141, 또는 긴급 큐) 및 제2 큐(145, 또는 일반 큐)를 포함할 수 있다. 스케줄러(130)는 T1 시점에 수신된 커맨드(NCMD1)을 기준으로 우선순위가 긴급한 커맨드는 긴급 큐(141)에 저장하고, 우선순위가 긴급하지 않은 커맨드는 일반 큐(145)에 저장할 수 있다.
일 실시예로, 도 4를 참조하면, T1, T2, T3시점에 일반 커맨드 NCMD1, NCMD2, NCMD3로 커맨드가 수신되고, T4시점에 긴급 커맨드 UCMD1이 수신된 경우를 가정하자. 이 경우 긴급 커맨드 UCMD1은 현재 수행되는 커맨드 NCMD1을 기준으로 UCMD1이 NCMD1보다 동작 우선순위가 높은지(즉, 보다 긴급한지) 여부를 기준으로 긴급 큐에 저장될 수 있다.
현재 NCMD1이 수행되고 있는 도중에 UCMD1이 수신되면, 스케줄러(130)는 UCMD1을 긴급 큐(141)에 저장하고, CPU(120)에게 알려준다. CPU(120)는 현재 수행중인 NCMD1에 대한 리드 동작 완료 전이라도, NCMD1에 대한 리드 동작을 보류(postpone or hold)한다. 이어서 CPU(120)는 긴급 큐(141)에 있는 UCMD1에 대한 리드 동작을 먼저 수행하도록 비휘발성 메모리 장치(200)를 제어한다.
스케줄러(130)는 이어서 수신되는 NCMD2, NCMD3를 보류된 NCMD1과 비교하여 우선순위가 낮은 경우, 노말 큐(145)에 저장시키고, 비휘발성 메모리 장치(200)에서 UCMD1에 대한 리드 동작의 완료 및 NCMD1에 대해 재개된 리드 동작 완료 후 NCMD2, NCMD3에 대한 리드 동작이 수행되도록 동작 순서를 스케줄링 할 수 있다.
다른 실시예로 도 5를 참조하면, T1, T2 시점에 일반 커맨드 NCMD1, NCMD2 로 커맨드가 수신되고, T3, T4시점에 긴급 커맨드 UCMD1, UCMD2이 수신된 경우를 가정하자. 현재 NCMD1이 수행되고 있는 도중에 UCMD1이 수신되면, UCMD1이 NCMD1보다 동작 우선순위가 높은지여부를 확인한다. UCMD1의 NCMD1보다 먼저 처리되어야 하는 커맨드인 경우, 스케줄러(130)는 UCMD1을 긴급 큐(141)에 저장하고, CPU(120)에게 알려준다. CPU(120)는 긴급 큐(141)에 저장된 커맨드를 확인하고 현재 수행중인 NCMD1에 대한 리드 동작을 보류한다.. 이어서 CPU(120)는 긴급 큐(141)에 있는 UCMD1에 대한 리드 동작을 수행하도록 비휘발성 메모리 장치(200)를 제어한다.
스케줄러(130)는 UCMD2(T4)가 NCMD2(T2)보다 늦게 들어왔더라도, NCMD1 및 NCMD2보다 우선순위가 높으면, UCMD2는 긴급 큐(141)에 저장시키고, NCMD2 수행 전에 UCMD2를 비휘발성 메모리 장치(200)로 출력한다. 비휘발성 메모리 장치(200)는 유보된 NCMD1에 대한 리드 동작 재개 전에 UCMD2에 대한 리드 동작을 우선 수행할 수도 있다. 일 예로 UCMD2는 NCMD1 및 NCMD2보다 우선순위가 높아서 먼저 처리되는 커맨드일 수도 있고 다른예로 UCMD2는 UCMD1와 연관성이 있어서 먼저 처리되어야 하는 커맨드일 수도 있다. 연관성 있는 커맨드라 함은 일 예로 비휘발성 메모리 장치(200)의 데이터 액세스의 로컬리티(Locality)에 대한 것일 수 있다. 또는 다른 예로 커맨드 간의 태스크 의존성(Task dependent)에 대한 것일 수 있다. 또는 도시하지는 아니하였으나 다른 실시예에 따라 UCMD2의 우선순위가 NCMD1보다는 긴급하지 않고, NCMD2보다는 긴급한 경우, UCMD1에 대한 리드 동작 수행 완료 후 NCMD1에 대한 리드 동작을 재개하여 완료한 후에 UCMD2에 대한 리드 동작을 수행할 수도 있다.
도 6 및 도 7은 몇몇 실시예에 따른 스토리지 장치의 동작을 설명하기 위한 도면이다.
메모리 컨트롤러(100)는 복수의 호스트로부터 각각 커맨드를 수신할 수 있다. 예를 들어 제1 호스트(Host1)와 제2 호스트(Host2)로부터 리드 커맨드를 각각 수신하면, 메모리 컨트롤러(100)는 각각의 리드 커맨드에 상응하는 복수의 태스크를 생성할 수 있다. 예를 들어 제1 호스트의 리드 커맨드에 상응하여 TID11, TID12 내지 TID1m을 생성하고, 제2 호스트의 리드 커맨드에 상응하여 TID21, TID22 내지 TID2n을 생성한다고 하자(m 및 n은 자연수).
몇몇 실시예에 따라 복수의 호스트는 호스트 간 동작 순서에 대한 우선순위가 설정될 수 있다. 도시된 예에서 제1 호스트의 호스트별 동작 우선순위는 P1, 제2 호스트의 호스트별 동작 우선순위를 P2라고 하자. 호스트별 우선순위 정보는 일 실시예에 따라 호스트에서 전송하는 리드 커맨드에 포함되어 있을 수도 있고, 다른 실시예에 따라 메모리 컨트롤러(100) 내에 호스트별 우선순위 정보가 저장되어 있을 수도 있다.
메모리 컨트롤러(100)에서 생성된 복수의 태스크는 호스트별 우선순위 정보를 포함할 수 있다. 상기 호스트별 우선순위 정보는 일 예로 태그 또는 헤더 형태로 포함될 수도 있고, 다른 예로 메모리 컨트롤러(100) 내 매핑 테이블로 저장되거나, 또는 레지스터 등에 저장된 정보일 수도 있다.
예시적 실시예로, 제2 호스트의 호스트별 우선순위 P2는 제1 호스트의 호스트별 우선순위 P1보다 높다(또는 긴급하다)고 가정하자. 또한 메모리 컨트롤러(100)는 각 호스트에서 수신된 리드 커맨드에 상응하여 복수의 태스크를 동시에 또는 순차적으로 생성할 수 있다. 예를 들어 T1 내지 T6 시점에 각각 태스크 TID11, TID12, TID13, TID21, TID22, TID14가 생성된다고 하자.
먼저 스케줄러(130)는 가장 먼저 생성된 TID11을 비휘발성 메모리 장치(200)로 출력하도록 스케줄링 할 수 있다. 비휘발성 메모리 장치(200)는 태스크 TID11에 상응하는 커맨드를 수신하여 처리하는 중에, 스케줄러(130)는 다음 태스크들을 수신하여 우선순위에 따라 스케줄링할 수 있다. 예를 들어 P2가 P1보다 긴급하므로, 현재 처리 중인 태스크 TID11를 기준으로 다음에 들어오는 태스크 TID12, TID13, TID21, TID22, TID14는 우선순위에 따라 큐(140)에 구분하여 저장할 수 있다. 예를 들어 태스크 TID12는 동일한 제1 호스트로부터의 호스트별 우선순위 P1이고, 태스크 TID11보다 긴급하지 않으므로, 스케줄러(130)는 태스크 TID12를 일반 큐(145)에 저장한다. 태스크 TID13은 동일한 제1 호스트로부터의 호스트별 우선순위 P1이고, 태스크 TID11보다 긴급하지 않으므로, 스케줄러(130)는 태스크 TID13을 일반 큐(145)에 저장한다.
태스크 TID21는 제2 호스트로부터의 호스트별 우선순위 P2로, P1보다 우선순위가 높고, 태스크 TID11보다 긴급하므로, 스케줄러(130)는 태스크 TID21을 긴급 큐(141)에 저장한다. 태스크 TID22는 제2 호스트로부터의 호스트별 우선순위 P2로, P1보다 우선순위가 높고, 태스크 TID11보다 긴급하므로, 스케줄러(130)는 태스크 TID22를 긴급 큐(141)에 저장한다.
메모리 컨트롤러(100)는 긴급 큐(141)에 저장되는 태스크가 있으면, 비휘발성 메모리 장치(200)에서 태스크 TID11를 처리하던 중이라도, 긴급 큐(141)에 저장되어 있던 태스크 TID21에 상응하는 커맨드를 비휘발성 메모리 장치(200)로 전송한다. 비휘발성 메모리 장치(200)는 태스크 TID11에 상응하는 리드 동작을 수행하다가 보다 높은 우선순위를 가진 태스크 TID21을 수신하면, 태스크 TID11에 상응하는 동작은 보류하고, 태스크 TID21에 상응하는 동작을 먼저 수행한다.
이어서, 메모리 컨트롤러(100)는 긴급 큐(141)에 저장된 태스크 TID22에 상응하는 커맨드를 비휘발성 메모리 장치(200)로 전송하고, 이어서 일반 큐(145)에 저장되어 있던 태스크들(TID12, TID13, TID14)를 차례로 비휘발성 메모리 장치(200)로 전송할 수 있다.
몇몇 실시예에 따라 태스크 TID22는 태스크 TID21과 태스크 의존적(task dependent)인 관계로서 TID21에 이어서 수행되는 경우일 수도 있고, 또는 몇몇 실시예에 따라 일반 큐에 저장된 태스크 TID12에 비해 높은 우선순위 P2를 가지므로 TID12보다 먼저 처리되는 경우일 수도 있다.
도 8 및 도 9는 몇몇 실시예에 따른 스토리지 장치의 동작을 설명하기 위한 도면이다.
도 8을 참고하면, 메모리 컨트롤러(100)는 복수의 호스트로부터 각각 커맨드를 수신할 수 있다. 예를 들어 제1 호스트(Host1)와 제2 호스트(Host2)로부터 리드 커맨드를 각각 수신하면, 메모리 컨트롤러(100)는 각각의 리드 커맨드에 상응하는 복수의 태스크를 생성할 수 있다. 예를 들어 제1 호스트의 리드 커맨드에 상응하여 TID11, TID12 내지 TID1m을 생성하고, 제2 호스트의 리드 커맨드에 상응하여 TID21, TID22 내지 TID2n을 생성한다고 하자(m 및 n은 자연수).
다만 도 6과 달리, 제1 호스트와 제2 호스트는 일 예로 호스트별 우선순위가 동일하거나, 다른 예로 호스트별 우선순위가 설정되지 않은 경우일 수 있다. 예시적 실시예로, 메모리 컨트롤러(100)는 각 호스트에서 수신된 리드 커맨드에 상응하여 복수의 태스크를 동시에 또는 순차적으로 생성할 수 있다. 예를 들어 T1 내지 T6 시점에 각각 태스크 TID11, TID21, TID12, TID22, TID13, TID14가 생성된다고 하자.
먼저 스케줄러(130)는 가장 먼저 생성된 TID11을 비휘발성 메모리 장치(200)로 출력하도록 스케줄링 할 수 있다. 비휘발성 메모리 장치(200)는 태스크 TID11에 상응하는 커맨드를 수신하여 처리하는 중에, 스케줄러(130)는 다음 태스크들을 수신하여 우선순위에 따라 스케줄링할 수 있다. 도시된 예에서 스케줄러(130)는 현재 처리 중인 태스크 TID11를 기준으로 다음에 들어오는 태스크 TID21, TID12, TID22, TID13, TID14는 우선순위에 따라 큐(140)에 구분하여 저장할 수 있다.
예를 들어 태스크 TID12는 동일한 제1 호스트로부터 수신되었으나 현재 수행 중인 태스크 TID11보다 긴급하다고 판단되면, 스케줄러(130)는 태스크 TID12를 긴급 큐(141)에 저장한다. 태스크 TID13은 역시 동일한 제1 호스트로부터 수신되었으나 태스크 TID12와 연관성 있는 태스크인 경우, 스케줄러(130)는 태스크 TID13을 긴급 큐(141)에 저장한다.
그리고, 메모리 컨트롤러(100)는 긴급 큐(141)에 저장되는 태스크가 있으면, 비휘발성 메모리 장치(200)에서 태스크 TID11를 처리하던 중이라도, 긴급 큐(141)에 저장되어 있던 태스크 TID12에 상응하는 커맨드를 비휘발성 메모리 장치(200)로 전송한다. 비휘발성 메모리 장치(200)는 태스크 TID11에 상응하는 리드 동작을 수행하다가 보다 높은 우선순위를 가진 태스크 TID12를 수신하면, 태스크 TID11에 상응하는 동작은 보류하고, 태스크 TID12에 상응하는 동작을 먼저 수행한다. 또한, 이어서 수신되는 태스크 TID13에 대해서도 태스크 TID11보다 높은 우선순위를 가지므로, 태스크 TID13에 상응하는 동작을 먼저 수행하고 완료될 때까지 TID11에 상응하는 동작은 계속 보류한다.
도 10은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 10을 참조하면, 비휘발성 메모리 장치(200)는 제어 로직(220), 메모리 셀 어레이(230), 페이지 버퍼(240), 전압 생성기(250), 및 로우 디코더(260)를 포함할 수 있다. 도 10에는 도시되지 않았으나, 비휘발성 메모리 장치(200)는 도 6에 도시된 메모리 인터페이스 회로(210)를 더 포함할 수 있고, 또한 컬럼 로직, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더 등을 더 포함할 수 있다.
제어 로직(220)는 비휘발성 메모리 장치(200) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직(220)는 메모리 인터페이스 회로(210)로부터의 커맨드(CMD) 및/또는 어드레스(ADDR)에 응답하여 각종 제어 신호들을 출력할 수 있다. 예를 들어, 제어 로직(220)는 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR), 및 컬럼 어드레스(Y-ADDR)를 출력할 수 있다.
메모리 셀 어레이(230)는 복수의 메모리 블록들(BLK1 내지 BLKz)을 포함할 수 있고(z는 양의 정수), 복수의 메모리 블록들(BLK1 내지 BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(230)는 비트 라인들(BL)을 통해 페이지 버퍼(240)에 연결될 수 있고, 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(360)에 연결될 수 있다.
예시적인 실시 예에서, 메모리 셀 어레이(230)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있다. 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 본 명세서에 인용 형식으로 결합된다. 예시적인 실시 예에서, 메모리 셀 어레이(230)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.
페이지 버퍼(240)는 복수의 비트 라인들(BL)을 통해 메모리 셀들과 각각 연결될 수 있다. 페이지 버퍼(240)는 컬럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 적어도 하나의 비트 라인을 선택할 수 있다. 페이지 버퍼(240)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 프로그램 동작 시, 페이지 버퍼(240)는 선택된 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 인가할 수 있다. 독출 동작 시, 페이지 버퍼(240)는 선택된 비트 라인의 전류 또는 전압을 감지하여 메모리 셀에 저장된 데이터를 감지할 수 있다. 몇몇 실시예에 따라 페이지 버퍼(240)는 복수의 페이지 버퍼를 포함할 수 있다. 페이지 버퍼(240)는 앞에서 설명한 긴급 큐(141) 또는 일반 큐(145)로부터 비휘발성 메모리 장치(200)로 수신되는 커맨드에 상응하도록 복수의 페이지 버퍼를 선택적으로 활성화 하여 리드된 데이터를 저장하였다가 메모리 컨트롤러(100)로 출력할 수 있다. 구체적인 동작은 도 11에서 설명하기로 한다.
전압 생성기(250)는 전압 제어 신호(CTRL_vol)를 기반으로 프로그램, 독출, 및 소거 동작들을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 생성기(250)는 워드 라인 전압(VWL)으로서 프로그램 전압, 독출 전압, 프로그램 검증 전압, 소거 전압 등을 생성할 수 있다.
로우 디코더(260)는 로우 어드레스(X-ADDR)에 응답하여 복수의 워드 라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 예를 들어, 프로그램 동작 시, 로우 디코더(260)는 선택된 워드 라인으로 프로그램 전압 및 프로그램 검증 전압을 인가하고, 독출 동작 시, 선택된 워드 라인으로 독출 전압을 인가할 수 있다.
도 11은 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다. 도 10과의 차이점을 위주로 설명하고, 중복되는 설명은 생략한다.
몇몇 실시예에 따른 비휘발성 메모리 장치(200)는 커맨드 제어부(270), 버퍼 셀렉터(280) 및 입출력 제어부(290)를 더 포함할 수 있다.
커맨드 제어부(270)는 메모리 컨트롤러(100)로부터 커맨드(CMD1)를 수신하면, 현재 리드 동작을 수행 중인 커맨드(CMD2)를 보류하고, 커맨드(CMD1)에 대한 동작을 우선 수행하도록 커맨드의 동작 순서를 제어할 수 있다.
커맨드(CMD1)는 커맨드(CMD2)보다 우선순위가 긴급한(또는 우선순위가 높은) 것일 수 있다. 일 실시예로 커맨드(CMD1)과 커맨드(CMD2)의 동작 순서는 호스트별 우선순위에 의해 정해지는 것일 수도 있고 또는 다른 실시예로 메모리 컨트롤러(100)에 의해 정해지는 것일 수도 있고, 또다른 실시예로 커맨드 제어부(270)가 정한 기준에 따른 우선순위에 기초하여 커맨드들 간의 동작 순서가 정해지는 것일 수도 있다.
커맨드 제어부(270)는 일 실시예에 따라 제어 로직(220) 내에 포함된 모듈일 수도 있고, 다른 실시예에 따라 제어 로직(220)과 별개로 배치되는 모듈일 수도 있다.
페이지 버퍼(240)는 복수의 페이지 버퍼를 포함할 수 있다. 예를 들어 제1 페이지 버퍼(241)와 제2 페이지 버퍼(245)를 포함하는 경우, 각각의 페이지 버퍼(241, 245)는 버퍼 셀렉터(280)에 의해 활성화되어 메모리 셀 어레이(230)로부터 리드되는 데이터를 저장하거나, 메모리 셀 어레이(230)에 프로그램할 데이터를 수신할 수 있다.
버퍼 셀렉터(280)는 커맨드 제어부(270)의 제어에 따라 복수의 페이지 버퍼(241, 245) 중 어느 하나의 페이지 버퍼를 선택할 수 있다.
입출력 제어부(290)는 커맨드 제어부(270)의 제어에 따라 복수의 페이지 버퍼(241, 245) 중 선택되는 페이지 버퍼의 데이터를 메모리 인터페이스 회로(210)를 통해 출력하거나, 메모리 인터페이스 회로(210)를 통해 프로그램할 데이터를 수신하여 선택되는 페이지 버퍼에 저장한다.
몇몇 실시예에 따라 버퍼 셀렉터(280)의 선택에 따라 커맨드(CMD1)에 대한 데이터(DATA1)는 페이지 버퍼(241)에 저장하고, 커맨드(CMD2)에 대한 데이터(DATA2)는 페이지 버퍼(245)에 저장할 수 있다. 버퍼 셀렉터(280)는 몇몇 실시예에 따라 커맨드(CMD2)에 대한 리드 동작시에는 페이지 버퍼(245)에 데이터(DATA2)를 저장하다가, 커맨드(CMD2)의 동작이 중단되면, 데이터(DATA2)의 일부만 저장된 페이지 버퍼(245)를 비활성화한다. 버퍼 셀렉터(280)는 우선 수행되는 커맨드(CMD1)에 대한 리드 동작시에는 페이지 버퍼(241)를 선택하여 데이터(DATA1)를 저장하고, 입출력 제어부(290)는 커맨드(CMD1)에 대한 리드 동작이 완료되면, 페이지 버퍼(241)에 저장된 데이터를 메모리 인터페이스 회로(210)로 출력한다. 커맨드 제어부(270)의 제어에 따라 중단했던 커맨드(CMD2)의 동작을 재개하고, 페이지 버퍼(245)가 다시 활성화되어, 데이터(DATA2)의 나머지를 저장한다.
도 12은 몇몇 실시예에 따른 비휘발성 메모리 장치의 리드 동작을 설명하기 위한 도면이다.
도 12을 참조하면, 몇몇 실시예에 따라 메모리 컨트롤러(100)와 비휘발성 메모리 장치(200)는 채널(예를 들면, DQ버스, 도 2의 P17)를 통해 커맨드 및 데이터를 주고받는다. 도시된 tR은 비휘발성 메모리 장치(200)에서 메모리 셀 어레이(230)로부터 리드된 데이터가 페이지 버퍼(240)로 저장되는 시간을 의미할 수 있다. 도시된 D-OUT은 비휘발성 메모리 장치(200)의 메모리 인터페이스 회로(210)가 채널을 통해 데이터가 출력되는 시간을 의미할 수 있다.
비휘발성 메모리 장치(200, NAND)가 현재 제1 커맨드(GC_tR)를 수행하는 도중에 호스트(1)로부터의 리드 요청에 따른 제2 커맨드(Host Read)를 수신하면, 메모리 컨트롤러(100)는 제1 커맨드보다 제2 커맨드가 긴급하다고 판단되면, 현재 커맨드(GC_tR)에 대한 동작을 보류(postpone)하고 제2 커맨드(Host Read)에 대한 동작을 우선 수행하여(Host tR) 데이터를 출력하고(D-Out), 보류하였던 제1 커맨드(GC_tR)에 대한 리드 동작을 재개하여 데이터를 출력한다(GC D-Out).
도 13 및 도 15는 몇몇 실시예에 따른 비휘발성 메모리 장치의 리드 동작을 설명하기 위한 도면이다.
도 13을 참조하면, 현재 제1 커맨드(예를 들어 도 8의 GC_tR)에 대한 데이터 리드 동작이 수행하려는 도중에(Read ①), 메모리 컨트롤러가 제2 커맨드(Read ②)를 수신하면, Read ①에 대한 동작은 보류하고, 제2 커맨드에 대한 데이터 액세스(Host tR, Read ②)를 먼저 수행한다. 비휘발성 메모리 장치는 먼저 수행된 제2 커맨드에 상응하는 데이터를 출력하면서(D-Out ②) 보류했던 제1 커맨드에 대한 동작을 재개하여 제1 커맨드에 상응하는 데이터를 리드하여 출력한다(D-Out ①)
도 14를 참조하면, 도 13의 간략 타이밍도에 따라, DQ버스를 통해 제1 커맨드(예를 들어 DQ버스의 32h)이 전송되면, 레디/비지 출력 신호(RnB)에서 보여지듯이 제1 커맨드에 상응하는 데이터들이 비휘발성 메모리 장치(200)에서 리드된다(tDBSY). 그러나 도중에 보다 긴급한 제2 커맨드가 수신되면(예를 들어 DQ버스의 50h), 제1 커맨드에 대한 데이터들이 출력되는 것은 보류하고, 제2 커맨드에 대한 리드 동작을 먼저 수행하여(tR), 리드된 데이터를 출력한다(R-DATA). 이후 보류되었던 제1 커맨드에 대한 데이터 리드 동작을 마저 수행하여 데이터를 출력한다(R-Data)
도 15를 참조하면, 도 13과 달리 메모리 컨트롤러로부터 비휘발성 메모리 장치(200)가 제2 커맨드(Read ②)를 수신하는 시점이 제1 커맨드(Read ②)를 수행하여 제1 데이터를 읽던 도중(D-Out ①-1)인 경우를 도시한 것이다. 도시된 예에서 버퍼 셀렉터는 현재 선택하여 제1 데이터를 저장 중이던 제1 페이지 버퍼가 아닌, 다른 제2 페이지 버퍼를 선택하여 제2 커맨드(Read ②)에 대한 리드 동작을 먼저 수행하여 제2 페이지 버퍼에 저장한다. 제2 페이지 버퍼로의 제2 커맨드에 대한 제2 데이터의 추출이 완료되는대로(D-Out ②) 버퍼 셀렉터는 제2 페이지 버퍼를 비활성화 하고, 제1 페이지 버퍼를 선택하여 제1 커맨드에 대한 동작을 재개할 수 있다(D-Out ①-2).
도 16은 몇몇 실시예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 흐름도이다.
도 16을 참고하면, 몇몇 실시예에 따라 메모리 컨트롤러는 복수의 호스트 장치 중 제1 호스트로부터 커맨드(CMD1)를 수신한다(S10). 메모리 컨트롤러는 현재 수행 중인 제2 커맨드를 기준으로 커맨드(CMD1)의 우선순위를 확인한다(S20).
우선순위는 몇몇 실시예에 따라 복수의 호스트 장치 간에 정해지는 호스트별 우선순위일 수 있다. 예를 들어 제1 호스트의 커맨드(P1)보다 제2 호스트의 커맨드(P2)가 우선처리되도록 설정될 수 있다. 또는 우선순위는 몇몇 실시에에 따라 커맨드의 종류에 따라 결정되는 것일 수도 있다. 일 예로 커맨드가 비휘발성 메모리 장치의 관리를 위한 내부 커맨드인 경우, 외부 호스트 장치로부터 수신된 커맨드가 우선 처리되도록 설정될 수 있다. 다른 예로 외부 호스트 장치로부터 우선 수신되어 내부 커맨드보다 먼저 수행되는 제1 커맨드에 대해, 제1 커맨드와 연관성 있는 제2 커맨드가 수신되면 제1 커맨드에 대한 동작 완료에 이어서, 내부 커맨드보다 먼저 제2 커맨드가 수행될 수도 있다.
메모리 컨트롤러는 커맨드(CMD1)의 우선순위에 기초하여 수행하여야 할 커맨드를 큐(queue)에 저장할 수 있다(S30). 몇몇 실시예에 따라 수신된 커맨드(CMD1)가 현재 수행 중인 커맨드(CMD2)와 비교하여 보다 긴급한 커맨드인지 확인한다(S40).
커맨드(CMD1)이 커맨드(CMD2)보다 긴급한 경우, 현재 수행 중이던 커맨드(CMD2)의 동작을 보류하고(S50), 커맨드(CMD1)에 대한 동작을 먼저 수행한다. 몇몇 실시예에 따라 비휘발성 메모리 장치에서 커맨드(CMD1)에 대한 동작에 따라 데이터가 리드되면, 비휘발성 메모리 장치는 보류했던 커맨드(CMD2)에 대한 동작을 재개한다.
한편 몇몇 실시예에 따라 보류했던 커맨드(CMD2)에 대한 동작 재개 전에, 커맨드(CMD1)에 이어서 수행해야 할 커맨드(CMD3)가 있는 경우, 커맨드(CMD3)에 대한 동작을 먼저 수행한 후 커맨드(CMD2)에 대한 동작을 재개할 수 있다.
커맨드(CMD3)은 일 실시예에 따라 동일 호스트 장치로부터 수신되고, 커맨드(CMD1)와 연관된 커맨드일 수도 있고, 다른 실시예에 따라 다른 호스트 장치로부터 수신되었으나 커맨드(CMD2)보다 우선순위가 높은 커맨드일 수도 있다.
몇몇 실시예에 따른 메모리 컨트롤러의 동작방법에 의하면, 스토리지 장치에 복수의 리드 커맨드가 수신되는 복잡한 워크로드 상황에서도, 긴급한 데이터 리드 요청을 우선적으로 처리하여, 데이터 액세스 동작의 레이턴시가 향상되고, QoS(Quality of Service)가 개선될 수 있다.
도 17은 몇몇 실시예에 따라 스토리지 장치를 포함하는 전자 장치를 설명하기 위한 도면이다.
도 12의 시스템(1000)은 기본적으로 휴대용 통신 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기 또는 IOT(internet of things) 기기와 같은 모바일(mobile) 시스템일 수 있다. 하지만 도 12의 시스템(1000)은 반드시 모바일 시스템에 한정되는 것은 아니고, 개인용 컴퓨터(personal computer), 랩탑(laptop) 컴퓨터, 서버(server), 미디어 재생기(media player) 또는 내비게이션(navigation)과 같은 차량용 장비(automotive device) 등이 될 수도 있다.
도 17을 참조하면, 시스템(1000)은 메인 프로세서(main processor)(1100), 메모리(1200a, 1200b) 및 스토리지 장치(1300a, 1300b)를 포함할 수 있으며, 추가로 촬영 장치(image capturing device)(1410), 사용자 입력 장치(user input device)(1420), 센서(1430), 통신 장치(1440), 디스플레이(1450), 스피커(1460), 전력 공급 장치(power supplying device)(1470) 및 연결 인터페이스(connecting interface)(1480) 중 하나 이상을 포함할 수 있다.
메인 프로세서(1100)는 시스템(1000)의 전반적인 동작, 보다 구체적으로는 시스템(1000)을 이루는 다른 구성 요소들의 동작을 제어할 수 있다. 이와 같은 메인 프로세서(1100)는 범용 프로세서, 전용 프로세서 또는 애플리케이션 프로세서(application processor) 등으로 구현될 수 있다.
메인 프로세서(1100)는 하나 이상의 CPU 코어(1110)를 포함할 수 있으며, 메모리(1200a, 1200b) 및/또는 스토리지 장치(1300a, 1300b)를 제어하기 위한 컨트롤러(1120)를 더 포함할 수 있다. 실시예에 따라서는, 메인 프로세서(1100)는 AI(artificial intelligence) 데이터 연산 등 고속 데이터 연산을 위한 전용 회로인 가속기(accelerator) 블록(1130)을 더 포함할 수 있다. 이와 같은 가속기 블록(1130)은 GPU(Graphics Processing Unit), NPU(Neural Processing Unit) 및/또는 DPU(Data Processing Unit) 등을 포함할 수 있으며, 메인 프로세서(1100)의 다른 구성 요소와는 물리적으로 독립된 별개의 칩(chip)으로 구현될 수도 있다.
메모리(1200a, 1200b)는 시스템(1000)의 주기억 장치로 사용될 수 있으며, SRAM 및/또는 DRAM 등의 휘발성 메모리를 포함할 수 있으나, 플래시 메모리, PRAM 및/또는 RRAM 등의 비휘발성 메모리를 포함할 수도 있다. 메모리(1200a, 1200b)는 메인 프로세서(1100)와 동일한 패키지 내에 구현되는 것도 가능하다.
스토리지 장치(1300a, 1300b)는 전원 공급 여부와 관계 없이 데이터를 저장하는 비휘발성 저장 장치로서 기능할 수 있으며, 메모리(1200a, 1200b)에 비해 상대적으로 큰 저장 용량을 가질 수 있다. 스토리지 장치(1300a, 1300b)는 스토리지 컨트롤러(1310a, 1310b)와, 스토리지 컨트롤러(1310a, 1310b)의 제어 하에 데이터를 저장하는 비휘발성(non-volatile memory, NVM) 스토리지(1320a, 1320b)를 포함할 수 있다. 비휘발성 메모리(1320a, 1320b)는 2D(2-dimensional) 구조 혹은 3D(3-dimensional) 구조의 V-NAND 플래시 메모리를 포함할 수 있으나, PRAM 및/또는 RRAM 등의 다른 종류의 비휘발성 메모리를 포함할 수도 있다.
스토리지 장치(1300a, 1300b)는 메인 프로세서(1100)와는 물리적으로 분리된 상태로 시스템(1000)에 포함될 수도 있고, 메인 프로세서(1100)와 동일한 패키지 내에 구현될 수도 있다. 또한, 스토리지 장치(1300a, 1300b)는 SSD(solid state device) 혹은 메모리 카드(memory card)와 같은 형태를 가짐으로써, 후술할 연결 인터페이스(1480)와 같은 인터페이스를 통해 시스템(1000)의 다른 구성 요소들과 탈부착 가능하도록 결합될 수도 있다. 이와 같은 스토리지 장치(1300a, 1300b)는 UFS(universal flash storage), eMMC(embedded multi-media card) 혹은 NVMe(non-volatile memory express)와 같은 표준 규약이 적용되는 장치일 수 있으나, 반드시 이에 한정되는 건 아니다.
촬영 장치(1410)는 정지 영상 또는 동영상을 촬영할 수 있으며, 카메라(camera), 캠코더(camcorder) 및/또는 웹캠(webcam) 등일 수 있다.
사용자 입력 장치(1420)는 시스템(1000)의 사용자로부터 입력된 다양한 유형의 데이터를 수신할 수 있으며, 터치 패드(touch pad), 키패드(keyboard), 키보드(keyboard), 마우스(mouse) 및/또는 마이크(microphone) 등일 수 있다.
센서(1430)는 시스템(1000)의 외부로부터 획득될 수 있는 다양한 유형의 물리량을 감지하고, 감지된 물리량을 전기 신호로 변환할 수 있다. 이와 같은 센서(1430)는 온도 센서, 압력 센서, 조도 센서, 위치 센서, 가속도 센서, 바이오 센서(biosensor) 및/또는 자이로스코프(gyroscope) 등일 수 있다.
통신 장치(1440)는 다양한 통신 규약에 따라 시스템(1000) 외부의 다른 장치들과의 사이에서 신호의 송신 및 수신을 수행할 수 있다. 이와 같은 통신 장치(1440)는 안테나, 트랜시버(transceiver) 및/또는 모뎀(MODEM) 등을 포함하여 구현될 수 있다.
디스플레이(1450) 및 스피커(1460)는 시스템(1000)의 사용자에게 각각 시각적 정보와 청각적 정보를 출력하는 출력 장치로 기능할 수 있다.
전력 공급 장치(1470)는 시스템(1000)에 내장된 배터리(도시 안함) 및/또는외부 전원으로부터 공급되는 전력을 적절히 변환하여 시스템(1000)의 각 구성 요소들에게 공급할 수 있다.
연결 인터페이스(1480)는 시스템(1000)과, 시스템(1000)에 연결되어 시스템(1000과 데이터를 주고받을 수 있는 외부 장치 사이의 연결을 제공할 수 있다. 연결 인터페이스(1480)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe(NVM express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC(embedded multi-media card), UFS(Universal Flash Storage), eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다.
도 18은 몇몇 실시예에 따라 스토리지 장치를 포함하는 데이터 센터를 설명하기 위한 도면이다. 도 18의 스토리지 장치(3250)는 상술한 몇몇 실시예들에 따른 스토리지 장치(10)로 구현될 수 있다.
도 18을 참조하면, 데이터 센터(3000)는 각종 데이터를 모아두고 서비스를 제공하는 시설로서, 데이터 스토리지 센터라고 지칭될 수도 있다. 데이터 센터(3000)는 검색 엔진 및 데이터 베이스 운용을 위한 시스템일 수 있으며, 은행 등의 기업 또는 정부기관에서 사용되는 컴퓨팅 시스템일 수 있다. 데이터 센터(3000)는 어플리케이션 서버들(3100 내지 3100n) 및 스토리지 서버들(3200 내지 3200m)을 포함할 수 있다. 어플리케이션 서버들(3100 내지 3100n)의 개수 및 스토리지 서버들(3200 내지 3200m)의 개수는 실시예에 따라 다양하게 선택될 수 있고, 어플리케이션 서버들(3100 내지 3100n)의 개수 및 스토리지 서버들(3200 내지 3200m)의 개수는 서로 다를 수 있다.
어플리케이션 서버(3100) 또는 스토리지 서버(3200)는 프로세서(3110, 3210) 및 메모리(3120, 3220) 중 적어도 하나를 포함할 수 있다. 스토리지 서버(3200)를 예시로 설명하면, 프로세서(3210)는 스토리지 서버(3200)의 전반적인 동작을 제어할 수 있고, 메모리(3220)에 액세스하여 메모리(3220)에 로딩된 명령어 및/또는 데이터를 실행할 수 있다. 메모리(3220)는 DDR SDRAM(Double Data Rate Synchronous DRAM), HBM(High Bandwidth Memory), HMC(Hybrid Memory Cube), DIMM(Dual In-line Memory Module), Optane DIMM 또는 NVMDIMM(Non-Volatile DIMM)일 수 있다. 실시예에 따라, 스토리지 서버(3200)에 포함되는 프로세서(3210)의 개수 및 메모리(3220)의 개수는 다양하게 선택될 수 있다. 일 실시예에서, 프로세서(3210)와 메모리(3220)는 프로세서-메모리 페어를 제공할 수 있다. 일 실시예에서, 프로세서(3210)와 메모리(3220)의 개수는 서로 다를 수도 있다. 프로세서(3210)는 단일 코어 프로세서 또는 다중 코어 프로세서를 포함할 수 있다. 스토리지 서버(3200)에 대한 상기 설명은, 어플리케이션 서버(3100)에도 유사하게 적용될 수 있다. 실시예에 따라, 어플리케이션 서버(3100)는 스토리지 장치(3150)를 포함하지 않을 수도 있다. 스토리지 서버(3200)는 적어도 하나 이상의 스토리지 장치(3250)를 포함할 수 있다. 스토리지 서버(3200)에 포함되는 스토리지 장치(3250)의 개수는 실시예에 따라 다양하게 선택될 수 있다.
어플리케이션 서버들(3100 내지 3100n) 및 스토리지 서버들(3200 내지 3200m)은 네트워크(3300)를 통해 서로 통신할 수 있다. 네트워크(3300)는 FC(Fibre Channel) 또는 이더넷(Ethernet) 등을 이용하여 구현될 수 있다. 이 때, FC는 상대적으로 고속의 데이터 전송에 사용되는 매체이며, 고성능/고가용성을 제공하는 광 스위치를 사용할 수 있다. 네트워크(3300)의 액세스 방식에 따라 스토리지 서버들(3200 내지 3200m)은 파일 스토리지, 블록 스토리지, 또는 오브젝트 스토리지로서 제공될 수 있다.
예를 들어, 네트워크(1300)는 FCoE(FC over Ethernet), NAS(Network Attached Storage), NVMe-oF(NVMe over Fabrics) 등의 프로토콜에 따라 구현될 수 있다.
이하에서는, 어플리케이션 서버(3100) 및 스토리지 서버(3200)를 중심으로 설명하기로 한다. 어플리케이션 서버(3100)에 대한 설명은 다른 어플리케이션 서버(3100n)에도 적용될 수 있고, 스토리지 서버(3200)에 대한 설명은 다른 스토리지 서버(3200m)에도 적용될 수 있다.
어플리케이션 서버(3100)는 사용자 또는 클라이언트가 저장 요청한 데이터를 네트워크(3300)를 통해 스토리지 서버들(3200 내지 3200m) 중 하나에 저장할 수 있다. 또한, 어플리케이션 서버(3100)는 사용자 또는 클라이언트가 리드 요청한 데이터를 스토리지 서버들(3200 내지 3200m) 중 하나로부터 네트워크(3300)를 통해 획득할 수 있다. 예를 들어, 어플리케이션 서버(3100)는 웹 서버 또는 DBMS(Database Management System) 등으로 구현될 수 있다.
어플리케이션 서버(3100)는 네트워크(3300)를 통해 다른 어플리케이션 서버(3100n)에 포함된 메모리(3120n) 또는 스토리지 장치(3150n)에 액세스할 수 있고, 또는 네트워크(3300)를 통해 스토리지 서버(3200-3200m)에 포함된 메모리(3220-3220m) 또는 스토리지 장치(3250-3250m)에 액세스할 수 있다. 이로써, 어플리케이션 서버(3100)는 어플리케이션 서버들(3100-3100n) 및/또는 스토리지 서버들(3200-3200m)에 저장된 데이터에 대해 다양한 동작들을 수행할 수 있다. 예를 들어, 어플리케이션 서버(3100)는 어플리케이션 서버들(3100-3100n) 및/또는 스토리지 서버들(3200-3200m) 사이에서 데이터를 이동 또는 카피(copy)하기 위한 명령어를 실행할 수 있다. 이 때 데이터는 스토리지 서버들(3200-3200m)의 스토리지 장치로(3250-3250m)부터 스토리지 서버들(3200-3200m)의 메모리들(3220-3220m)을 거쳐서, 또는 바로 어플리케이션 서버들(3100-3100n)의 메모리(3120-3120n)로 이동될 수 있다. 네트워크(3300)를 통해 이동하는 데이터는 보안 또는 프라이버시를 위해 암호화된 데이터일 수 있다.
스토리지 서버(3200)를 예시로 설명하면, 인터페이스(3254)는 프로세서(3210)와 컨트롤러(3251)의 물리적 연결 및 NIC(3240)와 컨트롤러(3251)의 물리적 연결을 제공할 수 있다.
스토리지 서버(3200)는 스위치(3230) 및 NIC(3240)을 더 포함할 수 있다. 스위치(3230)는 프로세서(3210)의 제어에 따라 프로세서(3210)와 스토리지 장치(3250)를 선택적으로 연결시키거나, NIC(3240)과 스토리지 장치(3250)를 선택적으로 연결시킬 수 있다.
일 실시예에서 NIC(3240)는 네트워크 인터페이스 카드, 네트워크 어댑터 등을 포함할 수 있다. NIC(3240)는 유선 인터페이스, 무선 인터페이스, 블루투스 인터페이스, 광학 인터페이스 등에 의해 네트워크(3300)에 연결될 수 있다. NIC(3240)는 내부 메모리, DSP, 호스트 버스 인터페이스 등을 포함할 수 있으며, 호스트 버스 인터페이스를 통해 프로세서(3210) 및/또는 스위치(3230) 등과 연결될 수 있다. 호스트 버스 인터페이스는, 앞서 설명한 인터페이스(3254)의 예시들 중 하나로 구현될 수도 있다. 일 실시예에서, NIC(3240)는 프로세서(3210), 스위치(3230), 스토리지 장치(3250) 중 적어도 하나와 통합될 수도 있다.
스토리지 서버(3200-3200m) 또는 어플리케이션 서버(3100-3100n)에서 프로세서(3110,3210)는 스토리지 장치(3130-3130n, 3250-3250m) 또는 메모리(3120-3120n, 3220-3220m)로 커맨드를 전송하여 데이터를 프로그램하거나 리드할 수 있다. 이 때 데이터는 ECC(Error Correction Code) 엔진을 통해 에러 정정된 데이터일 수 있다. 데이터는 데이터 버스 변환(Data Bus Inversion: DBI) 또는 데이터 마스킹(Data Masking: DM) 처리된 데이터로서, CRC(Cyclic Redundancy Code) 정보를 포함할 수 있다. 데이터는 보안 또는 프라이버시를 위해 암호화된 데이터일 수 있다.
스토리지 장치(3150-3150m, 3250-3250m)는 프로세서로부터 수신된 리드 커맨드에 응답하여, 제어 신호 및 커맨드/어드레스 신호를 NAND 플래시 메모리 장치(3252-3252m)로 전송할 수 있다. 이에 따라 NAND 플래시 메모리 장치(3252-3252m)로부터 데이터를 리드하는 경우, RE(Read Enable) 신호는 데이터 출력 제어 신호로 입력되어, 데이터를 DQ 버스로 출력하는 역할을 할 수 있다. RE 신호를 이용하여 DQS(Data Strobe)를 생성할 수 있다. 커맨드와 어드레스 신호는 WE(Write Enable) 신호의 상승 엣지 또는 하강 엣지에 따라 페이지 버퍼에 래치될 수 있다.
컨트롤러(3251)는 스토리지 장치(3250)의 동작을 전반적으로 제어할 수 있다. 일 실시예에서, 컨트롤러(3251)는 SRAM(Static Random Access Memory)을 포함할 수 있다. 컨트롤러(3251)는 쓰기 커맨드에 응답하여 낸드 플래시(3252)에 데이터를 쓰기할 수 있고, 또는 리드 커맨드에 응답하여 낸드 플래시(3252)로부터 데이터를 리드할 수 있다. 예를 들어, 쓰기 커맨드 및/또는 리드 커맨드는 스토리지 서버(3200) 내의 프로세서(3210), 다른 스토리지 서버(3200m) 내의 프로세서(3210m) 또는 어플리케이션 서버(3100, 3100n) 내의 프로세서(3110, 3110n)로부터 제공될 수 있다. DRAM(3253)은 낸드 플래시(3252)에 쓰기될 데이터 또는 낸드 플래시(3252)로부터 리드된 데이터를 임시 저장(버퍼링)할 수 있다. 또한, DRAM(3253)은 메타 데이터를 저장할 수 있다. 여기서, 메타 데이터는 사용자 데이터 또는 낸드 플래시(3252)를 관리하기 위해 컨트롤러(3251)에서 생성된 데이터이다. 스토리지 장치(3250)는 보안 또는 프라이버시를 위해 SE(Secure Element)를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 호스트 10 : 스토리지 장치
100 : 메모리 컨트롤러 200 : 비휘발성 메모리 장치
110 : 컨트롤러 인터페이스 115 : 호스트 인터페이스
120 : CPU 130 : 스케줄러
140 : 큐 150 : 버퍼 메모리
160 : ECC 170 : FTL
161 : 긴급 큐 165 : 일반 큐
210 : 메모리 인터페이스 220 : 제어 로직
230 : 메모리 셀 어레이 240 : 페이지 버퍼
250 : 전압 생성기 260 : 로우 디코더
270 : 커맨드 제어부 280 : 버퍼 셀렉터
290 : 출력 제어부

Claims (20)

  1. 제1 호스트로부터 제1 커맨드를 수신하는 단계;
    상기 제1 커맨드를 큐(Queue)에 저장하는 단계;
    상기 제1 커맨드가 현재 수행 중인 제2 커맨드보다 우선순위가 높으면, 상기 제2 커맨드에 대한 동작을 유보하고 상기 제1 커맨드에 대한 리드 동작을 먼저 수행하는 단계; 및
    상기 제1 커맨드에 대한 리드 동작 완료 후 상기 제2 커맨드에 대한 리드 동작을 계속하는 단계를 포함하는 메모리 컨트롤러의 동작방법.
  2. 제1항에 있어서, 상기 제2 커맨드는 제2 호스트로부터 수신된 요청인, 메모리 컨트롤러의 동작방법.
  3. 제1항에 있어서, 상기 제2 커맨드는 비휘발성 메모리 장치에 대한 백그라운드 동작인, 메모리 컨트롤러의 동작방법.
  4. 제1항에 있어서, 상기 큐는
    현재 수행 중인 상기 제2 커맨드보다 상기 우선순위가 높은 긴급 커맨드를 저장하는 긴급 큐; 및
    상기 제2 커맨드보다 상기 우선순위가 높지 않은 일반 커맨드를 저장하는 일반 큐를 포함하는, 메모리 컨트롤러의 동작방법.
  5. 제4항에 있어서, 상기 메모리 컨트롤러는
    상기 긴급 큐에 상기 긴급 커맨드가 저장되면, 상기 제2 커맨드에 대한 동작을 홀드하고 상기 긴급 커맨드에 대한 동작을 수행하는, 메모리 컨트롤러의 동작 방법.
  6. 제1항에 있어서, 상기 먼저 수행하는 단계는
    상기 제1 호스트로부터 상기 제1 커맨드와 연관된 제3 커맨드를 수신하는 단계; 및
    상기 제1 커맨드에 대한 리드 동작에 이어서 상기 제3 커맨드에 대한 리드 동작을 수행하는 단계를 더 포함하는, 메모리 컨트롤러의 동작 방법.
  7. 제1항에 있어서,
    제2 호스트로부터 제4 커맨드를 수신하면, 상기 제4 커맨드의 우선순위에 따라 상기 제2 커맨드에 대한 동작을 계속 유보하여 상기 제4 커맨드에 상응하는 리드 동작을 수행하는, 메모리 컨트롤러의 동작방법.
  8. 제1 호스트로부터 리드 요청을 위한 제1 커맨드를 수신하고, 상기 제1 커맨드에 상응하는 데이터를 전송하는 호스트 인터페이스;
    상기 호스트 인터페이스로 수신되는 복수의 커맨드를 저장하는 큐;
    상기 저장된 커맨드의 우선순위에 따라 동작 순서를 스케줄링하는 스케줄러; 및
    상기 스케줄링된 순서에 기초하어 비휘발성 메모리 장치로부터 상기 커맨드에 따른 데이터를 리드하는 CPU(Central Processing Unit)를 포함하고,
    상기 제1 커맨드가 현재 수행 중인 제2 커맨드보다 긴급한 경우, 상기 제2 커맨드에 대한 동작을 홀드하고 상기 제1 커맨드에 대한 동작을 우선 수행하는 메모리 컨트롤러.
  9. 제8항에 있어서, 상기 큐는
    긴급 커맨드를 저장하는 긴급 큐; 및
    일반 커맨드를 저장하는 일반 큐를 포함하는, 메모리 컨트롤러.
  10. 제9항에 있어서, 상기 스케줄러는
    상기 제2 커맨드보다 상기 우선순위가 긴급이면 상기 긴급 큐에 상기 제1 커맨드를 저장하고,
    상기 제2 커맨드보다 상기 우선순위가 긴급하지 않으면 순차적으로 상기 제1 커맨드를 상기 일반 큐에 저장하는, 메모리 컨트롤러.
  11. 제10항에 있어서, 상기 CPU는
    상기 제1 커맨드에 대한 동작을 우선 수행한 후에 상기 홀드된 제2 커맨드에 대한 나머지 동작을 수행하는, 메모리 컨트롤러.
  12. 제10항에 있어서, 상기 스케줄러는
    제2 호스트로부터 수신된 제3 커맨드가 상기 제2 커맨드보다 우선순위가 긴급이면, 상기 긴급 큐에 이어서 상기 제3 커맨드를 저장하고,
    상기 제1 커맨드에 대한 동작 수행 후 상기 제3 커맨드에 대한 동작을 이어서 수행하는, 메모리 컨트롤러.
  13. 제10항에 있어서, 상기 스케줄러는
    상기 제1 호스트로부터 수신된 제3 커맨드가 상기 제1 커맨드와 연관된 커맨드이면, 상기 긴급 큐에 상기 제3 커맨드를 저장하고,
    상기 제1 커맨드에 대한 동작 수행 후 상기 제3 커맨드에 대한 동작을 이어서 수행하는, 메모리 컨트롤러.
  14. 복수의 메모리 셀을 포함하여, 데이터를 저장하는 메모리 셀 어레이;
    상기 메모리 셀 어레이로부터 리드되는 상기 데이터를 저장하는 복수의 페이지 버퍼;
    제1 커맨드를 수신하면 현재 수행 중인 제2 커맨드에 대한 동작을 보류하고 상기 제1 커맨드에 대한 동작을 수행하도록 제어하는 커맨드 제어부;
    상기 커맨드 제어부의 제어에 따라 상기 제1 또는 제2 커맨드에 상응하는 데이터를 각각 저장하기 위한 복수의 페이지 버퍼 중 하나를 선택하는 버퍼 셀렉터; 및
    상기 커맨드 제어부의 제어에 따라 선택된 페이지 버퍼의 데이터를 출력하는 출력 제어부를 포함하는, 비휘발성 메모리 장치.
  15. 제14항에 있어서, 메모리 컨트롤러에 의해 상기 제2 커맨드에 대한 동작 수행이 보류되고 상기 비휘발성 메모리 장치에서 상기 제1 커맨드에 대한 동작이 우선 수행되는 것인, 비휘발성 메모리 장치.
  16. 제14항에 있어서, 상기 커맨드 제어부는 상기 제1 커맨드가 상기 제2 커맨드보다 긴급한지 확인하고, 긴급한 경우 상기 제2 커맨드보다 상기 제1 커맨드에 대한 동작을 우선 수행시키는, 비휘발성 메모리 장치.
  17. 제14항에 있어서, 상기 복수의 페이지 버퍼는
    상기 제1 커맨드에 대한 제1 데이터를 저장하는 제1 페이지 버퍼; 및
    상기 제2 커맨드에 대한 제2 데이터를 저장하는 제2 페이지 버퍼를 포함하는, 비휘발성 메모리 장치.
  18. 제14항에 있어서, 상기 출력 제어부는 상기 제1 또는 제2 커맨드 중 긴급한 커맨드에 상응하는 데이터를 먼저 출력하는, 비휘발성 메모리 장치.
  19. 제1 리드 커맨드를 전송하는 제1 호스트;
    제2 리드 커맨드를 전송하는 제2 호스트; 및
    상기 제1 및 제2 리드 커맨드에 상응하는 복수의 태스크를 각각 생성하고, 우선순위에 따른 상기 태스크의 동작 순서를 스케줄링하여 동작을 수행하는 스토리지 장치를 포함하고,
    상기 스토리지 장치는
    제1 태스크에 대한 동작 수행 중에 보다 긴급한 제2 태스크를 수신하면, 상기 제2 태스크에 대한 동작을 상기 제1 태스크에 대한 동작보다 먼저 수행한 후 상기 제1 태스크에 대한 동작을 계속하는, 데이터 센터.
  20. 제19항에 있어서, 상기 스토리지 장치는
    상기 제1 및 제2 리드 커맨드에 각각 상응하는 상기 복수의 태스크를 생성하고, 각 태스크 간의 종속성 또는 상기 호스트 간의 우선순위에 따라 상기 복수의 태스크 간 동작 순서를 스케줄링하여 출력하는 메모리 컨트롤러; 및
    상기 출력된 태스크에 따른 커맨드의 동작 수행 중에 보다 긴급한 상기 제2 태스크를 수신하면, 상기 제2 태스크에 대한 동작을 먼저 수행하는 비휘발성 메모리 장치를 포함하는, 데이터 센터
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