KR20220048303A - 크레딧을 이용하는 호스트 장치와 스토리지 장치의 동작 방법 - Google Patents

크레딧을 이용하는 호스트 장치와 스토리지 장치의 동작 방법 Download PDF

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Abstract

본 개시의 기술적 사상에 따른 전자 장치는, 호스트 장치와 스토리지 장치를 유니버셜 플래쉬 스토리지(Universal Flash Storage) 규격으로 연결하고, 상기 호스트 장치는, 커맨드의 처리 대기열인 서브미션 큐(Submission Queue, SQ) 및 상기 스토리지 장치로부터 수신된 리스폰스의 처리 대기열인 컴플리션 큐(Completion Queue, CQ)를 처리하도록 구성된 적어도 하나의 코어, 상기 커맨드를 상기 스토리지 장치로 전송하도록 구성된 호스트 컨트롤러, 상기 스토리지 장치의 상기 커맨드에 대한 추정 수용 한도를 나타내는 호스트 커맨드 크레딧이 저장되도록 구성된 호스트 커맨드 레지스터, 상기 리스폰스가 저장되도록 구성된 리스폰스 슬롯 및 상기 리스폰스 슬롯의 한도를 나타내는 호스트 리스폰스 크레딧이 저장되도록 구성된 호스트 리스폰스 레지스터를 포함하는 것을 특징으로 할 수 있다.

Description

크레딧을 이용하는 호스트 장치와 스토리지 장치의 동작 방법{AN OPERATING METHOD OF HOST DEVICE AND STORAGE DEVICE USING A CREDIT}
본 개시의 기술적 사상은 크레딧을 이용하는 전자 장치에 관한 것으로서, 상세하게는 크레딧을 이용하는 전자 장치, 및 크레딧을 이용함으로써 상호 인터페이싱하는 호스트 장치와 스토리지 장치의 동작 방법에 관한 것이다.
불휘발성 메모리는 전원이 차단되어도 저장하고 있는 데이터를 유지할 수 있다. 최근 eMMC(embedded Multi-Media Card), UFS(Universal Flash Storage), SSD(Solid State Drive), 및 메모리 카드 등의 플래시 기반의 불휘발성 메모리를 포함하는 스토리지 장치가 널리 사용되고 있으며, 스토리지 장치는 많은 양의 데이터를 저장하거나 이동시키는데 유용하게 사용되고 있다.
스토리지 장치를 포함하는 데이터 처리 시스템은 스토리지 시스템(Storage system)으로 지칭될 수 있으며, 스토리지 시스템은 호스트 장치(Host device)와 스토리지 장치(Storage device)를 포함할 수 있다. 호스트 장치와 스토리지 장치는 다양한 인터페이스 표준을 통해 연결될 수 있으며, 인터페이스 동작 시 기입 및 독출 등의 데이터 처리 동작의 오버헤드를 감소함으로써 데이터 처리 성능을 향상할 필요가 있다.
본 개시의 기술적 사상이 해결하려는 과제는, 크레딧을 이용함으로써 다중 큐 환경에서도 호스트 장치와 스토리지 장치를 인터페이싱할 수 있는 호스트 장치 및 스토리지 장치의 동작 방법을 제공하는 데에 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 예시적 실시예에 따른 전자 장치는, 호스트 장치와 스토리지 장치를 유니버셜 플래쉬 스토리지(Universal Flash Storage) 규격으로 연결하고, 상기 호스트 장치는, 커맨드의 처리 대기열인 서브미션 큐(Submission Queue, SQ) 및 상기 스토리지 장치로부터 수신된 리스폰스의 처리 대기열인 컴플리션 큐(Completion Queue, CQ)를 처리하도록 구성된 적어도 하나의 코어, 상기 커맨드를 상기 스토리지 장치로 전송하도록 구성된 호스트 컨트롤러, 상기 스토리지 장치의 상기 커맨드에 대한 추정 수용 한도를 나타내는 호스트 커맨드 크레딧이 저장되도록 구성된 호스트 커맨드 레지스터, 상기 리스폰스가 저장되도록 구성된 리스폰스 슬롯 및 상기 리스폰스 슬롯의 한도를 나타내는 호스트 리스폰스 크레딧이 저장되도록 구성된 호스트 리스폰스 레지스터를 포함하는 것을 특징으로 할 수 있다.
본 개시의 예시적 실시예에 따른 호스트 장치의 동작 방법은 유니버셜 플래쉬 스토리지(Universal Flash Storage) 규격이 적용됨에 있어서, 적어도 하나의 서브미션 큐(Submission Queue)에 커맨드를 기입하는 단계, 스토리지 장치의 상기 커맨드에 대한 추정 수용 한도를 나타내는 호스트 커맨드 크레딧에 기초하여, 상기 커맨드 및 상기 커맨드가 수행된 결과인 리스폰스에 대한 상기 호스트 장치의 실제 수용 한도를 나타내는 호스트 리스폰스 크레딧을 상기 스토리지 장치에 전송하는 단계, 상기 리스폰스 및 상기 스토리지 장치의 상기 커맨드에 대한 실제 수용 한도를 나타내는 스토리지 커맨드 크레딧을 수신하는 단계, 상기 스토리지 커맨드 크레딧에 기초하여 상기 호스트 커맨드 크레딧을 갱신하는 단계 및 컴플리션 큐(Completion Queue)에 상기 리스폰스를 기입하는 단계를 포함할 수 있다.
본 개시의 예시적 실시예에 따른 스토리지 장치의 동작 방법은, 유니버셜 플래쉬 스토리지(Universal Flash Storage) 규격이 적용됨에 있어서, 커맨드, 및 호스트 장치의 상기 커맨드가 수행된 결과인 리스폰스의 실제 수용 한도를 나타내는 호스트 리스폰스 크레딧을 수신하는 단계, 상기 호스트 리스폰스 크레딧에 기초하여, 상기 호스트 장치의 리스폰스에 대한 추정 수용 한도를 나타내는 스토리지 리스폰스 크레딧을 갱신하는 단계, 상기 리스폰스 및 상기 스토리지 장치의 상기 커맨드에 대한 실제 수용 한도를 나타내는 스토리지 커맨드 크레딧을 전송하는 단계를 포함할 수 있다.
본 개시의 기술적 사상에 따른 전자 장치, 및 호스트 장치와 스토리지 장치의 동작 방법에 따르면, 다중 큐 환경에서도 UFS 규격을 채택한 호스트 장치와 스토리지 장치 간의 인터페이싱이 원활히 수행될 수 있다.
또한, 본 개시의 기술적 사상에 따른 전자 장치, 및 호스트 장치와 스토리지 장치의 동작 방법에 따르면, 다중 코어가 리소스를 점유함으로써 유발되는 오버헤드가 감소되고 데이터 처리 성능이 향상될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 전자 장치를 도시하는 블록도이다.
도 2는 도 1에 도시된 전자 장치의 일 구현 예를 나타내는 블록도이다.
도 3은 UFS 인터페이스가 적용된 전자 장치의 일 구현 예를 나타내는 블록도이다.
도 4는 본 개시의 예시적 실시예에 따른 커맨드가 큐에 기입되는 과정을 설명하기 위한 도면이다.
도 5a는 본 개시의 예시적 실시예에 따라 커맨드가 기입되는 전자 장치를 나타내는 블록도이고, 도 5b는 본 개시의 예시적인 실시예에 따라 리스폰스가 기입되는 전자 장치를 나타내는 블록도이다.
도 6은 본 개시의 예시적 실시예에 따른 전자 장치의 동작 방법을 나타내는 흐름도이다.
도 7은 본 개시의 예시적 실시예에 따른 호스트 장치의 동작 방법을 나타내는 흐름도이다.
도 8a 내지 도 8c는 도 7의 동작 방법의 일 실시예를 나타내는 흐름도이다.
도 9는 본 개시의 예시적 실시예에 따른 스토리지 장치의 동작 방법을 나타내는 흐름도이다.
도 10a 및 도 10b는 본 개시의 예시적 실시예에 따른 패킷의 구조를 도시하는 도면이다.
도 11은 본 개시의 예시적 실시예에 따른 호스트 장치와 스토리지 장치의 동작 방법을 도시하는 도면이다.
도 12는 본 개시의 예시적 실시예에 따른 스토리지(storage) 장치가 적용된 시스템을 나타내는 블록도다.
도 13은 본 개시의 예시적 실시예에 따른 UFS 시스템을 나타내는 블록도다.
도 14a 내지 도 14c는 본 개시의 예시적 실시예에 따른 UFS 카드(card)의 폼 팩터(form factor)를 설명하기 위한 도면이다.
도 15는 본 발명의 예시적 실시예에 따른 스토리지 장치를 나타내는 블록도이다.
도 16은 본 발명의 하나의 실시 예에 따른 스토리지 장치를 나타내는 블록도이다.
도 17은 도 16의 메모리 장치의 일 구현 예를 도시하는 블록도이다.
도 18은 본 개시의 예시적 실시예에 따른 UFS 장치에 적용될 수 있는 3D V-NAND 구조에 대해 설명하기 위한 도면이다.
도 19는 본 발명의 예시적 실시예에 따른 UFS 장치에 적용될 수 있는 BVNAND(Bonding V-NAND) 구조에 대해 설명하기 위한 도면이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시 예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시예에 따른 전자 장치(10)를 도시하는 블록도이다.
전자 장치(10)는 호스트 장치(100) 및 스토리지 장치(200)를 포함할 수 있다. 호스트 장치(100)는 커맨드(CMD)를 발행하여 스토리지 장치(200)에 전송할 수 있고, 스토리지 장치(200)는 커맨드(CMD)에 따라 데이터를 독출, 소거, 또는 기입할 수 있으며, 결과로서 리스폰스(RESP)를 생성하여 호스트 장치(100)에 제공할 수 있다. 또한, 호스트 장치(100)는 리스폰스 크레딧(CR_RESP)을 스토리지 장치(200)에 제공할 수 있고, 스토리지 장치(200)는 커맨드 크레딧(CR_CMD)을 호스트 장치(100)에 제공할 수 있다. 커맨드 및 리스폰스 크레딧(CR_RESP)은 커맨드 패킷(PACKET_C)에 포함되어 관리될 수 있고, 리스폰스(RESP) 및 커맨드 크레딧(CR_CMD)은 리스폰스 패킷(PACKET_R)에 포함되어 관리될 수 있다. 패킷의 구성에 관하여는 도 10a 내지 도 10b를 참조하여 상세히 설명된다.
전자 장치(10)는 예를 들어, PC(personal computer), 데이터 서버, 네트워크-결합 스토리지(network-attached storage, NAS), IoT(Internet of Things) 장치, 또는 휴대용 전자 기기로 구현될 수 있다. 휴대용 전자 기기는, 랩탑 컴퓨터, 이동 전화기, 스마트폰, 태블릿 PC, PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라, 디지털 비디오 카메라, 오디오 장치, PMP(portable multimedia player), PND(personal navigation device), MP3 플레이어, 휴대용 게임 콘솔(handheld game console), e-북(e-book), 웨어러블 기기 등일 수 있으나, 이제 제한되지 않는다.
호스트 장치(100)는 프로세서(110), 리스폰스 슬롯(130), 호스트 리스폰스 레지스터(140), 호스트 커맨드 레지스터(150)를 포함할 수 있다. 또한, 프로세서(110)는 코어(111) 및 호스트 컨트롤러(115)를 포함할 수 있다.
호스트 장치(100)는 하나 이상의 전자 회로, 칩, 장치의 동작들에 따라, 호스트 장치(100)의 사용자에게 다양한 서비스를 제공할 수 있다. 예시적인 실시예에 따르면, 호스트 장치(100)는, 호스트 장치(100)의 사용자로부터 수신된 명령을 처리하기 위해 다양한 연산을 수행할 수 있고, 호스트 장치(100)의 사용자에게 연산 결과를 제공할 수 있다. 예시적 실시예에 따른 호스트 장치(100)는 운영 체제, 어플리케이션 등을 포함할 수 있다. 본 개시의 예시적 실시 예에 따른 호스트 장치(100)는 UFS(Universal Flash Storage) 프로토콜을 지윈하기 위한 UFS 호스트 컨트롤 드라이버를 포함할 수 있다. 그러나, 본 개시는 이에 제한되지 않고, eMMC(embedded Multi-Media Card) 프로토콜, 또는 NVMe(Non Volatile Memory express) 프로토콜을 지원하기 위한 드라이버를 포함할 수 있다.
프로세서(110)는 호스트 장치(100)의 전반적인 동작, 보다 구체적으로는 호스트 장치(100)를 이루는 다른 구성 요소들의 동작을 제어할 수 있다. 이와 같은 메인 프로세서(1100)는 범용 프로세서, 전용 프로세서 또는 애플리케이션 프로세서(application processor) 등으로 구현될 수 있다. 예시적인 실시예에서, 프로세서(110)는 전용 논리 회로(예컨대, FPGA(Field Programmable Gate Array), ASICs(Application Specific Integrated Circuits) 등)를 포함하는 연산 프로세서(예를 들어, CPU(Central Processing Unit), GPU(Graphic Processing Unit), AP(Application Processor) 등)로 구현될 수 있으나 이에 제한되지 않는다.
프로세서(110)는 하나 이상의 코어(111)를 포함할 수 있으며, 메모리 및/또는 스토리지 장치(200)를 제어하기 위한 호스트 컨트롤러(115)를 더 포함할 수 있다. 예시적 실시예에 따라, 프로세서(110)는 AI(artificial intelligence) 데이터 연산 등 고속 데이터 연산을 위한 전용 회로인 가속기를 더 포함할 수 있고, 가속기는 GPU(Graphics Processing Unit), NPU(Neural Processing Unit) 및/또는 DPU(Data Processing Unit) 등을 포함할 수 있으며, 프로세서(110)의 다른 구성 요소와는 물리적으로 독립된 별개의 칩(chip)으로 구현될 수도 있다.
코어(111)는 호스트 장치(100)에서 처리되는 커맨드(CMD) 및 리스폰스(RESP)의 처리 대기열인 큐를 실행할 수 있다.
호스트 컨트롤러(115)는 사용자의 요청에 따라 커맨드(CMD)를 생성하고, 커맨드(CMD)를 스토리지 장치(200)에 전송할 지 여부를 판단할 수 있다. 또한 호스트 컨트롤러(115)는 수신한 커맨드 크레딧(CR_CMD)에 기초하여 호스트 장치(100)에 저장된 커맨드 크레딧(CR_CMD)을 갱신할 수 있다. 또한, 호스트 컨트롤러(115)는 리스폰스(RESP)를 수신할 수 있다. 예시적인 실시예에서, 호스트 컨트롤러(115)는 커맨드(CMD) 및/또는 리스폰스(RESP) 큐에 기입하거나 큐에서 제거할 수 있다.
리스폰스 슬롯(130)은 스토리지 장치(200)로부터 제공받은 리스폰스(RESP)를 저장할 수 있다. 예시적 실시예에 따르면, 리스폰스 슬롯(130)은 리스폰스(RESP)가 프로세서(110)에 의해 처리되기 전에 임시로 저장되는 장소일 수 있다. 이하에서는, 리스폰스 슬롯(130)이 리스폰스(RESP)를 수용할 수 있는 한도가 리스폰스 크레딧(CR_RESP), 또는 호스트 리스폰스 크레딧으로 지칭될 수 있다.
호스트 리스폰스 레지스터(140)는 리스폰스 크레딧(CR_RESP)(또는 호스트 리스폰스 크레딧)이 저장되는 메모리 공간일 수 있다. 예시적인 실시예에 따르면, 호스트 리스폰스 레지스터(140)는 리스폰스 슬롯(130)이 리스폰스(RESP)를 수용할 수 있는 한도인 리스폰스 크레딧(CR_RESP)(또는 호스트 리스폰스 크레딧)을 저장할 수 있다. 예를 들어, 리스폰스 크레딧(CR_RESP)은 리스폰스 슬롯(130)의 빈 공간의 개수와 상응할 수 있다. 리스폰스 크레딧(CR_RESP)은 스토리지 장치(200)에 제공됨으로써, 스토리지 장치(200)가 리스폰스(RESP)를 호스트 장치(100)로 전송할 수 있는 지 여부를 판단하기 위해 이용될 수 있다.
도 1에서는 호스트 리스폰스 레지스터(140)가 독립적 저장 공간으로 도시되었으나, 본 개시의 기술적 사상은 이에 제한되지 않는다. 예시적인 실시예에 따르면, 호스트 장치(100)는 가상 레지스터(또는 가상 저장 공간)를 이용함으로써 리스폰스 크레딧(CR_RESP)을 저장하고 관리할 수 있다. 예시적인 실시예에서, 리스폰스 크레딧(CR_RESP)(또는 호스트 리스폰스 크레딧)은 리스폰스 슬롯(130)의 수용 한도가 확인되거나, 또는 빈 공간이 검색됨으로써 간접적으로 추출될 수도 있다.
호스트 커맨드 레지스터(150)는 커맨드 크레딧(CR_CMD)이 저장되는 메모리 공간일 수 있다. 예시적인 실시예에 따르면, 호스트 커맨드 레지스터(150)는 스토리지 장치(200)의 커맨드 수용 한도인 커맨드 크레딧(CR_CMD)을 저장할 수 있다.
커맨드 크레딧(CR_CMD)은 본래 스토리지 장치(200)에 저장되는 정보이기 때문에, 호스트 장치(100)에 저장된 커맨드 크레딧(CR_CMD)과 스토리지 장치(200)에 저장된 커맨드 크레딧(CR_CMD)은 서로 상이할 수 있고, 이 때 호스트 장치(100)에 저장된 커맨드 크레딧(CR_CMD)은 추정치일 수 있다. 호스트 장치(100)에 저장된 커맨드 크레딧(CR_CMD)은 호스트 커맨드 크레딧으로 지칭될 수 있고, 스토리지 장치(200)에 저장된 커맨드 크레딧(CR_CMD)은 스토리지 커맨드 크레딧으로 지칭될 수 있다. 본 개시의 예시적 실시예에 따르면, 호스트 장치(100)는 스토리지 장치(200)의 메모리 동작 후, 리스폰스(RESP)와 함께 커맨드 크레딧(CR_CMD)(즉, 스토리지 커맨드 크레딧)을 제공받음으로써 호스트 커맨드 레지스터(150)에 저장된 커맨드 크레딧(CR_CMD)(즉, 호스트 커맨드 크레딧)을 갱신할 수 있다.
본 개시의 예시적인 실시예에 따르면, 스토리지 장치(200)의 메모리 동작이 수행됨에 따라 스토리지 커맨드 크레딧은 갱신되었으나, 아직 커맨드 크레딧(CR_CMD)을 수신하지 못한 호스트 장치(100)의 호스트 커맨드 크레딧은 스토리지 커맨드 크레딧과 상이할 수 있다. 즉, 호스트 커맨드 크레딧은 추정치일 수 있다. 예시적인 실시예에 따라 스토리지 장치(200)가 리스폰스(RESP)와 함께 커맨드 크레딧(CR_CMD)을 호스트 장치(100)에 전송함에 따라, 호스트 커맨드 크레딧은 스토리지 커맨드 크레딧에 기초하여 갱신될 수 있다.
예시적인 실시예에서, 스토리지 커맨드 크레딧이 스토리지 장치(200)로부터 호스트 장치(100)로 전송된 지 오래 되거나, 스토리지 커맨드 크레딧 전송 시점으로부터 소정의 시간이 경과된 후라면, 호스트 장치(100)에 저장된 호스트 커맨드 크레딧은 스토리지 장치(200)의 실제 커맨드 크레딧(CR_CMD)과 상이할 수 있다.
본 개시의 예시적인 실시예에 따르면, 호스트 장치(100)는 리스폰스(RESP)와 함께 커맨드 크레딧(CR_CMD)을 수신한지 소정의 시간이 경과하거나, 호스트 장치(100) 자신이 최신의 커맨드 크레딧(CR_CMD)을 스토리지 장치(200)에 요청하는 경우, 스토리지 장치(200)로부터 최신의 커맨드 크레딧(CR_CMD)을 제공받을 수 있다.
예시적인 실시예에서, 호스트 장치(100)는 호스트 커맨드 크레딧에 기초하여 커맨드(CMD)를 스토리지 장치(200)에 전송할 수 있는지 여부를 판단할 수 있다. 호스트 장치(100)는 갱신된 호스트 커맨드 크레딧을 이용함으로써, 스토리지 장치(200)의 실제의 커맨드 수용 한도를 판단할 수 있다.
스토리지 장치(200)는 스토리지 컨트롤러(210), NVM(Non-Volatile Memory)(220), 커맨드 슬롯(230), 스토리지 커맨드 레지스터(240), 스토리지 리스폰스 레지스터(250)를 포함할 수 있다.
스토리지 장치(200)는 하나 이상의 플래시 메모리 칩들을 포함하는 플래시 메모리 장치에 해당할 수 있다. 일부 실시예들에서, 스토리지 장치(200)는 전자 장치(10)에 내장되는 임베디드(embedded) 메모리일 수 있다. 예를 들어, 스토리지 장치(200)는 eMMC 또는 임베디드 UFS 메모리 장치일 수 있다. 일부 실시예들에서, 스토리지 장치(200)는 전자 장치(10)에 착탈 가능한 외장(external) 메모리일 수 있다. 예를 들어, 스토리지 장치(200)는 UFS 메모리 카드, CF(Compact Flash), SD(Secure Digital), Micro-SD(Micro Secure Digital), Mini-SD(Mini Secure Digital), xD(extreme Digital) 또는 메모리 스틱(Memory Stick)일 수 있다.
스토리지 장치(200)가 플래시 메모리를 포함할 때, 상기 플래시 메모리는 2D NAND 메모리 어레이나 3D(또는 수직형, Vertical) NAND(VNAND) 메모리 어레이를 포함할 수 있다. 상기 3D 메모리 어레이는 실리콘 기판 위에 배치되는 활성 영역을 가지는 메모리 셀들의 어레이들, 또는 상기 메모리 셀들의 동작과 관련된 회로로서 상기 기판상에 또는 상기 기판 내에 형성된 회로의 적어도 하나의 물리적 레벨에 모놀리식으로 형성된다. 상기 용어 "모놀리식”은 상기 어레이를 구성하는 각 레벨의 층들이 상기 어레이 중 각 하부 레벨의 층들의 바로 위에 적층되어 있음을 의미한다.
본 발명의 기술적 사상에 의한 일 실시예에서, 상기 3D 메모리 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 Vertical NAND 스트링들을 포함할 수 있다. 상기 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다.
미국 특허공개공보 제7,679,133호, 동 제8,553,466호, 동 제8,654,587호, 동 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3D 메모리 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들간에 공유되어 있는 3D 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다.
다른 예로서, 스토리지 장치(200)는 다른 다양한 종류의 비휘발성 메모리들을 포함할 수도 있다. 예를 들어, 스토리지 장치(200)는 MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torgue MRAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), PRAM(Phase RAM), 저항 메모리(Resistive RAM) 및 다른 다양한 종류의 메모리가 적용될 수 있다.
스토리지 컨트롤러(210)는 스토리지 장치(200)의 전반적인 동작들을 제어할 수 있다. 예를 들어, 스토리지 컨트롤러(210)는 NVM(220)의 동작들을 스케줄링하거나, 스토리지 장치(200)에서 처리되는 신호들/데이터를 인코딩 및 디코딩할 수 있다. 예시적인 실시예에서, 스토리지 컨트롤러(210)는 NVM(220)이 데이터를 기입, 독출, 또는 소거하도록 NVM(220)를 제어할 수 있다. 예시적인 실시예에서, 스토리지 컨트롤러(210)는 커맨드(CMD)를 처리하고, 수신한 리스폰스 크레딧(CR_RESP)에 기초하여 스토리지 장치(200)에 저장된 리스폰스 크레딧(CR_RESP)을 갱신할 수 있다.
NVM(220)은 호스트 장치(100)로부터의 요청에 따라 데이터를 저장하기 위한 저장 매체들을 포함할 수 있다. 예시적인 실시예에서, NVM(220)은 데이터를 비휘발성하게 저장하는 적어도 하나의 플래시 메모리 칩을 포함할 수 있으며, NAND, 또는 VNAND 메모리 어레이를 포함할 수 있음은 전술한 바와 같다.
커맨드 슬롯(230)은 호스트 장치(100)로부터 제공받은 커맨드(CMD)를 저장할 수 있다. 예시적 실시예에 따르면, 커맨드 슬롯(230)은 커맨드(CMD)가 처리되기 전에 임시로 저장되는 장소일 수 있다. 이하에서는, 커맨드 슬롯(230)이 커맨드(CMD)를 수용할 수 있는 한도가 커맨드 크레딧(CR_CMD), 또는 스토리지 커맨드 크레딧으로 지칭될 수 있다.
스토리지 커맨드 레지스터(240)는 커맨드 크레딧(CR_CMD)(또는 스토리지 커맨드 크레딧)이 저장되는 메모리 공간일 수 있다. 예시적인 실시예에 따르면, 스토리지 커맨드 레지스터(240)는 커맨드 슬롯(230)이 커맨드(CMD)를 수용할 수 있는 한도인 커맨드 크레딧(CR_CMD)(또는 스토리지 커맨드 크레딧)을 저장할 수 있다. 예를 들어, 커맨드 크레딧(CR_CMD)은 커맨드 슬롯(230)의 빈 공간의 개수와 상응할 수 있다. 커맨드 크레딧(CR_CMD)은 호스트 장치(100)에 제공됨으로써, 호스트 장치(100)가 커맨드(CMD)를 스토리지 장치(200)로 전송할 수 있는지 여부를 판단하기 위해 이용될 수 있다.
도 1에서는 스토리지 커맨드 레지스터(240)가 독립적 저장 공간으로 도시되었으나, 본 개시의 기술적 사상은 이에 제한되지 않는다. 예시적인 실시예에 따르면, 스토리지 장치(200)는 가상 레지스터(또는 가상 저장 공간)를 이용함으로써 커맨드 크레딧(CR_CMD)(또는 스토리지 커맨드 크레딧)을 저장하고 관리할 수 있으며, 커맨드 크레딧(CR_CMD)은 커맨드 슬롯(230)의 수용 한도가 확인되거나, 또는 빈 공간이 검색됨으로써 간접적으로 추출될 수도 있다.
스토리지 리스폰스 레지스터(250)는 리스폰스 크레딧(CR_RESP)이 저장되는 메모리 공간일 수 있다. 예시적인 실시예에 따르면, 스토리지 리스폰스 레지스터(250)는 호스트 장치(100)의 리스폰스 수용 한도인 리스폰스 크레딧(CR_RESP)을 저장할 수 있다.
리스폰스 크레딧(CR_RESP)은 본래 호스트 장치(100)에 저장되는 정보이기 때문에, 스토리지 장치(200)에 저장된 리스폰스 크레딧(CR_RESP)과 호스트 장치(100)에 저장된 리스폰스 크레딧(CR_RESP)은 서로 상이할 수 있다. 스토리지 장치(200)에 저장된 리스폰스 크레딧(CR_RESP)은 스토리지 리스폰스 크레딧으로 지칭될 수 있고, 호스트 장치(100)에 저장된 리스폰스 크레딧(CR_RESP)은 호스트 리스폰스 크레딧으로 지칭될 수 있다. 이 때, 스토리지 장치(200)에 저장된 리스폰스 크레딧(CR_RESP)은 추정치일 수 있다. 본 개시의 예시적 실시예에 따르면, 스토리지 장치(200)는 스토리지 장치(200)의 초기화 동작 후, 커맨드(CMD)와 함께 리스폰스 크레딧(CR_RESP)(즉, 호스트 리스폰스 크레딧)을 제공받음으로써 스토리지 리스폰스 레지스터(250)에 저장된 리스폰스 크레딧(CR_RESP)(즉, 스토리지 리스폰스 크레딧)을 갱신할 수 있다.
본 개시의 예시적인 실시예에 따르면, 호스트 장치(100)의 초기화 동작이 수행됨에 따라 호스트 리스폰스 크레딧은 갱신되었으나, 아직 리스폰스 크레딧(CR_RESP)을 수신하지 못한 스토리지 장치(200)의 스토리지 리스폰스 크레딧은 호스트 리스폰스 크레딧과 상이할 수 있다. 즉, 스토리지 리스폰스 크레딧은 추정치일 수 있다. 예시적인 실시예에 따라 호스트 장치(100)가 커맨드(CMD)와 함께 리스폰스 크레딧(CR_RESP)을 스토리지 장치(200)에 전송함에 따라, 스토리지 리스폰스 크레딧은 호스트 리스폰스 크레딧에 기초하여 갱신될 수 있다.
예시적인 실시예에서, 호스트 리스폰스 크레딧이 호스트 장치(100)로부터 스토리지 장치(200)로 전송된 지 오래 되거나, 호스트 리스폰스 크레딧 전송 시점으로부터 소정의 시간이 경과된 후라면, 스토리지 장치(200)에 저장된 스토리지 리스폰스 크레딧은 호스트 장치(100)의 실제 리스폰스 크레딧(CR_RESP)과 상이할 수 있다.
본 개시의 예시적인 실시예에 따르면, 스토리지 장치(200)는 커맨드(CMD)와 함께 리스폰스 크레딧(CR_RESP)을 수신한지 소정의 시간이 경과하거나, 스토리지 장치(200) 자신이 최신의 리스폰스 크레딧(CR_RESP)을 호스트 장치(100)에 요청하는 경우, 호스트 장치(100)로부터 최신의 리스폰스 크레딧(CR_RESP)을 제공받을 수 있다.
예시적인 실시예에서, 스토리지 장치(200)는 스토리지 리스폰스 크레딧에 기초하여 리스폰스(RESP)를 호스트 장치(100)에 전송할 수 있는지 여부를 판단할 수 있다. 스토리지 장치(200)는 갱신된 스토리지 리스폰스 크레딧을 이용함으로써, 호스트 장치(100)의 실제 리스폰스 수용 한도를 판단할 수 있다.
호스트 장치(100)와 스토리지 장치(200)는 다양한 종류의 인터페이스를 통해 서로 통신할 수 있다. 예시적인 실시예에 따르면, 호스트 장치(100)와 스토리지 장치(200)는 UFS(universal flash storage), SATA(serial ATA), SCSI(small computer small interface), SAS(serial attached SCSI), eMMC(embedded MMC) 등과 같은 표준 인터페이스를 통해 연결될 수 있다. 호스트 장치(100)와 스토리지 장치(200)는 각각 채용된 인터페이스의 프로토콜에 따른 패킷을 생성하고 이를 전송할 수 있다. 도 1에서는, 호스트 장치(100)에서 생성되어 스토리지 장치(200)로 전송되는 커맨드 패킷(Packet_C)과, 스토리지 장치(200)에서 생성되어 호스트 장치(100)로 전송되는 리스폰스 패킷(Packet_R)이 예시된다.
호스트 컨트롤러(115)는 호스트 컨트롤러 인터페이스(미도시)를 포함할 수 있으며, 호스트 컨트롤러 인터페이스는 호스트 메모리 상의 데이터(예컨대, 기입 데이터)를 코어(111)에 저장하거나, 코어(111)의 데이터(예컨대, 독출 데이터)를 메모리에 저장하는 동작을 관리할 수 있다. 또한, 스토리지 컨트롤러(210)는 호스트 컨트롤러(115)와의 인터페이스를 위한 디바이스 컨트롤러 인터페이스(미도시)를 포함할 수 있다.
일 실시예에 따라, 호스트 컨트롤러(115)와 호스트 메모리는 별도의 반도체 칩으로 구현될 수 있다. 또는, 일부 실시예들에서, 호스트 컨트롤러(115)와 호스트 메모리는 동일한 반도체 칩에 집적될 수 있다. 일 예로서, 호스트 컨트롤러(115)는 어플리케이션 프로세서(Application Processor)에 구비되는 다수의 모듈들 중 어느 하나일 수 있으며, 상기 어플리케이션 프로세서는 시스템 온 칩(System on Chip, SoC)으로 구현될 수 있다. 또한, 호스트 메모리는 상기 어플리케이션 프로세서 내에 구비되는 임베디드 메모리이거나, 또는 상기 어플리케이션 프로세서의 외부에 배치되는 메모리 장치 또는 메모리 모듈일 수 있다.
호스트 장치(100)는 스토리지 장치(200)의 구동에 관련된 각종 장치들을 더 포함할 수 있다. 일 예로서, 호스트 어플리케이션 및 장치 드라이버 등의 소프트웨어 모듈(미도시)이 더 구비되고, 상기 소프트웨어 모듈은 호스트 메모리에 로딩됨으로써 프로세서(110)에 의해 실행될 수 있다.
도 2는 도 1에 도시된 전자 장치(10)의 일 구현 예를 나타내는 블록도이다. 도 1이 도 2와 함께 참조된다.
도 2를 참조하면, 전자 장치(10)는 호스트 장치(100) 및 스토리지 장치(200)를 포함할 수 있다. 호스트 장치(100) 및 스토리지 장치(200) 간 인터페이싱을 위해, UFS 규격이 적용됨이 가정된다. 호스트 장치(100)는 제1 코어(112), 및 제2 코어(113), 호스트 컨트롤러(115), 리스폰스 슬롯(130), 호스트 리스폰스 레지스터(140) 및 호스트 커맨드 레지스터(150)를 포함할 수 있다. 또한 스토리지 장치(200)는 스토리지 컨트롤러(210), 커맨드 슬롯(230), 스토리지 커맨드 레지스터(240), 및 스토리지 리스폰스 레지스터(250)를 포함할 수 있다. 예시적인 실시예에서, 호스트 장치(100)는 스토리지 장치(200)와 서브미션 큐 아이디(SQ_ID) 및 컴플리션 큐 아이디(CQ_ID)를 송수신할 수 있다.
도 1의 코어(111)는 도 2의 제1 코어(112), 및 제2 코어(113)에 적용될 수 있고, 도 1의 호스트 컨트롤러(115)는 도 2의 호스트 컨트롤러(115)에 적용될 수 있으며, 도 1의 리스폰스 슬롯(130), 호스트 리스폰스 레지스터(140) 및 호스트 커맨드 레지스터(150)는 도 2의 리스폰스 슬롯(130), 호스트 리스폰스 레지스터(140) 및 호스트 커맨드 레지스터(150)에 적용될 수 있고, 도 1의 스토리지 장치(200)는 도 2의 스토리지 장치(200)에 적용될 수 있는 바, 배치되지 않는 범위 내에서 중복되는 설명은 생략된다.
제1 코어(112)는 제1 서브미션 큐(Submission Queue; SQ)(112_sq) 및 제1 컴플리션 큐(112_cq)를 관리할 수 있다, 또한, 제2 코어(113)는 제2 서브미션 큐(113_sq), 및 제2 컴플리션 큐(113_cq)를 관리할 수 있다.
서브미션 큐는 호스트의 리퀘스트, 커맨드(CMD)를 포함하는 여러 유형의 이벤트가 처리되기 위해 대기중인 열을 지칭할 수 있다. 서브미션 큐에 저장된 커맨드(CMD)는 호스트 컨트롤러(115)에 의해 펫칭됨으로써 스토리지 장치(200)에 전송될 수 있다. 컴플리션 큐는 스토리지 장치의 리퀘스트, 및 리스폰스(RESP)를 포함하는 여러 유형의 이벤트를 처리하기 위한 열을 지칭할 수 있다. 컴플리션 큐에 저장된 리스폰스(RESP)는 호스트 컨트롤러(115)에 의해 펫칭됨으로써, 메모리 동작(예를 들어, 데이터의 기입, 독출, 또는 소거)이 완료 된 후 호스트에서 처리될 메타 데이터의 갱신을 지시할 수 있다. 서브미션 큐 및 컴플리션 큐는 호스트 장치(100)의 호스트 메모리 공간에 생성될 수 있다. 본 개시에서는, 설명의 편의를 위해 서브미션 큐 및 컴플리션 큐가 원형(Circular) 큐로서 구현됨이 예시되었으나, 이에 한정되지는 않는다.
예시적인 실시예에 따르면, 호스트 장치(100)는 제1 서브미션 큐(112_sq)) 또는 제2 서브미션 큐(113_sq)에 커맨드(CMD)를 기입할 수 있다. 저장된 커맨드(CMD)는 호스트 컨트롤러(115)에 의해 펫칭됨으로써 순차적으로, 또는 한번에 스토리지 장치(200)로 전송될 수 있다. 예를 들어, 호스트 컨트롤러(115)는 제1 서브미션 큐(112_sq)) 또는 제2 서브미션 큐(113_sq) 중 어느 하나를 선택할 수 있고, 선택된 서브미션 큐를 펫칭하고 서브미션 큐 내에 저장된 커맨드(CMD)를 스토리지 장치(200)에 전송할 수 있다. 호스트 컨트롤러(115)는 내부 레지스트리 설정을 변경함으로써 다양한 선택 방식을 이용할 수 있다.
예시적인 실시예에 따라, 제1 컴플리션 큐(112_cq)) 또는 제2 컴플리션 큐(113_cq) 중 선택된 컴플리션 큐에 리스폰스(RESP)가 저장되고, 저장된 리스폰스(RESP)는 순차적으로, 또는 한번에 처리될 수 있다.
호스트 컨트롤러(115)는 커맨드(CMD)를 커맨드 슬롯(230)에 제공할 수 있고, 리스폰스 크레딧(CR_RESP)을 스토리지 컨트롤러(210)에 제공할 수 있다. 또한, 호스트 컨트롤러(115)는, 스토리지 컨트롤러(210)에 의해 리스폰스 슬롯(130)에 삽입될 리스폰스(RESP)를 제공받을 수 있고, 커맨드 크레딧(CR_CMD)을 스토리지 컨트롤러(210)으로부터 제공받을 수 있다. 이외에도, 호스트 컨트롤러(115)는, 전송되는 커맨드(CMD)가 어떤 서브미션 큐에 기입된 것인지를 나타내는 서브미션 큐 아이디(SQ_ID), 및 전송되는 커맨드(CMD)가 어떤 컴플리션 큐에 관련된 것인지를 나타내는 컴플리션 큐 아이디(CQ_ID)를 스토리지 컨트롤러(210)에 제공할 수 있다. 유사하게, 호스트 컨트롤러(115)는 제공받는 리스폰스(RESP)가 어떤 서브미션 큐에 관련된 것인지를 나타내는 서브미션 큐 아이디(SQ_ID), 및 전송되는 리스폰스(RESP)가 어떤 컴플리션 큐에 관련된 것인지를 나타내는 컴플리션 큐 아이디(CQ_ID)를 스토리지 컨트롤러(210)로부터 제공받을 수 있다.
본 개시의 예시적 실시예에 따르면, 호스트 컨트롤러(115)는 스토리지 장치(200)의 커맨드 슬롯(230)의 실제 커맨드 수용 한도인 스토리지 커맨드 크레딧에 상응하는 커맨드 크레딧(CR_CMD)을 제공받을 수 있다. 호스트 컨트롤러(115)는 커맨드 크레딧(CR_CMD)에 기초하여, 호스트 커맨드 레지스터(150)를 갱신할 수 있다. 예시적인 실시예에서, 호스트 커맨드 레지스터(150)가 갱신됨에 따라, 커맨드 슬롯(230)의 추정 커맨드 수용 한도에 상응하는 호스트 커맨드 크레딧은 커맨드 슬롯(230)의 실제 커맨드 수용 한도인 스토리지 커맨드 크레딧으로 갱신, 또는 대체될 수 있다.
예시적인 실시예에서, 스토리지 커맨드 크레딧이 스토리지 장치(200)로부터 호스트 장치(100)로 전송된 지 오래 되거나, 스토리지 커맨드 크레딧 전송 시점으로부터 소정의 시간이 경과된 후라면, 호스트 커맨드 레지스터(150)에 저장된 호스트 커맨드 크레딧은 스토리지 장치(200)의 실제 커맨드 크레딧(CR_CMD)과 상이할 수 있다.
본 개시의 예시적인 실시예에 따르면, 호스트 컨트롤러(115)는 리스폰스(RESP)와 함께 커맨드 크레딧(CR_CMD)을 수신한 지 소정의 시간이 경과하거나, 호스트 컨트롤러(115) 자신이 최신의 커맨드 크레딧(CR_CMD)을 스토리지 장치(200)에 요청하는 경우, 스토리지 장치(200)로부터 최신의 커맨드 크레딧(CR_CMD)을 제공받을 수 있다. 따라서, 호스트 장치(100)에 저장된 호스트 커맨드 크레딧과 실제 커맨드 크레딧(CR_CMD)의 괴리는 해소될 수 있다. 본 개시의 예시적인 실시예에 따르면, 호스트 컨트롤러(115)는 리스폰스 슬롯(130)의 리스폰스 실제 수용 한도인 호스트 리스폰스 크레딧에 상응하는 리스폰스 크레딧(CR_RESP)을 스토리지 컨트롤러(210)에 제공할 수 있다. 예시적인 실시예에서, 호스트 컨트롤러(115)는 호스트 리스폰스 레지스터(140)에 접근할 수 있고, 저장된 호스트 리스폰스 크레딧에 상응하는 리스폰스 크레딧(CR_RESP)을 로딩하고 스토리지 컨트롤러(210)에 전송할 수 있다. 스토리지 컨트롤러(210)는 리스폰스 크레딧(CR_RESP)에 기초하여 스토리지 리스폰스 크레딧을 갱신할 수 있다.
호스트 컨트롤러(115)는 중재기(116) 및 라우터(117)를 포함할 수 있다.
본 개시의 예시적 실시예에 따른 중재기(116)는 제1 코어(112) 또는 제2 코어(113)에서 실행되는 제1 서브미션 큐(112_sq), 제2 서브미션 큐(113_sq) 중 어느 하나의 서브미션 큐를 선택할 수 있고, 선택된 서브미션 큐를 펫칭함으로써 기입된 커맨드(CMD)를 스토리지 장치(200)에 전송할 수 있다. 중재기(116)가 서브미션 큐 중 어느 하나를 선택하는 방식에는 라운드 로빈(round robin) 방식, 가중 라운드 로빈(weighted round robin) 방식, 고정 우선순위(fixed priority) 방식 등이 적용될 수 있으나, 전술한 방법에 제한되지 않는다.
예시적 실시예에 따라, 중재기(116)는 펫칭된 서브미션 큐에 기입된 커맨드(CMD)를 스토리지 장치(200)의 커맨드 슬롯(230)에 전송할 수 있다. 본 개시의 예시적 실시예에 따르면, 중재기(116)는 호스트 커맨드 레지스터(150)에 저장된 호스트 커맨드 크레딧에 기초하여, 커맨드 슬롯(230)의 수용 한도가 충분한 지를 확인할 수 있다.
예시적인 실시예에서, 중재기(116)는 커맨드 슬롯(230)에 빈 공간이 존재하면, 펫칭된 서브미션 큐에 기입된 커맨드(CMD)를 커맨드 슬롯(230)에 전송할 수 있고, 커맨드 슬롯(230)에 커맨드(CMD)가 삽입될 수 있다. 예를 들어, 중재기(116)는 현재 펫칭된 서브미션 큐의 커맨드의 개수보다 호스트 커맨드 크레딧이 많을 경우, 커맨드(CMD)를 커맨드 슬롯(230)에 제공할 수 있다. 예를 들어, 중재기는 호스트 커맨드 크레딧을 확인한 결과, 현재 펫칭된 서브미션 큐의 커맨드의 개수보다 호스트 커맨드 크레딧이 적을 경우, 커맨드 슬롯이 비어져 커맨드 수용 한도가 충분해질 때까지 대기할 수 있다. 스토리지 컨트롤러(210)는 커맨드 슬롯(230)에 삽입된 커맨드(CMD)를 실행하고, 커맨드에 상응하는 메모리 동작(예를 들어, 데이터 기입, 독출, 또는 소거)을 수행함으로써 리스폰스(RESP)를 생성할 수 있다.
본 개시의 예시적인 실시예에 따른 라우터(117)는, 스토리지 장치(200)를 전반적으로 제어하는 스토리지 컨트롤러(210)가 각 컴플리션 큐(112_cq, 113_cq)가 가득 차있는지 여부를 확인할 필요가 없도록 리스폰스(RESP)를 제어할 수 있다. 본 개시의 예시적 실시예에 따른 라우터(117)는 스토리지 장치(200)로부터 제공된 리스폰스(RESP)를 기입하기 위해 제1 컴플리션 큐(112_cq), 제2 컴플리션 큐(113_cq) 중 어느 하나를 선택할 수 있고, 선택된 컴플리션 큐에 리스폰스(RESP)를 기입할 수 있다. 라우터(117)가 컴플리션 큐를 선택하는 방식에는 전술한 서브미션 큐 선택 방식과 유사하게, 다양한 선택 알고리즘이 적용될 수 있다.예시적인 실시예에 따르면, 라우터(117)는 리스폰스 슬롯(130)에 삽입된 리스폰스(RESP)를 제공받음으로써, 리스폰스(RESP)가 어떤 컴플리션 큐에 기입될 지를 선택할 수 있다. 예시적인 실시예에서, 라우터(117)는 스토리지 장치(200)에 의해 제공된 컴플리션 큐 아이디(CQ_ID)를 참조함으로써, 리스폰스(RESP)가 복수의 코어들 중 어떤 코어에 로딩된 컴플리션 큐에 기입될 것인지를 판단할 수 있다. 예를 들어, 라우터(117)는 제2 코어(113)에 로딩된 제2 컴플리션 큐(113_cq)를 지시하는 컴플리션 큐 아이디(CQ_ID)를 수신함으로써, 리스폰스(RESP)를 제2 컴플리션 큐(113_cq)에 기입할 수 있다.
또한, 본 개시의 예시적인 실시예에 따르면, 라우터(117)는 컴플리션 큐(112_cq 또는 113_cq)가 오버플로우(OVERFLOW)되지 않도록 컴플리션 큐(112_cq 또는 113_cq)와 리스폰스 슬롯(130)간의 데이터 입출력을 제어할 수 있다. 예를 들어, 라우터(117)는 컴플리션 큐(112_cq 또는 113_cq)가 가득 차서 리스폰스(RESP)를 저장할 수 없는 상태인 오버플로우가 되지 않도록, 컴플리션 큐(112_cq 또는 113_cq)와 리스폰스 슬롯(130)간의 데이터 흐름을 제어할 수 있다.
리스폰스 슬롯(130)은 리스폰스(RESP)를 임시로 저장할 수 있다. 예시적인 실시예에서, 리스폰스 슬롯(130)은 호스트 장치(100)가 처리할 수 있을 만큼의 리스폰스(RESP)를 수신하기 위해 한정된 저장 공간을 가질 수 있다. 스토리지 장치(200)에서 생성되는 리스폰스(RESP)를 모두 수신할 경우, 호스트 장치(100)에서 처리되는 많은 태스크 중 데이터 입출력(또는 저장) 처리를 위해 많은 쓰루풋이 요구될 수 있고, 이는 리소스의 오버헤드를 유발할 수 있다.
본 개시의 예시적인 실시예에 따른 리스폰스 슬롯(130)은, 스토리지 장치(200)를 전반적으로 제어하는 스토리지 컨트롤러(210)가 각 컴플리션 큐(112_cq, 113_cq)가 가득 차있는지 여부를 확인할 필요가 없도록 버퍼링할 수 있다. 본 개시의 예시적인 실시예에 따르면, 리스폰스 슬롯(130)은 리스폰스(RESP)를 임시로 저장하는 버퍼로 기능함으로써 리스폰스 크레딧(CR_RESP)을 기반으로 호스트 장치(100)와 스토리지 장치(200) 사이의 데이터 입출력을 조절할 수 있다. 따라서, 스토리지 장치(200)는, 서브미션 큐(112_sq, 113_sq)의 큐 뎁스(queue depth)가 컴플리션 큐(112_cq, 113_cq)의 큐 뎁스보다 크더라도, 컴플리션 큐(112_cq, 113_cq)가 가득 차있는지 여부를 직접 확인할 필요가 없다.
리스폰스 슬롯(130)은 리스폰스(RESP)를 캐싱함으로써 호스트 장치(100)와 스토리지 장치(200) 간의 데이터 통신에 따른 오버헤드 또는 비용 증가를 감축시킬 수 있다.
스토리지 컨트롤러(210)는 리스폰스(RESP)를 리스폰스 슬롯(130)에 제공할 수 있고, 커맨드 크레딧(CR_CMD)을 호스트 컨트롤러(115)에 제공할 수 있다. 또한, 스토리지 컨트롤러(210)는 커맨드 슬롯(230)에 삽입된 커맨드(CMD)를 수신할 수 있고, 리스폰스 크레딧(CR_RESP)을 호스트 컨트롤러(115)로부터 제공받을 수 있다. 이외에도, 스토리지 컨트롤러(210)는 호스트 컨트롤러(115)와, 커맨드(CMD), 리스폰스(RESP) 외에, 서브미션 큐 아이디(SQ_ID), 및 컴플리션 큐 아이디(CQ_ID)를 통신할 수 있다.
본 개시의 예시적 실시예에 따르면, 스토리지 컨트롤러(210)는 리스폰스 슬롯(130)의 실제 리스폰스 수용 한도인 호스트 리스폰스 크레딧에 상응하는 리스폰스 크레딧(CR_RESP)을 제공받을 수 있다. 스토리지 컨트롤러(210)는 리스폰스 크레딧(CR_RESP)에 기초하여, 스토리지 리스폰스 레지스터(250)를 갱신할 수 있다. 예시적인 실시예에서, 스토리지 리스폰스 레지스터(250)가 갱신됨에 따라, 리스폰스 슬롯(130)의 추정 리스폰스 수용 한도에 상응하는 스토리지 리스폰스 크레딧은 리스폰스 슬롯(130)의 실제 커맨드 수용 한도인 호스트 리스폰스 크레딧으로 갱신, 또는 대체될 수 있다.
본 개시의 예시적인 실시예에 따르면, 스토리지 컨트롤러(210)는 커맨드 슬롯(230)의 커맨드 실제 수용 한도인 스토리지 커맨드 크레딧에 상응하는 커맨드 크레딧(CR_CMD)을 호스트 컨트롤러(115)에 제공할 수 있다. 예시적인 실시예에서, 스토리지 컨트롤러(210)는 스토리지 커맨드 레지스터(240)에 접근할 수 있고, 저장된 스토리지 커맨드 크레딧에 상응하는 커맨드 크레딧(CR_CMD)을 로딩하고 호스트 컨트롤러(115)에 전송할 수 있다. 호스트 컨트롤러(115)는 커맨드 크레딧(CR_CMD)에 기초하여 호스트 커맨드 크레딧을 갱신할 수 있다.
예시적인 실시예에서, 호스트 리스폰스 크레딧이 호스트 장치(100)로부터 스토리지 장치(200)로 전송된 지 오래 되거나, 호스트 리스폰스 크레딧 전송 시점으로부터 소정의 시간이 경과된 후라면, 스토리지 리스폰스 레지스터(250)에 저장된 스토리지 리스폰스 크레딧은 호스트 장치(100)의 실제 리스폰스 크레딧(CR_RESP)과 상이할 수 있다.
본 개시의 예시적인 실시예에 따르면, 스토리지 컨트롤러(210)는 커맨드(CMD)와 함께 리스폰스 크레딧(CR_RESP)을 수신한지 소정의 시간이 경과하거나, 스토리지 컨트롤러(210) 자신이 최신의 리스폰스 크레딧(CR_RESP)을 호스트 장치(100)에 요청하는 경우, 호스트 장치(100)로부터 최신의 리스폰스 크레딧(CR_RESP)을 제공받을 수 있다. 따라서, 스토리지 장치(200)에 저장된 리스폰스 크레딧과 실제 리스폰스 크레딧(CR_RESP)의 괴리는 해소될 수 있다.
커맨드 슬롯(230)은 커맨드(CMD)를 임시로 저장할 수 있다. 예시적인 실시예에서, 커맨드 슬롯(230)은 스토리지 장치(200)가 처리할 수 있을 만큼의 커맨드(CMD)를 수신하기 위해 한정된 저장 공간을 가질 수 있다. 예를 들어, 서브미션 큐 또는 컴플리션 큐의 크기는 64K(64,000)일 수 있음에 대조하여, 커맨드 슬롯(230)의 커맨드 수용 한도를 나타내는 큐 뎁스(Queue Depth)는 32일 수 있다. 즉, 커맨드 슬롯(230)에 32개의 커맨드(CMD)가 캐싱될 수 있다.
호스트 장치(100)에서 생성되는 커맨드(CMD)가 모두 스토리지 장치로 전송될 경우, 스토리지 장치에 데이터 입출력(또는 저장) 처리를 위해 많은 쓰루풋 및 오버헤드가 발생할 수 있다. 커맨드 슬롯(230)은 커맨드(CMD)를 캐싱함으로써 호스트 장치(100)와 스토리지 장치(200) 간의 데이터 통신에 따른 오버헤드 또는 비용 증가를 감축시킬 수 있다.
본 개시의 기술적 사상에 따른 전자 장치(10)는 다중 큐의 자원 점유를 방지하기 위해 중재기(116) 및, 라우터(117)를 포함함으로써, 다중 큐 환경에서도 UFS 규격을 채택한 호스트 장치와 스토리지 장치 간의 인터페이싱이 원활히 수행될 수 있다. 또한, 본 개시의 기술적 사상에 따른 전자 장치(10)에 따르면, 다중 코어가 리소스를 점유함으로써 유발되는 오버헤드가 감소되고 데이터 처리 성능이 향상될 수 있다. 또한, 본 개시의 예시적 실시예에 따른 전자 장치(10)는 다중 큐 환경 하에서의 인터페이싱을 위해 도어벨 구조를 채용하지 않고도, 리스폰스 크레딧(CR_RESP), 및 커맨드 크레딧(CR_CMD)에 기초하여 커맨드(CMD) 및 리스폰스(RESP)의 송수신을 제어할 수 있다.
도 3은 UFS 인터페이스가 적용된 전자 장치(10)의 일 구현 예를 나타내는 블록도이다.
도 3을 참조하면, 전자 장치(10)의 호스트 장치(100)와 스토리지 장치(200)는 UFS 인터페이스에 따른 통신을 수행할 수 있으며, 호스트 장치(100)는 그 구성요소들로서 소프트웨어 모듈(118), 하드웨어 모듈에 해당하는 호스트 컨트롤러(119) 및 호스트 메모리(160)를 포함할 수 있다. 도 3에서는, UFS 규격을 채택하여 인터페이싱되는 호스트 장치(100)를 UFS 호스트로 약칭한다.
소프트웨어 모듈(118)은 어플리케이션 소프트웨어 및 UFS 호스트 컨트롤러 드라이버를 포함할 수 있다. 어플리케이션 소프트웨어는 UFS 호스트에서 실행되는 다양한 응용 프로그램들일수 있으며, UFS 호스트 컨트롤러 드라이버는 UFS 호스트에 연결되어 사용되는 주변 장치들의 구동을 관리하기 위한 것으로서, 스토리지 장치에 대한 데이터 기입 및 독출 등의 데이터 관리 동작은 UFS 호스트 컨트롤러 드라이버를 실행함으로써 수행될 수 있다. 어플리케이션 소프트웨어 및 UFS 호스트 컨트롤러 드라이버는 호스트 메모리(160)에 로딩되거나, 또는 UFS 호스트 내의 다른 동작 메모리에 로딩되어 프로세서에 의해 실행될 수 있다.
호스트 컨트롤러(119)는 도 2의 호스트 컨트롤러(115)의 일 구현 예일 수 있다. 호스트 컨트롤러(119)는 UFS 호스트 컨트롤러 인터페이스(UFS HCI), UTP 프로토콜 엔진 및 UFS 인터커넥트 레이어(UFS Interconnect Layer; UIC)를 포함할 수 있다. UFS 호스트 컨트롤러 인터페이스(UFS HCI)는 UFS 호스트 컨트롤러 드라이버를 통해 생성된 요청을 수신하고 이를 UTP 프로토콜 엔진으로 전달하거나, UTP 프로토콜 엔진으로부터 전달된 데이터 억세스 결과를 UFS 호스트 컨트롤러 드라이버로 제공할 수 있다. UTP 프로토콜 엔진은 상위 계층(또는, 어플리케이션 계층)을 위한 서비스들을 제공할 수 있으며, 일 예로서 패킷을 생성하거나 패킷을 해제하여 그 내부의 정보를 파싱할 수 있다.
또한, UFS 인터커넥트 레이어는 스토리지 장치(200)와 통신할 수 있으며, 일 예로서 UFS 인터커넥트 레이어는 링크 레이어(Link Layer)와 물리 레이어(PHY Layer)를 포함할 수 있다. 링크 레이어(Link Layer)는 MIPI UniPro일 수 있으며, 물리 레이어(PHY Layer)는 MIPI M-PHY일 수 있다.
스토리지 장치(200)는 스토리지 컨트롤러와 메모리 코어를 포함할 수 있다. 예시적 실시예에 따르면, 스토리지 컨트롤러는 UFS 인터커넥트 레이어, UTP 프로토콜 엔진 및 UFS 스토리지 디바이스 인터페이스를 포함할 수 있다. 또한, 메모리 코어는 불휘발성 메모리를 포함하는 코어(NVM Core)일 수 있다.
호스트 컨트롤러(119)와 스토리지 장치(200)가 통신하는 구조에서, UFS 호스트 컨트롤러 드라이버로부터의 요청에 따른 데이터 송수신은 UFS 호스트 컨트롤러 인터페이스를 통해 수행될 수 있다. 일 예로서, 데이터 기입 동작시, 소프트웨어 모듈에 의해 기입 데이터가 호스트 메모리(160)의 데이터 버퍼에 저장되고, UFS 호스트 컨트롤러 인터페이스가 호스트 메모리(160)의 데이터 버퍼를 억세스하며, 억세스된 기입 데이터가 UFS 스토리지 장치(200)로 전달될 수 있다. 데이터 송수신 동작을 위한 커맨드(CMD)는 큐에 저장될 수 있다. 예시적인 실시예에서, 원형 큐가 이용될 경우, 커맨드가 저장된 헤드 포인터(HP), 및 테일 포인터(TP)는 호스트 메모리(160)에 저장될 수 있다.
도 1 및 도 3을 함께 참조하면, 본 개시의 예시적인 실시예에 따른 호스트장치(100)가 스토리지 장치(200)로 전송하는 커맨드 패킷(Packet_C) 및/또는 스토리지 장치(200)가 호스트 장치(100)로 전송하는 리스폰스 패킷(Packet_R)에는 호스트 메모리(160) 내에서의 데이터 버퍼의 위치를 나타내는 버퍼 어드레스가 포함될 수 있다. 상기 버퍼 어드레스는 데이터 버퍼의 위치를 나타내는 물리적 어드레스(Physical Address)에 해당할 수 있다. 예시적 실시예에서, 호스트 메모리(160)의 일 영역에는 버퍼 어드레스들이 포함된 테이블 정보(예컨대, Physical Region Description Table(PRDT))가 저장될 수 있으며, UFS 호스트의 UTP 프로토콜 엔진은 상기 PRDT를 통해 버퍼 어드레스를 확인하고, 확인된 버퍼 어드레스를 포함하는 커맨드 패킷(Packet_C)을 생성할 수 있다. 또한, 스토리지 장치(200)의 UTP 프로토콜 엔진은 스토리지 장치(200) 내부에 저장되어 관리되는 버퍼 어드레스를 포함하는 리스폰스 패킷(Packet_R)을 생성할 수 있다.
또한, 호스트 컨트롤러(119)와 스토리지 장치(200)는 포트-맵 입출력(Port-Mapped I/O) 형태로 연결될 수 있으며, 기입 및 독출 동작이 멀티 태스크(Multi Task) 방식으로 처리될 수 있다. 이에 따라, 스토리지 장치(200)는 다수의 패킷들로부터 파싱된 커맨드(CMD)와 이에 대응하는 버퍼 어드레스들을 저장 및 관리할 수 있다.
UFS 인터페이스가 적용됨에 따라 다양한 종류의 패킷들이 정의될 수 있으며, 다양한 종류의 패킷들 중 적어도 일부의 패킷들에 대해 본 발명의 실시예가 적용될 수 있다. 일 예로서, UFS 인터페이스에 따른 패킷은 UPIU(UFS Protocol information unit)로 정의될 수 있으며, 그 종류로서 기입 및 독출 요청을 위한 커맨드 UPIU(Command UPIU), 응답 UPIU(Response UPIU), 독출 데이터를 포함하는 Data_In UPIU, 기입 데이터를 포함하는 Data_Out UPIU, 태스크 관리 요청 UPIU(TM Request UPIU) 및 데이터 전송 요청 UPIU(Ready To Transfer(RTT) UPIU) 등의 패킷들이 정의될 수 있다. 또한, 본 발명의 실시예에 따라, UFS 인터페이스서 정의되는 패킷들 중 적어도 일부의 종류의 패킷에 전술한 버퍼 어드레스가 포함될 수 있으며, 일 예로서 호스트 메모리(160)의 데이터 버퍼의 억세스를 요구로 하는 패킷에 전술한 버퍼 어드레스가 포함될 수 있다. 본 개시의 기술적 사상에 따르면, 호스트 장치(100)와 스토리지 장치(200) 간에 통신되는 패킷 중, 커맨드 패킷(PACKET_C)은 커맨드(CMD), 리스폰스 크레딧(CR_RESP), 서브미션 큐 아이디(SQ_ID), 및 컴플리션 큐 아이디(CQ_ID)를 포함할 수 있으며, 리스폰스 패킷(PACKET_R)은 리스폰스(RESP), 커맨드 크레딧(CR_CMD), 서브미션 큐 아이디(SQ_ID), 및 컴플리션 큐 아이디(CQ_ID)를 포함할 수 있다. 각 패킷의 구성에 관하여는 도 10a 및 도 10b를 참조하여 설명된다.
이하, 본 발명의 실시예들에 따른 호스트 장치(100)와 스토리지 장치(200) 사이의 인터페이스의 구체적인 동작 예가 설명된다. 이하의 실시예들에서는 UFS 인터페이스가 채용된 호스트와 스토리지 장치가 예시될 것이나, 전술한 바와 같이 본 발명의 실시예들은 UFS 인터페이스 이외에도 다른 다양한 종류의 인터페이스에 적용될 수 있을 것이다.
도 4는 본 개시의 예시적 실시예에 따른 커맨드가 원형 큐에 기입되는 과정을 도시한 도면이다. 도 4에서 도시된 원형 큐는 도 1 및 도 2에서 개시된 서브미션 큐, 및/또는 컴플리션 큐에 적용될 수 있다. 도 1, 및 도 2가 함께 참조된다.
원형 큐는 처음과 끝이 연결된 배열로서, 데이터를 삽입하고 삭제할 수 있는 자료 구조다. 원형 큐의 헤드와 테일의 초기값은 0이며, 헤드의 값과 테일의 값이 같다면 원형 큐는 비어있다고 해석된다. 헤드(HEAD)와 테일(TAIL)의 값이 각각 0인 초기 상태에서, 새로운 데이터(예를 들어, 커맨드)가 기입될 수 있다. 새로운 데이터(예를 들어, 커맨드)는 테일(TAIL)이 지시하는 공간에 기입될 수 있다.
도 4를 참조하면, 원형 큐에 8개의 기입 가능 공간이 있고, 제1 커맨드(CMD1), 제2 커맨드(CMD2) 및 제3 커맨드(CMD3)가 기입되었다고 가정된다.
테일(TAIL)이 지시하는 공간에 커맨드가 기입될 수 있고, 1개의 커맨드가 기입될 때마다 포인터의 값은 1씩 증가할 수 있다. 예를 들어, 헤드(HEAD)의 초기값은 0일 수 있고, 제1 커맨드 내지 제3 커맨드(CMD1~CMD3)가 기입된 후에 테일(TAIL)의 값은 3일 수 있다. 즉, 테일(TAIL)은 커맨드가 기입될 공간을 지시하며, 데이터가 기입된 후에는 데이터가 기입된 공간의 바로 다음 공간을 지시하도록 값이 증가할 수 있다. 예시적인 실시예에 따르면, 제1 커맨드(CMD1), 제2 커맨드(CMD2) 및 제3 커맨드(CMD3)가 순차적으로 기입됨에 따라, 테일(TAIL)은 1씩 증가할 수 있고, 제3 커맨드(CMD3)가 기입됨에 따라 테일(TAIL)은 제3 커맨드(CMD3)의 바로 다음 공간을 지시할 수 있다.
예시적인 실시예에서, 원형 큐에 제4 커맨드(CMD4)가 기입될 수 있다(Enqueue CMD4). 헤드(HEAD)는 초기값 0을 유지할 수 있고, 테일(TAIL)은 새로운 커맨드의 기입에 따라 값을 1 증가시킬 수 있다(++TAIL). 따라서, 테일(TAIL)은 제4 커맨드(CMD4)의 바로 다음 공간를 지시할 수 있다.
상기와 같이 원형 큐에 커맨드가 순차적으로 기입됨에 따라, 헤드는 동일하되 테일의 값이 1씩 증가하게 된다(++TAIL). 테일의 값+1이 헤드의 값과 같다면, 원형 큐는 가득 찼다고 해석된다. 예시적인 실시예에서, 원형 큐의 데이터 수용 용량인 큐 뎁스(queue depth)가 한정적이기 때문에 테일(TAIL)의 값은 기존의 주소를 재활용하는 랩-어라운드(wrap around) 방식으로 할당될 수 있다. 예를 들어, 원형 큐의 큐 뎁스가 N인 경우, 증가된 테일(TAIL)의 값이 N임에 따라 테일(TAIL)은 다시 주소에 상응하는 값으로 0을 가질 수 있다. 이와 같이 원형 큐는 마지막 주소의 다음 주소는 처음 주소가 되는 특징이 있으므로 한정된 데이터 공간 할당 환경에 유리하며, 구현이 용이하다.
본 개시의 예시적 실시예에 따르면, 도 1, 도 2의 서브미션 큐, 및/또는 컴플리션 큐는 원형 큐로 구현될 수 있다. 원형 큐 구조가 이용된다면 단순하게 테일(TAIL)이 지시하는 기입 공간의 주소인 테일 포인터만을 1씩 증가시킴으로써(++TAIL) 서브미션 큐, 및/또는 컴플리션 큐에 커맨드(또는 리스폰스)를 용이하게 기입할 수 있다. 유사하게, 헤드 포인터를 1씩 증가시킴으로써(++HEAD) 서브미션 큐, 및/또는 컴플리션 큐에 기입된 커맨드(또는 리스폰스)를 용이하게 소거할 수 있다.
이하에서는, 본 개시의 예시적 실시예에 따른 서브미션 큐, 및/또는 컴플리션 큐가 원형 큐로 구현됨을 전제한다.
도 5a는 본 개시의 예시적 실시예에 따라 커맨드가 기입되는 전자 장치를 도시하는 블록도이고, 도 2 및 도 4가 함께 참조된다.
도 5a를 참조하면, 전자 장치(10)는 호스트 장치(100) 및 스토리지 장치(200)를 포함할 수 있다. 도 2의 제1 코어(112), 제2 코어(113) 및 커맨드 슬롯(230)은 도 5a의 제1 코어(112), 제2 코어(113) 및 커맨드 슬롯(230)에 적용될 수 있는 바, 상충되지 않는 범위에서 중복되는 설명은 생략된다.
호스트 장치(100)는 제1 서브미션 큐(112_sq)의 헤드 포인터(161) 및 테일 포인터(162), 제1 컴플리션 큐(112_cq)의 헤드 포인터(163) 및 테일 포인터(164), 제2 서브미션 큐(113_sq)의 헤드 포인터(165) 및 테일 포인터(166), 제2 컴플리션 큐(113_cq)의 헤드 포인터(167) 및 테일 포인터(168)를 각각 포함할 수 있다.
본 개시의 예시적인 실시예에 따라, 호스트 장치(100)는 제1 코어(112)에서 실행된 제1 서브미션 큐(112_sq)를 펫칭한 결과, 제1 커맨드(CMD1)를 커맨드 슬롯(230)에 제공할 수 있다. 제1 커맨드(CMD1)가 전송됨은, 그 전제인 커맨드 슬롯(230)에 커맨드 수용 한도가 충분함을 의미할 수 있다. 커맨드 슬롯(230)은 제1 커맨드(CMD1)를 기입 공간에 삽입할 수 있다. 제1 커맨드(CMD1)의 전송과 함께, 제1 서브미션 큐(112_sq), 제2 서브미션 큐(113_sq) 중 어떤 서브미션 큐와 관련된 커맨드가 전송되었는지를 지시하는 서브미션 큐 아이디(SQ_ID)가 스토리지 장치(200)에 전송될 수 있다. 또한, 제1 컴플리션 큐(112_cq), 및 제2 컴플리션 큐(113_cq) 중 어떤 컴플리션 큐와 관련된 커맨드가 전송되었는지를 지시하는 컴플리션 큐 아이디(CQ_ID)가 스토리지 장치(200)에 전송될 수있다.
예시적인 실시예에서, 제1 커맨드(CMD1)가 전송된 후, 제1 서브미션 큐(112_sq)의 헤드 포인터(161)는 갱신될 수 있다. 예를 들어, 헤드 포인터(161)의 헤드의 값이 1 증가함으로써(++HEAD), 제1 서브미션 큐(112_sq)의 헤드가 지시하는 기입 공간이 변경될 수 있다. 도 4에서 설명된 바와 같이, 헤드 포인터가 1 증가함으로써, 제1 서브미션 큐(112_sq)에 기입되었던 제1 커맨드(CMD1)는 소거될 수 있다. 즉 제1 커맨드(CMD1)는 큐에서 제거될 수 있다(CMD1 Dequeue).
본 개시의 예시적인 실시예에 따르면, 제1 커맨드(CMD1)는 호스트 장치(100)에서 스토리지 장치(200)로 저장 공간이 이동함에 따라, 호스트 장치(100)는 더 이상 제1 커맨드(CMD1)를 저장할 필요가 없다. 기입 공간이 한정적인 원형 큐의 특성상, 불필요한 커맨드는 제거되어야 새로운 커맨드가 기입될 수 있다. 따라서, 제1 커맨드(CMD1)가 커맨드 슬롯(230)에 저장된 후, 제1 서브미션 큐(112_sq)에 기입되었던 제1 커맨드(CMD1)는 기입 공간의 헤드 포인터(161)가 갱신됨으로써(즉, 헤드 값이 1 증가함으로써) 큐에서 제거될 수 있다.
도 5b는 본 개시의 예시적인 실시예에 따라 리스폰스가 기입되는 전자 장치를 도시하는 블록도이다. 도 5b는 도 5a 에 따른 제1 커맨드(CMD1)이 기입된 후의 동작을 도시한다.
도 5b를 참조하면, 본 개시의 예시적인 실시예에 따라, 스토리지 장치(200)는 제1 커맨드(CMD)를 수행한 결과 제2 리스폰스(RESP2)를 생성하고, 제2 리스폰스(RESP2)를 리스폰스 슬롯(130)에 제공할 수 있다. 제2 리스폰스(RESP2)가 전송됨은 리스폰스 슬롯(130)에 리스폰스 수용 한도가 충분함을 의미할 수 있다. 리스폰스 슬롯(130)은 제2 리스폰스(RESP2)를 기입 공간에 삽입할 수 있다. 제2 리스폰스(RESP2)의 전송과 함께, 제1 서브미션 큐(112_sq), 제2 서브미션 큐(113_sq) 중 어떤 서브미션 큐와 관련된 커맨드가 전송되었는지를 지시하는 서브미션 큐 아이디(SQ_ID), 및 제1 컴플리션 큐(112_cq), 및 제2 컴플리션 큐(113_cq) 중 어떤 컴플리션 큐와 관련된 커맨드가 전송되었는지를 지시하는 컴플리션 큐 아이디(CQ_ID)가 호스트 장치(100)에 전송될 수 있다.
예시적인 실시예에서, 리스폰스(RESP)는 스토리지 장치(200)에 의해 제공된 컴플리션 큐 아이디(CQ_ID)에 기초하여, 복수의 코어들 중 참조된 컴플리션 큐 아이디(CQ_ID)에 해당하는 컴플리션 큐에 기입될 수 있다. 예를 들어, 리스폰스(RESP)는 제2 코어(113)에 로딩된 제2 컴플리션 큐(113_cq)를 지시하는 컴플리션 큐 아이디(CQ_ID)에 따라, 제2 컴플리션 큐(113_cq)에 기입될 수 있다.
예시적인 실시예에서, 제2 리스폰스(RESP2)가 기입된 후, 제2 컴플리션 큐(113_cq)의 테일 포인터(168)는 갱신될 수 있다. 예를 들어, 테일 포인터(168)의 테일의 값이 1 증가함으로써(++TAIL), 제2 컴플리션 큐(113_cq)의 테일이 지시하는 기입 공간이 변경될 수 있다. 즉, 테일 포인터가 1 증가함으로써, 제2 컴플리션 큐(113_cq)에 제2 리스폰스(RESP2)가 추가로 기입될 수 있다(RESP2 Enqueue).
예시적인 실시예에 따르면, 제2 리스폰스(RESP2)는 호스트 장치(100)(예를 들어, 도 2의 라우터(117))가 컴플리션 큐에 접근 가능한지 여부를 결정할 때까지 리스폰스 슬롯(130)에서 임시로 저장될 수 있다.
도 6은 본 개시의 예시적 실시예에 따른 전자 장치(10)의 동작 방법을 나타내는 흐름도이다. 도 1 및 도 2의 호스트 장치(100) 및 스토리지 장치(200)는 도 6의 호스트 장치(100) 및 스토리지 장치(200)에 각각 적용될 수 있다. 도 1 및 도 2가 함께 참조된다.
단계 S105에서, 호스트 장치(100)는 초기화 동작을 수행할 수 있다. 예시적인 실시예에서, 호스트 장치(100)는 스토리지 장치(200)의 스토리지 커맨드 크레딧(즉, 커맨드 크레딧(CR_CMD))에 대한 정보가 없으므로, 데이터의 송수신 전에 스토리지 장치(200)의 초기 상태를 확인할 수 있다.
단계 S110에서, 호스트 장치(100)는 리스폰스 크레딧의 초기값을 스토리지 장치(200)에 전송할 수 있다. 예를 들어, 호스트 장치(100)는 리저브 커맨드(Reserved CMD)를 스토리지 장치(200)에 전송할 수 있다. 그러나, 초기화 동작은 전술한 방법에 제한되지 않는다. 예를 들어, 호스트 장치(100)는 초기값을 “1”로 미리 설정해두고, 이미 존재하는 커맨드(CMD) (예를 들어, 쿼리 리퀘스트)를 이용하여 리스폰스 크레딧 정보를 스토리지 장치(200)에 제공할 수 있고, 스토리지 장치는 리스폰스 크레딧 정보를 확인함으로써 초기값을 갱신할 수 있다. 스토리지 장치(200)는 리스폰스 크레딧을 갱신함으로써, 리스폰스 슬롯(도 2, 130)의 리스폰스 수용 한도의 초기값을 확인할 수 있다.
단계 S115에서, 스토리지 장치(200)는 커맨드 크레딧의 초기값을 호스트 장치(100)에 제공할 수 있다. 예시적인 실시예에서, 스토리지 장치(200)는, 단계 S110과 유사하게, 리저브 리스폰스 (Reserved RESPONSE)를 호스트 장치(100)에 제공하거나, 이미 존재하는 리스폰스(RESPONSE)(예를 들어, 쿼리 리스폰스)를 이용하여 커맨드 정보를 호스트 장치(100)에 제공할 수 있고, 호스트 장치(100)는 커맨드 크레딧 정보를 확인함으로써 초기값을 갱신할 수 있다. 호스트 장치(100)는 스토리지 커맨드 크레딧에 기초하여 호스트 커맨드 크레딧을 갱신함으로써, 커맨드 슬롯(도 2, 230)의 커맨드 수용 한도의 초기값를 확인할 수 있다.
단계 S110에서, 호스트 장치(100)는 커맨드(CMD)를 서브미션 큐에 기입할 수 있다. 호스트 장치(100)는 사용자의 요청에 따라 커맨드(CMD)를 생성할 수 있다. 커맨드(CMD)는 스토리지 장치(200)에 데이터 동작(예를 들어 데이터의 기입, 독출, 또는 소거)을 지시할 수 있다.
단계 S115에서, 호스트 장치(100)는 호스트 커맨드 크레딧(즉, 커맨드 크레딧(CR_CMD)에 기초해 커맨드 슬롯(230)의 빈 공간을 확인할 수 있다. 예시적인 실시예에서, 커맨드 슬롯(230)의 빈 공간(또는 수용 한도)은 호스트 장치(100)에서 생성된 커맨드(CMD)의 수보다 적을 수 있고, 호스트 장치(100)는 커맨드 슬롯(230)이 커맨드(CMD)를 적어도 하나 수용할 수 있을 때까지 커맨드(CMD)의 전송을 유예할 수 있다.
단계 S120에서, 호스트 커맨드 크레딧에 기초해, 커맨드(CMD) 및 호스트 리스폰스 크레딧이 스토리지 장치(200)에 전송될 수 있다. 예시적인 실시예에서, 호스트 장치(100)는 커맨드 슬롯(230)의 수용 한도가 커맨드(CMD)의 수보다 많거나 같아짐에 응답하여 커맨드(CMD) 및 리스폰스 크레딧(CR_RESP)을 전송할 수 있다.
단계 S125에서, 스토리지 장치(200)는 커맨드 슬롯(230)에 커맨드(CMD)를 삽입할 수 있다.
단계 S130에서, 스토리지 장치(200)는 호스트 리스폰스 크레딧에 기초해 스토리지 리스폰스 크레딧을 갱신할 수 있다. 스토리지 장치(200)는 호스트 리스폰스 크레딧에 상응하는 리스폰스 크레딧(CR_RESP)에 기초하여 스토리지 리스폰스 레지스터(250)에 저장된 스토리지 리스폰스 크레딧을 갱신할 수 있다.
단계 S135에서, 스토리지 장치(200)는 커맨드(CMD) 수행 결과로서 리스폰스(RESP)를 생성할 수 있다. 예시적인 실시예에서, 스토리지 장치(200)는 커맨드(CMD)에 상응하는 메모리 동작(데이터 기입, 독출, 또는 소거)을 수행한 결과로서, 리스폰스(RESP)를 생성할 수 있다.
단계 S140에서, 스토리지 장치(200)는 스토리지 리스폰스 크레딧에 기초하여 리스폰스 슬롯(130)의 빈 공간을 확인할 수 있다. 예시적인 실시예에서, 리스폰스 슬롯(130)의 빈 공간(또는 수용 한도)이 전송될 리스폰스(RESP)의 수보다 적을 수 있고, 스토리지 장치(200)는 리스폰스 슬롯(130)의 수용 한도가 리스폰스(RESP)를 적어도 하나 수용할 수 있을 때까지 리스폰스(RESP)의 전송을 유예할 수 있다.
단계 S145에서, 스토리지 장치(200)는 스토리지 리스폰스 크레딧에 기초해, 리스폰스(RESP) 및 스토리지 커맨드 크레딧에 상응하는 커맨드 크레딧(CR_CMD)을 호스트 장치(100)에 전송할 수 있다. 예시적인 실시예에서, 스토리지 장치(200)는 리스폰스 슬롯(130)의 수용 한도가 리스폰스(RESP)의 수보다 많거나 같아짐에 응답하여 리스폰스(RESP) 및 커맨드 크레딧(CR_CMD)을 전송할 수 있다.
단계 S150에서, 호스트 장치(100)는 리스폰스 슬롯(130)에 리스폰스(RESP)를 삽입할 수 있다.
단계 S155에서, 호스트 장치(100)는 스토리지 커맨드 크레딧에 기초해 호스트 커맨드 크레딧을 갱신할 수 있다. 호스트 장치(100)는 스토리지 커맨드 크레딧에 상응하는 커맨드 크레딧(CR_CMD)에 기초하여 호스트 커맨드 레지스터(150)에 저장된 호스트 커맨드 크레딧을 갱신할 수 있다.
단계 S160에서, 리스폰스(RESP)는 컴플리션 큐에 기입될 수 있다. 예시적인 실시예에서, 컴플리션 큐에 기입된 리스폰스(RESP)가 호스트 장치(100)에 의해 처리됨으로써 데이터 기입에 대한 메타 데이터가 갱신될 수 있다.
도 7은 본 개시의 예시적 실시예에 따른 호스트 장치(100)의 동작 방법을 나타내는 흐름도이다.
단계 S210에서, 호스트 장치(100)는 서브미션 큐에 커맨드(CMD)를 기입할 수 있다. 예시적인 실시예에 따르면, 호스트 장치(100)는 사용자의 요청에 따라 커맨드(CMD)를 생성한 후, 초기화 동작을 수행할 수 있다. 커맨드(CMD)는 스토리지 장치(200)에 데이터 동작(예를 들어 데이터의 기입, 독출, 또는 소거)을 지시할 수 있다.
단계 S220에서, 호스트 장치(100)는 호스트 커맨드 크레딧에 기초해 커맨드 슬롯(230)의 빈 공간을 확인할 수 있다.
단계 S230에서, 호스트 커맨드 크레딧에 기초해, 커맨드(CMD) 및 호스트 리스폰스 크레딧이 스토리지 장치(200)에 전송될 수 있다. 예시적인 실시예에서, 호스트 장치(100)는 커맨드 슬롯(230)의 수용 한도가 커맨드(CMD)의 수보다 많거나 같아짐에 응답하여 커맨드(CMD) 및 리스폰스 크레딧(CR_RESP)을 전송할 수 있다.
단계 S240에서, 호스트 장치(100)는 리스폰스(RESP) 및 스토리지 커맨드 크레딧에 상응하는 커맨드 크레딧(CR_CMD)을 스토리지 장치(200)로부터 수신할 수 있다.
단계 S250에서, 호스트 장치(100)는 스토리지 커맨드 크레딧에 기초해 호스트 커맨드 크레딧을 갱신할 수 있다. 호스트 장치(100)는 스토리지 커맨드 크레딧에 상응하는 커맨드 크레딧(CR_CMD)에 기초하여 호스트 커맨드 레지스터(150)에 저장된 호스트 커맨드 크레딧을 갱신할 수 있다.
단계 S260에서, 호스트 장치(100)는 리스폰스(RESP)를 컴플리션 큐에 기입할 수 있다.
단계 S270에서, 컴플리션 큐에 기입된 리스폰스(RESP)가 호스트 장치(100)에 의해 처리됨으로써 데이터 기입에 대한 메타 데이터가 갱신될 수 있다.
도 8a 내지 도 8c는 도 7의 동작 방법의 일 실시예를 나타내는 흐름도이다.
도 8a가 참조된다. 단계 S210 후, 단계 S215에서, 호스트 장치(100)는 서브미션 큐의 테일 포인터를 갱신할 수 있다. 예시적인 실시예에 따르면, 호스트 장치(100)는 서브미션 큐에 커맨드(CMD)를 기입할 수 있고, 서브미션 큐의 커맨드(CMD)가 기입된 기입 공간의 주소(즉 테일 포인터)는 1만큼 증가할 수 있다(++TAIL). 그 후, 단계 S220이 수행된다.
도 8b가 참조된다. 단계 S230 후, 호스트 장치(100)는 서브미션 큐의 헤드 포인터를 갱신할 수 있다. 예시적인 실시예에 따르면, 호스트 리스폰스 크레딧에 대응되는 리스폰스 크레딧(CR_RESP)은 커맨드(CMD)와 함께 전송될 수 있다. 커맨드(CMD)가 스토리지 장치(200)로 이동함에 따라, 서브미션 큐에 불필요하게 저장된 커맨드는 삭제될 수 있다. 예시적인 실시예에서 서브미션 큐의 헤드 포인터가 1만큼 증가함에 따라(++HEAD), 커맨드(CMD)는 큐에서 삭제될 수 있다. 그 후, 단계 S240이 수행된다.
도 8c가 참조된다. 단계 S260 후인 단계 S265에서, 컴플리션 큐의 테일 포인터가 갱신될 수 있다. 예시적인 실시예에서, 리스폰스(RESP)가 컴플리션 큐에 기입될 수 있고, 그에 따른 기입 공간에 대한 주소가 변경될 수 있다.
단계 S270에서, 컴플리션 큐에 기입된 리스폰스(RESP)가 호스트 장치(100)에 의해 처리됨으로써 데이터 기입에 대한 메타 데이터가 갱신될 수 있다.
단계 S275에서, 리스폰스(RESP)가 처리됨에 따라, 컴플리션 큐의 헤드 포인터가 갱신될 수 있다. 예시적인 실시예에서, 컴플리션 큐에 저장된 리스폰스(RESP)는 제거될 수 있다.
도 9는 본 개시의 예시적 실시예에 따른 스토리지 장치(200)의 동작 방법을 나타내는 흐름도이다.
단계 S310에서, 스토리지 장치(200)는 커맨드(CMD) 및 호스트 리스폰스 크레딧을 호스트 장치(100)로부터 수신할 수 있다.
단계 S320에서, 스토리지 장치(200)는 호스트 리스폰스 크레딧에 기초해 스토리지 리스폰스 크레딧을 갱신할 수 있다. 스토리지 장치(200)는 호스트 리스폰스 크레딧에 상응하는 리스폰스 크레딧(CR_RESP)에 기초하여 스토리지 리스폰스 레지스터(250)에 저장된 스토리지 리스폰스 크레딧을 갱신할 수 있다.
단계 S330에서, 스토리지 장치(200)는 커맨드(CMD) 수행 결과로서 리스폰스(RESP)를 생성할 수 있다. 예시적인 실시예에서, 스토리지 장치(200)는 커맨드(CMD)에 상응하는 메모리 동작(데이터 기입, 독출, 또는 소거)을 수행한 결과로서, 리스폰스(RESP)를 생성할 수 있다.
단계 S340에서, 스토리지 장치(200)는 스토리지 리스폰스 크레딧에 기초하여 리스폰스 슬롯(130)의 빈 공간을 확인한 결과, 리스폰스(RESP) 및 스토리지 커맨드 크레딧에 상응하는 커맨드 크레딧(CR_CMD)을 호스트 장치(100)에 전송할 수 있다. 예시적인 실시예에서, 스토리지 장치(200)는 리스폰스 슬롯(130)의 수용 한도가 리스폰스(RESP)의 수보다 많거나 같아짐에 응답하여 리스폰스(RESP) 및 커맨드 크레딧(CR_CMD)을 전송할 수 있다.
도 10a 및 도 10b는 본 개시의 예시적 실시예에 따른 패킷의 구조를 나타내는 도면이다. 도 1이 함께 참조된다.
도 10a를 참조하면, UFS 규격을 채택한 호스트 장치(100)에서 스토리지 장치(200)로 전송되는 커맨드 패킷(PACKET_C)의 구성은, 서브미션 큐 아이디(SQ_ID), 컴플리션 큐 아이디(CQ_ID), 및 리스폰스 크레딧(CR_RESP)을 포함할 수 있다.
복수의 서브미션 큐들 중 어떤 서브미션 큐와 관련된 커맨드가 전송되었는지를 지시하는 서브미션 큐 아이디(SQ_ID), 및 복수의 컴플리션 큐들 중 어떤 컴플리션 큐와 관련된 커맨드가 전송되었는지를 지시하는 컴플리션 큐 아이디(CQ_ID)가 호스트 장치(100)에서 스토리지 장치(200)로 전송된다.
예시적인 실시예에서, 리저브(Reserved) 커맨드를 이용하여 호스트 장치(100)의 초기화가 수행될 수 있다.
도 10b를 참조하면, UFS 규격을 채택한 스토리지 장치(200)에서 호스트 장치(100)로 전송되는 리스폰스 패킷(PACKET_R)의 구성은, 서브미션 큐 아이디(SQ_ID), 컴플리션 큐 아이디(CQ_ID), 및 커맨드 크레딧(CR_CMD)을 포함할 수 있다.
도 11은 본 개시의 예시적 실시예에 따른 호스트 장치(100)와 스토리지 장치(200)의 동작 방법을 도시하는 도면이다. 도 11를 참조하면, 호스트 장치(100)와 스토리지 장치(200) 간의 크레딧 전송이 표를 참조하여 도시된다.
도 11에서, RC는 호스트 장치(100)가 수신한 크레딧, CC는 호스트 장치(100)가 사용한 크레딧을 의미할 수 있고, PC는 스토리지 장치(200)에서 생성된 크레딧을 의미할 수 있다.
본 개시의 예시적인 실시예에 따르면, 커맨드 슬롯(230)의 커맨드 수용 능력은 다음과 같은 수학식 1로 정의될 수 있다.
Figure pat00001
수학식 1을 참조하여, 호스트 장치(100)와 스토리지 장치(200)의 크레딧 전송이 설명된다.
호스트 장치(100)는 초기화 전, RC 및 CC가 없다. 한편, 스토리지 장치(200)는 초기 크레딧으로 4를 가진다고 가정된다.
호스트 장치(100)의 크레딧 요청에 대한 응답으로, 호스트 장치(100)(구체적으로, 호스트 컨트롤러 인터페이스(HCI))의 RC는 0에서 4로 증가한다.
그 후, 호스트 장치(100)는 순차적으로 제1 서브미션 큐의 제1 데이터 기입 커맨드, 제2 서브미션 큐의 제1 데이터 독출 커맨드, 제3 서브미션 큐의 제2 데이터 독출 커맨드, 및 제4 서브미션 큐의 제3 데이터 독출 커맨드를 스토리지 장치(200)에 전송할 수 있다. 순차적으로 커맨드를 4개 전송함에 따라, 호스트 장치(100)의 CC는 0에서 4로 증가할 수 있다. 이 때, 호스트 장치(100)의 커맨드 슬롯(230)은 가득 차게 된다.(RC=4, CC=4)
그 후, 스토리지 장치(200)는 호스트 장치(100)에 제1 데이터를 독출할 수 있다. 제1 데이터의 독출이 완료됨에 따라 제1 데이터 독출 동작에 대한 리스폰스(RDATA1 RESP)가 생성되고, 리스폰스(RDATA1 RESP)는 커맨드 크레딧(CR_CMD)과 함께 호스트 장치(100)로 전송될 수 있다(CR_CMD=5). 그 결과, 호스트 장치(100)의 RC는 1 증가할 수 있고, 커맨드 슬롯(230)의 수용 한도는 0에서 1이 될 수 있다. 스토리지 장치(200)의 PC는 4에서 5로 1만큼 증가할 수 있다.
그 후, 제2 데이터가 호스트 장치(100)로 독출됨과 함께, 제1 데이터 기입이 함께 이루어질 수 있다. 그에 따라, 제2 데이터 독출은 완료될 수있고, 제2 데이터 독출에 대한 리스폰스(RDAT2 RESP), 및 커맨드 크레딧(CR_CMD)이 호스트 장치(100)에 전송될 수 있다. 그에 따라, PC는 5에서 6으로 증가할 수 있다. 한편, 제1 데이터의 기입 동작이 완료되지 않았으므로, 호스트 장치(100)와 스토리지 장치(200)사이에 기입 동작이 계속 수행될 수 있다. 결과적으로, 호스트 장치(100)의 RC는 5에서 6으로 1만큼 증가하고, 커맨드 슬롯(230)의 수용 한도는 2일 수 있다.
그 후, 제1 데이터 기입 동작은 완료될 수 있고, 그에 따른 제1 데이터 기입 리스폰스(WDAT1 RESP)는 커맨드 크레딧(CR_CMD)과 함께 호스트 장치(100)에 전송될 수 있다. 제1 데이터 기입 동작의 완료에 따라, PC는 1 증가하여 7이 될 수 있고, RC는 1 증가하여 7이 될 수 있으며, 커맨드 슬롯(230)의 수용 한도는 3일 수 있다.
그 후, 제3 데이터가 스토리지 장치(200)에서 호스트 장치(100)로 독출될 수 있다. 제3 데이터가 독출된 결과인 리스폰스(RDAT3 RESP)는 커맨드 크레딧(CR_CMD)과 함께 호스트 장치(100)에 전송될 수 있다. 제3 데이터 독출 동작의 완료에 따라, PC는 1 증가하여 8이 될 수 있고, RC는 1 증가하여 8이 될 수 있으며, 커맨드 슬롯(230)의 수용 한도는 4일 수 있다.
도 12는 본 발명의 예시적 실시예에 따른 스토리지 장치(200)가 적용된 시스템(1000)을 도시한 도면이다. 도 12의 시스템(1000)은 휴대용 통신 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기 또는 IOT(internet of things) 기기와 같은 모바일(mobile) 시스템일 수 있다. 하지만 도 12의 시스템(1000)은 반드시 모바일 시스템에 한정되는 것은 아니고, 개인용 컴퓨터(personal computer), 랩탑(laptop) 컴퓨터, 서버(server), 미디어 재생기(media player) 또는 내비게이션(navigation)과 같은 차량용 장비(automotive device) 등이 될 수도 있다.
도 12을 참조하면, 시스템(1000)은 메인 프로세서(main processor)(1100), 메모리(1200a, 1200b) 및 스토리지 장치(1300a, 1300b)를 포함할 수 있으며, 추가로 촬영 장치(image capturing device)(1410), 사용자 입력 장치(user input device)(1420), 센서(1430), 통신 장치(1440), 디스플레이(1450), 스피커(1460), 전력 공급 장치(power supplying device)(1470) 및 연결 인터페이스(connecting interface)(1480) 중 하나 이상을 포함할 수 있다.
메인 프로세서(1100)는 시스템(1000)의 전반적인 동작, 보다 구체적으로는 시스템(1000)을 이루는 다른 구성 요소들의 동작을 제어할 수 있다. 이와 같은 메인 프로세서(1100)는 범용 프로세서, 전용 프로세서 또는 애플리케이션 프로세서(application processor) 등으로 구현될 수 있다.
메인 프로세서(1100)는 하나 이상의 CPU 코어(1110)를 포함할 수 있으며, 메모리(1200a, 1200b) 및/또는 스토리지 장치(1300a, 1300b)를 제어하기 위한 컨트롤러(1120)를 더 포함할 수 있다. 실시예에 따라서는, 메인 프로세서(1100)는 AI(artificial intelligence) 데이터 연산 등 고속 데이터 연산을 위한 전용 회로인 가속기(accelerator) 블록(1130)을 더 포함할 수 있다. 이와 같은 가속기 블록(1130)은 GPU(Graphics Processing Unit), NPU(Neural Processing Unit) 및/또는 DPU(Data Processing Unit) 등을 포함할 수 있으며, 메인 프로세서(1100)의 다른 구성 요소와는 물리적으로 독립된 별개의 칩(chip)으로 구현될 수도 있다.
메모리(1200a, 1200b)는 시스템(1000)의 주기억 장치로 사용될 수 있으며, SRAM 및/또는 DRAM 등의 휘발성 메모리를 포함할 수 있으나, 플래시 메모리, PRAM 및/또는 RRAM 등의 비휘발성 메모리를 포함할 수도 있다. 메모리(1200a, 1200b)는 메인 프로세서(1100)와 동일한 패키지 내에 구현되는 것도 가능하다.
스토리지 장치(1300a, 1300b)는 전원 공급 여부와 관계 없이 데이터를 저장하는 비휘발성 저장 장치로서 기능할 수 있으며, 메모리(1200a, 1200b)에 비해 상대적으로 큰 저장 용량을 가질 수 있다. 스토리지 장치(1300a, 1300b)는 스토리지 컨트롤러(1310a, 1310b)와, 스토리지 컨트롤러(1310a, 1310b)의 제어 하에 데이터를 저장하는 비휘발성(non-volatile memory, NVM) 스토리지(1320a, 1320b)를 포함할 수 있다. 비휘발성 스토리지(1320a, 1320b)는 2D(2-dimensional) 구조 혹은 3D(3-dimensional) 구조의 V-NAND 플래시 메모리를 포함할 수 있으나, PRAM 및/또는 RRAM 등의 다른 종류의 비휘발성 메모리를 포함할 수도 있다.
스토리지 장치(1300a, 1300b)는 메인 프로세서(1100)와는 물리적으로 분리된 상태로 시스템(1000)에 포함될 수도 있고, 메인 프로세서(1100)와 동일한 패키지 내에 구현될 수도 있다. 또한, 스토리지 장치(1300a, 1300b)는 메모리 카드(memory card)와 같은 형태를 가짐으로써, 후술할 연결 인터페이스(1480)와 같은 인터페이스를 통해 시스템(1000)의 다른 구성 요소들과 탈부착 가능하도록 결합될 수도 있다. 이와 같은 스토리지 장치(1300a, 1300b)는 UFS(universal flash storage)와 같은 표준 규약이 적용되는 장치일 수 있으나, 반드시 이에 한정되는 건 아니다.
촬영 장치(1410)는 정지 영상 또는 동영상을 촬영할 수 있으며, 카메라(camera), 캠코더(camcorder) 및/또는 웹캠(webcam) 등일 수 있다.
사용자 입력 장치(1420)는 시스템(1000)의 사용자로부터 입력된 다양한 유형의 데이터를 수신할 수 있으며, 터치 패드(touch pad), 키패드(keyboard), 키보드(keyboard), 마우스(mouse) 및/또는 마이크(microphone) 등일 수 있다.
센서(1430)는 시스템(1000)의 외부로부터 획득될 수 있는 다양한 유형의 물리량을 감지하고, 감지된 물리량을 전기 신호로 변환할 수 있다. 이와 같은 센서(1430)는 온도 센서, 압력 센서, 조도 센서, 위치 센서, 가속도 센서, 바이오 센서(biosensor) 및/또는 자이로스코프(gyroscope) 등일 수 있다.
통신 장치(1440)는 다양한 통신 규약에 따라 시스템(1000) 외부의 다른 장치들과의 사이에서 신호의 송신 및 수신을 수행할 수 있다. 이와 같은 통신 장치(1440)는 안테나, 트랜시버(transceiver) 및/또는 모뎀(MODEM) 등을 포함하여 구현될 수 있다.
디스플레이(1450) 및 스피커(1460)는 시스템(1000)의 사용자에게 각각 시각적 정보와 청각적 정보를 출력하는 출력 장치로 기능할 수 있다.
전력 공급 장치(1470)는 시스템(1000)에 내장된 배터리(도시 안함) 및/또는외부 전원으로부터 공급되는 전력을 적절히 변환하여 시스템(1000)의 각 구성 요소들에게 공급할 수 있다.
연결 인터페이스(1480)는 시스템(1000)과, 시스템(1000)에 연결되어 시스템(1000과 데이터를 주고받을 수 있는 외부 장치 사이의 연결을 제공할 수 있다. 연결 인터페이스(1480)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe(NVM express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC(embedded multi-media card), UFS(Universal Flash Storage), eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다.
도 13은 본 발명의 예시적 실시예에 따른 UFS 시스템(2000)에 대해 설명하기 위한 도면이다. UFS 시스템(2000)은 JEDEC(Joint Electron Device Engineering Council)에서 발표하는 UFS 표준(standard)을 따르는 시스템으로서, UFS 호스트(2100), UFS 장치(2200) 및 UFS 인터페이스(2300)를 포함할 수 있다. 전술한 도 12의 시스템(1000)에 대한 설명은, 도 13에 대한 이하의 설명과 상충되지 않는 범위 내에서 도 13의 UFS 시스템(2000)에도 적용될 수 있다.
도 13를 참조하면, UFS 호스트(2100)와 UFS 장치(2200)는 UFS 인터페이스(2300)를 통해 상호 연결될 수 있다. 도 12의 메인 프로세서(1100)가 애플리케이션 프로세서일 경우, UFS 호스트(2100)는 해당 애플리케이션 프로세서의 일부로서 구현될 수 있다. UFS 호스트 컨트롤러(2110) 및 호스트 메모리(2140)는 도 12의 메인 프로세서(1100)의 컨트롤러(1120) 및 메모리(1200a, 1200b)에 각각 대응될 수 있다. UFS 장치(2200)는 도 12의 스토리지 장치(1300a, 1300b)에 대응될 수 있으며, UFS 장치 컨트롤러(2210) 및 비휘발성 스토리지(2220)는 도 12의 스토리지 컨트롤러(1310a, 1310b) 및 비휘발성 스토리지(1320a, 1320b)에 각각 대응될 수 있다.
UFS 호스트(2100)는 UFS 호스트 컨트롤러(2110), 애플리케이션(2120), UFS 드라이버(2130), 호스트 메모리(2140) 및 UIC(UFS interconnect) 레이어(2150)를 포함할 수 있다. UFS 장치(2200)는 UFS 장치 컨트롤러(2210), 비휘발성 스토리지(2220), 스토리지 인터페이스(2230), 장치 메모리(2240), UIC 레이어(2250) 및 레귤레이터(2260)를 포함할 수 있다. 비휘발성 스토리지(2220)는 복수의 스토리지 유닛(2221)으로 구성될 수 있으며, 이와 같은 스토리지 유닛(2221)은 2D 구조 혹은 3D 구조의 V-NAND 플래시 메모리를 포함할 수 있으나, PRAM 및/또는 RRAM 등의 다른 종류의 비휘발성 메모리를 포함할 수도 있다. UFS 장치 컨트롤러(2210)와 비휘발성 스토리지(2220)는 스토리지 인터페이스(2230)를 통해 서로 연결될 수 있다. 스토리지 인터페이스(2230)는 토글(Toggle) 혹은 온파이(ONFI)와 같은 표준 규약을 준수하도록 구현될 수 있다.
애플리케이션(2120)은 UFS 장치(2200)의 기능을 이용하기 위해 UFS 장치(2200)와의 통신을 원하는 프로그램을 의미할 수 있다. 애플리케이션(2120)은 UFS 장치(2200)에 대한 입출력을 위해 입출력 요청(input-output request, IOR)을 UFS 드라이버(2130)로 전송할 수 있다. 입출력 요청(IOR)은 데이터의 독출(read) 요청, 저장(write) 요청 및/또는 소거(discard) 요청 등을 의미할 수 있으나, 반드시 이에 한정되는 것은 아니다.
UFS 드라이버(2130)는 UFS-HCI(host controller interface)를 통해 UFS 호스트 컨트롤러(2110)를 관리할 수 있다. UFS 드라이버(2130)는 애플리케이션(2120)에 의해 생성된 입출력 요청을 UFS 표준에 의해 정의된 UFS 명령으로 변환하고, 변환된 UFS 명령을 UFS 호스트 컨트롤러(2110)로 전달할 수 있다. 하나의 입출력 요청은 복수의 UFS 명령으로 변환될 수 있다. UFS 명령은 기본적으로 SCSI 표준에 의해 정의된 명령일 수 있지만, UFS 표준 전용 명령일 수도 있다.
UFS 호스트 컨트롤러(2110)는 UFS 드라이버(2130)에 의해 변환된 UFS 명령을 UIC 레이어(2150)와 UFS 인터페이스(2300)를 통해 UFS 장치(2200)의 UIC 레이어(2250)로 전송할 수 있다. 이 과정에서, UFS 호스트 컨트롤러(2110)의 UFS 호스트 레지스터(2111)는 명령 큐(command queue, CQ)로서의 역할을 수행할 수 있다.
UFS 호스트(2100) 측의 UIC 레이어(2150)는 MIPI M-PHY(2151)와 MIPI UniPro(2152)를 포함할 수 있으며, UFS 장치(2200) 측의 UIC 레이어(2250) 또한 MIPI M-PHY(2251)와 MIPI UniPro(2252)을 포함할 수 있다.
UFS 인터페이스(2300)는 기준 클락(REF_CLK)을 전송하는 라인, UFS 장치(2200)에 대한 하드웨어 리셋 신호(RESET_n)를 전송하는 라인, 차동 입력 신호 쌍(DIN_t와 DIN_c)을 전송하는 한 쌍의 라인 및 차동 출력 신호 쌍(DOUT_t와 DOUT_c)을 전송하는 한 쌍의 라인을 포함할 수 있다.
UFS 호스트(2100)로부터 UFS 장치(2200)로 제공되는 기준 클락의 주파수 값은 19.2MHz, 26MHz, 38.4MHz 및 52MHz의 네 개의 값 중 하나일 수 있으나, 반드시 이에 한정되지는 않는다. UFS 호스트(2100)는 동작 중에도, 즉 UFS 호스트(2100)와 UFS 장치(2200) 사이에서 데이터 송수신이 수행되는 중에도 기준 클락의 주파수 값을 변경할 수 있다. UFS 장치(2200)는 위상 동기 루프(phase-locked loop, PLL) 등을 이용하여, UFS 호스트(2100)로부터 제공받은 기준 클락으로부터 다양한 주파수의 클락을 생성할 수 있다. 또한, UFS 호스트(2100)는 기준 클락의 주파수 값을 통해 UFS 호스트(2100)와 UFS 장치(2200) 간의 데이터 레이트(data rate)의 값을 설정할 수도 있다. 즉, 상기 데이터 레이트의 값은 기준 클락의 주파수 값에 의존하여 결정될 수 있다.
UFS 인터페이스(2300)는 복수의 레인들(multiple lanes)을 지원할 수 있으며, 각 레인은 차동(differential) 쌍으로 구현될 수 있다. 예컨대, UFS 인터페이스(2300)는 하나 이상의 수신 레인(receive lane)과 하나 이상의 송신 레인(transmit lane)을 포함할 수 있다. 도 13에서, 차동 입력 신호 쌍(DIN_T와 DIN_C)을 전송하는 한 쌍의 라인은 수신 레인을, 차동 출력 신호 쌍(DOUT_T와 DOUT_C)을 전송하는 한 쌍의 라인은 송신 레인을 각각 구성할 수 있다. 도 13에서는 하나의 송신 레인과 하나의 수신 레인을 도시하였지만, 송신 레인과 수신 레인의 수는 변경될 수 있다.
수신 레인 및 송신 레인은 직렬 통신(serial communication) 방식으로 데이터를 전송할 수 있으며, 수신 레인과 송신 레인이 분리된 구조에 의해 UFS 호스트(2100)와 UFS 장치(2200) 간의 풀 듀플렉스(full-duplex) 방식의 통신이 가능하다. 즉, UFS 장치(2200)는 수신 레인을 통해 UFS 호스트(2100)로부터 데이터를 수신받는 동안에도, 송신 레인을 통해 UFS 호스트(2100)로 데이터를 송신할 수 있다. 또한, UFS 호스트(2100)로부터 UFS 장치(2200)로의 명령과 같은 제어 데이터와, UFS 호스트(2100)가 UFS 장치(2200)의 비휘발성 스토리지(2220)에 저장하고자 하거나 비휘발성 스토리지(2220)로부터 독출하고자 하는 사용자 데이터는 동일한 레인을 통해 전송될 수 있다. 이에 따라, UFS 호스트(2100)와 UFS 장치(2200) 간에는 한 쌍의 수신 레인과 한 쌍의 송신 레인 외에 데이터 전송을 위한 별도의 레인이 더 구비될 필요가 없다.
UFS 장치(2200)의 UFS 장치 컨트롤러(2210)는 UFS 장치(2200)의 동작을 전반적으로 제어할 수 있다. UFS 장치 컨트롤러(2210)는 논리적인 데이터 저장 단위인 LU(logical unit)(2211)를 통해 비휘발성 스토리지(2220)를 관리할 수 있다. LU(2211)의 개수는 8개일 수 있으나, 이에 한정되는 것은 아니다. UFS 장치 컨트롤러(2210)는 플래시 변환 계층(flash translation layer, FTL)을 포함할 수 있으며, FTL의 어드레스 매핑(address mapping) 정보를 이용하여 UFS 호스트(2100)로부터 전달된 논리적인 데이터 주소, 예컨대 LBA(logical block address)를 물리적인 데이터 주소로, 예컨대 PBA(physical block address)로 변환할 수 있다. UFS 시스템(2000)에서 사용자 데이터(user data)의 저장을 위한 논리 블록(logical block)은 소정 범위의 크기를 가질 수 있다. 예컨대, 논리 블록의 최소 크기는 4Kbyte로 설정될 수 있다.
UFS 호스트(2100)로부터의 명령이 UIC 레이어(2250)를 통해 UFS 장치(2200)로 입력되면, UFS 장치 컨트롤러(2210)는 입력된 명령에 따른 동작을 수행하고, 상기 동작이 완료되면 완료 응답을 UFS 호스트(2100)로 전송할 수 있다.
일례로서, UFS 호스트(2100)가 UFS 장치(2200)에 사용자 데이터를 저장하고자 할 경우, UFS 호스트(2100)는 데이터 저장 명령을 UFS 장치(2200)로 전송할 수 있다. 사용자 데이터를 전송받을 준비가 되었다(ready-to-transfer)는 응답을 UFS 장치(2200)로부터 수신하면, UFS 호스트(2100)는 사용자 데이터를 UFS 장치(2200)로 전송할 수 있다. UFS 장치 컨트롤러(2210)는 전송받은 사용자 데이터를 장치 메모리(2240) 내에 임시로 저장하고, FTL의 어드레스 매핑 정보에 기초하여 장치 메모리(2240)에 임시로 저장된 사용자 데이터를 비휘발성 스토리지(2220)의 선택된 위치에 저장할 수 있다.
또 다른 예로서, UFS 호스트(2100)가 UFS 장치(2200)에 저장된 사용자 데이터를 독출하고자 할 경우, UFS 호스트(2100)는 데이터 독출 명령을 UFS 장치(2200)로 전송할 수 있다. 명령을 수신한 UFS 장치 컨트롤러(2210)는 상기 데이터 독출 명령에 기초하여 비휘발성 스토리지(2220)로부터 사용자 데이터를 독출하고, 독출된 사용자 데이터를 장치 메모리(2240) 내에 임시로 저장할 수 있다. 이러한 독출 과정에서, UFS 장치 컨트롤러(2210)는 내장된 ECC(error correction code) 회로(미도시)를 이용하여, 독출된 사용자 데이터의 에러를 검출하고 정정할 수 있다. 그리고, UFS 장치 컨트롤러(2210)는 장치 메모리(2240) 내에 임시로 저장된 사용자 데이터를 UFS 호스트(2100)로 전송할 수 있다. 아울러, UFS 장치 컨트롤러(2210)는 AES(advanced encryption standard) 회로(미도시)를 더 포함할 수 있으며, AES 회로는 UFS 장치 컨트롤러(2210)로 입력되는 데이터를 대칭 키 알고리즘(symmetric-key algorithm)을 이용하여 암호화(encryption)하거나 복호화(decryption)할 수 있다.
UFS 호스트(2100)는 명령 큐로 기능할 수 있는 UFS 호스트 레지스터(2111)에 UFS 장치(2200)로 송신될 명령들을 순서에 따라 저장하고, 상기 순서대로 UFS 장치(2200)에 명령을 송신할 수 있다. 이 때, UFS 호스트(2100)는 이전에 송신된 명령이 아직 UFS 장치(2200)에 의해 처리 중인 경우에도, 즉 이전에 송신된 명령이 UFS 장치(2200)에 의해 처리가 완료되었다는 통지를 받기 전에도 명령 큐에 대기 중인 다음 명령을 UFS 장치(2200)로 송신할 수 있으며, 이에 따라 UFS 장치(2200) 역시 이전에 송신된 명령을 처리하는 중에도 다음 명령을 UFS 호스트(2100)로부터 수신할 수 있다. 이와 같은 명령 큐에 저장될 수 있는 명령의 최대 개수(queue depth)는 예컨대 32개일 수 있다. 또한, 명령 큐는 헤드 포인터(head point)와 테일 포인터(tail pointer)를 통해 큐에 저장된 명령 열의 시작과 끝을 각각 나타내는 원형 큐(circular queue) 타입으로 구현될 수 있다.
복수의 스토리지 유닛(2221) 각각은 메모리 셀 어레이(미도시)와 상기 메모리 셀 어레이의 작동을 제어하는 제어 회로(미도시)를 포함할 수 있다. 상기 메모리 셀 어레이는 2차원 메모리 셀 어레이 또는 3차원 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 셀을 포함하며, 각각의 메모리 셀은 1비트의 정보를 저장하는 셀(single level cell, SLC)일 수도 있지만, MLC(multi level cell), TLC(triple level cell), QLC(quadruple level cell)와 같이 2비트 이상의 정보를 저장하는 셀일 수도 있다. 3차원 메모리 셀 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직으로 배향되는(vertically oriented) 수직 NAND 스트링을 포함할 수 있다.
UFS 장치(2200)에는 전원 전압으로서 VCC, VCCQ, VCCQ2 등이 입력될 수 있다. VCC는 UFS 장치(2200)를 위한 주 전원 전압으로서, 2.4~3.6V의 값을 가질 수 있다. VCCQ는 낮은 범위의 전압을 공급하기 위한 전원 전압으로서, 주로 UFS 장치 컨트롤러(2210)를 위한 것이며. 1.14~1.26V의 값을 가질 수 있다. VCCQ2는 VCC보다는 낮지만 VCCQ보다는 높은 범위의 전압을 공급하기 위한 전원 전압으로서, 주로 MIPI M-PHY(2251)와 같은 입출력 인터페이스를 위한 것이며, 1.7~1.95V의 값을 가질 수 있다. 상기 전원 전압들은 레귤레이터(2260)를 거쳐 UFS 장치(2200)의 각 구성 요소들을 위해 공급될 수 있다. 레귤레이터(2260)는 전술한 전원 전압들 중 서로 다른 것에 각각 연결되는 단위 레귤레이터의 집합으로 구현될 수 있다.
도 14a 내지 도 14c는 본 개시의 예시적 실시예에 따른 UFS 카드(card)의 폼 팩터(form factor)를 설명하기 위한 도면이다. 도 13를 참조하여 설명된 UFS 장치(2200)가 UFS 카드(4000) 형태로 구현된 경우, UFS 카드(4000)의 외형은 도 14a 내지 3c에 도시된 바를 따를 수 있다.
도 14a는 UFS 카드(4000)의 평면도(top view)를 예시적으로 보여주고 있다. 도 14a를 참조하면, UFS 카드(4000)는 전체적으로 상어(shark) 형상의 디자인을 따르고 있다는 것을 확인할 수 있다. 도 14a와 관련하여, UFS 카드(4000)는 예시적으로 아래의 표 1에 기재된 바와 같은 치수(dimension) 값을 가질 수 있다.
항목 치수 (mm)
T1 9.70
T2 15.00
T3 11.00
T4 9.70
T5 5.15
T6 0.25
T7 0.60
T8 0.75
T9 R0.80
도 14b는 UFS 카드(4000)의 측면도(side view)를 예시적으로 보여주고 있다. 도 14b와 관련하여, UFS 카드(4000)는 예시적으로 아래의 표 2에 기재된 바와 같은 치수(dimension) 값을 가질 수 있다.
항목 치수 (mm)
S1 0.74±0.06
S2 0.30
S3 0.52
S4 1.20
S5 1.05
S6 1.00
도 14c는 UFS 카드(4000)의 저면도(bottom view)를 예시적으로 보여주고 있다. 도 14c를 참조하면, UFS 카드(4000)의 저면에는 UFS 슬롯과의 전기적 접촉을 위한 복수 개의 핀(pin)이 형성될 수 있으며, 각 핀의 기능에 대해서는 후술한다. UFS 카드(4000)의 상면과 저면 간의 대칭성에 의거하여, 도 14a 및 표 1을 참조하여 설명된 치수에 관한 정보 중 일부(예컨대, T1 내지 T5 및 T9)는 도 14c에 도시된 바와 같은 UFS 카드(4000)의 저면도에도 적용될 수 있다.
UFS 카드(4000)의 저면에는 UFS 호스트와의 전기적 연결을 위해 복수의 핀이형성될 수 있으며, 도 14c에 의하면 핀의 개수는 총 12개일 수 있다. 각 핀은 직사각형 형상을 가질 수 있으며, 핀에 대응되는 신호명(signal name)은 도 14c에 표시된 바와 같다. 각 핀에 대한 개략적인 정보에 대해서는 아래의 표 3을 참조할 수 있으며, 도 13와 관련하여 전술한 설명을 아울러 참조할 수 있다.
번호 신호명 설명 치수 (mm)
1 Vss 그라운드(GND) 3.00 × 0.72±0.05
2 DIN_C 호스트로부터 UFS 카드(4000)로 입력되는 차동 입력 신호 (DIN_C는 negative node, DIN_T는 positive node) 1.50 × 0.72±0.05
3 DIN_T
4 Vss 1번과 같음 3.00 × 0.72±0.05
5 DOUT_C UFS 카드(4000)로부터 호스트로 출력되는 차동 출력 신호 (DOUT_C는 negative node, DOUT_T는 positive node) 1.50 × 0.72±0.05
6 DOUT_T
7 Vss 1번과 같음 3.00 × 0.72±0.05
8 REF_CLK 호스트로부터 UFS 카드(4000)로 제공되는 기준 클락 1.50 × 0.72±0.05
9 VCCQ2 주로 PHY 인터페이스 혹은 컨트롤러를 위해 제공되는, Vcc에 비해 상대적으로 낮은 값을 갖는 전원 전압 3.00 × 0.72±0.05
10 C/D(GND) 카드 검출(Card Detection)용 신호 1.50 × 0.72±0.05
11 Vss 1번과 같음 3.00 × 0.80±0.05
12 Vcc 주 전원 전압
도 15는 본 발명의 예시적 실시예에 따른 스토리지 장치(200)를 나타내는 블록도이다. 도 15를 참조하면, 스토리지 장치(200)는 메모리 장치(400) 및 메모리 컨트롤러(500)를 포함할 수 있다. 스토리지 장치(200)는 복수의 채널들(CH1~CHm)을 지원할 수 있고, 메모리 장치(400)와 메모리 컨트롤러(500)는 복수의 채널들(CH1~CHm)을 통해 연결될 수 있다. 예를 들어, 스토리지 장치(200)는 SSD(Solid State Drive)와 같은 스토리지 장치로 구현될 수 있다.
메모리 장치(400)는 복수의 불휘발성 메모리 장치들(NVM11~NVMmn)을 포함할 수 있다. 불휘발성 메모리 장치들(NVM11~NVMmn) 각각은 대응하는 웨이(way)를 통해 복수의 채널들(CH1~CHm) 중 하나에 연결될 수 있다. 예를 들어, 불휘발성 메모리 장치들(NVM11~NVM1n)은 웨이들(W11~W1n)을 통해 제1 채널(CH1)에 연결되고, 불휘발성 메모리 장치들(NVM21~NVM2n)은 웨이들(W21~W2n)을 통해 제2 채널(CH2)에 연결될 수 있다. 예시적인 실시 예에서, 불휘발성 메모리 장치들(NVM11~NVMmn) 각각은 메모리 컨트롤러(500)로부터의 개별적인 명령에 따라 동작할 수 있는 임의의 메모리 단위로 구현될 수 있다. 예를 들어, 불휘발성 메모리 장치들(NVM11~NVMmn) 각각은 칩(chip) 또는 다이(die)로 구현될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
메모리 컨트롤러(500)는 복수의 채널들(CH1~CHm)을 통해 메모리 장치(400)와 신호들을 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(500)는 채널들(CH1~CHm)을 통해 메모리 장치(400)로 커맨드들(CMDa~CMDm), 어드레스들(ADDRa~ADDRm), 및 데이터(DATAa~DATAm)를 메모리 장치(400)로 전송하거나, 메모리 장치(400)로부터 데이터(DATAa~DATAm)를 수신할 수 있다.
메모리 컨트롤러(500)는 각각의 채널을 통해 해당 채널에 연결된 불휘발성 메모리 장치들 중 하나를 선택하고, 선택된 불휘발성 메모리 장치와 신호들을 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(500)는 제1 채널(CH1)에 연결된 불휘발성 메모리 장치들(NVM11~NVM1n) 중 불휘발성 메모리 장치(NVM11)를 선택할 수 있다. 메모리 컨트롤러(500)는 선택된 불휘발성 메모리 장치(NVM11)로 제1 채널(CH1)을 통해 커맨드(CMDa), 어드레스(ADDRa), 및 데이터(DATAa)를 전송하거나, 선택된 불휘발성 메모리 장치(NVM11)로부터 데이터(DATAa)를 수신할 수 있다.
메모리 컨트롤러(500)는 서로 다른 채널들을 통해 메모리 장치(400)와 신호들을 병렬적으로 송수신할 수 있다. 예를 들어, 메모리 컨트롤러(500)는 제1 채널(CH1)을 통해 메모리 장치(400)로 커맨드(CMDa)를 전송하는 동안 제2 채널(CH2)을 통해 메모리 장치(400)로 커맨드(CMDb)를 전송할 수 있다. 예를 들어, 메모리 컨트롤러(500)는 제1 채널(CH1)을 통해 메모리 장치(400)로부터 데이터(DATAa)를 수신하는 동안 제2 채널(CH2)을 통해 메모리 장치(400)로부터 데이터(DATAb)를 수신할 수 있다.
메모리 컨트롤러(500)는 메모리 장치(400)의 전반적인 동작을 제어할 수 있다. 메모리 컨트롤러(500)는 채널들(CH1~CHm)로 신호를 전송하여 채널들(CH1~CHm)에 연결된 불휘발성 메모리 장치들(NVM11~NVMmn) 각각을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(500)는 제1 채널(CH1)로 커맨드(CMDa) 및 어드레스(ADDRa)를 전송하여 불휘발성 메모리 장치들(NVM11~NVM1n) 중 선택된 하나를 제어할 수 있다.
불휘발성 메모리 장치들(NVM11~NVMmn) 각각은 메모리 컨트롤러(500)의 제어에 따라 동작할 수 있다. 예를 들어, 불휘발성 메모리 장치(NVM11)는 제1 채널(CH1)로 제공되는 커맨드(CMDa), 어드레스(ADDRa), 및 데이터(DATAa)에 따라 데이터(DATAa)를 프로그램할 수 있다. 예를 들어, 불휘발성 메모리 장치(NVM21)는 제2 채널(CH2)로 제공되는 커맨드(CMDb) 및 어드레스(ADDRb)에 따라 데이터(DATAb)를 독출하고, 독출된 데이터(DATAb)를 메모리 컨트롤러(500)로 전송할 수 있다.
도 15에는 메모리 장치(400)가 m개의 채널을 통해 메모리 컨트롤러(500)와 통신하고, 메모리 장치(400)가 각각의 채널에 대응하여 n개의 불휘발성 메모리 장치를 포함하는 것으로 도시되나, 채널들의 개수와 하나의 채널에 연결된 불휘발성 메모리 장치의 개수는 다양하게 변경될 수 있다.
도 16은 본 발명의 예시적 실시 예에 따른 스토리지 장치(200)를 나타내는 블록도이다. 도 16를 참조하면, 스토리지 장치(200)는 메모리 장치(400) 및 메모리 컨트롤러(500)를 포함할 수 있다. 메모리 장치(400)는 도 15의 복수의 채널들(CH1~CHm) 중 하나를 기반으로 메모리 컨트롤러(500)와 통신하는 불휘발성 메모리 장치들(NVM11~NVMmn) 중 하나에 대응할 수 있다. 메모리 컨트롤러(500)는 도 15의 메모리 컨트롤러(500)에 대응할 수 있다.
메모리 장치(400)는 제1 내지 제8 핀들(P11~P18), 메모리 인터페이스 회로(410), 제어 로직 회로(420), 및 메모리 셀 어레이(430)를 포함할 수 있다.
메모리 인터페이스 회로(410)는 제1 핀(P11)을 통해 메모리 컨트롤러(500)로부터 칩 인에이블 신호(nCE)를 수신할 수 있다. 메모리 인터페이스 회로(410)는 칩 인에이블 신호(nCE)에 따라 제2 내지 제8 핀들(P12~P18)을 통해 메모리 컨트롤러(500)와 신호들을 송수신할 수 있다. 예를 들어, 칩 인에이블 신호(nCE)가 인에이블 상태(예를 들어, 로우 레벨)인 경우, 메모리 인터페이스 회로(410)는 제2 내지 제8 핀들(P12~P18)을 통해 메모리 컨트롤러(500)와 신호들을 송수신할 수 있다.
메모리 인터페이스 회로(410)는 제2 내지 제4 핀들(P12~P14)을 통해 메모리 컨트롤러(500)로부터 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 쓰기 인에이블 신호(nWE)를 수신할 수 있다. 메모리 인터페이스 회로(410)는 제7 핀(P17)을 통해 메모리 컨트롤러(500)로부터 데이터 신호(DQ)를 수신하거나, 메모리 컨트롤러(500)로 데이터 신호(DQ)를 전송할 수 있다. 데이터 신호(DQ)를 통해 커맨드(CMD), 어드레스(ADDR), 및 데이터(DATA)가 전달될 수 있다. 예를 들어, 데이터 신호(DQ)는 복수의 데이터 신호 라인들을 통해 전달될 수 있다. 이 경우, 제7 핀(P17)은 복수의 데이터 신호들에 대응하는 복수개의 핀들을 포함할 수 있다.
메모리 인터페이스 회로(410)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드 래치 인에이블 신호(CLE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 커맨드(CMD)를 획득할 수 있다. 메모리 인터페이스 회로(410)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 어드레스 래치 인에이블 신호(ALE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 어드레스(ADDR)를 획득할 수 있다.
예시적인 실시 예에서, 쓰기 인에이블 신호(nWE)는 고정된(static) 상태(예를 들어, 하이(high) 레벨 또는 로우(low) 레벨)를 유지하다가 하이 레벨과 로우 레벨 사이에서 토글할 수 있다. 예를 들어, 쓰기 인에이블 신호(nWE)는 커맨드(CMD) 또는 어드레스(ADDR)가 전송되는 구간에서 토글할 수 있다. 이에 따라, 메모리 인터페이스 회로(410)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드(CMD) 또는 어드레스(ADDR)를 획득할 수 있다.
메모리 인터페이스 회로(410)는 제5 핀(P15)을 통해 메모리 컨트롤러(500)로부터 읽기 인에이블 신호(nRE)를 수신할 수 있다. 메모리 인터페이스 회로(410)는 제6 핀(P16)을 통해 메모리 컨트롤러(500)로부터 데이터 스트로브 신호(DQS)를 수신하거나, 메모리 컨트롤러(500)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.
메모리 장치(400)의 데이터(DATA) 출력 동작에서, 메모리 인터페이스 회로(410)는 데이터(DATA)를 출력하기 전에 제5 핀(P15)을 통해 토글하는 읽기 인에이블 신호(nRE)를 수신할 수 있다. 메모리 인터페이스 회로(410)는 읽기 인에이블 신호(nRE)의 토글링에 기초하여 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 예를 들어, 메모리 인터페이스 회로(410)는 읽기 인에이블 신호(nRE)의 토글링 시작 시간을 기준으로 미리 정해진 딜레이(예를 들어, tDQSRE) 이후에 토글하기 시작하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 메모리 인터페이스 회로(410)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 전송할 수 있다. 이에 따라, 데이터(DATA)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 정렬되어 메모리 컨트롤러(500)로 전송될 수 있다.
메모리 장치(400)의 데이터(DATA) 입력 동작에서, 메모리 컨트롤러(500)로부터 데이터(DATA)를 포함하는 데이터 신호(DQ)가 수신되는 경우, 메모리 인터페이스 회로(410)는 메모리 컨트롤러(500)로부터 데이터(DATA)와 함께 토글하는 데이터 스트로브 신호(DQS)를 수신할 수 있다. 메모리 인터페이스 회로(410)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다. 예를 들어, 메모리 인터페이스 회로(410)는 데이터 스트로브 신호(DQS)의 상승 에지 및 하강 에지에서 데이터 신호(DQ)를 샘플링함으로써 데이터(DATA)를 획득할 수 있다.
메모리 인터페이스 회로(410)는 제8 핀(P18)을 통해 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(500)로 전송할 수 있다. 메모리 인터페이스 회로(410)는 레디/비지 출력 신호(nR/B)를 통해 메모리 장치(400)의 상태 정보를 메모리 컨트롤러(500)로 전송할 수 있다. 메모리 장치(400)가 비지 상태인 경우(즉, 메모리 장치(400) 내부 동작들이 수행 중인 경우), 메모리 인터페이스 회로(410)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(500)로 전송할 수 있다. 메모리 장치(400)가 레디 상태인 경우(즉, 메모리 장치(400) 내부 동작들이 수행되지 않거나 완료된 경우), 메모리 인터페이스 회로(410)는 레디 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(500)로 전송할 수 있다. 예를 들어, 메모리 장치(400)가 페이지 독출 명령에 응답하여 메모리 셀 어레이(430)로부터 데이터(DATA)를 독출하는 동안, 메모리 인터페이스 회로(410)는 비지 상태(예를 들어, 로우 레벨)를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(500)로 전송할 수 있다. 예를 들어, 메모리 장치(400)가 프로그램 명령에 응답하여 메모리 셀 어레이(430)로 데이터(DATA)를 프로그램하는 동안, 메모리 인터페이스 회로(410)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(500)로 전송할 수 있다.
제어 로직 회로(420)는 메모리 장치(400)의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(420)는 메모리 인터페이스 회로(410)로부터 획득된 커맨드/어드레스(CMD/ADDR)를 수신할 수 있다. 제어 로직 회로(420)는 수신된 커맨드/어드레스(CMD/ADDR)에 따라 메모리 장치(400)의 다른 구성 요소들을 제어하기 위한 제어 신호들을 생성할 수 있다. 예를 들어, 제어 로직 회로(420)는 메모리 셀 어레이(430)에 데이터(DATA)를 프로그램하거나, 또는 메모리 셀 어레이(430)로부터 데이터(DATA)를 독출하기 위한 각종 제어 신호들을 생성할 수 있다.
메모리 셀 어레이(430)는 제어 로직 회로(420)의 제어에 따라 메모리 인터페이스 회로(410)로부터 획득된 데이터(DATA)를 저장할 수 있다. 메모리 셀 어레이(430)는 제어 로직 회로(420)의 제어에 따라 저장된 데이터(DATA)를 메모리 인터페이스 회로(410)로 출력할 수 있다.
메모리 셀 어레이(430)는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 복수의 메모리 셀들은 플래시 메모리 셀들일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 셀들은 RRAM(Resistive Random Access Memory) 셀, FRAM(Ferroelectric Random Access Memory) 셀, PRAM(Phase Change Random Access Memory) 셀, TRAM(Thyristor Random Access Memory) 셀, MRAM(Magnetic Random Access Memory) 셀들일 수 있다. 이하에서는, 메모리 셀들이 낸드(NAND) 플래시 메모리 셀들인 실시 예를 중심으로 본 발명의 실시 예들이 설명될 것이다.
메모리 컨트롤러(500)는 제1 내지 제8 핀들(P21~P28), 및 컨트롤러 인터페이스 회로(510)를 포함할 수 있다. 제1 내지 제8 핀들(P21~P28)은 메모리 장치(400)의 제1 내지 제8 핀들(P11~P18)에 대응할 수 있다.
컨트롤러 인터페이스 회로(510)는 제1 핀(P21)을 통해 메모리 장치(400)로 칩 인에이블 신호(nCE)를 전송할 수 있다. 컨트롤러 인터페이스 회로(510)는 칩 인에이블 신호(nCE)를 통해 선택한 메모리 장치(400)와 제2 내지 제8 핀들(P22~P28)을 통해 신호들을 송수신할 수 있다.
컨트롤러 인터페이스 회로(510)는 제2 내지 제4 핀들(P22~P24)을 통해 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 쓰기 인에이블 신호(nWE)를 메모리 장치(400)로 전송할 수 있다. 컨트롤러 인터페이스 회로(510)는 제7 핀(P27)을 통해 메모리 장치(400)로 데이터 신호(DQ)를 전송하거나, 메모리 장치(400)로부터 데이터 신호(DQ)를 수신할 수 있다.
컨트롤러 인터페이스 회로(510)는 토글하는 쓰기 인에이블 신호(nWE)와 함께 커맨드(CMD) 또는 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 메모리 장치(400)로 전송할 수 있다. 컨트롤러 인터페이스 회로(510)는 인에이블 상태를 가지는 커맨드 래치 인에이블 신호(CLE)를 전송함에 따라 커맨드(CMD)를 포함하는 데이터 신호(DQ)를 메모리 장치(400)로 전송하고, 인에이블 상태를 가지는 어드레스 래치 인에이블 신호(ALE)를 전송함에 따라 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 메모리 장치(400)로 전송할 수 있다.
컨트롤러 인터페이스 회로(510)는 제5 핀(P25)을 통해 메모리 장치(400)로 읽기 인에이블 신호(nRE)를 전송할 수 있다. 컨트롤러 인터페이스 회로(510)는 제6 핀(P26)을 통해 메모리 장치(400)로부터 데이터 스트로브 신호(DQS)를 수신하거나, 메모리 장치(400)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.
메모리 장치(400)의 데이터(DATA) 출력 동작에서, 컨트롤러 인터페이스 회로(510)는 토글하는 읽기 인에이블 신호(nRE)를 생성하고, 읽기 인에이블 신호(nRE)를 메모리 장치(400)로 전송할 수 있다. 예를 들어, 컨트롤러 인터페이스 회로(510)는 데이터(DATA)가 출력되기 전에 고정된 상태(예를 들어, 하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 읽기 인에이블 신호(nRE)를 생성할 수 있다. 이에 따라, 메모리 장치(400)에서 읽기 인에이블 신호(nRE)에 기초하여 토글하는 데이터 스트로브 신호(DQS)가 생성될 수 있다. 컨트롤러 인터페이스 회로(510)는 메모리 장치(400)로부터 토글하는 데이터 스트로브 신호(DQS)와 함께 데이터(DATA)를 포함하는 데이터 신호(DQ)를 수신할 수 있다. 컨트롤러 인터페이스 회로(510)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다.
메모리 장치(400)의 데이터(DATA) 입력 동작에서, 컨트롤러 인터페이스 회로(510)는 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 예를 들어, 컨트롤러 인터페이스 회로(510)는 데이터(DATA)를 전송하기 전에 고정된 상태(예를 들어, 하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 컨트롤러 인터페이스 회로(510)는 데이터 스트로브 신호(DQS)의 토글 타이밍들에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 메모리 장치(400)로 전송할 수 있다.
컨트롤러 인터페이스 회로(510)는 제8 핀(P28)을 통해 메모리 장치(400)로부터 레디/비지 출력 신호(nR/B)를 수신할 수 있다. 컨트롤러 인터페이스 회로(510)는 레디/비지 출력 신호(nR/B)에 기초하여 메모리 장치(400)의 상태 정보를 판별할 수 있다.
도 17은 도 16의 메모리 장치(400)의 일 구현 예를 도시하는 블록도이다. 도 17을 참조하면, 메모리 장치(400)는 제어 로직 회로(420), 메모리 셀 어레이(430), 페이지 버퍼부(440), 전압 생성기(450), 및 로우 디코더(460)를 포함할 수 있다. 도 17에는 도시되지 않았으나, 메모리 장치(400)는 도 17에 도시된 메모리 인터페이스 회로(410)를 더 포함할 수 있고, 또한 컬럼 로직, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더 등을 더 포함할 수 있다.
제어 로직 회로(420)는 메모리 장치(400) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(420)는 메모리 인터페이스 회로(410)로부터의 커맨드(CMD) 및/또는 어드레스(ADDR)에 응답하여 각종 제어 신호들을 출력할 수 있다. 예를 들어, 제어 로직 회로(420)는 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR), 및 컬럼 어드레스(Y-ADDR)를 출력할 수 있다.
메모리 셀 어레이(430)는 복수의 메모리 블록들(BLK1 내지 BLKz)을 포함할 수 있고(z는 양의 정수), 복수의 메모리 블록들(BLK1 내지 BLKz) 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(430)는 비트 라인들(BL)을 통해 페이지 버퍼부(440)에 연결될 수 있고, 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 그라운드 선택 라인들(GSL)을 통해 로우 디코더(460)에 연결될 수 있다.
예시적인 실시 예에서, 메모리 셀 어레이(430)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있다. 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 본 명세서에 인용 형식으로 결합된다. 예시적인 실시 예에서, 메모리 셀 어레이(430)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.
페이지 버퍼부(440)는 복수의 페이지 버퍼들(PB1 내지 PBn)을 포함할 수 있고(n은 3 이상의 정수), 복수의 페이지 버퍼들(PB1 내지 PBn)은 복수의 비트 라인들(BL)을 통해 메모리 셀들과 각각 연결될 수 있다. 페이지 버퍼부(440)는 컬럼 어드레스(Y-ADDR)에 응답하여 비트 라인들(BL) 중 적어도 하나의 비트 라인을 선택할 수 있다. 페이지 버퍼부(440)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 프로그램 동작 시, 페이지 버퍼부(440)는 선택된 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 인가할 수 있다. 독출 동작 시, 페이지 버퍼부(440)는 선택된 비트 라인의 전류 또는 전압을 감지하여 메모리 셀에 저장된 데이터를 감지할 수 있다.
전압 생성기(450)는 전압 제어 신호(CTRL_vol)를 기반으로 프로그램, 독출, 및 소거 동작들을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 생성기(450)는 워드 라인 전압(VWL)으로서 프로그램 전압, 독출 전압, 프로그램 검증 전압, 소거 전압 등을 생성할 수 있다.
로우 디코더(460)는 로우 어드레스(X-ADDR)에 응답하여 복수의 워드 라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다. 예를 들어, 프로그램 동작 시, 로우 디코더(460)는 선택된 워드 라인으로 프로그램 전압 및 프로그램 검증 전압을 인가하고, 독출 동작 시, 선택된 워드 라인으로 독출 전압을 인가할 수 있다.
도 18은 본 발명의 예시적 실시예에 따른 UFS 장치에 적용될 수 있는 3D V-NAND 구조에 대해 설명하기 위한 도면이다. UFS 장치의 스토리지 모듈이 3D V-NAND 타입의 플래시 메모리로 구현될 경우, 스토리지 모듈을 구성하는 복수의 메모리 블록 각각은 도 18에 도시된 바와 같은 등가 회로로 표현될 수 있다.
도 18에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 18을 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 18에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 게이트 라인(GTL1, GTL2, ..., GTL8)에 연결될 수 있다. 게이트 라인(GTL1, GTL2..., GTL8)은 워드 라인들에 해당할 수 있으며, 게이트 라인(GTL1, GTL2, ..., GTL8)의 일부는 더미 워드 라인에 해당할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 10에는 메모리 블록(BLK)이 여덟 개의 게이트 라인(GTL1, GTL2, ..., GTL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다.
도 19는 본 발명의 예시적 실시예에 따른 UFS 장치에 적용될 수 있는 BVNAND(Bonding V-NAND) 구조에 대해 설명하기 위한 도면이다. 도 19을 참조하면, 메모리 장치(400)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
메모리 장치(400)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(210z), 층간 절연층(215), 제1 기판(210z)에 형성되는 복수의 회로 소자들(220a, 220b, 220c), 복수의 회로 소자들(220a, 220b, 220c) 각각과 연결되는 제1 메탈층(230a, 230b, 230c), 제1 메탈층(230a, 230b, 230c) 상에 형성되는 제2 메탈층(240a, 240b, 240c)을 포함할 수 있다. 예시적 실시예에서, 제1 메탈층(230a, 230b, 230c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(240a, 240b, 240c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(230a, 230b, 230c)과 제2 메탈층(240a, 240b, 240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(240a, 240b, 240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(240a, 240b, 240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(240a, 240b, 240c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(215)은 복수의 회로 소자들(220a, 220b, 220c), 제1 메탈층(230a, 230b, 230c), 및 제2 메탈층(240a, 240b, 240c)을 커버하도록 제1 기판(210z) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에 하부 본딩 메탈(271b, 272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(271b, 272b)과 상부 본딩 메탈(371b, 372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(310)과 공통 소스 라인(320)을 포함할 수 있다. 제2 기판(310) 상에는, 제2 기판(310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(331-338; 330)이 적층될 수 있다. 워드라인들(330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(310)의 상면에 수직하는 방향으로 연장되어 워드라인들(330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(350c) 및 제2 메탈층(360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(350c)은 비트라인 컨택일 수 있고, 제2 메탈층(360c)은 비트라인일 수 있다. 예시적 실시예에서, 비트라인(360c)은 제2 기판(310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
도 19에 도시한 예시적 실시예에서, 채널 구조체(CH)와 비트라인(360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(393)를 제공하는 회로 소자들(220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(371c, 372c)과 연결되며, 상부 본딩 메탈(371c, 372c)은 페이지 버퍼(393)의 회로 소자들(220c)에 연결되는 하부 본딩 메탈(271c, 272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(330)은 제2 기판(310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(341-347; 340)와 연결될 수 있다. 워드라인들(330)과 셀 컨택 플러그들(340)은, 제2 방향을 따라 워드라인들(330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(330)에 연결되는 셀 컨택 플러그들(340)의 상부에는 제1 메탈층(350b)과 제2 메탈층(360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(340)은 주변 회로 영역(PERI)에서 로우 디코더(394)를 제공하는 회로 소자들(220b)과 전기적으로 연결될 수 있다. 예시적 실시예에서, 로우 디코더(394)를 제공하는 회로 소자들(220b)의 동작 전압은, 페이지 버퍼(393)를 제공하는 회로 소자들(220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(393)를 제공하는 회로 소자들(220c)의 동작 전압이 로우 디코더(394)를 제공하는 회로 소자들(220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(380) 상부에는 제1 메탈층(350a)과 제2 메탈층(360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(380), 제1 메탈층(350a), 및 제2 메탈층(360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(205, 305)이 배치될 수 있다. 도 19을 참조하면, 제1 기판(210z)의 하부에는 제1 기판(210z)의 하면을 덮는 하부 절연막(201) 이 형성될 수 있으며, 하부 절연막(201) 상에 제1 입출력 패드(205)가 형성될 수 있다. 제1 입출력 패드(205)는 제1 입출력 컨택 플러그(203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결되며, 하부 절연막(201)에 의해 제1 기판(210z)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(203)와 제1 기판(210z) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(203)와 제1 기판(210z)을 전기적으로 분리할 수 있다.
도 19을 참조하면, 제2 기판(310)의 상부에는 제2 기판(310)의 상면을 덮는 상부 절연막(301)이 형성될 수 있으며, 상부 절연막(301) 상에 제2 입출력 패드(305)가 배치될 수 있다. 제2 입출력 패드(305)는 제2 입출력 컨택 플러그(303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(303)가 배치되는 영역에는 제2 기판(310) 및 공통 소스 라인(320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(305)는 제3 방향(Z축 방향)에서 워드라인들(330)과 오버랩되지 않을 수 있다. 도 19을 참조하면, 제2 입출력 컨택 플러그(303)는 제2 기판(310)의 상면에 평행한 방향에서 제2 기판(310)과 분리되며, 셀 영역(CELL)의 층간 절연층(315)을 관통하여 제2 입출력 패드(305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(205)와 제2 입출력 패드(305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(400)는 제1 기판(210z)의 상부에 배치되는 제1 입출력 패드(205)만을 포함하거나, 또는 제2 기판(310)의 상부에 배치되는 제2 입출력 패드(305)만을 포함할 수 있다. 또는, 메모리 장치(400)가 제1 입출력 패드(205)와 제2 입출력 패드(305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(400)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(371a, 372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(372a)과 동일한 형태의 하부 메탈 패턴(273a)을 형성할 수 있다. 비트라인(360a)은 상부 메탈 패턴(371a, 372a)과 연결되며, 상부 메탈 패턴(371a, 372a)은 하부 메탈 패턴(273a)과 연결될 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에는 하부 본딩 메탈(271b, 272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(252)과 동일한 형태의 상부 메탈 패턴(392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(392) 상에는 콘택을 형성하지 않을 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 호스트 장치와 스토리지 장치를 유니버셜 플래쉬 스토리지(Universal Flash Storage) 규격으로 연결하는 전자 장치에 있어서,
    상기 호스트 장치는,
    커맨드의 처리 대기열인 서브미션 큐(Submission Queue, SQ) 및 상기 스토리지 장치로부터 수신된 리스폰스의 처리 대기열인 컴플리션 큐(Completion Queue, CQ)를 처리하도록 구성된 적어도 하나의 코어;
    상기 커맨드를 상기 스토리지 장치로 전송하도록 구성된 호스트 컨트롤러;
    상기 스토리지 장치의 상기 커맨드에 대한 추정 수용 한도를 나타내는 호스트 커맨드 크레딧이 저장되도록 구성된 호스트 커맨드 레지스터;
    상기 리스폰스가 저장되도록 구성된 리스폰스 슬롯; 및
    상기 리스폰스 슬롯의 한도를 나타내는 호스트 리스폰스 크레딧이 저장되도록 구성된 호스트 리스폰스 레지스터를 포함하는 것을 특징으로 하는 전자 장치.
  2. 제1항에 있어서,
    상기 호스트 컨트롤러는,
    상기 호스트 커맨드 크레딧에 기초하여 상기 커맨드 슬롯의 빈 공간을 확인하고, 상기 커맨드 및 상기 호스트 리스폰스 크레딧을 상기 스토리지 장치에 전송하는 것을 특징으로 하는 전자 장치.
  3. 제1항에 있어서,
    상기 스토리지 장치는,
    상기 호스트 장치의 상기 리스폰스에 대한 추정 수용 한도를 나타내는 스토리지 리스폰스 크레딧이 저장되도록 구성된 스토리지 리스폰스 레지스터;
    상기 커맨드가 저장되도록 구성된 커맨드 슬롯;
    상기 커맨드 슬롯의 한도를 나타내는 스토리지 커맨드 크레딧이 저장되도록 구성된 스토리지 커맨드 레지스터; 및
    상기 리스폰스를 상기 호스트 장치로 전송하도록 구성된 스토리지 컨트롤러를 포함하는 것을 특징으로 하는 전자 장치.
  4. 제3항에 있어서,
    상기 스토리지 컨트롤러는,
    상기 커맨드 슬롯에 상기 커맨드를 삽입하고, 상기 호스트 리스폰스 크레딧에 기초하여 상기 스토리지 리스폰스 크레딧을 갱신하는 것을 특징으로 하는 전자 장치.
  5. 제3항에 있어서,
    상기 스토리지 컨트롤러는,
    상기 스토리지 리스폰스 크레딧에 기초하여 상기 리스폰스 슬롯의 빈 공간을 확인하고, 상기 리스폰스 및 상기 스토리지 커맨드 크레딧을 상기 호스트 장치에 전송하는 것을 특징으로 하는 전자 장치.
  6. 제5항에 있어서,
    상기 호스트 컨트롤러는,
    상기 리스폰스 슬롯에 상기 리스폰스를 삽입하고, 상기 스토리지 커맨드 크레딧에 기초하여 상기 호스트 커맨드 크레딧을 갱신하는 것을 특징으로 하는 전자 장치.
  7. 제1항에 있어서,
    상기 서브미션 큐에는 제1 헤드 포인터 및 제1 테일 포인터가 참조되고,
    상기 컴플리션 큐에는 제2 헤드 포인터 및 제2 테일 포인터가 참조되며,
    상기 호스트 컨트롤러는 상기 제1 헤드 포인터, 상기 제2 헤드 포인터, 상기 제1 테일 포인터, 및 상기 제2 테일 포인터를 저장하는 것을 특징으로 하는 전자 장치.
  8. 제7항에 있어서,
    상기 호스트 컨트롤러는,
    상기 커맨드를 상기 서브미션 큐에 저장함에 따라 상기 제1 테일 포인터를 갱신하고, 상기 커맨드를 상기 스토리지 장치에 전송함에 따라 상기 제1 헤드 포인터를 갱신하는 것을 특징으로 하는 전자 장치.
  9. 제8항에 있어서,
    상기 호스트 컨트롤러는,
    상기 리스폰스를 상기 컴플리션 큐에 저장함에 따라 상기 제2 테일 포인터를 갱신하고, 상기 리스폰스를 수행함에 따라 상기 제2 헤드 포인터를 갱신하는 것을 특징으로 하는 전자 장치.
  10. 제1항에 있어서,
    상기 적어도 하나의 코어는 제1 코어 및 제2 코어를 포함하고,
    상기 제1 코어는 제1 서브미션 큐 및 제1 컴플리션 큐를 처리하고,
    상기 제2 코어는 제2 서브미션 큐 및 제2 서브미션 큐를 처리하는 것을 특징으로 하는 전자 장치.
  11. 제10항에 있어서,
    상기 호스트 컨트롤러는,
    상기 커맨드, 상기 호스트 리스폰스 크레딧, 상기 호스트 컨트롤러에 펫치된 서브미션 큐를 지시하는 SQ 아이디 및 상기 호스트 컨트롤러에 펫치된 컴플리션 큐를 지시하는 CQ 아이디를 상기 스토리지 장치에 전송하는 것을 특징으로 하는 전자 장치.
  12. 제10항에 있어서,
    상기 호스트 컨트롤러는,
    상기 제1 서브미션 큐 및 상기 제2 서브미션 큐 중 하나의 서브미션 큐를 선택하고, 선택된 서브미션 큐에 저장된 커맨드를 펫칭(fetch)하도록 구성된 중재기를 더 포함하는 것을 특징으로 하는 전자 장치.
  13. 제10항에 있어서,
    상기 호스트 컨트롤러는,
    상기 리스폰스 슬롯에 저장된 리스폰스를 상기 제1 컴플리션 큐 및 상기 제2 컴플리션 큐 중 선택된 컴플리션 큐로 라우팅하도록 구성된 라우터를 더 포함하는 것을 특징으로 하는 전자 장치.
  14. 유니버셜 플래쉬 스토리지(Universal Flash Storage) 규격이 적용된 호스트 장치의 동작 방법에 있어서,
    적어도 하나의 서브미션 큐(Submission Queue)에 커맨드를 기입하는 단계;
    스토리지 장치의 상기 커맨드에 대한 추정 수용 한도를 나타내는 호스트 커맨드 크레딧에 기초하여, 상기 커맨드 및 상기 커맨드가 수행된 결과인 리스폰스에 대한 상기 호스트 장치의 실제 수용 한도를 나타내는 호스트 리스폰스 크레딧을 상기 스토리지 장치에 전송하는 단계;
    상기 리스폰스 및 상기 스토리지 장치의 상기 커맨드에 대한 실제 수용 한도를 나타내는 스토리지 커맨드 크레딧을 수신하는 단계;
    상기 스토리지 커맨드 크레딧에 기초하여 상기 호스트 커맨드 크레딧을 갱신하는 단계; 및
    컴플리션 큐(Completion Queue)에 상기 리스폰스를 기입하는 단계를 포함하는 호스트 장치의 동작 방법.
  15. 제14항에 있어서,
    상기 커맨드를 기입하는 단계는,
    상기 서브미션 큐의 테일 포인터를 갱신하는 단계를 포함하고,
    상기 커맨드 및 상기 호스트 리스폰스 크레딧을 상기 스토리지 장치에 전송하는 단계는,
    상기 서브미션 큐의 헤드 포인터를 갱신하는 단계를 포함하는 것을 특징으로 하는 호스트 장치의 동작 방법.
  16. 제14항에 있어서,
    기입된 상기 리스폰스를 수행함에 따라 상기 컴플리션 큐의 헤드 포인터를 갱신하는 단계를 더 포함하고,
    상기 리스폰스를 기입하는 단계는,
    상기 컴플리션 큐의 테일 포인터를 갱신하는 단계를 포함하는 것을 특징으로 하는 호스트 장치의 동작 방법.
  17. 제14항에 있어서,
    상기 적어도 하나의 서브미션 큐는 제1 코어에서 처리되는 제1 서브미션 큐, 및 제2 코어에서 처리되는 제2 서브미션 큐를 포함하고,
    상기 적어도 하나의 컴플리션 큐는 상기 제1 코어에서 처리되는 제1 컴플리션 큐, 및 상기 제2 코어에서 처리되는 제2 컴플리션 큐를 포함하며,
    상기 스토리지 장치에 전송하는 단계는,
    상기 호스트 컨트롤러에 펫치된 서브미션 큐를 지시하는 SQ 아이디를 더 전송하는 단계를 포함하는 것을 특징으로 하는 호스트 장치의 동작 방법.
  18. 제17항에 있어서,
    상기 제1 서브미션 큐 및 상기 제2 서브미션 큐 중 하나의 서브미션 큐를 선택하고, 선택된 서브미션 큐에 저장된 커맨드를 펫칭(fetch)하는 단계를 더 포함하는 호스트 장치의 동작 방법.
  19. 제17항에 있어서,
    상기 리스폰스 슬롯에 저장된 리스폰스를 상기 제1 컴플리션 큐 및 상기 제2 컴플리션 큐 중 선택된 컴플리션 큐로 라우팅하는 단계를 더 포함하는 호스트 장치의 동작 방법.
  20. 유니버셜 플래쉬 스토리지(Universal Flash Storage) 규격이 적용된 스토리지 장치의 동작 방법에 있어서,
    커맨드, 및 호스트 장치의 상기 커맨드가 수행된 결과인 리스폰스의 실제 수용 한도를 나타내는 호스트 리스폰스 크레딧을 수신하는 단계;
    상기 호스트 리스폰스 크레딧에 기초하여, 상기 호스트 장치의 리스폰스에 대한 추정 수용 한도를 나타내는 스토리지 리스폰스 크레딧을 갱신하는 단계;
    상기 리스폰스 및 상기 스토리지 장치의 상기 커맨드에 대한 실제 수용 한도를 나타내는 스토리지 커맨드 크레딧을 전송하는 단계를 포함하는 스토리지 장치의 동작 방법.
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