CN112542186A - 存储器设备和操作存储器设备的方法 - Google Patents

存储器设备和操作存储器设备的方法 Download PDF

Info

Publication number
CN112542186A
CN112542186A CN202010547078.0A CN202010547078A CN112542186A CN 112542186 A CN112542186 A CN 112542186A CN 202010547078 A CN202010547078 A CN 202010547078A CN 112542186 A CN112542186 A CN 112542186A
Authority
CN
China
Prior art keywords
data
buffer
latch
bit line
cache
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010547078.0A
Other languages
English (en)
Other versions
CN112542186B (zh
Inventor
梁喆宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN112542186A publication Critical patent/CN112542186A/zh
Application granted granted Critical
Publication of CN112542186B publication Critical patent/CN112542186B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5642—Multilevel memory with buffers, latches, registers at input or output
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/14—Circuits or methods to write a page or sector of information simultaneously into a nonvolatile memory, typically a complete row or word line in flash memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

本公开的实施例涉及存储器设备和操作存储器设备的方法。页缓冲器包括用于感测和存储来自存储器单元的数据的位线感测电路、锁存器和主锁存器。位线感测电路通过位线与存储器单元耦合，并且被配置为执行对被存储在存储器单元中的第一数据进行感测的位线感测操作。锁存器控制电路与位线感测电路耦合。主锁存器通过锁存器控制电路与位线感测电路耦合，并且主锁存器被配置为执行将所感测的第一数据进行存储的主锁存器操作。高速缓存锁存器与主锁存器耦合，并且被配置为执行将被存储在主锁存器中的第二数据进行存储的高速缓存锁存器操作。其中，高速缓存锁存器操作的一时间段与位线感测操作的一时间段重叠。

Description

存储器设备和操作存储器设备的方法
相关申请的交叉引用
本申请要求于2019年9月23日向韩国知识产权局提交的第10-2019-0116755号专利申请的优先权，其全部公开内容通过引用的方式并入本文。
技术领域
本发明的各种实施例总体上涉及电子设备，并且更具体地，涉及存储器设备和操作存储器设备的方法。
背景技术
通常，存储设备是在主机设备(诸如计算机或智能电话)的控制下存储数据的设备。存储设备可以包括被配置为存储数据的存储器设备、以及被配置为控制存储器设备的存储器控制器。存储器设备主要分为易失性存储器设备和非易失性存储器设备。
非易失性存储器设备是这样的存储器设备，被存储在其中的数据即使在电源关断时也被维持。非易失性存储器设备可以包括存储器单元，并且可以执行在存储器单元中存储数据的编程操作、读取所存储的数据的读取操作以及擦除所存储的数据的擦除操作。
页缓冲器可以包括通过位线与存储器单元耦合的锁存器，并且页缓冲器被配置为存储从存储器单元读取的数据。页缓冲器的锁存器可以被划分为主锁存器、以及用以执行高速缓存读取操作的高速缓存锁存器。
发明内容
本发明的实施例可以提供页缓冲器，该页缓冲器包括位线感测电路、锁存器控制电路、主锁存器和高速缓存锁存器。位线感测电路可以通过位线与存储器单元耦合，并且被配置为执行对被存储在存储器单元中的第一数据进行感测的位线感测操作。锁存器控制电路可以与位线感测电路耦合。主锁存器可以通过锁存器控制电路与位线感测电路耦合，并且被配置为执行将所感测的第一数据进行存储的主锁存器操作。高速缓存锁存器可以与主锁存器耦合，并被配置为执行将被存储在主锁存器中的第二数据进行存储的高速缓存锁存器操作。锁存器控制电路可以控制位线感测电路与主锁存器的连接，使得高速缓存锁存器操作的一时间段与位线感测操作的一时间段重叠。
本公开的实施例可以提供存储器设备，该存储器设备包括存储器单元阵列、第一缓冲器、第二缓冲器和读取操作控制器。存储器单元阵列可以包括多个存储器单元。第一缓冲器可以对被存储在多个存储器单元中的数据进行感测和存储。第二缓冲器可以存储从第一缓冲器传送的数据。读取操作控制器可以控制第一缓冲器以执行对被存储在多个存储器单元之中的第一存储器单元中的第一数据进行感测和存储的数据读取操作，以及读取操作控制器可以控制第一缓冲器和第二缓冲器，使得数据读取操作的一时间段与将被存储在第一缓冲器中的第二数据存储在第二缓冲器中的数据传输操作的一时间段重叠。
本公开的实施例可以提供存储器设备，该存储器设备包括存储器单元阵列、第一缓冲器、第二缓冲器和读取操作控制器。存储器单元阵列可以包括多个存储器单元。第一缓冲器可以被存储在多个存储器单元中的数据进行感测和存储。第二缓冲器可以存储从第一缓冲器传送的数据。读取操作控制器可以控制第一缓冲器和第二缓冲器，以使得：将多个存储器单元之中的第一存储器单元中所存储的第一数据存储到第一缓冲器中的第一数据读取操作、以及将第一缓冲器中所存储的第一数据存储到第二缓冲器中的第一数据传输操作响应于第一读取命令而被执行，以及将多个存储器单元之中的第二存储器单元中所存储的第二数据存储到第一缓冲器中的第二数据读取操作响应于第二读取命令而被执行。第一数据传输操作的某个时间段可以与第二数据读取操作的某个时间段重叠。
附图说明
图1是图示根据本公开的实施例的存储设备的图。
图2是图示图1的存储器设备的配置的图。
图3是图示根据一个实施例的图2的存储器单元阵列的图。
图4是图示根据一个实施例的图3的页缓冲器的图。
图5A是图示图4的页缓冲器的图。
图5B是用于描述图5A的页缓冲器的操作的定时图。
图6是用于描述根据一个实施例的高速缓存读取操作的图。
图7是用于描述根据一个实施例的页缓冲器的操作的流程图。
图8是用于描述图2的读取操作控制器的操作的图。
图9是用于描述图8的主缓冲器和高速缓存缓冲器的配置的图。
图10是用于描述根据一个实施例的高速缓存读取操作的定时图。
图11是用于描述根据一个实施例的存储器设备的操作的图。
具体实施方式
在本说明书或申请中介绍的本公开的实施例中的特定结构或功能描述仅用于描述本公开的实施例。这些描述不应被解释为限制在本说明书或本申请中所描述的实施例。
在下文中，将通过参照附图描述本公开的实施例的示例来详细说明本公开。在下文中，将参考附图详细描述本公开的实施例。
本公开的各种实施例可以涉及具有改进的高速缓存读取性能的存储器设备和操作该存储器设备的方法。
图1根据本公开的实施例图示存储设备50的图。
参照图1，存储设备50可以包括存储器设备100和存储器控制器200，存储器控制器200被配置为控制存储器设备100的操作。存储设备50可以是被配置为在诸如蜂窝电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、电视、平板计算机或交通工具中的信息娱乐系统的主机的控制下存储数据的设备。
存储设备50可以取决于主机接口而被制造为各种存储设备的任何一种存储设备，主机接口是用于与主机通信的通信系统。例如，数据存储设备50可以被配置为各种存储设备的任何一种存储设备，诸如SSD、MMC、eMMC、RS-MMC或micro-MMC类型的多媒体卡、SD、mini-SD、micro-SD类型的安全数字卡、通用串行总线(USB)存储设备、通用闪速存储(UFS)设备，个人计算机存储器卡国际协会(PCMCIA)卡型存储设备、外围部件互连(PCI)卡型存储设备、PCI-express(PCI-E)型存储设备、紧凑型闪存(CF)卡、智能媒体卡和记忆棒。
存储设备50可以按各种封装类型的任何一种封装类型的形式被制造。例如，存储设备50可以按如下各种封装类型的任何一种封装类型的形式中被制造，诸如封装上封装(POP)类型、封装中系统(SIP)类型、片上系统(SOC)类型、多芯片封装(MCP)类型、板上芯片(COB)类型、晶片级制备封装(WFP)类型和晶片级堆栈封装(WSP)类型。
存储器设备100可以在其中存储数据。存储器设备100可以在存储器控制器200的控制下操作。存储器设备100可以包括存储器单元阵列，该存储器单元阵列包括多个存储器单元，其被配置为在存储器单元中存储数据。
存储器单元可以包括能够存储单个数据位(data bit)的单层单元(single-levelcell，SLC)、能够存储两个数据位的多层单元(MLC)、能够存储三个数据位的三层单元(TLC)或能够存储四个数据位的四层单元(QLC)。
存储器单元阵列可以包括多个存储器块。每个存储器块可以包括多个存储器单元。每个存储器块可以包括多个页。在实施例中，每个页可以是在存储器设备100中存储数据、或从存储器设备100读取被存储的数据的单元。
每个存储器块可以是擦除数据的单元。在实施例中，存储器设备100可以是双数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双数据速率4(LPDDR4)SDRAM、图形双数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、存储器总线动态随机存取存储器(RDRAM)、NAND闪速存储器、垂直NAND闪速存储器、NOR闪速存储器设备，电阻随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或自旋转移转矩随机存取存储器(STT-RAM)。在本说明书中，为了说明起见，假设存储器设备100是NAND闪速存储器。
存储器设备100可以从存储器控制器200接收命令和地址，并访问由该地址选择的存储器单元阵列的区域。换言之，存储器设备100可以在由地址选择的区域上执行由命令指令的操作。例如，存储器设备100可以执行写入(编程)操作、读取操作和擦除操作。在编程操作期间，存储器设备100可以将数据编程到由地址选择的区域。在读取操作期间，存储器设备100可以从由地址选择的区域读取数据。在擦除操作期间，存储器设备100可以从由地址选择的区域擦除数据。
在实施例中，存储器设备100可以包括读取/写入电路123和读取操作控制器131。读取/写入电路123可以包括主缓冲器123a和高速缓存缓冲器123b。
主缓冲器123a可以对被存储在存储器单元阵列的存储器单元中的数据进行感测并且将其存储。高速缓存缓冲器123b可以接收被存储在主缓冲器123a中的数据并且将其存储。高速缓存缓冲器123b可以将所存储的数据输出到存储器控制器200。
响应于从存储器控制器200提供的读取命令，读取操作控制器131可以控制主缓冲器123a和高速缓存缓冲器123b以执行读取操作。
例如，读取操作控制器131可以控制主缓冲器123a以执行对被存储在多个存储器单元中的数据进行感测和存储的数据读取操作。读取操作控制器131可以控制主缓冲器123a和高速缓存缓冲器123b，以执行将被存储在主缓冲器123a中的数据存储在高速缓存缓冲器123b中的数据传输操作。读取操作控制器131可以控制高速缓存缓冲器123b，以将被存储在高速缓存缓冲器123b中的数据输出到存储器控制器200。
例如，读取操作控制器131可以控制主缓冲器123a以响应于第一读取命令，执行对被存储在多个存储器单元之中的第一存储器单元中的第一数据进行感测和存储的第一数据读取操作。读取操作控制器131可以控制主缓冲器123a和高速缓存缓冲器123b以执行将被存储在主缓冲器123a中的第一数据存储在高速缓存缓冲器123b中的第一数据传输操作。读取操作控制器131可以控制高速缓存缓冲器123b执行将被存储在高速缓存缓冲器123b中的第一数据输出到存储器控制器200的第一数据输出操作。
读取操作控制器131可以控制主缓冲器123a，以响应于第二读取命令执行对被存储在多个存储器单元之中的第二存储器单元中的第二数据进行感测和存储的第二数据读取操作。读取操作控制器131可以控制主缓冲器123a和高速缓存缓冲器123b，以执行将被存储在主缓冲器123a中的第二数据存储在高速缓存缓冲器123b中的第二数据传输操作。读取操作控制器131可以控制高速缓存缓冲器123b，以执行将被存储在高速缓存缓冲器123b中的第二数据输出到存储器控制器200的第二数据输出操作。
第二读取命令可以是用于指令执行高速缓存读取操作的高速缓存读取命令。高速缓存读取操作可以同时地执行将被存储在存储器单元阵列中的数据读取到页缓冲器的操作、以及将被存储在页缓冲器中的数据输出到存储器控制器的操作。本文所使用的、关于操作的词“同时”和“同时地”意味着操作在重叠的时间间隔上发生。例如，如果第一操作发生在第一时间间隔上，并且第二操作同时地发生在第二时间间隔上，则第一时间间隔和第二时间间隔彼此至少部分重叠，使得存在第一操作和第二操作二者均发生的时间。例如，存在这样的时间间隔，在该时间间隔期间这两个操作均正被执行。因此，对应于第二读取命令的高速缓存读取操作的某个时间段可以重叠于对应于第一读取命令的读取操作的某个时间段。
在一个实施例中，读取操作控制器131可以控制主缓冲器123a和高速缓存缓冲器123b，使得第一数据输出操作的某个时间段和第二数据读取操作的某个时间段彼此重叠。读取操作控制器131可以控制主缓冲器123a和高速缓存缓冲器123b，使得第一数据传输操作的某个时间段和第二数据读取操作的某个时间段彼此重叠。
换言之，读取操作控制器131可以控制主缓冲器123a和高速缓存缓冲器123b，使得在高速缓存缓冲器123b执行接收被存储在主缓冲器123a中的第一数据并且将其存储的第一数据传输操作时，主缓冲器123a启动对被存储在第二存储器单元中的第二数据进行感测和存储的第二数据读取操作。例如，存在这样的时间间隔，在该时间间隔期间，第一数据传输操作和第二数据读取操作二者均正被执行。
存储器控制器200可以控制存储设备50的整体操作。
当功率被施加给存储设备50时，存储器控制器200可以执行固件(FW)。在存储器设备100是闪速存储器设备的情况下，存储器控制器200可以执行诸如闪存转换层(FTL)的固件，以用于控制主机和存储器设备100之间的通信。
在实施例中，存储器控制器200可以从主机接收数据和逻辑块地址(LBA)，并将LBA转换到物理块地址(PBA)，该物理块地址指示数据将要存储到的存储器单元的地址，该存储器单元被包括在存储器设备100中。
响应于来自主机的请求，存储器控制器200可以控制存储器设备100执行编程操作、读取操作或擦除操作。在编程操作期间，存储器控制器200可以将编程命令、PBA和数据提供给存储器设备100。在读取操作期间，存储器控制器200可以将读取命令和PBA提供给存储器设备100。在擦除操作期间，存储器控制器200可以将擦除命令和PBA提供给存储器设备100。
在一个实施例中，存储器控制器200可以在不具有来自主机的请求的情况下，自主地生成命令、地址和数据，并将它们传送到存储器设备100。例如，存储器控制器200可以将命令、地址和数据提供给存储器设备100以执行后台操作，诸如，用于损耗均衡的编程操作和用于垃圾收集的编程操作。
在一个实施例中，存储器控制器200可以控制至少两个或更多个存储器设备100。在这种情况下，存储器控制器200可以以交织方式控制存储器设备100以增强操作性能。交织方案可以是将至少两个或更多个存储器设备100的操作时段重叠的操作方案。
图2是图示图1的存储器设备100的配置的图。
参照图2，存储设备100可以包括存储器单元阵列110、外围电路120和控制逻辑130。控制逻辑130可以被实现为硬件、软件或硬件和软件的组合。例如，控制逻辑130可以是根据算法来操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
存储器单元阵列110可以包括多个存储器块BLK1至BLKz。多个存储器块BLK1至BLKz通过行线RL耦合到地址解码器121。存储器块BLK1至BLKz可以通过位线BL1至BLm耦合到读取/写入电路123。存储器块BLK1至BLKz的每个存储器块可以包括多个存储器单元。在实施例中，多个存储器单元可以是非易失性存储器单元。多个存储器单元之中的耦合到相同字线的存储器单元被定义为一个页。换言之，存储器单元阵列110可以由多个物理页形成。在一个实施例中，包括在存储器单元阵列110中的存储器块BLK1至BLKz的每个存储器块可以包括多个虚拟单元。一个或多个虚拟单元可以串联地耦合在漏极选择晶体管与存储器单元之间、以及源极选择晶体管与存储器单元之间。
存储器设备100的每个存储器单元可以由如下单元形成：能够存储单个数据位的单层单元(SLC)、能够存储两个数据位的多层单元(MLC)、能够存储三个数据位的三层单元(TLC)或能够存储四个数据位的四层单元(QLC)。
外围电路120可以包括地址解码器121、电压生成器122、读取/写入电路123、数据输入/输出电路124和感测电路125。
外围电路120可以驱动存储器单元阵列110。例如，外围电路120可以驱动存储器单元阵列110执行编程操作、读取操作或擦除操作。
地址解码器121通过行线RL耦合到存储器单元阵列110。行线RL可以包括漏极选择线、字线、源极选择线和公共源线。在一个实施例中，字线可以包括正常字线和虚拟字线。在实施例中，行线RL还可以包括管道选择线。
在实施例中，行线RL可以是包括在局部线组中的局部线。每个局部线组可以对应于一个存储器块。局部线组可以包括漏极选择线、局部字线和源极选择线。
地址解码器121可以在控制逻辑130的控制下操作。地址解码器121可以从控制逻辑130接收地址ADDR。
地址解码器121可以在接收到的地址ADDR之中解码出块地址。地址解码器121可以根据经解码的块地址选择存储器块BLK1至BLKz中的至少一个存储器块。地址解码器121可以在接收到的地址ADDR之中解码出行地址RADD。地址解码器121可以通过根据经解码的行地址RADD，将从电压生成器122供应的电压施加到字线WL中的至少一个字线，来选择所选择的存储器块的至少一个字线WL。
在编程操作期间，地址解码器121可以将编程电压施加到所选择的字线，并将通过电压施加到未选择的字线，通过电压具有低于编程电压电平的电平。在编程验证操作期间，地址解码器121可以将验证电压施加到所选择的字线，并将验证通过电压施加到未选择的字线，验证通过电压具有高于验证电压电平的电平。
在读取操作期间，地址解码器121可以将读取电压施加到所选择的字线，并将读取通过电压施加到未选择的字线。读取通过电压具有高于读取电压电平的电平。
在一个实施例中，存储器设备100的擦除操作可以以存储器块为基础来执行。在擦除操作期间，待输入到存储器设备100的地址ADDR包括块地址。地址解码器121可以对块地址进行解码，并根据经解码的块地址选择对应的存储器块。在擦除操作期间，地址解码器121可以将接地电压施加到被耦合到所选择的存储器块的字线。
在本公开的实施例中，地址解码器121可以在所传送的地址ADDR之中解码出列地址。经解码的列地址可以被传送到读取/写入电路123。例如，地址解码器121可以包括诸如行解码器、列解码器和地址缓冲器的部件。
电压生成器122可以使用向存储器设备100供应的外部供应电压，来生成多个操作电压Vop。电压生成器122可以在控制逻辑130的控制下操作。
在一个实施例中，电压生成器122可以通过调整外部供应电压来生成内部供应电压。从电压生成器122生成的内部供应电压可以被用作存储器设备100的操作电压。
在一个实施例中，电压生成器122可以使用外部供应电压或内部供应电压生成多个操作电压Vop。电压生成器122可以生成由存储器设备100所需的各种电压。例如，电压生成器122可以生成多个擦除电压、多个编程电压、多个通过电压、多个选择读取电压和多个未选择读取电压。
电压生成器122可以包括多个抽运电容器(pumping capacitor)，其被配置为接收内部供应电压，从而生成具有各种电压电平的多个操作电压Vop，并且电压生成器122可以通过在控制逻辑130的控制下选择性地启用多个抽运电容器来生成多个操作电压Vop。
所生成的操作电压Vop可以由地址解码器121供应给存储器单元阵列110。
读取/写入电路123可以包括第一至第m页缓冲器PB1至PBm。第一至第m页缓冲器PB1至PBm可以分别通过第一至第m位线BL1至BLm耦合至存储器单元阵列110。第一至第m页缓冲器PB1至PBm可以在控制逻辑130的控制下操作。
第一至第m页缓冲器PB1到PBm可以与数据输入/输出电路124传达数据DATA。在编程操作期间，第一至第m页缓冲器PB1至PBm可以通过数据输入/输出电路124和数据线DL接收待存储的数据DATA。
在编程操作期间，当编程脉冲被施加到所选择的字线时，第一至第m页缓冲器PB1至PBm可以将通过数据输入/输出电路124而接收的数据DATA，通过位线BL1至BLm传送到所选择的存储器单元。基于所传送的数据DATA，对在所选择的页中的存储器单元进行编程。与施加有编程启用电压(例如接地电压)的位线耦合的存储器单元可以具有增加的阈值电压。与施加有编程禁止电压(例如，供应电压)的位线耦合的存储器单元的阈值电压可以被保持。在编程验证操作期间，第一至第m页缓冲器PB1至PBm可以通过位线BL1至BLm，从所选择的存储器单元读取数据DATA。
在读取操作期间，读取/写作电路123可以通过位线BL，从所选择的页中的存储器单元读取数据DATA，并且可以将所读取的数据DATA存储在第一至第m页缓冲器PB1至PBm中。
在擦除操作期间，读取/写入电路123可以使位线BL浮置。在一个实施例中，读取/写入电路123可以包括列选择电路。
在一个实施例中，读取/写入电路123可以包括主缓冲器(未图示)和高速缓存缓冲器(未图示)。主缓冲器可以存储从存储器单元读取的数据DATA。高速缓存缓冲器可以接收被存储在主缓冲器中的数据并且将其存储。高速缓存缓冲器可以通过数据线DL将所存储的数据输出到数据输入/输出电路124。
数据输入/输出电路124通过数据线DL耦合到第一至第m页缓冲器PB1至PBm。数据输入/输出电路124可以在控制逻辑130的控制下操作。
数据输入/输出电路124可以包括用于接收输入数据的多个输入/输出缓冲器(未示出)。在编程操作期间，数据输入/输出电路124可以从外部控制器(未示出)接收待存储的数据DATA。在读取操作期间，数据输入/输出电路124可以向外部控制器输出从被包括在读取/写入电路123中的第一至第m页缓冲器PB1至PBm接收的数据DATA。
在读取操作或验证操作期间，感测电路125可以：响应于由控制逻辑130生成的启用位信号VRYBIT而生成参考电流，将从读取/写入电路123接收的感测电压VPB与由参考电流生成的参考电压进行比较，以及向控制逻辑130输出通过信号或失败信号。
控制逻辑130可以被耦合到地址解码器121、电压生成器122、读取/写入电路123、数据输入/输出电路124和感测电路125。控制逻辑130可以控制存储器设备100的整体操作。控制逻辑130可以响应于从外部设备传送的命令CMD而操作。
控制电路130可以响应于命令CMD和地址ADD来生成各种信号，并且控制外围电路120。例如，控制逻辑130可以响应于命令CMD和地址ADD而生成操作信号OPSIG、行地址RADD、读取/写入电路控制信号PBSIGNALS和启用位VRYBIT。控制逻辑130可以将操作信号OPSIG输出到电压生成器122，将行地址RADD输出到地址解码器121，将读取/写入控制信号输出到读取/写入电路123，并将启用位VRYBIT输出到感测电路125。响应于从感测电路125输出的通过信号PASS或失败信号FAIL，控制逻辑130可以在验证操作期间确定目标存储器单元是已经通过验证或是验证失败。
在一个实施例中，控制逻辑130可以包括读取操作控制器131。读取操作控制器131可以控制外围电路120，使得外围电路120响应于输入命令CMD和地址ADDR，读取被存储在存储器单元阵列110中的数据，并且将所读取的数据输出到外部控制器。
读取操作控制器131可以控制主缓冲器以执行将从存储器单元阵列110读取的数据存储在主缓冲器中的数据读取操作。读取操作控制器可以控制主缓冲器和高速缓存缓冲器来执行将主缓冲器中的数据存储在高速缓存缓冲器中的数据传输操作。
在一个实施例中，读取操作控制器131可以控制主缓冲器和高速缓存缓冲器，以在针对第一数据的数据传输操作被执行时，启动针对第二数据的数据读取操作。第一数据可以是在针对第二数据的数据读取操作被执行之前，已经被存储在主缓冲器中的数据。
例如，读取操作控制器131可以控制主缓冲器和高速缓存缓冲器，使得针对第一数据的数据传输操作的某个时间段与针对第二数据的数据读取操作的某个时间段重叠。例如，存在一个时间间隔，在该时间间隔期间，第一数据传输操作和第二数据读取操作二者均正被执行。
图3是根据实施例图示图2的存储器单元阵列110的图。
参照图3，第一至第z存储器块BLK1至BLKz共同连接至第一至第m位线BL1至BLm。在图3中，为了说明的目的，仅图示了在多个存储器块BLK1至BLKz之中的第一存储器块BLK1的元件，并且省略了其他存储器块BLK2至BLKz中的每个存储器块的元件的图示。应当理解的是，存储器块BLK2至BLKz中的每个存储器块具有与第一存储器块BLK1相同的配置。
存储器块BLK1可以包括多个单元串CS1_1至CS1_m(m是正整数)。第一至第m单元串CS1_1至CS1_m被分别耦合至第一至第m位线BL1至BLm。第一至第m单元串CS1_1至CS1_m的每个单元串包括漏极选择晶体管DST、彼此串联耦合的多个存储器单元MC1至MCn(n是正整数)、以及源极选择晶体管SST。
在第一至第m单元串CS1_1至CS1_m中的每个单元串中所包括的漏极选择晶体管DST的栅极端子被耦合到漏极选择线DSL1。在第一至第m单元串CS1_1至CS1_m中的每个单元串中所包括的第一至第n存储器单元MC1至MCn的栅极端子被分别耦合到第一至第n字线WL1至WLn。在第一至第m单元串CS1_1至CS1_m中的每个单元串中所包括的源极选择晶体管SST的栅极端子被耦合到源极选择线SSL1。
为了说明的目的，每个单元串的配置将基于多个单元串CS1_1至CS1_m中的第一单元串CS1_1来描述。将理解的是，其他单元串CS1_1至CS1_m中的每个单元串具有与第一单元串CS1_1相同的配置。
包括在第一单元串CS1_1中的漏极选择晶体管DST的漏极端子被耦合到第一位线BL1。包括在第一单元串CS1_1中的漏极选择晶体管DST的源极端子被耦合到包括在第一单元串CS1_1中的第一存储器单元MC1的漏极端子。第一至第n存储器单元MC1至MCn彼此串联耦合。包括在第一单元串CS1_1中的源极选择晶体管SST的漏极端子被耦合到包括在第一单元串CS1_1中的第n存储器单元MCn的源极端子。包括在第一单元串CS1_1中的源极选择晶体管SST的源极端子被耦合到公共源极线CSL。在实施例中，公共源极线CSL可以共同地耦合到第一至第z存储器块BLK1至BLKz。
漏极选择线DSL1、第一至第n字线WL1至WLn和源极选择线SSL1被包括在图2的行线RL中。漏极选择线DSL1、第一至第n字线WL1至WLn和源极选择线SSL1由地址解码器121控制。公共源极线CSL由控制逻辑130控制。第一至第m位线BL1至BLm由读取/写入电路123控制。
图4是图示了根据一个实施例的图3的页缓冲器的图。
参照图4，页缓冲器可以包括位线感测电路BLS、锁存器控制电路LC、主锁存器ML和高速缓存锁存器CL。
位线感测电路BLS可以通过位线BL感测存储在存储器单元中的数据以执行位线感测操作。锁存器控制电路LC可以被连接在位线感测电路BLS与主锁存器ML之间，并且保持或中断位线感测电路BLS与主锁存器ML之间的连接。主锁存器ML可以执行将由位线感测电路BLS感测到的数据进行存储的主锁存器操作。高速缓存锁存器CL可以执行接收被存储在主锁存器ML中的数据并且将其存储的高速缓存锁存器操作。
在实施例中，高速缓存锁存器操作的某个时间段与位线感测操作的某个时间段可以彼此重叠。例如，存在这样的时间间隔，在该时间间隔期间，高速缓存锁存器操作和位线感测操作二者均正被执行。
例如，位线感测电路BLS可以在高速缓存锁存器操作被执行时，启动位线感测操作。锁存器控制电路LC可以在位线感测操作和高速缓存锁存器操作彼此重叠的时间段期间，中断位线感测电路BLS与主锁存器ML之间的连接。当高速缓存锁存器操作已经完成时，锁存器控制电路LC可以将位线感测电路BLS和主锁存器ML彼此重新连接。在一些实施例中，当高速缓存锁存器操作在完成之前已经被暂停或结束时，锁存器控制电路LC可以将位线感测电路BLS和主锁存器ML彼此重新连接。
图5A是详细地图示图4的页缓冲器的图。
参照图5A，位线感测电路BLS可以执行对被存储在与对应的位线BL耦合的存储器单元中的数据进行感测的数据读取操作。所感测的数据可以被存储在主锁存器ML中。
锁存器控制电路LC可以将位线感测电路BLS与主锁存器ML连接。锁存器控制电路LC可以将位线感测电路BLS与高速缓存锁存器CL连接。锁存器控制电路LC可以保持或中断位线感测电路BLS与主锁存器ML之间的连接。锁存器控制电路LC可以保持或中断位线感测电路BLS与高速缓存锁存器CL之间的连接。
主锁存器ML可以执行将由位线感测电路BLS感测的数据进行存储的主锁存器操作。
高速缓存锁存器CL可以执行接收被存储在主锁存器ML中的数据并且将其存储的高速缓存锁存器操作。将存储在主锁存器ML中的数据传送到高速缓存锁存器CL、并将该数据存储在高速缓存锁存器CL中的操作可以是数据传输操作。高速缓存锁存器CL可以执行通过数据线DL，将存储在高速缓存锁存器CL中的数据输出到外部设备的数据输出操作，外部设备被设置在页缓冲器外侧。
在一个实施例中，位线感测电路BLS可以包括第一至第三晶体管T1至T3。
第一晶体管T1可以被耦合在供应电压节点VCORE与第一感测节点SO1之间。第一晶体管T1可以由位线预充电信号BL_PRECH控制。第二晶体管T2可以被耦合在位线BL与第一感测节点SO1之间。第二晶体管T2可以由页缓冲器控制信号PB_SENSE控制。第三晶体管T3可以被耦合在接地电压节点Vgnd与第一节点N1之间。第三晶体管T3可以由第一感测节点SO1的电势控制。
位线感测电路BLS中所包括的晶体管的数目、类型和连接关系，以及用于控制晶体管的信号不限于本实施例的那些。
在实施例中，锁存器控制电路LC可以包括第四至第七晶体管T4至T7。第四晶体管T4可以是被耦合在第一感测节点SO1与第二感测节点SO2之间的第一开关。第四晶体管T4可以由第一连接信号CON1控制。第五晶体管T5可以是被耦合在第一节点N1与第二节点N2之间的第二开关。第五晶体管T5可以由第二连接信号CON2控制。第六晶体管T6可以被耦合在第二节点N2与接地电压节点Vgnd之间。第六晶体管T6可以由第二感测节点SO2的电势控制。第七晶体管T7可以被耦合在第二节点N2与接地电压节点Vgnd之间。第七晶体管T7可以由放电信号DIS控制。放电信号DIS可以是用于重置主锁存器或高速缓存锁存器的控制信号。
锁存器控制电路LC中所包括的晶体管的数目、类型和连接关系，以及用于控制晶体管的信号不限于本实施例的那些。
在一个实施例中，主锁存器ML可以包括第八至第十晶体管T8至T10和两个反相器电路。第八晶体管T8可以被耦合在第二感测节点SO2与节点QM之间。第八晶体管T8可以由主锁存器控制信号TRANM控制。两个反相器可以并联耦合在节点QM与节点QM_N之间，两个反相器被定向在彼此相反的方向上。节点QM和节点QM_N可以具有彼此反相的值。第九晶体管T9可以被耦合在节点QM和第二节点N2之间。第九晶体管T9可以由主锁存器重置信号MRST控制。第十晶体管T10可以被耦合在节点QM_N与第二节点N2之间。第十晶体管T10可以由主锁存器设置信号MSET控制。
主锁存器ML中所包括的晶体管的数目、类型和连接关系，以及用于控制晶体管的信号不限于本实施例的那些。
在一个实施例中，高速缓存锁存器CL可以包括第十一至第十三晶体管T11至T13和两个反相器电路。第十一晶体管T11可以被耦合在第二感测节点SO2与节点QC之间。第十一晶体管T11可以由高速缓存锁存器控制信号TRANC控制。两个反相器可以并联耦合在节点QC与节点QC_N之间，该两个反相器被定向在彼此相反的方向上。节点QC和节点QC可以具有彼此反相的值。节点QC可以与数据线DL耦合。第十二晶体管T12可以被耦合在节点QC与第二节点N2之间。第十二晶体管T12可以由高速缓存锁存器重置信号CRST控制。第十三晶体管T13可以被耦合在节点QC_N与第二节点N2之间。第十三晶体管T13可以由高速缓存锁存器设置信号CSET控制。高速缓存锁存器CL中所包括的晶体管的数目、类型和连接关系，以及用于控制晶体管的信号不限于本实施例的那些。
在一个实施例中，如果节点的电势处于高电平，则该节点的逻辑值可以是‘1’。如果节点的电势处于低电平，则该节点的逻辑值可以是‘0’。在一个实施例中，如果节点的电势处于高电平，则该节点的逻辑值可以是‘0’。如果节点的电势处于低电平，则该节点的逻辑值可以是‘1’。在一个实施例中，取决于施加到晶体管的栅极的控制信号，晶体管可以被接通或关断。如果控制信号被启用，则晶体管可以被接通。如果控制信号被禁用，则晶体管可以被关断。
位线感测操作可以是对存储在存储器单元中的数据进行感测的操作。在与下面将描述的高速缓存锁存器操作的某个时间段重叠的位线感测操作的某个时间段期间，位线感测电路BLS与主锁存器ML之间的电连接可以在这些重叠时间段期间，由第一开关T4和第二开关T5中断。
位线感测操作可以包括位线预充电操作和评估操作。位线预充电操作可以是将位线BL的电势预充电到高电平的操作。
如果位线预充电信号BL_PRECH被启用，则第一晶体管T1被接通，并且电源电压节点VCORE与第一感测节点SO1耦合。因此，第一感测节点SO1的电势可以被预充电到高电平。如果页缓冲器控制信号PB_SENSE被启用，则第二晶体管T2被接通，并且第一感测节点SO1与位线BL耦合。因此，位线BL的电势可以预充电到高电平。如果位线预充电操作完成，则位线预充电信号BL_PRECH可以被禁用，并且在供应电压节点VCORE与第一感测节点SO1之间的连接可以被中断。
评估操作可以是取决于被存储在存储器单元中的数据，来将被预充电到高电平的第一感测节点SO1的电势保持或进行放电的操作。
在一个实施例中，当存储器单元是单层单元SLC时，如果存储器单元是接通单元，则被存储在存储器单元中的数据的逻辑值可以是‘0’，并且如果存储器单元是关断单元，则该逻辑值可以是‘1’。在一个实施例中，如果存储器单元是接通单元，则被存储在存储器单元中的数据的逻辑值可以是‘1’。如果存储器单元是关断单元，则被存储在存储器单元中的数据的逻辑值可以是‘0’。接通单元可以是其阈值电压低于读取电压的存储器单元。关断单元可以是其阈值电压高于读取电压的存储器单元。
参照图3，包括所选择的存储器单元的存储器单元串可以通过对应的漏极选择晶体管DST与对应的位线BL耦合。存储器单元串可以通过对应的源极选择晶体管SST与公共源极线CSL耦合。当漏极选择晶体管DST和源极选择晶体管SST被接通时，位线电流可以取决于所选择的存储器单元是接通单元还是关断单元而流动。例如，如果所选择的存储器单元是接通单元，则位线电流从位线BL流动到存储器单元串，并且与位线BL耦合的第一感测节点SO1的电势可以被放电到低电平。如果所选择的存储器单元是关断单元，则位线电流不流动，并且第一感测节点SO1的电势可以保持在高电平。
在评估操作期间，漏极选择晶体管DST和源极选择晶体管SST可以被接通。如果页缓冲控制信号PB_SENSE在评估操作期间被启用，则第二晶体管T2被接通，并且第一感测节点SO1与位线BL耦合。因此，取决于位线电流，第一感测节点SO1的电势可以保持在高电平或被放电到低电平。换言之，取决于被存储在存储器单元中的数据，可以确定第一感测节点SO1的电势。由于与位线BL耦合的部件(DST、MC、SST等)的数目相较于与第一感测节点SO1耦合的部件的数目是相对较大的，因此位线BL的电容值可以相对较大。因此，当位线电流发生时，位线BL的电势的减小幅度(reduction width)相较于第一感测节点SO1的电势的减小幅度是微小的。第三晶体管T3可以取决于第一感测节点SO1的电势来被接通或被关断。如果第一感测节点SO1的逻辑值为‘1’，则第三晶体管T3可以被接通，并且第一节点N1的电势可以变为接地电压Vgnd。第一节点N1的逻辑值可以是‘0’。如果第一感测节点SO1的逻辑值为‘0’，则第三晶体管T3可以被关断，并且第一节点N1可以浮置。
主锁存器操作可以是将由位线感测电路BLS从存储器单元感测的数据存储在主锁存器ML中的操作。主锁存器操作可以包括主锁存器重置操作和主锁存器设置操作。
主锁存器重置操作可以是将节点QM的逻辑值重置为‘0’的操作。当主锁存器重置操作被执行时，位线感测电路BLS和主锁存器ML可被电中断。换言之，第一开关T4和第二开关T5可以被关断。在主锁存器重置操作期间，主锁存器重置信号MRST和放电信号DIS可以被启用。因此，第七晶体管T7和第九晶体管T9可以被接通，并且节点QM可以与接地电压节点Vgnd耦合。节点QM的逻辑值可以被设置为‘0’。节点QM_N的逻辑值可以设置为‘1’，其是通过反转节点QM的逻辑值获得的。
如果主锁存器重置操作完成，则可以执行主锁存器设置操作。取决于执行位线感测操作的结果，主锁存器设置操作可以是节点QM的逻辑值到‘0’或‘1’的操作。在主锁存器设置操作被执行时，第二开关T5可以接通，并且第一节点N1和第二节点N2可以彼此耦合。在主锁存器设置操作被执行时，主锁存器设置信号MRST可以被启用。如果主锁存器设置信号MRST被启用，则节点QM_N可以经由第十晶体管T10和第五晶体管T5与第一节点N1耦合。取决于第一感测节点SO1的电势，节点QM_N的电势可以保持在高电平或被放电到低电平。
如果主锁存器设置操作完成，则节点QM的逻辑值可以设置为与第一感测节点SO1的逻辑值相同的值。例如，如果第一感测节点SO1的逻辑值为‘1’，则第三晶体管T3被接通，并且节点QM_N的逻辑值被设置为‘0’。已经为‘0’的节点QM的逻辑值可以被设置为‘1’，其通过反转节点QM_N的逻辑值来获得。如果第一感测节点SO1的逻辑值为‘0’，则第三晶体管T3被关断，并且第一节点N1浮置。因此，节点QM_N的逻辑值可以保持在‘1’，而节点QM的逻辑值可以保持在‘0’。
高速缓存锁存器操作可以包括高速缓存锁存器重置操作和高速缓存锁存器设置操作。高速缓存锁存器重置操作可以按与主锁存器重置操作的方式相同的方式来执行。取决于节点QM的逻辑值，高速缓存锁存器设置操作可以是将节点QC的逻辑值设置为‘0’或‘1’的操作，节点QM的逻辑值是被存储在主锁存器中的数据。
在其中高速缓存锁存器设置操作被执行的某个时段期间，第一开关T4可以被接通，并且第一感测节点SO1和第二感测节点SO2可以彼此电耦合。如果位线预充电操作和高速缓存锁存器设置操作彼此重叠，则与第一感测节点SO1耦合的第二感测节点SO2的电势可以被预充电到高电平。
在高速缓存锁存器设置操作期间，如果主锁存器控制信号TRANM被启用，则节点QM可以与第二感测节点SO2耦合，并且节点QM的逻辑值可以被传送到第二感测节点SO2。换言之，第二感测节点SO2的逻辑值可以被设置为与节点QM的逻辑值相同的值。如果高速缓存锁存器设置信号CSET被启用，则节点QC_N可以与第二节点N2耦合。在各种实施例中，锁存器控制电路LC可以包括第三开关(未图示)，其根据节点QM的逻辑值来控制。第三开关可以被耦合在第二感测节点SO2与接地电压节点Vgnd之间。第八晶体管T8可以被耦合在第三开关的栅极端子与节点QM之间，而不是被耦合在第二感测节点SO2与节点QM之间。如果主锁存器控制信号TRANM被启用，则第三开关可以由节点QM的电势控制。当假设第三开关是PMOS晶体管时，如果节点QM的逻辑值为‘1’，则已经被预充电到高电平的第二感测节点SO2的电势可以保持在高电平。如果节点QM的逻辑值为‘0’，则已经被预充电到高电平的第二感测节点SO2的电势可以被放电到低电平。因此，第二感测节点SO2的逻辑值可以被设置为与节点QM的逻辑值相同的值。
因此，如果第二感测节点SO2的逻辑值为‘1’，则第六晶体管T6被接通，并且节点QC_N的逻辑值被设置为‘0’。已经为‘0’的节点QC的逻辑值可以设置为‘1’，其通过反转节点QC_N的逻辑值来获得。如果第二感测节点SO2的逻辑值为‘0’，则第六晶体管T6被关断，并且第二节点N2浮置。因此，节点QC_N的逻辑值可以保持在‘1’，而节点QC的逻辑值可以保持在‘0’。换言之，由于节点QC的逻辑值通过高速缓存锁存器设置操作而被设置为与节点QM的逻辑值相同的值，因此节点QM的逻辑值可以被传送到节点QC。
在一个实施例中，响应于第一连接信号CON1和第二连接信号CON2，锁存器控制电路LC可以保持或中断位线感测电路BLS与主锁存器ML之间的电连接。响应于第一连接信号CON1和第二连接信号CON2，锁存器控制电路LC可以保持或中断位线感测电路BLS和高速缓存锁存器CL之间的电连接。
响应于第一连接信号CON1和第二连接信号CON2，锁存器控制电路LC可以保持或中断位线感测电路BLS与主锁存ML之间的电连接，并且在位线感测操作的某个时间段和高速缓存锁存器操作CL的某个时间段彼此重叠时，锁存器控制电路LC保持或中断位线感测电路BLS与高速缓存锁存器CL之间的电连接。
图5B是用于描述图5A的页缓冲器的操作的定时图。
参照图5B，数据读取操作可以在从T1至T5的范围的时间段期间执行。数据读取操作可以包括位线感测操作和主锁存器操作。
位线感测操作可以包括对位线进行预充电的位线预充电操作、以及对被存储在存储器单元中的数据进行感测的评估操作。评估操作可以是基于第一感测节点SO1的电势，来感测被存储在存储器单元中的数据的操作，第一感测节点SO1的电势取决于位线电流而变化。位线电流可以取决于存储器单元是接通单元还是关断单元，而从位线流动到存储器单元串。
主锁存器操作可以是将所感测到的数据存储在主锁存器中的操作。
在图5B中，在位线预充电操作被执行时，位线预充电信号BL_PRECH和页缓冲器控制信号PB_SENSE可以被启用。因此，第一感测节点SO1的电势和位线BL的电势可以被预充电到高电平。
在评估操作被执行时，位线预充电信号BL_PRECH可以被禁用，并且页缓冲控制信号PB_SENSE可以被启用。如果所选择的存储器单元是接通单元，则位线电流可以流动，并且与位线BL耦合的第一感测节点SO1的电势可以从高电平被放电到低电平。如果所选择的存储器单元是关断单元，则位线电流可以不流动，并且与位线BL耦合的第一感测节点SO1的电势可以保持在高电平。如参照图5A所述的，由于位线BL的电容比第一感测节点SP1的电容大得多，因此与第一感测节点SO1的电势的减小幅度相比，位线BL的电势通过位线电流而减小的幅度是微小的。
主锁存器操作可以包括主锁存器重置操作和主锁存器设置操作。在主锁存器重置操作期间，主锁存重置信号MRST和放电信号DIS可以被启用，并且节点QM的逻辑值可以被设置为‘0’。在主锁存器设置操作期间，第二连接信号CON2和主锁存器设置信号MSET可以被启用，并且第一感测节点SO1的逻辑值可以被存储到节点QM，第一感测节点SO1的逻辑值取决于从存储器单元感测的数据而确定。
数据传输操作可以在从时间T1到时间T2的范围的时间段期间执行。数据传输操作可以包括高速缓存锁存器操作。数据输出操作(未图示)可以在从时间T2到时间T5的范围的时间段期间执行。
高速缓存锁存器操作可以是接收被存储在主锁存器中的数据、并将该数据存储在高速缓存锁存器中的操作。数据输出操作可以是通过数据线，向外部设备输出被存储在高速缓存锁存器中的数据的操作，外部设备被设置在页缓冲器外侧。
高速缓存锁存器操作可以包括高速缓存锁存器重置操作和高速缓存锁存器设置操作。在高速缓存锁存器重置操作期间，高速缓存锁存器重置信号CRST和放电信号DIS可以被启用，并且节点QC的逻辑值可以被设置为‘0’。在高速缓存锁存器设置操作的某个时段期间，第一连接信号CON1可以被启用，并且与第一感测节点SO1耦合的第二感测节点SO2的电势可以被预充电到高电平。此后，主锁存器控制信号TRANM和高速缓存锁存器设置信号CSET可以被启用，并且节点QM的逻辑值可以被存储在节点QC中。
在本公开的实施例中，位线感测操作和高速缓存锁存器操作可以彼此重叠。尽管图5B图示了高速缓存锁存器操作和位线感测操作是同时执行的，但是在各种实施例中，高速缓存锁存器操作或位线感测操作可以首先被启动。
尽管图5B图示了在位线感测操作期间，高速缓存锁存器操作与位线预充电操作重叠，但是在各种实施例中，在位线感测操作期间，高速缓存锁存器操作可以与评估操作重叠。
尽管图5B图示了高速缓存锁存器操作的整个时段与位线感测操作的某些时段重叠，但是在各种实施例中，高速缓存锁存器操作的某个时段可以与位线感测操作的某个时段重叠。
图6是用于描述根据一个实施例的高速缓存读取操作的图。
参照图6，针对第一数据DATA1的数据读取操作可以包括针对第一数据DATA1的位线感测操作和主锁存器操作。针对第一数据DATA1的数据传输操作可以包括针对第一数据DATA1的高速缓存锁存器操作。如果针对第一数据DATA1的数据传输操作完成，则可以执行将第一数据DATA1输出到外部设备的数据输出操作(未图示)。
针对第二数据DATA2的数据读取操作可以包括针对第二数据DATA2的位线感测操作和主锁存器操作。针对第二数据DATA2的数据传输操作可以包括针对第二数据DATA2的高速缓存锁存器操作。如果第二数据DATA2的数据传输操作完成，则可以执行将第二数据DATA2输出到外部设备的数据输出操作(未图示)。
在常规的高速缓存读取操作的情况下，当针对第一数据DATA1的数据输出操作被执行时，针对第二数据DATA2的数据读取操作可以与针对第一数据DATA1的数据输出操作重叠地执行。换言之，在针对第一数据DATA1的数据传输操作完成之后，可以执行针对第二数据DATA2的数据读取操作。
在根据一个实施例的高速缓存读取操作的情况下，针对第一数据DATA1的数据传输操作的某个时段可以与针对第二数据DATA2的数据读取操作的某个时段重叠。换言之，在第一数据DATA1的数据传输操作被执行时，针对第二数据DATA2的数据读取操作可以被启动。
因此，在根据一个实施例的高速缓存读取操作的情况下，读取时间被减小一时段，其中针对第一数据DATA1的数据传输操作与针对第二数据DATA2的数据读取操作重叠。因此，高速缓存读取操作的性能可以被增强。
图7是用于描述根据一个实施例的页缓冲器的操作的流程图。
参照图7，在步骤S701处，页缓冲器可以执行第一位线感测操作，第一位线感测操作是针对第一数据的位线感测操作。
在步骤S703处，页缓冲器可以执行第一主锁存器操作，第一主锁存器操作是针对第一数据的主锁存器操作。
在步骤S705处，页缓冲器可以执行第一高速缓存锁存器操作，第一高速缓存锁存器操作是针对第一数据的高速缓存锁存器操作。
在步骤S707处，在第一高速缓存锁存器操作被执行时，页缓冲器可以启动第二位线感测操作，第二位线感测操作是针对第二数据的位线感测操作。页缓冲器可以执行第一高速缓存锁存器操作和第二位线感测操作，以使得第一高速缓存锁存器操作的某个时间段与第二位线感测操作的某个时间段重叠。步骤S705和步骤S707可以被执行，以使得步骤S705和步骤S707的一些时间段彼此重叠。
图8是用于描述图2的读取操作控制器的操作的图。
参照图8，参照图2所描述的读取/写入电路123可以包括主缓冲器123a和高速缓存缓冲器123b。在实施例中，主缓冲器123a可以被称为第一缓冲器，并且高速缓存缓冲器123b可以被称为第二缓冲器。
数据读取操作可以是从存储器单元阵列110感测数据、并将所感测的数据存储在主缓冲器123a中的操作。数据传输操作可以是将存储在主缓冲器123a中的数据传送到高速缓存缓冲器123b、并将该数据存储在高速缓存缓冲器123b中的操作。数据输出操作可以是将存储在高速缓存缓冲器123b中的数据输出到外部设备的操作，外部设备提供在读取/写入电路123外侧。
读取操作控制器131可以响应于输入命令CMD和输入地址ADDR，而控制主缓冲器123a和高速缓存缓冲器123b执行数据读取操作、数据传输操作和数据输出操作。
例如，读取操作控制器131可以响应于主缓冲器控制信号MB-SIG来控制主缓冲器123a，以及响应于高速缓存缓冲器控制信号CB-SIG来控制高速缓存缓冲器123b。
主缓冲器控制信号MB_SIG可以包括位线预充电信号、页缓冲器控制信号、第一连接信号和第二连接信号、放电信号、主锁存器控制信号、主锁存器重置信号、以及主锁存器设置信号的至少一个信号，这些信号已经参照图5A描述过。高速缓存缓冲器控制信号CB_SIG可以包括高速缓存锁存器控制信号、高速缓存锁存器重置信号或高速缓存锁存器设置信号的至少一个信号，这些信号已经参考图5A描述过。
在一个实施例中，读取操作控制器131可以控制主缓冲器123a以响应于第一读取命令，执行将被存储在存储器单元阵列110中的第一数据存储在主缓冲器123a中的第一数据读取操作。读取操作控制器131可以控制主缓冲器123a和高速缓存缓冲器123b以响应于第一读取命令，执行将被存储在主缓冲器123a中的第一数据存储在高速缓存缓冲器123b中的第一数据传输操作。
读取操作控制器131可以控制主缓冲器123a以响应于第二读取命令，执行将被存储在存储器单元阵列110中的第二数据存储在主缓冲器123a中的第二数据读取操作。第二数据可以是不同于第一数据的数据。
读取操作控制器131可以控制主缓冲器123a和高速缓存缓冲器123b，使得第一数据传输操作的某个时间段与第二数据读取操作的某个时间段彼此重叠。读取操作控制器131可以控制主缓冲器123a和高速缓存缓冲器123b，使得在第一数据传输操作被执行时，第二数据读取操作被启动。
在一个实施例中，读取操作控制器131可以包括缓冲器控制信号生成器131a和数据操作校验器131b。
缓冲器控制信号生成器131a可以控制主缓冲器123a和高速缓存缓冲器123b以响应于输入命令CMD和输入地址ADDR，而执行数据读取操作、数据传输操作和数据输出操作。
例如，如果接收到读取命令，则缓冲器控制信号生成器131a可以将主缓冲器控制信号MB_SIG提供给主缓冲器123a，并将高速缓存缓冲器控制信号CB_SIG提供给高速缓存缓冲器123b，以执行数据读取操作、数据传输操作和数据输出操作。
数据操作校验器131b可以从主缓冲器123a接收指示主缓冲器123a的操作已经完成的主缓冲器状态信号。数据操作校验器131b可以从高速缓存缓冲器123b接收指示高速缓存缓冲器123b的操作已经完成的高速缓存缓冲器状态信号。
基于主缓冲器状态信号和高速缓存缓冲器状态信号，数据操作检查器131b可以生成数据操作校验信息，其指示对应于读取命令的数据读取操作、数据传输操作和数据输出操作中的每个操作是否已经完成。
在一个实施例中，当基于数据操作校验信息确定了对应于第一读取命令的数据读取操作完成、并且数据传输操作被启动时，缓冲器控制信号生成器131a可以控制主缓冲器123a和高速缓存缓冲器123b，使得对应于第二读取命令的数据读取操作被启动。
图9是用于描述图8的主缓冲器和高速缓存缓冲器的配置的图。
参照图9，读取/写入电路123可以包括第一页缓冲器PB1和第二页缓冲器PB2。包括在读取/写入电路123中的页缓冲器的数目不限于本实施例的数目。
第一页缓冲器PB1可以包括第一位线感测电路BLS1、第一锁存器控制电路LC1、第一主锁存器ML1和第一高速缓存锁存器CL1。第一页缓冲器PB1可以通过第一数据线DL1，输出从第一存储器单元中、通过与第一存储器单元耦合的第一位线BL1而感测到的数据。
第二页缓冲器PB2可以包括第二位线路感测电路BLS2、第二锁存器控制电路LC2、第二主锁存器ML2和第二高速缓存锁存器CL2。第二页缓冲器PB2可以通过第二数据线DL2，输出从第二存储器单元中、通过与第二存储器单元耦合的第二位线BL2而感测到的数据。主缓冲器123a可以包括多个页缓冲器PB1和PB2的每个页缓冲器中的位线感测电路、锁存器控制电路和主锁存器。例如，主缓冲器123a可以包括多个位线感测电路BLS1和BLS2、多个锁存器控制电路LC1和LC2以及多个主锁存器ML1和ML2。
高速缓存缓冲器123b可以包括多个页缓冲器PB1和PB2中的每个页缓冲器的高速缓存锁存器。例如，高速缓存缓冲器123b可以包括多个高速缓存锁存器CL1和CL2。
图10是用于描述根据一个实施例的高速缓存读取操作的定时图。
参照图10，参照图2所描述的读取命令可以包括读取启动命令RI CMD和读取最终命令(read final command)RF CMD。根据读取最终命令RF CMD的类型，存储器设备可以执行高速缓存读取操作或正常读取操作。
在从时间t1到时间t2的范围的时段期间，针对第一数据DATA1的读取启动命令RICMD、地址ADDR、读取最终命令RF CMD(N)可以通过输入/输出线I/O顺序地输入到存储器设备。
在从时间t2到时间t3的范围的时段期间，响应于所输入的读取最终命令RF CMD(N)，存储器设备可以执行针对第一数据DATA1的数据读取操作。针对第一数据DATA1的数据读取操作可以是正常读取操作。当针对第一数据DATA1的数据读取操作被执行时，就绪/忙碌信号R/B可以做出从高到低的转变。
就绪/忙碌信号R/B可以指示存储器设备是在就绪状态中还是在忙碌状态中。如果就绪/忙碌信号R/B具有高电平，则存储器设备在就绪状态中，因此存储器设备可以从存储器控制器接收新命令以执行操作的。如果就绪/忙碌信号R/B具有低电平，则存储器设备在忙碌状态中，因此存储器设备可能不会从存储器控制器接收新命令，这是因为存储器设备正在执行对应于先前所接收的命令的操作。
在从时间t3到时间t4的范围的时段期间，针对第二数据DATA2的读取启动命令RICMD、地址ADDR、读取最终命令RF CMD(C)可以通过输入/输出线I/O顺序地输入到存储器设备。
在从时间t4到时间t5的范围的时段期间，存储器设备可以执行针对第一数据DATA1的数据传输操作。在时间t4之后，响应于读取最终命令RF CMD(C)，存储器设备可以启动针对第二数据DATA2的数据读取操作。针对第二数据DATA2的数据读取操作可以是高速缓存读取操作。在从时间t4到时间t7的范围的时段期间，存储器设备可以执行针对第二数据DATA2的数据读取操作。
在从时间t5到时间t6的范围的时段期间，针对第一数据DATA1的数据输出命令Dout可以通过输入/输出线I/O输入到存储器设备。
在从时间t6到时间t8的范围的时段期间，存储器设备可以执行针对第一数据DATA1的数据输出操作。当针对第一数据DATA1的数据输出操作被执行时，读取启用信号RE可以做出从高到低的转变。
读取启用信号RE可以指示存储器设备是否能够将所读取的数据输出到外部设备。如果读取启用信号RE具有高电平，则存储设备可能不将所读取的数据输出到外部设备。如果读取启用信号RE具有低电平，则存储器设备可以将所读取的数据输出到外部设备。
在常规的高速缓存读取操作的情况下，在第一数据DATA1的数据传输操作完成之前，存储器设备不能够执行针对第二数据DATA2的数据读取操作，换言之，在时间t5之后，存储器设备可以响应于读取最终命令RF CMD(C)启动针对第二数据DATA2的数据读取操作。
在根据本公开的实施例的高速缓存读取操作的情况下，存储器设备可以按这样的方式来执行针对第一数据DATA1的数据传输操作和针对第二数据DATA2的数据读取操作，该方式使得针对第一数据DATA1的数据传输操作的某个时间段与针对第二数据DATA2的数据读取操作的某个时间段重叠。换言之，在时间t4之后，存储器设备可以响应于读取最终命令RF CMD(C)，启动针对第二数据DATA2的数据读取操作。
因此，用以执行高速缓存读取操作所花费的时间减少了(从t4到t5的)一时段，其中针对第一数据DATA1的数据传输操作与针对第二数据DATA2的数据读取操作重叠。因此，高速缓存读取操作的性能可以被增强。
图11是用于描述根据一个实施例的存储器操作的图。
参照图11，在步骤S1101处，存储器设备可以接收第一读取命令。第一读取命令可以是针对第一数据的读取命令。
在步骤S1103处，响应于第一读取命令，存储器设备可以执行针对第一数据的数据读取操作。针对第一数据的数据读取操作可以是对被存储在第一存储器单元中的第一数据进行感测、并将所感测的第一数据存储在主缓冲器中的操作。
在步骤S1105处，存储器设备可以接收第二读取命令。第二读取命令可以是针对第二数据的读取命令。第二数据可以与第一数据不同。
在步骤S1107处，响应于第一读取命令，存储器设备可以执行针对第一数据的数据传输操作。针对第一数据的数据传输操作可以是将被存储在主缓冲器中的第一数据传送到高速缓存缓冲器、并将第一数据存储在高速缓存缓冲器中的操作。
在步骤S1109处，在针对第一数据的数据传输操作被执行时，存储器设备可以响应于第二读取命令，而执行针对第二数据的数据读取操作。针对第二数据的数据读取操作可以是对被存储在第二存储器单元中的第二数据进行感测、并将所感测的第二数据存储在主缓冲器中的操作。步骤S1107和步骤S1109可以被执行，以使得步骤S1107和S1109的一些时段彼此重叠。
如上文所述的，本公开的各种实施例可以提供具有改进的高速缓存读取性能的存储器设备、以及操作该存储器设备的方法。
本文已经公开了实施例的示例，并且尽管采用了特定术语，但它们仅在一般和描述性意义上被使用和被解释，而不是用于限制性的目的。在一些实例中，如在提交本申请时，对于本领域普通技术人员将是显而易见的，除非另有特别指出，否则结合特定实施例描述的特征、特性和/或要素可以单独使用，或者结合其他实施例所描述的特征、特性和/或要素一起使用。因此，本领域技术人员将理解的是，可以在不脱离如在权利要求中所阐述的本公开的精神和范围的情况下，对形式和细节进行各种改变。

Claims (21)

1.一种页缓冲器，所述页缓冲器被耦合到存储器单元，所述页缓冲器包括：
位线感测电路，所述位线感测电路通过位线与所述存储器单元耦合，并且所述位线感测电路被配置为执行对被存储在所述存储器单元中的第一数据进行感测的位线感测操作；
锁存器控制电路，所述锁存器控制电路与所述位线感测电路耦合；
主锁存器，所述主锁存器通过所述锁存器控制电路与所述位线感测电路耦合，并且所述主锁存器被配置为执行存储所感测的所述第一数据的主锁存器操作；以及
高速缓存锁存器，所述高速缓存锁存器与所述主锁存器耦合，并且所述高速缓存锁存器被配置为执行将被存储在所述主锁存器中的第二数据进行存储的高速缓存锁存器操作，
其中所述锁存器控制电路控制所述位线感测电路与所述主锁存器的连接，使得所述高速缓存锁存器操作的一时间段与所述位线感测操作的一时间段重叠。
2.根据权利要求1所述的页缓冲器，其中所述第二数据是在对被存储在所述存储器单元中的所述第一数据进行感测的所述位线感测操作之前被存储在所述主锁存器中的数据。
3.根据权利要求1所述的页缓冲器，其中在将被存储在所述主锁存器中的所述第二数据存储在所述高速缓存锁存器中的所述高速缓存锁存器操作被执行时，所述位线感测电路启动所述位线感测操作。
4.根据权利要求3所述的页缓冲器，其中当所述位线感测操作完成时，所述主锁存器执行所述主锁存器操作。
5.根据权利要求1所述的页缓冲器，其中当所述位线感测操作和所述高速缓存锁存器操作正被执行时，所述锁存器控制电路中断所述位线感测电路与所述主锁存器的所述连接，以及当所述高速缓存锁存器操作已经完成时，所述锁存器控制电路保持所述位线感测电路与所述主锁存器的所述连接。
6.根据权利要求1所述的页缓冲器，其中所述锁存器控制电路包括：
第一开关，被耦合在第一感测节点与第二感测节点之间；以及
第二开关，被耦合在第一节点与第二节点之间，
其中所述位线感测电路被耦合在所述第一感测节点与所述第一节点之间，以及
其中所述主锁存器和所述高速缓存锁存器被耦合在所述第二感测节点与所述第二节点之间。
7.根据权利要求6所述的页缓冲器，其中在所述高速缓存锁存器操作的某个时段期间，所述锁存器控制电路接通所述第一开关，并且在所述高速缓存锁存器操作的整个时段期间，所述锁存器控制电路关断所述第二开关。
8.根据权利要求6所述的页缓冲器，其中在所述主锁存器操作的某个时间段期间，所述锁存器控制电路接通所述第二开关。
9.根据权利要求6所述的页缓冲器，
其中所述锁存器控制电路还包括第三开关和第四开关，所述第三开关和所述第四开关各自被耦合在接地端子与所述第二节点之间，
其中所述第三开关由所述第二感测节点的电势控制，以及
其中所述第四开关由用于重置所述主锁存器或所述高速缓存锁存器的放电信号控制。
10.一种存储器设备，包括：
存储器单元阵列，包括多个存储器单元；
第一缓冲器，被配置为对被存储在所述多个存储器单元中的数据进行感测和存储；
第二缓冲器，被配置为存储从所述第一缓冲器传送的数据；以及
读取操作控制器，被配置为控制所述第一缓冲器，以执行对被存储在所述多个存储器单元之中的第一存储器单元中的第一数据进行感测和存储的数据读取操作，并且所述读取操作控制器被配置为控制所述第一缓冲器和所述第二缓冲器，使得所述数据读取操作的一时间段与数据传输操作的一时间段重叠，
其中所述数据传输操作将被存储在所述第一缓冲器中的第二数据存储在所述第二缓冲器中。
11.根据权利要求10所述的存储器设备，其中所述读取操作控制器控制所述第一缓冲器，以在所述数据传输操作被执行时启动所述数据读取操作。
12.根据权利要求11所述的存储器设备，其中所述数据读取操作包括对被存储在所述第一存储器单元中的所述第一数据进行感测的位线感测操作、以及将所感测的所述第一数据存储在所述第一缓冲器中的主锁存器操作。
13.根据权利要求12所述的存储器设备，其中所述读取操作控制器控制所述第一缓冲器，以在所述数据传输操作被执行时启动所述位线感测操作。
14.根据权利要求10所述的存储器设备，其中所述第二数据包括通过对被存储在所述多个存储器单元之中的第二存储器单元中的数据进行感测而获得的数据，所述第二存储器单元与所述第一存储器单元不同。
15.根据权利要求10所述的存储器设备，
其中所述第一缓冲器包括主缓冲器，所述主缓冲器通过多个位线与所述多个存储器单元耦合，以及
其中所述第二缓冲器包括高速缓存缓冲器，所述高速缓存缓冲器与所述主缓冲器耦合。
16.根据权利要求15所述的存储器设备，其中所述主缓冲器包括：
多个位线感测电路，所述多个位线感测电路通过所述多个位线与所述多个存储器单元耦合，并且所述多个位线感测电路被配置为对被存储在所述多个存储器单元中的数据进行感测；
多个锁存器控制电路，所述多个锁存器控制电路分别与所述多个位线感测电路耦合；以及
多个主锁存器，所述多个主锁存器分别通过所述多个锁存器控制电路与所述多个位线感测电路耦合，并且所述多个主锁存器被配置为存储由所述多个位线感测电路感测到的数据，
其中所述高速缓存缓冲器包括多个高速缓存锁存器，所述多个高速缓存缓冲器分别与所述多个主锁存器耦合，并且被配置为存储从所述多个主锁存器传送的数据。
17.根据权利要求16所述的存储器设备，其中所述读取操作控制器控制所述多个锁存器控制电路，以在某个时间段期间中断在所述多个位线感测电路与所述多个主锁存器之间的连接，在所述某个时间段中，所述数据传输操作与所述数据读取操作重叠。
18.一种存储器设备，包括：
存储器单元阵列，包括多个存储器单元；
第一缓冲器，被配置为对被存储在所述多个存储器单元中的数据进行感测和存储；
第二缓冲器，被配置为存储从所述第一缓冲器传送的数据；以及
读取操作控制器，被配置为控制所述第一缓冲器和所述第二缓冲器，以响应于第一读取命令来执行第一数据读取操作和第一数据传输操作，并且响应于第二读取命令来执行第二数据读取操作，
其中所述第一数据读取操作将被存储在所述多个存储器单元之中的第一存储器单元中的第一数据存储在所述第一缓冲器中，
其中所述第一传输操作将被存储在所述第一缓冲器中的所述第一数据存储在所述第二缓冲器中，
其中所述第二数据读取操作将被存储在所述多个存储器单元之中的第二存储器单元中的第二数据存储在所述第一缓冲器中，以及
其中所述第一数据传输操作的某个时间段与所述第二数据读取操作的某个时间段重叠。
19.根据权利要求18所述的存储器设备，其中所述读取操作控制器控制所述第一缓冲器和所述第二缓冲器，以在所述第一数据传输操作被执行时启动所述第二数据读取操作。
20.根据权利要求18所述的存储器设备，其中所述读取操作控制器控制所述第二缓冲器，以响应于第一数据输出命令，执行在所述第一数据传输操作已经完成之后将被存储在所述第二缓冲器中的所述第一数据输出到外部设备的第一数据输出操作。
21.根据权利要求20所述的存储器设备，其中所述第二读取命令包括高速缓存读取命令，用于指令以这样的方式来执行所述第一数据输出操作和所述第二数据读取操作：所述第一数据输出操作的某个时间段与所述第二数据读取操作的某个时间段重叠。
CN202010547078.0A 2019-09-23 2020-06-16 存储器设备和操作存储器设备的方法 Active CN112542186B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2019-0116755 2019-09-23
KR1020190116755A KR20210034873A (ko) 2019-09-23 2019-09-23 메모리 장치 및 그 동작 방법

Publications (2)

Publication Number Publication Date
CN112542186A true CN112542186A (zh) 2021-03-23
CN112542186B CN112542186B (zh) 2024-01-30

Family

ID=74881122

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010547078.0A Active CN112542186B (zh) 2019-09-23 2020-06-16 存储器设备和操作存储器设备的方法

Country Status (3)

Country Link
US (1) US11049535B2 (zh)
KR (1) KR20210034873A (zh)
CN (1) CN112542186B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113678204A (zh) * 2021-06-29 2021-11-19 长江存储科技有限责任公司 三维存储器装置中的页缓冲器电路

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11322213B2 (en) * 2020-06-12 2022-05-03 Sandisk Technologies Llc Enhanced multistate verify techniques in a memory device
KR20210155432A (ko) * 2020-06-15 2021-12-23 삼성전자주식회사 불휘발성 메모리 장치, 및 그것의 동작 방법
CN116137175A (zh) * 2021-11-17 2023-05-19 三星电子株式会社 页缓冲器电路以及包括该页缓冲器电路的存储器件
US20230317171A1 (en) * 2022-04-05 2023-10-05 Micron Technology, Inc. All level coarse/fine programming of memory cells

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5768215A (en) * 1995-09-28 1998-06-16 Samsung Electronics Co., Ltd. Integrated circuit memory devices having interleaved read capability and methods of operating same
US20030076719A1 (en) * 2001-10-24 2003-04-24 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory device with cache function and program, read, and page copy-back operations thereof
CN1825470A (zh) * 2005-02-23 2006-08-30 海力士半导体有限公司 操作非易失性存储器装置的分页缓冲器的方法
CN1832044A (zh) * 2005-02-17 2006-09-13 海力士半导体有限公司 用于操作非易失性存储器件的页缓冲器的方法
US7123521B1 (en) * 2005-04-27 2006-10-17 Micron Technology, Inc. Random cache read
CN101017705A (zh) * 2006-02-08 2007-08-15 海力士半导体有限公司 闪存器件的页面缓冲电路及其编程操作方法
US20120008424A1 (en) * 2010-07-09 2012-01-12 Hynix Semiconductor Inc. Nonvolatile memory device and method of operating the same
US20150378887A1 (en) * 2014-06-25 2015-12-31 Han-Jun LEE Nonvolatile memory device and operating method thereof
US20160093388A1 (en) * 2014-09-29 2016-03-31 Samsung Electronics Co., Ltd. Nonvolatile memory device and operating method thereof
US9672879B1 (en) * 2015-12-10 2017-06-06 SK Hynix Inc. Page buffer and memory device having the same

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7957197B2 (en) 2008-05-28 2011-06-07 Sandisk Corporation Nonvolatile memory with a current sense amplifier having a precharge circuit and a transfer gate coupled to a sense node

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5768215A (en) * 1995-09-28 1998-06-16 Samsung Electronics Co., Ltd. Integrated circuit memory devices having interleaved read capability and methods of operating same
US20030076719A1 (en) * 2001-10-24 2003-04-24 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory device with cache function and program, read, and page copy-back operations thereof
CN1832044A (zh) * 2005-02-17 2006-09-13 海力士半导体有限公司 用于操作非易失性存储器件的页缓冲器的方法
CN1825470A (zh) * 2005-02-23 2006-08-30 海力士半导体有限公司 操作非易失性存储器装置的分页缓冲器的方法
US7123521B1 (en) * 2005-04-27 2006-10-17 Micron Technology, Inc. Random cache read
CN101017705A (zh) * 2006-02-08 2007-08-15 海力士半导体有限公司 闪存器件的页面缓冲电路及其编程操作方法
US20120008424A1 (en) * 2010-07-09 2012-01-12 Hynix Semiconductor Inc. Nonvolatile memory device and method of operating the same
US20150378887A1 (en) * 2014-06-25 2015-12-31 Han-Jun LEE Nonvolatile memory device and operating method thereof
US20160093388A1 (en) * 2014-09-29 2016-03-31 Samsung Electronics Co., Ltd. Nonvolatile memory device and operating method thereof
US9672879B1 (en) * 2015-12-10 2017-06-06 SK Hynix Inc. Page buffer and memory device having the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113678204A (zh) * 2021-06-29 2021-11-19 长江存储科技有限责任公司 三维存储器装置中的页缓冲器电路
CN113678204B (zh) * 2021-06-29 2023-11-07 长江存储科技有限责任公司 三维存储器装置中的页缓冲器电路

Also Published As

Publication number Publication date
US11049535B2 (en) 2021-06-29
CN112542186B (zh) 2024-01-30
US20210090620A1 (en) 2021-03-25
KR20210034873A (ko) 2021-03-31

Similar Documents

Publication Publication Date Title
CN112542186B (zh) 存储器设备和操作存储器设备的方法
CN110321068B (zh) 存储器控制器及操作存储器控制器的方法
CN112447244B (zh) 存储装置及其操作方法
CN110244093B (zh) 低电压检测电路与包括该低电压检测电路的存储器装置
CN111798901A (zh) 页缓冲器、具有页缓冲器的存储器装置及其操作方法
CN112860178A (zh) 存储器装置、存储器控制器、存储器系统及存储器系统的操作方法
US10998053B2 (en) Memory device and operating method thereof for applying a channel precharge voltage to bit lines after a sensing operation
KR20220093912A (ko) 메모리 장치 및 그 동작 방법
CN114255796A (zh) 存储器装置和操作该存储器装置的方法
CN112908370A (zh) 存储器装置和操作该存储器装置的方法
CN110619912B (zh) 存储装置以及该存储装置的操作方法
US11237768B2 (en) Memory device changing memory area in which data is stored and operating method thereof
CN112530496B (zh) 存储器设备及其操作方法
CN113724752A (zh) 存储器装置及其操作方法
CN112951297A (zh) 存储器装置和操作该存储器装置的方法
US11538531B2 (en) Memory device and method of operating the same
US11237767B2 (en) Memory system, memory controller and method for operating memory controller
CN115440271A (zh) 存储器设备及其操作方法
CN114974380A (zh) 存储器装置及其操作方法
KR20220077679A (ko) 메모리 장치 및 그 동작 방법
CN114078542A (zh) 存储器装置及其操作方法
US11948645B2 (en) Page buffer, memory device including the page buffer and operating method thereof
KR20230016299A (ko) 메모리 장치 및 그 동작 방법
CN114078516A (zh) 存储器装置和操作该存储器装置的方法
CN115881177A (zh) 基于菊花链拓扑结构的存储装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant