CN1825470A - 操作非易失性存储器装置的分页缓冲器的方法 - Google Patents

操作非易失性存储器装置的分页缓冲器的方法 Download PDF

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Abstract

一种用于操作非易失性存储器装置的分页缓冲器的方法，包括：在编程操作中启动该分页缓冲器的第一锁存电路，以及在回存编程操作中禁用该第一锁存电路。在回存编程操作与编程操作中均启动第二锁存电路。

Description

操作非易失性存储器装置的分页缓冲器的方法
技术领域
本发明涉及操作非易失性存储器装置中的分页缓冲器的方法，且更具体地，涉及操作NAND快闪存储器装置的分页缓冲器的方法。
背景技术
已知半导体存储器装置使用具有刷新功能的电可编程及可清除组件，以在预定周期中重新存储数据。此处，“编程”意谓将数据写入存储器单元中的操作。
NAND快闪存储器装置具有含有串联连接的若干存储器单元的串，以启用高度整合的存储器装置(即，邻近存储器单元共享漏极或源极)。NAND快闪存储器装置是经配置以顺次读取信息的类型的存储器装置，其不同于NOR快闪存储器装置。
NAND快闪存储器装置采用分页缓冲器，以将大量数据存储至存储器单元中或自存储器单元读取信息。分页缓冲器通过输入/输出基垫接收大量数据，且随后将该数据提供至存储器单元，或在存储存储器单元的数据后输出数据。分页缓冲器可由单一缓存器组成，以暂时存储数据，或由双寄存器组成，以在编程大量数据时提高编程速度。
当存储器单元有缺陷时，需要回存(copy-back)功能。缺陷存储器单元中的数据经由分页缓冲器传送至其它正常存储器单元中。
图1是示出传统NAND快闪存储器装置中的回存编程操作的方块图。
参看图1，传统的回存编程操作包括以下步骤：通过由位线选择/偏压电路21所选择的位线(例如，BLe)及感应节点SO，读出存储器单元阵列10中的缺陷存储器单元的数据位，且随后将该读出数据位存储至分页缓冲器20的主锁存电路23中(步骤41)；将数据位从主锁存电路23传送至高速缓冲存储器锁存电路24(步骤42)；将数据位从高速缓冲存储器锁存电路24传回至主锁存电路23(步骤43)；且随后通过选定位线及感应线SO将主锁存电路23的数据位重新编程至另一存储器单元(正常存储器单元)中(步骤44)。
然而，当在主锁存电路23与高速缓冲存储器锁存电路24之间传送数据时，此回存编程方案可能导致高的错误率。
发明内容
本发明提供一种用于操作非易失性存储器装置中的分页缓冲器的方法，该方法可缩短回存编程时间及锁存电路之间的传输错误。
在本发明的一个实施例中，非易失性存储器装置包括：存储器单元阵列，其包括配置于字线与位线的相交处的若干存储器单元。若干分页缓冲器经由感应线连接至存储器单元阵列。每个分页缓冲器包括：第一及第二锁存电路，其经配置以存储程序数据位；数据传输模块，其经配置以在编程操作期间经由感应线将程序数据位传送至选定位线，该程序数据位从该第一锁存电路传送并存储于该第二锁存电路中；及回存编程电路，其连接于该第二锁存电路与该感应线之间，并经配置以进行回存编程操作。在一个实施例中，第一锁存电路仅在编程操作中被启动，而在回存编程操作中被禁用，且第二锁存电路在回存编程操作与编程操作中均被启动。
在另一实施例中，在回存编程操作期间，第二锁存电路经由选定位线及感应线读取并存储数据位。该数据位已经被编程至存储器单元中的缺陷存储器单元中。该回存编程电路将存储于第二锁存电路的第一节点中的所读取数据位反相，并经由感应线将该反相数据位传送至选定位线，从而将该数据位重新编程至存储器单元中的正常存储器单元中。
在一个实施例中，回存编程电路包括：反相器，其经配置以在回存编程操作期间将第二锁存电路的第一节点的数据位反相；及传送模块，其经配置以经由感应线将该反相数据位从反相器传送至该选定位线。
在另一实施例中，第一锁存电路包括：锁存器，其经配置以存储在编程操作中从外部源供应的程序数据位；第一传送模块，其经配置以将程序数据位传送至第一锁存电路，该第一传送模块连接至第一锁存电路的第一及第二节点；和第二传送模块，其经配置以经由感应线将数据位从第一锁存电路的第一节点传送至第二锁存电路。
在又另一实施例中，第二锁存电路包括：锁存器，其经配置以在回存编程操作及编程操作期间，响应于感应线的电压电平而存储数据位；和放电模块，其经配置以在回存编程操作、编程操作或读取操作期间，响应于感应线的电压电平而放电该锁存器的第一节点。
在一个实施例中，数据传输模块包括：程序开关模块，其经配置以经由感应线将数据位从第二锁存电路的第二节点传送至选定位线，以编程存储器单元，该程序开关模块在编程操作中启用；和读取传送模块，其经配置以经由数据线将数据位从第二锁存电路的第二节点传送至外部装置，该传送模块在读取操作中启用。
在另一实施例中，该非易失性存储器装置进一步包括：验证开关模块，经配置以通过读取第二锁存电路的第二节点的数据位来检测合格或失效的编程状态。
在又一实施例中，该分页缓冲器包含：预充电电路，其经配置以在读取已编程至存储器单元中的数据时，预先充电该感应线；和位线选择/偏压电路，其经配置以选择该等位线中的一个，并将选定位线连接至感应线。
在本发明的另一实施例中，提供一种用于操作非易失性存储器装置的分页缓冲器的方法。该非易失性存储器装置包括由配置于字线与位线相交处的存储器单元组成的存储器单元阵列、及经由感应线连接至存储器单元阵列的若干分页缓冲器。每个分页缓冲器具有第一及第二锁存电路。该方法包括：在编程操作期间启动第一及第二锁存电路；且在回存编程操作中禁用第一锁存电路。
在一个实施例中，借助以下步骤进行回存编程操作：经由选定位线及感应线读取已编程至缺陷存储器单元中的数据位；将该所读取数据位存储至第二锁存电路中；将存储于第二锁存电路中的该读取数据位反相；将该反相数据位传送至选定位线；及将该数据位重新编程至存储器单元中的正常存储器单元中。
在另一实施例中，回存编程操作包括：预充电感应线；检测感应线上的预充电或放电状态；及将缺陷存储器单元的数据位存储至第二锁存电路。
在又一实施例中，反相步骤包括：将第二锁存电路的第一节点的数据位反相。可借助以下步骤进行编程操作：在第一锁存电路中存储程序数据位；经由感应线将程序数据位从第一锁存电路传送至第二锁存电路；及经由感应线将程序数据位传送至选定位线；及将所传送的数据位编程至存储器单元中。
附图说明
包括附图以提供对本发明的进一步理解，并将其合并于此并构成本说明书的一部分。附图示出了本发明的示例实施例，并与说明书一起用来说明本发明的原理。其中：
图1是示出传统的NAND快闪存储器装置中的回存编程操作的方块图；
图2是示出根据本发明的实施例的NAND快闪存储器装置中的回存编程操作的方块图；
图3是说明图2中所示出的NAND快闪存储器装置的电路图；
图4是示出图3中所示出的NAND快闪存储器装置中的回存编程操作的电路图；及
图5示出图3中示出的NAND快闪存储器装置的回存编程操作的时序图。
具体实施方式
以下将参看附图更详细描述本发明的实施例。然而，本发明可以不同形式体现且不应理解为限制于本文中所陈述的实施例。相反，提供此等实施例为使此公开更加彻底且完整，并充分将本发明的范围传达给本领域的技术人员。本说明书中的相同数字指示相同组件。
以下将结合附图描述关于本发明的例示性实施例。
图2是示出根据本发明的一个实施例的NAND快闪存储器装置中的回存编程操作的方块图。
参看图2，通过首先经由位线选择/偏压电路210选定的位线(例如，BLE)将数据位读入主锁存电路240中，来编程NAND快闪存储器装置(步骤401)。数据位来自存储器单元阵列100的缺陷存储器单元。随后，该数据位经由回存编程电路230，从主锁存电路240传送至选定位线。随后，将主锁存电路240中的数据位重新编程至存储器单元阵列100的正常存储器单元中(步骤402)。
将提取至主锁存电路240的数据位传送至高速缓冲存储器锁存电路250，且将该数据位传回主锁存电路，以在正常存储器单元中被重新编程。图2中所示出的过程直接在正常存储器单元中重新编程提取至主锁存电路240的数据位，而无需将其传回高速缓冲存储器锁存电路250。
图3是说明图2中所示出的NAND快闪存储器装置的电路图。
参看图3，NAND快闪存储器装置包括存储器单元阵列100、分页缓冲器200及行选择电路300。
在存储器单元阵列100中，附图标记BLe指示偶数次序的位线，而附图标记BLo指示奇数次序的位线。若干存储器单元MC1～MCn连接至偶数次序的位线BLe，而其它存储器单元连接至奇数次序的位线BLo。存储器单元(例如，MC1)由单一字线(例如，WL1)来控制，其属于单一分页。
分页缓冲器200耦接于存储器单元阵列100与行选择电路300之间。位线BLe及BLo通过感应线SO耦接至分页缓冲器200。为便于描述，图3说明一简化分页缓冲器。应了解，在分页缓冲器200中可使用任何数目的分页缓冲器。分页缓冲器200包括位线选择/偏压电路210、预充电电路220、回存编程电路230、主锁存电路240及高速缓冲存储器锁存电路250。
位线选择/偏压电路210包括NMOS晶体管N11～N14。NMOS晶体管N11连接于位线BLe与一供应电压供应信号VIRPWR的线之间。NMOS晶体管N11响应于施加至晶体管N11的栅极的栅极控制信号DISe而接通或断开。NMOS晶体管N11响应于栅极控制信号DISe而接通，从而当用位线BLo编程数据位时，将电压供应信号VIRPWR作为电源电压而施加至位线BLe。NMOS晶体管N12连接于位线BLo与供应电压供应信号VIRPWR的线之间。NMOS晶体管N12响应于施加至晶体管N12的栅极的栅极控制信号DISo而接通或断开。NMOS晶体管N12可响应于栅极控制信号DISo而接通，从而当在位线BLe中编程数据位时，将电压供应信号VIRPWR作为电源电压施加至位线Blo。在一个实施例中，在编程操作期间，将电压供应信号VIRPWR设定成与电源电压VCC相同的电平。NMOS晶体管N13响应于位线选择信号BSLe而将位线BLe连接至感应线SO。NMOS晶体管N14响应于位线选择信号BSLo而将位线BLo连接至感应线SO。
预充电电路220连接于电源电压VCC与感应线SO之间。预充电电路220包括PMOS晶体管P11，该晶体管P11可以响应于施加至晶体管P11的栅极的预充电信号PRECHb而接通或断开。在读取操作期间，PMOS晶体管P11预充电感应线SO至电源电压VCC，从而经由感应线SO供应电流至位线BLe或BLo。
主锁存电路240包括NMOS晶体管N21～N23及第一锁存器LT1。该第一锁存器LT1包括反相器IV1和IV2，且其经配置以暂时存储从存储器单元读取的数据位。该NMOS晶体管N21响应于感应线SO上的信号而接通或断开。NMOS晶体管N22响应于主锁存信号MLCH而接通或断开。在一个实施例中，当NMOS晶体管N21接通时，NMOS晶体管N22被接通，从而将第一锁存器LT1的节点QAb改变为逻辑低(例如，‘0’)，而将第一锁存器LT1的节点QA改变为逻辑高(例如，‘1’)。NMOS晶体管N23耦接于第一锁存器LT1的节点QA与地电压VSS之间，其响应于施加至晶体管N23的栅极的重置信号MRST而将第一锁存器LT1的节点QA初始化为‘0’，并将节点QAb初始化为‘1’。
回存编程电路230包括反相器IV3及NMOS晶体管N24。该反相器IV3输出与第一锁存器LT1的节点QAb的信号反相的信号。该NMOS晶体管N24耦接于感应线SO与主锁存电路240之间。NMOS晶体管N24响应于施加至晶体管N24的栅极的回存信号CPBK而接通。该NMOS晶体管N24将主锁存电路240连接至感应线SO，从而在回存编程操作中将存储于主锁存电路240中的缺陷存储器单元的数据位重新编程至正常单元。
高速缓冲存储器锁存电路250包括NMOS晶体管N40～N43与N47，以及第二锁存器LT2。第二锁存器LT2包括反相器IV4及IV5，所述反相器经配置以暂时存储从主锁存电路240传送的数据位。NMOS晶体管N40耦接于第二锁存器LT2的节点QB与地电压VSS之间，其响应于施加至该晶体管N40的栅极的重置信号CSET而将第二锁存器LT2的节点QB初始化为逻辑低(例如，″0″)，并将节点QBb初始化为逻辑高(例如，″1″)。NMOS晶体管N41响应于数据输入信号nDI而将从外部源传送的程序数据位经由数据线存储至第二锁存器LT2。NMOS晶体管N42及N43在响应于数据输入信号DI，将从外部源传送的待编程数据经由数据线存储至第二锁存器LT2。NMOS晶体管N47响应于编程操作中的程序清除(dump)信号PDUMP而接通，从而经由感应线SO将数据位从第二锁存器LT2的节点QBb传送至主锁存电路250。
在一个实施例中，分页缓冲器200包括NMOS晶体管N44～N46、PMOS晶体管P12、位线选择/偏压电路210、预充电电路220、回存编程电路230、主锁存电路240及高速缓冲存储器锁存电路250。在编程操作中，NMOS晶体管N44响应于程序信号PGM而接通，从而经由感应线SO将数据位传送至选定位线(例如，BLe)。程序数据位的一实例是第一锁存器LT1的节点QA的数据位。NMOS晶体管N45响应于读取操作中的读取信号PBDO而接通，从而经由行选择电路300将数据位从选定位线传送至数据线DL。PMOS晶体管P12连接于电源电压VCC与节点nWDO之间。晶体管P12响应于第一锁存器LT1的节点QA的数据位而接通或断开，以通过编程或清除操作来验证存储器单元的合格或失效。
行选择电路300包括由行选择信号YA及YB控制的两个NMOS晶体管N51与N52。NMOS晶体管N51及N52在读取和编程操作中用以将分页缓冲器200连接至数据线DL。行选择信号YA及YB从行地址产生。
图4及图5是示出图3所示的NAND快闪存储器装置中的回存编程操作的电路图及时序图。
根据本发明的一个实施例，为了说明回存编程操作，假设缺陷存储器单元为MC1。将缺陷存储器单元MC1的数据位读入第一锁存电路240中，且随后将其重新编程至正常存储器单元(例如，MC2)中。
在一个实施例中，响应于位线选择信号BSLe而接通NMOS晶体管N13，以选择字线WL1及位线BLe。完成此操作以从存储器单元MC1读取数据位，并将其重新编程至另一正常存储器单元中。
如图4及图5所说明，重置信号MRST进行初始化(例如，产生脉冲)，以将第一锁存器LT1的节点QA设定为逻辑低(例如，″0″)，且将第一锁存器LT1的节点QAb设定为逻辑高(例如，″1″)。感应线SO被预充电，以与电源电压VCC的电平相等。由于存储器单元MC1仍为一程序单元，因此感应线SO将预充电电压保持为与电源电压VCC相等。如图5中所说明，接通NMOS晶体管N21及N22，以将第一锁存器LT1的节点QAb设定为″0″，且将第一锁存器LT1的节点QA变为″1″(读取步骤401)。
在此处理期间，反相器IV3将第一锁存器LT1的节点QA从″1″变成″0″。由于NMOS晶体管N24响应于回存信号CPBK而接通，因此从反相器IV3输出的数据位″0″被传送至位线BLe，且存储器单元MC1的数据位被重新编程至正常存储器单元MC2中(编程步骤402)。
根据本发明的一个实施例，可仅利用主锁存电路而无需高速缓冲存储器锁存电路来执行回存编程操作。
根据本发明的一个实施例，可直接通过位线而无需使用高速缓冲存储器锁存器将来自缺陷存储器单元的数据位重新编程至正常存储器单元中。此可提高回存编程操作的速度。
虽然已结合附图中所说明的本发明的实施例描述了本发明，但本发明不受所描述实施例的限制。对本领域的技术人员明显的是，在不偏离本发明的范围及精神的情况下可进行各种替代、修改及改变。

Claims (14)

1.一种非易失性存储器装置，包括：
存储器单元阵列，其包括多个存储器单元；及
多个分页缓冲器，经由感应线耦接至该存储器单元阵列，
其中每个分页缓冲器包括：
第一及第二锁存电路，被配置为存储程序数据位；
数据传输模块，被配置为经由该感应线将该程序数据位传送至选定位线，在编程操作期间，该程序数据位从该第一锁存电路传送，并存储于该第二锁存电路中；以及
回存编程电路，耦接于该第二锁存电路与该感应线之间，并被配置为进行回存编程操作，
其中该第一锁存电路被配置为在该编程操作中被启动，而在该回存编程操作中不被启动，且该第二锁存电路被配置为在该回存编程操作与该编程操作中均被启动。
2.如权利要求1所述的非易失性存储器装置，其中该第二锁存电路读取并存储已被编程至缺陷存储器单元中的程序数据位，且该回存编程电路将存储于该第二锁存电路的第一节点中的该读取数据位反相，并经由该感应线将该反相数据位传送至该选定位线，以便将该数据位重新编程至正常存储器单元中。
3.如权利要求2所述的非易失性存储器装置，其中该回存编程电路包括：
反相器，被配置为在该回存编程操作中将该第二锁存电路的该第一节点的数据位反相，
其中该反相的数据位经由该感应线而被从该反相器传送至该选定位线。
4.如权利要求1所述的非易失性存储器装置，其中该回存编程电路包括：
反相器，被配置为在该回存编程操作中将该第二锁存电路的该第一节点的数据位反相，
其中该反相的数据位经由该感应线而从该反相器传送至该选定位线。
5.如权利要求1所述的非易失性存储器装置，其中该第一锁存电路包括：
锁存器，被配置为存储该程序数据位，该锁存器在该编程操作中具备外部电压源；
第一传送模块，被配置为传送该程序数据位，该第一传送模块耦接至该第一锁存电路的第一及第二节点；及
第二传送模块，被配置为经由该感应线将数据位从该第一锁存电路的该第一节点传送至该第二锁存电路。
6.如权利要求1所述的非易失性存储器装置，其中该第二锁存电路包括：
锁存器，被配置为在该回存编程操作及该编程操作期间，响应于该感应线的电压电平而存储数据位；及
放电模块，被配置为在该回存编程操作、该编程操作或读取操作期间，响应于该感应线的该电压电平而放电该锁存器的第一节点。
7.如权利要求1所述的非易失性存储器装置，其中该数据传输模块包括：
编程开关模块，被配置为经由该感应线将数据位从该第二锁存电路的第二节点传送至该选定位线，以编程该存储器单元；及
读取开关模块，被配置为经由数据线将数据位从该第二锁存电路的该第二节点传送至外部装置。
8.如权利要求1所述的非易失性存储器装置，其进一步包括：验证开关模块，被配置为通过读取该第二锁存电路的第二节点的数据位，来检测合格或失效的编程状态。
9.如权利要求1所述的非易失性存储器装置，其中该分页缓冲器包含：
预充电电路，被配置为在读取已编程至存储器单元中的数据时，预先地充电该感应线；及
位线选择/偏压电路，被配置为选择所述位线中的一个，并将该选定位线连接至该感应线。
10.一种用于操作非易失性存储器装置的分页缓冲器的方法，其中该非易失性存储器装置包括由多个存储器单元组成的存储器单元阵列及经由感应线耦接至该存储器单元阵列的多个分页缓冲器，每个分页缓冲器具有第一及第二锁存电路，该方法包括：
在编程操作期间启动该第一锁存电路及该第二锁存电路；
在回存编程操作期间禁用该第一锁存电路；及
在该回存编程操作期间启动该第二锁存电路。
11.如权利要求10所述的方法，其中该回存编程操作包括：
经由选定位线及该感应线读取已被编程至缺陷存储器单元中的程序数据位；
将该读取程序数据位存储于该第二锁存电路中；
将存储于该第二锁存电路中的该读取程序数据位反相；及
将该反相的数据位传送至该选定位线，以将该反相的数据位重新编程至除了该缺陷存储器单元以外的存储器单元中。
12.如权利要求11所述的方法，其中该读取步骤包括：
预充电该感应线；及
检测该感应线上的预充电或放电状态。
13.如权利要求11所述的方法，其中该反相步骤包括：
将该第二锁存电路的第一节点的数据位反相。
14.如权利要求10所述的方法，其中该编程操作包括：
将程序数据位存储于该第一锁存电路中；
经由该感应线将该程序数据位从该第一锁存电路传送至该第二锁存电路；及
经由该感应线将该程序数据位传送至选定位线，并将该传送的数据位编程至该存储器单元中。
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