CN1832045A - 非易失性存储器件和用于操作其页缓冲器的方法 - Google Patents

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Abstract

一种非易失性存储器件包括具有存储单元的存储单元阵列，每个存储单元在字线和位线的交叉点处定义。页缓冲器经由读出线耦接到存储单元阵列。页缓冲器包括具有第一锁存电路并耦接到读出线的第一锁存单元，其被配置为在回拷编程操作期间被激活以读取存储在第一存储单元中的数据，并将该数据重新编程到与第一存储单元不同的第二存储单元中。页缓冲器还包括具有第二锁存电路并耦接到读出线的第二锁存单元，其被配置为在回拷操作期间不被激活而在编程、读取和验证操作期间被激活，其被配置为在编程操作期间接收要在存储单元中编程的数据并存储该数据，其还被配置为在读取和验证操作期间读取在存储单元中编程的数据，并存储所读取的数据。

Description

非易失性存储器件和用于操作其页缓冲器的方法
技术领域
本发明涉及非易失性存储器件和用于操作它们的方法。更具体地，它涉及能够通过改变页缓冲器(page buffer)的操作来缩短回拷(copy-back)编程时间的NAND型快闪存储器件、以及用于操作页缓冲器的方法。
背景技术
近来，对于不需要周期性刷新操作并且可以被电编程和擦除的半导体存储器件存在日益增加的需求。编程操作将数据写入到存储单元中。
为了实现半导体存储器件的高集成度，NAND型快闪存储器件具有共享公共连接的多个存储单元。换句话说，相邻的单元彼此共享漏极和源极。不同于NOR型快闪存储单元，NAND型快闪存储单元能够依次读出信息。
NAND型快闪存储器件采用页缓冲器，以便在短时间内存储大量信息、或读出所存储的数据。页缓冲器从I/O(输入/输出)焊盘(PAD)接收大量数据，以便将数据提供给存储单元，或将数据存储在存储单元中以输出它。通常，页缓冲器由单个寄存器构成，以便暂时存储数据。近来，为了提高在对大量数据编程时的编程速度，已引入了具有双寄存器的NAND型快闪存储器件。
回拷编程操作是指利用页缓冲器来将存储在有缺陷的单元中的数据传送到正常单元。
图1是图解传统的NAND型快闪存储器件的回拷编程操作的框图。
参照图1，传统的回拷编程操作如下进行。将存储在有缺陷的单元中的数据读出到页缓冲器20的第一锁存单元24。将从第一锁存单元24读出的数据传送到第二锁存单元25。将所传送的第二锁存单元25中的数据编程到假定正确运行的另一个存储单元(或“正常单元”)。
图2是图解传统的NAND型快闪存储器件的编程、读取和验证操作的框图。
参照图2，如果从第一和第二锁存单元24和25中选择第一锁存单元24，则去激活(inactivate)第二锁存单元25，并在第一锁存单元24中进行编程操作51以及读取和验证操作52。反之，如果选择了第二锁存单元25，则去激活第一锁存单元24，并在第二锁存单元25中进行编程操作61以及读取和验证操作62。
在上述回拷编程操作中，在第一锁存单元24和第二锁存单元25之间传送数据时存在较高的出错概率。因而，在回拷编程操作期间，不能充分保证时间余量。
发明内容
根据本发明的实施例，提供了一种非易失性存储器件，其能够通过在回拷编程操作期间、在锁存单元之间传送数据时改变页缓冲器处的锁存单元的操作，来消除错误、并减小回拷编程操作时间。
在本发明的其它实施例中，非易失性存储器件包括：阵列，包括布置在字线和位线的交叉点处的存储单元；以及通过读出线(sensing line)连接到该阵列的多个页缓冲器。每个页缓冲器包括第一锁存单元和第二锁存单元。第一锁存单元在回拷编程操作期间被激活，并读取被编程到有缺陷的存储单元的数据，以便将该数据存储在正常单元中。第二锁存单元在回拷操作期间被去激活，并在编程、读取和验证操作期间被激活。另外，第二锁存单元被配置为：在编程操作期间，接收要在存储单元中被编程的数据，并存储该数据。此外，第二锁存单元被配置为：在读取和验证操作期间，读取在存储单元中编程的数据，并存储所读出的数据。
在本发明的另一个实施例中，一种用于操作非易失性存储器件的页缓冲器的方法包括：阵列，其包括布置在字线和位线的交叉点处的存储单元；以及多个页缓冲器，其通过读出线连接到所述阵列，并具有第一和第二锁存单元。根据本发明的方法包括：在回拷编程操作期间，激活页缓冲器的第一锁存单元，并且去激活页缓冲器的第二锁存单元，以及在编程、读取和验证操作期间，激活第二锁存单元，并且去激活第一锁存单元。
附图说明
包括附图以提供对本发明的进一步的理解，并且，附图被合并在内并构成此说明书的一部分。附图图解了本发明的示例实施例，并且，连同描述一起用来说明本发明的原理。在附图中：
图1是图解传统的NAND型快闪存储器件的回拷编程操作的框图；
图2是图解传统的NAND型快闪存储器件的编程、读取和验证操作的框图；
图3是图解根据本发明一个实施例的NAND型快闪存储器件的回拷编程操作的框图；
图4是图解根据本发明一个实施例的NAND型快闪存储器件的编程、读取和验证操作的框图；
图5是图3和4中示出的NAND型快闪存储器件的电路图；
图6是图解图5中示出的NAND型快闪存储器件的回拷编程操作的电路图；以及
图7是图解图5中示出的NAND型快闪存储器件的编程、读取和验证操作的电路图。
具体实施方式
下面将使用特定实施例和附图来更详细地描述本发明。然而，本发明可以以不同形式来实施，并且不应被理解为限于这里阐述的实施例。确切地说，对于本领域技术人员来说，为了说明的目的而提供这些实施例。相同的附图标记表示相同的元件。
在下文中，将与附图相结合、参照本发明的示例实施例，来描述本发明。
图3是图解根据本发明优选实施例的NAND型快闪存储器件的回拷编程操作的框图。
参照图3，按照下面所述来执行回拷编程操作。通过利用预充电单元220来对读出线S0充电，来从有缺陷的单元中读出数据，以便将所读出的数据存储在第一锁存单元230中(步骤S401)。随后，将存储在第一锁存单元230中的所读出的数据重新编程到正常单元中(步骤S402)。
如上所述，NAND型快闪存储器件利用第一锁存器230而不是第二锁存器240来执行回拷编程操作。
图4是图解根据本发明优选实施例的NAND型快闪存储器件的编程、读取和验证操作的框图。
参照图4，由第二锁存单元240执行编程410、读取420、以及验证430操作。在编程、读取、以及验证操作期间，第一锁存单元230处于去激活状态。
图5是示出图3和4的NAND型快闪存储器件的详细电路图。
参照图5，该NAND型快闪存储器件包括存储单元阵列100、页缓冲器200、以及列选择单元300。
在存储单元阵列100中，BLe表示偶数编号的位线，而BLo表示奇数编号的位线。多个存储单元MC1至MCn连接到位线BLe，并且剩余的存储单元连接到位线BLo。连接到一条字线(例如，WL1)的存储单元形成一页。
页缓冲器200连接在存储单元阵列100和列选择单元300之间。尽管在图5中仅示出了一个页缓冲器，但在该快闪存储器件中可存在多个页缓冲器200。页缓冲器200通过读出线S0连接到位线BLe和BLo，并且包括位线选择单元210、预充电单元220、第一锁存单元230、以及第二锁存单元240。
位线选择单元210包括晶体管N11至N14。晶体管N11的一端连接到位线BLe，而其另一端连接到提供电源信号VIRPWR的线。通过将栅极控制信号DISCHe施加到栅极来导通/关断晶体管N11。通过栅极控制信号DISCHe来导通此晶体管N11，以便将电源电压VCC作为电源信号VIPWR施加到位线BLe，并对对应的存储单元编程。晶体管N12的一端连接到位线BLo，而其另一端连接到提供电源信号VIRPWR的线。通过将栅极控制信号DISCHo施加到栅极来导通/关断晶体管N12。通过栅极控制信号DISCHo来导通此晶体管N12，以便将电源电压VCC作为电源信号VIRPWR施加到该位线，并对对应的存储单元编程。NMOS晶体管N13响应于位线选择信号BSLe而将位线BLe连接到读出线S0。NMOS晶体管N14响应于位线选择信号BLe而将位线BLo连接到读出线S0。
预充电单元220连接在电源电压VCC和读出线S0之间，并且包括通过接收预充电信号PRECHb而导通/关断的PMOS晶体管P11。在读出存储在存储单元中的数据时，PMOS晶体管P11将读出线S0预充电到电源电压VCC。
第一锁存单元230仅在回拷编程操作期间被激活，并且包括NMOS晶体管N21至N24、第一锁存电路LT1、以及反相器IV3。第一锁存电路LT1包括反相器IV1和IV2，并存储从存储单元读取的数据。NMOS晶体管N23连接在第一锁存电路LT1的节点QA和地电压VSS之间。另外，在将重置信号MRST施加到NMOS晶体管N23的栅极时，NMOS晶体管N23将节点QA初始化为“0”，并将节点QAb初始化为“1”。NMOS晶体管N21响应于读出线S0的信号而导通/关断，并且NMOS晶体管N22响应于锁存信号MLCH而导通/关断。同时导通NMOS晶体管N21和NMOS晶体管N22将节点QAb改变为“0”，并将节点QA改变为“1”。反相器IV3使节点QA的数据反相，并随后输出该数据。NMOS晶体管N24在回拷编程操作期间通过回拷信号CPBK导通，以便通过读出线S0将由反相器IV3输出的数据传送到所选位线(例如，BLe)。
第二锁存单元240在编程、读取、以及验证操作期间被激活。第二锁存单元240包括NMOS晶体管N31至N37、第二锁存电路LT2、以及反相器IV6。第二锁存电路LT2包括反相器IV3和IV4，并存储从存储单元读出的数据。在第二锁存电路LT2的节点QA和地电压VSS之间提供NMOS晶体管N33。另外，在将重置信号CRST施加到NMOS晶体管N33的栅极时，NMOS晶体管N33将节点QB初始化为“0”，并将节点QBb初始化为“1”。NMOS晶体管N31响应于读出线S0的信号而导通/关断，并且NMOS晶体管N32响应于锁存信号CLCH而导通/关断。同时导通NMOS晶体管N31和NMOS晶体管N32两者将节点QBb改变为“0”，并将节点QB改变为“1”。反相器IV6使节点QBb的数据反相，并随后输出该数据。NMOS晶体管N34响应于数据输入信号DL而将从数据线DL接收的数据传送到第二锁存电路LT2。NMOS晶体管N35响应于数据输入信号nDI而将从数据线DL接收的数据传送到第二锁存电路LT2。NMOS晶体管N36在编程操作期间通过编程信号PGM而被导通，由此将从反相器IV6输出的数据传送到读出线S0，以便将该数据编程到存储单元、即与所选位线BLe或BLo相关联的存储单元。NMOS晶体管N37在读取操作期间通过读出信号PBD0而被导通，由此将输出到所选位线BLe或BLo的数据、即从反相器IV6输出的数据通过列选择单元300传送到数据线DL。PMOS晶体管P13连接在电源电压VCC和节点nWD0之间，并通过将第二锁存电路LT2的节点QB的数据施加到栅极而被导通/关断。PMOS晶体管P13根据节点nWD0是处于浮置状态还是逻辑高来验证编程的通过/失败。
NMOS晶体管N38在测试操作期间通过信号CELLIV而被导通，并被用来测量页缓冲器的电压和电流。
连接在页缓冲器200和数据线DL之间的列选择单元300包括由列选择信号YA和YB控制的两个NMOS晶体管N41和N42。列信号YA和YB由列寻址单元(未示出)生成。
图6是图解根据本发明优选实施例的NAND型快闪存储器件的回拷编程操作的电路图。
回拷编程操作根据以下步骤进行。使能字线WL1，并通过选择位线BLe来读出存储在存储单元MC1中的数据，以便将所存储的数据重新编程到存储单元MC2中。
第一锁存电路LT1的节点QA和QAb分别被初始化为“0”和“1”。随后，导通PMOS晶体管P11，由此将读出线S0预充电至电源电压VCC的电平。由于存储单元MC1是被编程的单元，因此读出线S0被维持在预充电状态。
NMOS晶体管N21和N22导通，使得第一锁存电路LT1的节点QA和QAb分别被反相为“1”和“0”(读取操作401)。第一锁存电路LT1的节点QA的数据“1”被反相器IV3反相为“0”，以便将其输出。在此情况下，NMOS晶体管N24通过回拷信号CBPK而被导通，使得将从反相器IV3输出的数据“0”通过读出线S0传送到所选位线BLe。结果，存储单元MC2被重新编程(编程操作402)。
如上所述，由第一锁存单元230进行回拷编程操作401和402。
图7是图解根据本发明一个实施例的NAND型快闪存储器件的编程、读取和验证操作的电路图。
例如，将在这里说明对通过字线WL1和位线BLo选择的存储单元中的数据编程(编程操作410)的方法。
在编程操作期间，如果通过列选择单元300将从数据线DL传送的数据“0”输入到NMOS晶体管N35，则NMOS晶体管N35通过数据输入信号nDI而被导通，由此将数据“0”存储在第二锁存电路LT2中。结果，第二锁存电路LT2的节点QB和QBb分别变为“0”和“1”。此时，反相器IV6使第二锁存节点LT2的节点QBb的数据“1”反相为“0”。NMOS晶体管N38通过编程信号PGM而被导通，以便通过利用读出线S0将数据“0”施加到所选位线(例如，BLo)，来在该存储单元中将数据编程。
接下来，将说明读取存储在通过字线WL1和位线BLo而选择的存储单元中的数据(读取操作420)的方法。
在读取操作期间，PMOS晶体管P11被导通，以便将读出线S0预充电至电源电压VCC。在此情况下，如果读出线S0被维持在预充电状态，则NMOS晶体管N31和N32被导通。结果，第二锁存电路LT2的节点QBb和QB变为“0”和“1”。此时，反相器IV6将第二锁存电路LT2的节点QBb的数据“0”反相以输出数据“1”。同时，NMOS晶体管N37通过读出信号PBD0而被导通，由此将数据“1”通过列选择单元300传送到数据线DL。
接下来，将说明用于验证在通过字线WL1和位线BLo选择的存储单元中是否将数据正常地编程(验证操作430)的方法。
PMOS晶体管P11导通，以便将读出线S0预充电至电源电压VCC。在此情况下，如果读出线S0被维持在预充电状态，则NMOS晶体管N31和N32导通，使得第一锁存电路LT2的节点QBb和QB分别变为“0”和“1”。如果是这样，则PMOS晶体管P13通过第二锁存电路LT2的节点QB的数据“1”而被关断。由此，节点nWD0被置于浮置状态，并将编程结果评价为“通过”。反之，如果读出线S0被放电，则NMOS晶体管N31和N32变为关断，使得第二锁存电路LT2的节点QBb和QB最初被维持为“1”和“0”。因此，PMOS晶体管P13通过第二锁存电路LT2的节点QB的数据“0”而被导通。因此，节点nWD0升高为电源电压VCC，并将编程结果评价为“失败”。
如先前所述，从有缺陷的存储单元读出数据，以便将其存储在第一锁存单元中。随后，不将第一锁存单元的存储的数据传送到第二锁存单元，而是直接将其传送到所选位线。随后，可在存储单元中将所传送的数据重新编程。因此，与使用第二锁存单元来将数据重新编程的传统方法相比，有利地提高了回拷编程操作速度。
已经结合本发明的特定实施例和附图描述了本发明。对于本领域技术人员来说，显然，在不背离本发明的范围和精神的情况下，可以作出各种替换、修改和改变。

Claims (12)

1、一种非易失性存储器件，包括：
存储单元阵列，包括存储单元，每个存储单元在字线和位线的交叉点处定义；和
页缓冲器，经由读出线耦接到存储单元阵列，
其中，页缓冲器包括：
第一锁存单元，其包括第一锁存电路并耦接到读出线，第一锁存单元被配置为：在回拷编程操作期间被激活以便读取存储在第一存储单元中的数据，并将该数据重新编程到与第一存储单元不同的第二存储单元中；以及
第二锁存单元，其包括第二锁存电路并耦接到读出线，第二锁存单元被配置为不在回拷操作期间被激活，而在编程、读取和验证操作期间被激活，第二锁存单元被配置为在编程操作期间接收要在存储单元中编程的数据并存储该数据，第二锁存单元被配置为在读取和验证操作期间读取在存储单元中编程的数据，并存储所读取的数据。
2、如权利要求1所述的非易失性存储器件，其中，第一锁存单元在回拷操作期间经由从多条位线中选择的位线来读取存储在第一存储单元中的数据，并且通过使存储的数据反相、并将反相后的数据传送到所选位线而在第二存储单元中将所读取的数据重新编程。
3、如权利要求1所述的非易失性存储器件，其中，第一锁存单元的第一锁存电路被配置为：在回拷操作期间读取存储在第一存储单元中的数据；
其中，第一锁存单元还包括：
第一放电单元，其被配置为如果读出线处于预充电状态，则将第一锁存电路的第一节点放电；
第一反相单元，其被配置为使第一锁存电路的第二节点的数据反相；以及
第一传送单元，其被配置为将从反相单元输出的数据传送到第二存储单元。
4、如权利要求1所述的非易失性存储器件，其中，第二锁存单元的第二锁存电路被配置为：在读取和验证操作期间，存储从给定存储单元读取的数据，或者在编程操作期间，将经由数据线接收的数据编程到给定存储单元中；
其中，第二锁存单元还包括：
第二放电单元，其被配置为在读取操作期间，如果读出线处于预充电状态，则将第二锁存电路的第三节点放电；
第二反相单元，其被配置为在编程或读取操作期间，使第二锁存电路的第二节点的数据反相；
第一开关，其被配置为在编程操作期间，读取由第二反相单元从数据线接收的数据；
第二开关，其被配置为在编程操作期间，将第二反相单元的反相后的数据传送到从多条位线中选择的位线；以及
验证单元，其被配置为在读取操作期间，读取第二锁存电路的第二节点的数据，以验证确定编程是通过还是失败。
5、如权利要求1所述的非易失性存储器件，其中，页缓冲器还包括：
预充电单元，其被配置为在读取在存储单元中编程的数据时，向读出线预充电；以及
位线选择和偏置单元，其被配置为选择位线之一，并将所选位线耦接到读出线。
6、一种用于操作非易失性存储器件的方法，所述非易失性存储器件包括布置在字线和位线的交叉点处的存储单元阵列，该器件具有耦接到读出线的页缓冲器，该页缓冲器具有第一和第二锁存单元，该方法包括：
在回拷编程操作期间激活页缓冲器的第一锁存单元，页缓冲器的第二锁存单元在回拷编程操作期间不被激活；以及
在编程、读取和验证操作期间激活第二锁存单元，第一锁存单元在编程、读取和验证操作期间不被激活。
7、如权利要求6所述的方法，其中，回拷编程操作包括：
通过选择与第一存储单元相关联的位线，读取存储在来自存储单元阵列的第一存储单元中的数据，第一存储单元是有缺陷的单元；
使第一锁存单元中的所读取的数据反相；以及
经由读出线将反相后的数据传送到所选位线，并将所传送的数据重新编程到与第一存储单元不同的第二存储单元。
8、如权利要求7所述的方法，其中，读取步骤包括：
向读出线预充电；
随后，确定读出线是处于预充电状态还是放电状态。
9、如权利要求7所述的方法，其中，使所读取的数据反相包括：使第一锁存单元的第一节点的数据反相。
10、如权利要求6所述的方法，其中，编程操作包括：
将经由数据线而从外部源接收的数据存储在第二锁存单元中；
使存储在第二锁存单元中的数据反相；以及
将反相后的数据传送到所选位线，其中选择所述所选位线来在与所选位线相关联的存储单元中将所传送的数据编程。
11、如权利要求6所述的方法，其中，读取操作包括：
向读出线预充电；
确定读出线是处于预充电状态还是放电状态，以读取在存储单元中编程的数据，并随后将所读取的数据存储在第二锁存单元中；
使存储在第二锁存单元中的所读取的数据反相；以及
将反相后的数据输出到数据线。
12、如权利要求6所述的方法，其中，验证操作包括：
向读出线预充电；
确定读出线是处于预充电状态还是放电状态；以及
使用存储在第二锁存单元中的数据的电压电平，确定编程操作是否已失败。
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