JP2008181628A - ナンドフラッシュメモリ装置とそのセル特性改善方法 - Google Patents

ナンドフラッシュメモリ装置とそのセル特性改善方法 Download PDF

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Abstract

【課題】フラッシュメモリ素子のセル電圧シフト現象が発生したとき、セル電圧を補正することでセル分布特性を向上させる装置とそのセル特性改善方法を提供する。
【解決手段】頁バッファ部４２０のセンシングラインに連結され、選択したメモリセルに対して読み出し電圧とプログラム検証電圧を用いてセル分布状態による制御信号を出力するセル特性検査回路４５０を有する。そして、ワード線を選択するXデコーダ４３０と、選択したメモリセルのデータを入出力するための経路を提供するYデコーダ４４０を有し、セル特性検査回路４５０からの制御信号で選択したメモリセルを該当プログラム検証電圧に対応するプログラム電圧を用いてプログラムする。プログラム状態が一定時間以上維持された過程においてセル電圧シフトが発生してセルの特性が劣化すると、その劣化セルのセル電圧シフトを検出して補正し、再プログラムを実行してセル分布特性を改善する。
【選択図】 図４

Description

本発明は、ナンドフラッシュメモリ装置に関し、また特にフラッシュメモリ素子のセル分布特性を高めるセル特性改善方法に関するものである。
フラッシュメモリ素子は、メモリセルの隣り合うソースとドレインどうしに共用する模様で直列に接続して１つの単位としてビット線に接続するものである。メモリセルは、通常、フローティングゲートとコントロールゲート（制御ゲート）が積層されたトランジスタ構造を有する。メモリセルアレイは、P型基板またはN型基板に形成されたP型ウェル内に直接形成される。ナンドセルのドレイン側は選択ゲートを通じてビット線に接続され、ソース側はやはり選択ゲートを通じてソース線に接続される。メモリセルのコントロールゲートは行方向に連続的に配置されてワード線となる。
このナンドフラッシュメモリ素子の動作は次の通りである。データの書き込み動作は、ビット線から最も遠く離れた位置のメモリセルから順に行われる。選択されたメモリセルのコントロールゲートには高電圧(Vpp)を印加し、それからビット線側にあるメモリセルのコントロールゲートと選択ゲートには中間電位を印加し、ビット線にはデータに基づいて0Vまたは中間電位を付与する。ビット線に0Vが印加されたとき、その電位は選択メモリセルのドレインまで伝達され、ドレインからフローティングゲートに電子注入が生じる。これにより、その選択されたメモリセルのしきい値は正方向にシフトされる。
また、データ消去はナンドフラッシュメモリ素子の同一のブロック内の全てのメモリセルに対して同時に行われる。すなわち、全てのコントロールゲートと選択ゲートを0Vとし、ビット線とソース線をフローティング状態として、P型ウェルとN型基板にそれぞれ高電圧を印加する。これにより、全てのメモリセルからフローティングゲートの電子がP型ウェルが放出され、しきい値は負方向にシフトする。
データ読出し動作は、選択されたメモリセルの制御ゲートを0Vとし、それ以外のメモリセルのコントロールゲートと選択ゲートを電源電位にして選択メモリセルで電流が流れるかどうかを検出することによって行われる。
図１は、一般的なセル分布の特性を示し、また図２はプログラム電圧の増加によるセルしきい値電圧の変更の様子を示すそれぞれ特性グラフである。
図１において、２ビットのデータを格納することができるマルチレベルセルのセル分布特性が示され、プログラムされていない状態(State1; St1)と、プログラムされている状態(St1〜St4)で示される。一般に、状態(St1)は‘00’のデータを示し、状態(St2)は‘01’のデータを示す。そして、状態(St3)は‘11’のデータを示し、状態(St4)は‘10’のデータを示す。
それぞれのセル分布によってデータを読み出すには、読出し電圧(RD1, RD2, RD3)を印加するようにし、データプログラム検証時に検証電圧(Program Verify; PV1,PV2, PV3)を印加する。
ところで、上記セル分布を有するマルチレベルセルフラッシュメモリ素子がプログラムを読み出し、消去を続けて実行している間、特定セルにあってはシフト現象が深刻化し、図１中の点線で示すように、しきい値電圧値が変更されることがある。このようなセル電圧シフト現象が起こると、メモリセルがデータプログラム状態で長時間経過する場合はその保全性の維持が低下して広範なセル分布をもつようになる。特に、プログラム特性が良好でないセルはそのセル特性が脆弱なものとなる。
図２に示すように、セル電圧シフト現象はプログラム検証レベルが増加するに伴って深刻さを増し、そうしたセルをプログラムさせるためには高電圧が要求され、プログラム時間も増す必要があるなど、問題点が多い。
以上から、本発明の目的は、フラッシュメモリ素子の維持状態などが原因でセル電圧シフト現象が発生したとき、セル電圧を補正することでセル分布特性を向上させるナンドフラッシュメモリ装置とそのセル特性改善方法を提供することにある。
上記目的を達成するために本発明の代表的なナンドフラッシュメモリ装置は、複数のビット線対と複数のワード線にそれぞれ連結されるメモリセルを含むメモリセルアレイと、前記一対のビット線に対応して配置され、選択したメモリセルにデータをプログラムまたは読み出しするよう動作する頁バッファ部と、前記頁バッファ部のセンシングラインに連結され、前記選択したメモリセルに対して読み出し電圧とプログラム検証電圧を用いてメモリセルの分布状態による制御信号を出力するセル特性検査回路と、入力アドレスによって前記メモリセルアレイのワード線を選択するXデコーダと、前記選択したメモリセルのデータを入出力するための経路を提供するYデコーダと、を含み、前記セル特性検査回路から出力された制御信号によって、前記選択したメモリセルを該当プログラム検証電圧に対応するプログラム電圧を用いてプログラムするように構成したことを特徴とする。
また、本発明の代表的なナンドフラッシュメモリ装置のセル特性改善方法は、セル電圧リフレッシュ命令の入力を受ける工程と、選択されたメモリセルに対して読出し電圧及び検証電圧によってセル状態を判断する工程と、前記判断結果に応じて選択されたメモリセルに対する再プログラムを選択的に行う工程と、を含むことを特徴とする。
本発明のナンドフラッシュメモリ装置によれば、データプログラム状態が一定時間以上維持された過程においてセル電圧シフトが発生してセルの特性が劣化した場合、そのセルのセル電圧シフトを検出して補正を行い、再プログラムを実行することでセル分布特性を向上させて改善することができる。
また、本発明のセル特性改善方法によれば、ナンドフラッシュメモリ装置に何ら特別な装置を設けずとも、セル電圧リフレッシュ命令を受けることで劣化したセルに対して再プログラムを選択的に実行することで、劣化セルのセル特性を向上させて改善することができる。また、セル特性検査回路としては、フラッシュメモリ素子が動作中に周期的に動作させたり、あるいはメモリ素子をベーク(bake)した後に動作させることもできる。
以下、本発明に係るナンドフラッシュメモリ装置とそのセル特性改善方法のそれぞれ好適な実施形態について図３以下の各図を参照して詳細に説明する。
はじめに、図３は、ナンドフラッシュメモリ装置の実施形態において、セル特性を向上させたセル分布を示す。読出し電圧(RD)と検証電圧(PV)によって一定時間データが維持され、その間のセル電圧シフトが発生したセル分布図の一部を示す、領域(C)は正常にプログラムされているセルの分布領域であり、領域(B)は正常領域において一定時間以上維持状態を持続することでセル電圧がシフトされたセルの分布領域である。そして、領域(A)に所在するセルはまったくプログラムが実行されないセルとなる。
≪第１実施形態≫
図４は、ナンドフラッシュメモリ装置の第１実施形態としてその構成を示す機能ブロック図である。この場合のナンドフラッシュメモリ装置(400)は、データプログラムのためのメモリセルアレイ(410)と、上記メモリセルアレイ(410)にデータプログラムまたは読み出しのための頁バッファ(420)と、入力されるアドレスにより上記メモリセルアレイ(410)のメモリセルを選択するXデコーダ(430)とYデコーダ(440)と、上記頁バッファ(420)のセンシングラインと連結され、セルのプログラム状態を検査するセル特性検査回路(450)及び上記セル特性検査回路(450)が出力するセル特性検査結果に応じてメモリセルの再プログラムを行うようにする制御部(460)を含む。
上記セル特性検査回路(450)は、頁バッファ(420)のセンシングノードと、プログラム電圧及び読み出し電圧を用いて選択されるメモリセルが図３の如何なる領域に属するかによりシーケンス(Seq.)信号を出力する。このシーケンス信号に基づいて制御部(460)はセルが図２の領域(B)に属しておれば、該当メモリセルにプログラムを再び行うように制御する。
そこで、図５は、第１実施形態におけるセル特性検査回路(450)を示し、図３中の領域(B)に属するセルを再びプログラムして領域(C)にシフトさせることができるように、セルの状態を検査することができる。また、このセル特性検査回路(450)は、第１および第２のインバータ(IN1, IN2)と、第１〜第３のNMOSトランジスタ(N1〜N3)を含む。
第１のインバータ(IN1)は、第１のノード(1)と第２のノード(2)との間に連結され、第１のノード(1)の信号が第１のインバータ(IN1)に入力され、第２のノード(2)に出力される。そして、第２のインバータ(IN2)は第２のノード(2)と第１のノード(1)との間に第１のインバータ(IN1)と反対方向に連結される。上記第１，第２のインバータ(IN1,IN2)はラッチ回路をなす。
第１のNMOSトランジスタ(N1)は、第１のノード(1)と第3のノード(3)との間に連結され、第１のNMOSトランジスタ(N1)のゲートにはプログラム検証電圧(PV)が入力される。
また、第２のNMOSトランジスタ(N2)は、第２のノード(2)と第３のノード(3)との間に連結され、第２のNMOSトランジスタ(N2)のゲートには読出し電圧(RD)が入力される。
また、第３のNMOSトランジスタ(N3)は、第３のノード(3)と接地電圧との間に連結され、第３のNMOSトランジスタ(N3)のゲートにはメモリセル(図示せず)と頁バッファ(図示せず)との間のセンシングノード(SO)が連結される。
上記第１のインバータ(IN1)の出力、つまり第２のノード(2)の状態を用いてセル状態が分かるシーケンス(Sequence;Seq.)信号とする。
以上から、この第１実施形態のセル特性検査回路ではつぎのように動作する。
セル特性検査回路は、一定の時間を周期として維持状態を持続しているメモリセルに対して特性検査を実施し、セル電圧シフト現象が多発したセルに対して再プログラムできるようにする。
まず、セル特性を検査するために、センシングノード(SO)をプリチャージして第３のNMOSトランジスタ(N3)をターンオンさせ、プログラム検証電圧(PV)を印加して第１のNMOSトランジスタ(N1)をターンオンさせる。第１，第３のNMOSトランジスタ(N1,N3)がターンオンされることにより、第１のノード(1)はロー（Low）レベル(L)となり、第２のノード(2)、即ち、シーケンス(Seq.)はハイ（high）レベル(H)にリセットされる。
そして、読出し電圧(RD)を第２のNMOSトランジスタ(N2)に印加すれば、プログラムされたセルの場合、第２のノード(2)がハイレベル(H)を維持し、消去セルの場合、第２のノード(2)がローレベル(L)に変更される。
さらに詳しくは、プログラムセルであれば、センシングノード(SO)には電流が流れないため、フローティング状態で第３のNMOSトランジスタ(N3)がターンオフされる。したがって、読出し電圧(RD)によって第２のNMOSトランジスタ(N2)がターンオンされるとしても、第２のノード(2)の状態は初期のハイレベル(H)を維持する。
また、消去セルの場合、センシングノード(SO)に電流が流れ、第３のNMOSトランジスタ(N3)はターンオンされる。したがって、読み出し電圧(RD)により第２のNMOSトランジスタ(N2)がターンオンされれば、第２のノード(2)はローレベル(L)に変更される。
第２のノード(2)の状態、つまりシーケンス(Seq.)状態によって正常な場合は、図３で示したように、読出し電圧(RD)を基準として領域(A)は消去セルであると認識し、領域(B及びC)はプログラムセルであると認識してローレベル(L)となる。
そして、再びプログラム検証電圧(PV)を印加すれば、領域(C)にあるセルの場合、第２のノード(2)はハイレベル(H)に変更され、領域(B)にあるセルの場合は消去セルであると認識され、第２のノード(2)がローレベル(L)に変更される。したがって、領域(B)にあるセルであると判断されれば、再びプログラムを行うことによって領域(B)のセルを領域(C)にシフトさせる。
ここで、図８は、上記読出し電圧(RD)とプログラム検証電圧(PV)を印加して、シーケンス(Seq.)状態にてセル領域を判断できるように用いられる≪表１≫を示す。この≪表１≫に示すように、最初のリセット状態でシーケンス(Seq.)はハイレベル(H)に初期化される。そして、読み出し電圧(RD)により領域(A)はハイレベルを維持し、領域(B及びC)はローレベル(L)に変更される。また、二つの領域(B, C)を区分するためにプログラム検証電圧(PV)を印加すれば、領域(B)のセルはシーケンス(Seq.)がローレベルをそのまま維持し、領域(C)のセルはハイレベル(H)に変更される。
したがって、この第１実施形態によれば、読出し電圧(RD)とプログラム検証電圧(PV)を印加した後、シーケンス(Seq)がローレベル(L)となるセルに対して再びプログラムを行って領域(C)にセルを移動させることでセル特性を向上させ、エラーを防止できる。また、セル特性検査回路を用いてそれぞれのメモリセルに対して読出し電圧とプログラム検証電圧を用いた状態検査を行い、特性が劣化したセルに対して再プログラムを実行することで特性を改善することができる。
≪第２実施形態≫
つぎに、図６は、本発明によるナンドフラッシュメモリ装置の第２実施形態として、その頁バッファ回路図を示す。本実施形態にあっては、上記第１実施形態のセル特性検査回路を設けることなく、頁バッファ回路を用いてセル状態を判断して特性を改善させるようにしたものである。
そこで、かかるナンドフラッシュメモリ装置の頁バッファは、ビットライン選択部(510)と、第１のラッチ部(520)と第２のラッチ部(530)を含む。ビットライン選択部(510)は、入力アドレスによってイーブン(Even)またはオッド(Odd)ビットラインを選択し、第１〜第4のNMOSトランジスタ(MN1〜MN4)を含む。第１のラッチ部(520)は、第５〜第１３のNMOSトランジスタ(MN5〜MN13)と、第１〜第２のインバータ(IN1, IN2)と、そして第２のPMOSトランジスタ(MP2)を含む。
第２のラッチ部(530)は、第１4〜第２０のNMOSトランジスタ(MN14〜MN20)と、第３〜第４のインバータ(IN3, IN4と、第３のPMOSトランジスタ(MP3)を含む。また、上記頁バッファは、プリチャージのための第１のPMOSトランジスタ(MP1)を含む。また、ビットライン選択部(510)と第１，第２のラッチ部(520, 530)は、センシングノード(SO)で連結される。第１のPMOSトランジスタ(MP1)がセンシングノード(SO)と電源電圧との間に連結され、プリチャージ信号(PRECHb)によって動作してセンシングノード(SO)をプリチャージさせる。
一方、第１のラッチ部(510)は以下のように構成されている。
第５のNMOSトランジスタ(MN5)がセンシングノードとAノード(QA)との間に連結され、データ転送信号(DATTRANS)により動作する。第６，第７のNMOSトランジスタ(MN6,MN7)はセンシングノードとAノード(QA)との間に直列に連結される。第６のNMOSトランジスタ(MN6)は、マルチレベルセルプログラム信号(MLCPROG)によって動作し、第７のNMOSトランジスタ(MN7)は第２のラッチ部(530)のB反転ノード(QBb)のレベルに応じて動作する。
第１，第２のインバータ(IN1, IN2）は第１のラッチ(L1)で構成され、Aノード(QA)と、A反転ノード(QAb)との間に連結され、第２のPMOSトランジスタ(MP2)はAノード(QA)の電圧レベルに応じて動作し、データ検証信号(nWDO)またはセル特性検査反転信号(CC_N;Cell Characteristics)を出力する。
また、第８，第９のNMOSトランジスタ(MN8, MN9)は、A反転ノード(QAb)と接地電圧との間に直列に連結され、第８のNMOSトランジスタ(MN8)はレフトプログラム電圧(PV_L)により動作し、第９のNMOSトランジスタ(MN9)はセンシングノード(SO)の電圧レベルに応じて動作する。
また、第１０のNMOSトランジスタ(MN10)は、A反転ノード(QAb)と第3のノード(N3)との間に連結され、データ入力反転信号(DATALOAD_N)によって動作し、第１１のNMOSトランジスタ(MN11)はAノード(QA)と第3のノード(N3)との間に連結され、データ入力信号(DATALOAD)によって動作する。第１２のNMOSトランジスタ(MN12)は、Aノード(QA)と第２のノード(N2)との間に連結され、レフト読出し電圧(RD_N)レベルに応じて動作する。第１３のNMOSトランジスタ(MN13)は、Aノード(QA)と第3のノード(N3)との間に連結され、第１のラッチ(L1)のデータを出力するためのパス信号(QAPASS)によって動作する。
第１のラッチ(L1)と、第８のNMOSトランジスタ(MN8)と、第１２のNMOSトランジスタ(MN12)と、第９のNMOSトランジスタ(MN9)は、この第２実施形態におけるナンドフラッシュメモリ装置の内部コントローラ(図示せず)に入力されるVtリフレッシュ(refresh)命令の指示に基づいてセルの特性を検査する回路として動作する。
ここで、第２のラッチ部(530)の構成については以下のとおりである。
第１４，第１５のNMOSトランジスタ(MN14,MN15)はセンシングノード(SO)とB反転ノード(QBb)との間に直列に連結され、第１４のNMOSトランジスタ(MN14)はマルチレベルセルプログラム(MLCPROG)によって動作する。第１５のNMOSトランジスタ(MN15)はAノード(QA)の電圧レベルに応じて動作する。
第１６のNMOSトランジスタ(MN16)はセンシングノード(SO)とB反転ノード(QBb)との間に連結され、シングルレベルセルプログラム(SLCPROG)信号によって動作する。そして、第３，第４のインバータ(IN3,IN4)はBノード(QB)とB反転ノード(QBb)との間に連結される第２のラッチ(L2)で構成される。
また、第３のPMOSトランジスタ(MP3)は、B反転ノード(QBb)の電圧レベルに応じて電源電圧を検証信号(nWDO)またはセル特性反転信号(CC_N)によって出力する。第１７のNMOSトランジスタ(MN17)はB反転ノード(QBb)と第4のノード(N4)との間に連結され、第１７のNMOSトランジスタ(MN17)はライト読出し電圧(RD_R)によって動作する。
第１８のNMOSトランジスタ(MN18)はBノード(QB)と第４のノード(N4)との間に連結され、ライト検証電圧(PV_R)によって動作する。第１９のNMOSトランジスタ(MN19)は第4のノード(N4)と接地電圧との間に連結され、センシングノード(SO)の電圧レベルに応じて動作する。
上記第２のラッチ(L2)と、第１７のNMOSトランジスタ(MN17)と、第１８のNMOSトランジスタ(MN18)と、第１９のNMOSトランジスタ(MN19)は、この第２実施形態におけるナンドフラッシュメモリ装置の内部コントローラ(図示せず)に入力されるVtリフレッシュ(refresh)命令に従ってセルの特性を検査する回路として動作する。
すなわち、頁バッファにおいて第１のラッチ部(520)と、第２のラッチ部(530)にはそれぞれセル特性検査をすることができる回路が構成されている。
上記のような頁バッファを含む第２実施形態におけるナンドフラッシュメモリ装置は、外部から入力されるVtリフレッシュ命令に基づいてセルの特性を検査し、シフトされたセルのしきい値電圧値を改善することができる。
そうしたセル特性の検査は、入力されるアドレスによって頁単位で、メモリセルアレイのブロック単位または特定セル単位で選択して行うことができる。
頁バッファに含まれるセル特性回路の動作の詳しくは、図３のセル分布を参照し、第１のラッチ部(510)に含まれるセル特性回路を例にとると、以下のとおりである。
この第２実施形態におけるナンドフラッシュメモリ装置では、入力されるVtリフレッシュ命令に基づいてセルの特性を検査する。そのために、まず頁バッファにプリチャージ信号(PRECHb)をロウレベルに印加し、第１のPMOSトランジスタ(MP1)をターンオンさせて電源電圧をセンシングノード(SO)にプリチャージさせる。そして、レフト検証電圧(PV_L)をハイレベルに印加し、A反転ノード(QAb)をローレベルにリセットする。上記B反転ノード(QBb)がローレベルとなるにつれてAノード(QA)はハイレベルとなり、第２のPMOSトランジスタ(MP2)がターンオフされ、セル特性反転信号(CC_N)がローレベルに出力される。
以降、入力されるアドレスによって選択されるセルがビットライン選択部(510)を通じて連結され、レフト読出し電圧(RD_L)によりセルを読み出しする。この時、レフト読み出し電圧(RD_L)によって第１２のNMOSトランジスタ(MN12)がターンオンされ、セルがプログラムされている状態であれば、センシングノード(SO)はプリチャージされたハイレベルを維持し、第９のNMOSトランジスタがターンオンされる。したがって、Aノード(QA)はロウレベルに変更され、これにより第２のPMOSトランジスタ(MP2)がターンオンされ、セル特性反転信号(CC_N)がハイレベル(H)に出力される。
以上から明らかなように、レフト読出し電圧(RD_L)によってセル特性反転信号(CC_N)がハイレベル(H)に出力されるセルは、レフト読出し電圧(RD_L)に対してプログラムされていることを意味するため、図３のB、C領域がセルであるということができる。
反対に、プログラムされていないセルの場合は、センシングノード(SO)がローレベル(L)に落ち、第９のNMOSトランジスタ(MN9)がターンオフされるため、Aノード(QA)がハイレベル(H)をそのまま維持し、セル特性反転信号(CC_N)もローレベル(L)を維持するようになる。
レフト読出し電圧(RD_L)によって分類されたBとC領域を分けるためには、レフト検証電圧(PV_L)を用いる。
すなわち、BとCの領域のセルは、レフト読出し電圧(RD_L)によってAノードがローレベル(L)であり、A反転ノード(QAb)はハイレベルに変更されている状態である。この時、再びレフト検証電圧(PV_L)に対する読み出し動作を行えば、レフト検証電圧(PV_L)に対してB領域のセルはプログラムされていないセルであると認識され、C領域のセルはプログラムされたセルであると認識される。
それに対して、B領域のセルである場合、センシングノード(SO)はロウレベルに変更され、第９のNMOSトランジスタ(MN9)がターンオフされるため、A反転ノード(QAb)の電圧レベルは変更されない。したがって、Aノード(QA)も引き続きローレベルを維持し、セル特性反転信号(CC_N)もハイレベル(H)を出力する。
しかし、C領域のセルである場合は、センシングノード(SO)はハイレベルを維持し、第9のNMOSトランジスタ(MN9)がターンオンされるため、A反転ノード(QAb)はローレベルに変更され、Aノード(QA)はハイレベル(H)に変更され、第２のPMOSトランジスタ(MP2)をターンオフさせる。したがって、セル特性反転信号(CC_N)がローレベル(L)に出力される。
かかるセル特性回路の動作によってB領域に所在するセルであることが確認されたセルに対しては、プログラム電圧によって再プログラムを行ってC領域に移動させることで、セル特性を向上させて改善することができる。
図７は、この第２実施形態におけるナンドフラッシュメモリのセル特性改善方法の動作順序を示すフローチャートである。
まず、ステップ６０１（以下、各ステップを「S601」のように記載する）においては、セル特性の改善のためにVtリフレッシュ命令の入力を受け、セル特性改善のためのアドレスと実行命令の入力を受ける(S602,S603)。
その際、この第２実施形態のナンドフラッシュメモリ装置では、Vtリフレッシュに対する命令語に対して動作するようにするプロセスがコントローラに入力されており、これに対して先に言及した頁バッファのセル特性検査回路を制御する。
また、ステップのS602で入力を受けるアドレスは、特定のセルのアドレスまたはブロックのアドレスまたは頁のアドレスなどと多様化し、セルの一つまたはブロック、頁単位のセルを選択してセル特性の改善が行えるようにすることが可能である。
上記Vtリフレッシュ命令に従ってセンシングノード(SO)をプリチャージし、センシング検査回路を初期化する(S604)。センシング検査回路の初期化方法は、先に言及した通り、第１のラッチ部(520)の場合、レフト検証電圧(PV_L)を印加してA反転ノード(QAb)をローレベル(L)にセッティングする。第２のラッチ部(530)の場合には、ライト検証電圧(PV_R)を印加してBノード(QB)をローレベル(L)にセッティングする。
そして、検証電圧(PV)と読出し電圧(PV)によってセルの状態を判断し(S605)、B領域のセルに対して再プログラムを行う(S606, S607)。
以上から、第２実施形態によれば、ナンドフラッシュメモリ装置に新規な装置を追加して設けることなくく、セル特性を向上させて改善することができる。また、上記のセル特性検査回路の動作は、フラッシュメモリ素子が動作する間、周期的に動作させるか、またはメモリ素子をベーク(bake)した後に動作させることが可能である。また、使用者が任意の目的で動作するように制御することも可能である。
なお、本発明について上記数例の実施形態を説明したが、それら実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内でその他の実施形態、応用例、変形例およびそれらの組み合わせも可能である。
一般的なセル分布特性を示す図る。 プログラム電圧増加によるセルしきい値電圧の変更の様子を示す図。 本発明の実施形態においてナンドフラッシュメモリのセル特性の改善によるセル分布を示す図。 第１実施形態としてナンドフラッシュメモリ装置の構成を示す機能ブロック図とセル特性検査回路図。 同第１実施形態におけるセル特性検査回路図。 本発明の第２実施形態としてナンドフラッシュメモリ装置の頁バッファ回路を示す図。 同第２実施形態におけるセル特性改善方法の動作順序を示すフローチャート。 上記第１実施形態において読出し電圧(RD)とプログラム検証電圧(PV)を印加して、シーケンス(Seq.)状態にてセル領域を判断するために参照される表。
符号の説明
400 ナンドフラッシュメモリ装置
410 メモリセルアレイ
420 頁バッファ
430 Xデコーダ
440 Yデコーダ
450 セル特性検査回路
460 制御部
510 ビットライン選択部
520 第１のラッチ部
530 第２のラッチ部

Claims (19)

  1. 複数のビット線対と複数のワード線にそれぞれ連結されるメモリセルを含むメモリセルアレイと、
    前記一対のビット線に対応して配置され、選択したメモリセルにデータをプログラムまたは読み出しするよう動作する頁バッファ部と、
    前記頁バッファ部のセンシングラインに連結され、前記選択したメモリセルに対して読み出し電圧とプログラム検証電圧を用いてメモリセルの分布状態による制御信号を出力するセル特性検査回路と、
    入力アドレスによって前記メモリセルアレイのワード線を選択するXデコーダと、
    前記選択したメモリセルのデータを入出力するための経路を提供するYデコーダと、
    を含み、
    前記セル特性検査回路から出力された制御信号によって、前記選択したメモリセルを該当プログラム検証電圧に対応するプログラム電圧を用いてプログラムするように構成したことを特徴とするナンドフラッシュメモリ装置。
  2. 前記セル特性検査回路は、前記メモリセルが有し得るレベル状態による読出し電圧とプログラム検証電圧を用いてメモリセルが正常プログラムされたか否かを判断することを特徴とする請求項１に記載のナンドフラッシュメモリ装置。
  3. 前記セル特性検査回路は、一定時間ごとに周期的に動作することを特徴とする請求項１に記載のナンドフラッシュメモリ装置。
  4. 前記セル特性検査回路は、前記ナンドフラッシュメモリ装置のベーク以後に動作することを特徴とする請求項１に記載のナンドフラッシュメモリ装置。
  5. 前記セル特性検査回路は、
    読出し電圧によって前記センシングノードと連結されるデータを読み出すための第１のトランジスタと、
    プログラム検証電圧によって前記センシングノードと連結されるデータを読み出すための第２のトランジスタと、
    前記第１のトランジスタと第２のトランジスタを介して前記センシングノードと連結されるメモリセルのデータ状態によるラッチ動作を行うラッチ部と、
    を含むことを特徴とする請求項１に記載のナンドフラッシュメモリ装置。
  6. 前記ラッチ部は、
    第１および第２のインバータで構成され、それら第１のノードと第２のノードとの間に連結され、前記第２のノードの電圧レベルは前記制御信号に出力されることを特徴とする請求項５に記載のナンドフラッシュメモリ装置。
  7. 前記第１のノードと第３のノードとの間に第１のトランジスタが連結され、前記第２のノードと上記第３のノードとの間に第３のトランジスタが連結され、
    前記第３のノードと接地電圧との間にセンシングノードの電圧レベルに応じて動作する第3のトランジスタが連結されることを特徴とする請求項６に記載のナンドフラッシュメモリ装置。
  8. 前記セル特性検査回路が出力する制御信号によって、該当メモリセルが読出し電圧を基準としてプログラムされており、プログラム検出電圧を基準としてプログラムされていない場合、該当メモリセルに対するプログラムを再び行うことを特徴とする請求項１に記載のナンドフラッシュメモリ装置。
  9. 複数のビット線対と複数のワード線にそれぞれ連結されるメモリセルを含むメモリセルアレイと、
    読出し制御信号に応答してセンシングノードの電圧をセンシングし、センシングされたデータを格納して出力するか、または入力データを格納して前記センシングノードを通じて出力し、制御信号によってセルのプログラム状態を判断する第１のラッチ部と第２のラッチ部をそれぞれ含む頁バッファと、
    入力アドレスによって前記メモリセルアレイのワード線を選択するXデコーダと、
    前記選択されたメモリセルのデータを入出力するための経路を提供するYデコーダと、を含み、
    前記頁バッファの上位ビットレジスタまたは下位ビットレジスタは、セル電圧リフレッシュ命令に従ってセル特性を検査し、結果による信号を出力することを特徴とするナンドフラッシュメモリ装置。
  10. 前記頁バッファの第１のラッチ部または第２のラッチ部はそれぞれ、
    第１のノードと第２のノードとの間に連結されるラッチ回路と、
    前記第１のノードと第３のノードとの間に連結され、読出し電圧によって前記センシングノードと連結されるデータを読み出すための第１のトランジスタと、
    前記第２のノードと前記第３のノードとの間に連結され、プログラム検証電圧によって前記センシングノードと連結されるデータを読み出すための第２のトランジスタと、
    前記第３のノードと接地電圧との間に連結され、前記センシングノードの電圧レベルに応じて動作する第３のトランジスタを含み、前記第３のノードの電圧レベルに応じて駆動し、セル特性検査信号を出力する第４のトランジスタを含むことを特徴とする請求項９に記載のナンドフラッシュメモリ装置。
  11. 前記第１のラッチ部はさらに、
    前記第１のノードと第２のノードにそれぞれ連結され、データ入力のために動作するデータ入力回路と、
    前記ラッチ回路に格納されたデータを前記センシングノードに出力するための出力回路と、
    を含むことを特徴とする請求項１０に記載のナンドフラッシュメモリ装置。
  12. 前記第２のラッチ部はさらに、
    前記ラッチ回路に格納されたデータを前記センシングノードに出力するための出力回路をさらに含むことを特徴とする請求項１０に記載のナンドフラッシュメモリ装置。
  13. 前記頁バッファは、
    入力アドレスによってビットラインを選択するためのビットライン選択部と、
    前記第１および第２のラッチ部のデータを比較してプログラム如何を判断し、データプログラムを行うようにする比較回路と、
    前記センシングノードをプリチャージするためのプリチャージ回路と、
    を含むことを特徴とする請求項９に記載のナンドフラッシュメモリ装置。
  14. ナンドフラッシュメモリ装置のセル特性改善方法において、
    セル電圧リフレッシュ命令の入力を受ける工程と、
    選択されたメモリセルに対して読出し電圧及び検証電圧によってセル状態を判断する工程と、
    前記判断結果に応じて選択されたメモリセルに対する再プログラムを選択的に行う工程と、
    を含むことを特徴とするナンドフラッシュメモリ装置のセル特性改善方法。
  15. 前記セル状態は、
    読出し電圧に対してプログラムされていない状態であると判断される第１の状態と、
    読出し電圧に対してプログラム状態であると判断され、検証電圧に対してプログラムされていない状態であると判断される第２の状態と、
    読出し電圧と検証電圧に対してプログラム状態であると判断される第３の状態と、
    を含むことを特徴とする請求項１４に記載のナンドフラッシュメモリ装置のセル特性改善方法。
  16. 前記第２の状態であると判断されるメモリセルに対して再プログラムを行うことを特徴とする請求項１５に記載のナンドフラッシュメモリ装置のセル特性改善方法。
  17. 前記再プログラムは、
    前記セル状態判断段階の検証電圧を用いてプログラムを行うことを特徴とする請求項１６に記載のナンドフラッシュメモリ装置のセル特性改善方法。
  18. 前記セル電圧リフレッシュ命令の入力を受けた以後、
    セル状態判断のためのメモリセルのアドレス情報の入力を受ける工程をさらに含むことを特徴とする請求項１４に記載のナンドフラッシュメモリ装置のセル特性改善方法。
  19. 前記アドレス情報は、
    メモリセルアドレス情報、または頁のアドレス情報またはメモリセルブロックアドレス情報であることを特徴とする請求項１８に記載のナンドフラッシュメモリ装置のセル特性改善方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010165434A (ja) * 2009-01-19 2010-07-29 Nec Corp 不揮発性半導体メモリ装置および不揮発性半導体メモリ装置のデータ記憶方法
JP2013218758A (ja) * 2012-04-06 2013-10-24 Genusion:Kk 不揮発性半導体記憶装置
JP2015022788A (ja) * 2013-07-16 2015-02-02 シーゲイト テクノロジー エルエルシー メモリ内のデータを管理するための方法および装置
KR20150053324A (ko) * 2013-11-08 2015-05-18 (주)피델릭스 효율적으로 리프레쉬 동작을 수행하는 플래시 메모리 장치
US9189313B2 (en) 2012-08-27 2015-11-17 Kabushiki Kaisha Toshiba Memory system having NAND-type flash memory and memory controller with shift read controller and threshold voltage comparison module

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ITRM20060074A1 (it) * 2006-02-15 2007-08-16 Micron Technology Inc Circuito per dati a latch singolo in un dispositivo di memoria volatile e delle a piu livelli
US7548462B2 (en) * 2007-06-29 2009-06-16 Macronix International Co., Ltd. Double programming methods of a multi-level-cell nonvolatile memory
KR100923820B1 (ko) * 2007-10-12 2009-10-27 주식회사 하이닉스반도체 페이지 버퍼, 이를 구비하는 메모리 소자 및 그 동작 방법
US7706190B2 (en) * 2007-11-29 2010-04-27 Hynix Semiconductor Inc. Method of program-verifying a nonvolatile memory device using subdivided verifications with increasing verify voltages
KR100967001B1 (ko) * 2008-05-29 2010-06-30 주식회사 하이닉스반도체 불휘발성 메모리 소자의 프로그램 방법
US8386890B2 (en) * 2009-09-11 2013-02-26 Arm Limited Error correction for multilevel flash memory
KR20120043524A (ko) * 2010-10-26 2012-05-04 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR101923157B1 (ko) 2012-02-22 2018-11-28 삼성전자주식회사 메모리 시스템 및 그것의 프로그램 방법
US8839073B2 (en) 2012-05-04 2014-09-16 Lsi Corporation Zero-one balance management in a solid-state disk controller
US20130343131A1 (en) * 2012-06-26 2013-12-26 Lsi Corporation Fast tracking for flash channels
US9239754B2 (en) 2012-08-04 2016-01-19 Seagate Technology Llc Single read based soft-decision decoding of non-volatile memory
US9627085B2 (en) * 2012-11-29 2017-04-18 Silicon Motion Inc. Refresh method for flash memory and related memory controller thereof
US9263136B1 (en) * 2013-09-04 2016-02-16 Western Digital Technologies, Inc. Data retention flags in solid-state drives
KR102377453B1 (ko) * 2015-11-05 2022-03-23 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 동작 방법
CN105719693B (zh) * 2016-01-22 2019-09-17 清华大学 Nand存储器的多比特编程方法及装置
CN107767831B (zh) * 2017-11-06 2023-04-07 小春立体科技有限公司 硅基液晶像素电路及其显示装置
US11549713B2 (en) * 2018-02-01 2023-01-10 Ademco Inc. Universal wireless HVAC controller with an internally stored infrared (IR) database
JP6792667B2 (ja) * 2019-05-13 2020-11-25 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US10991433B2 (en) * 2019-09-03 2021-04-27 Silicon Storage Technology, Inc. Method of improving read current stability in analog non-volatile memory by limiting time gap between erase and program
KR20210069262A (ko) * 2019-12-03 2021-06-11 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법

Citations (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0877785A (ja) * 1994-08-31 1996-03-22 Toshiba Corp 半導体記憶装置
JPH08297987A (ja) * 1995-04-26 1996-11-12 Toshiba Corp 不揮発性半導体記憶装置
JPH08306200A (ja) * 1995-04-27 1996-11-22 Samsung Electron Co Ltd ブロック単位でストレス印加可能なストレス電圧印加回路
JPH09306182A (ja) * 1996-05-10 1997-11-28 Sony Corp 不揮発性記憶装置
JPH10255487A (ja) * 1997-03-10 1998-09-25 Fujitsu Ltd 半導体メモリ装置
JPH11242893A (ja) * 1997-12-26 1999-09-07 Sony Corp 不揮発性半導体記憶装置およびそのデータ書き込み方法
JP2000090677A (ja) * 1998-09-09 2000-03-31 Sony Corp 不揮発性半導体記憶装置
JP2001167589A (ja) * 1999-11-01 2001-06-22 Samsung Electronics Co Ltd 不揮発性半導体メモリ装置およびそのプログラム方法
JP2002025277A (ja) * 2000-06-30 2002-01-25 Fujitsu Ltd 多値データを記録する不揮発性メモリ
JP2002230984A (ja) * 2001-02-05 2002-08-16 Fujitsu Ltd 不揮発性半導体記憶装置
JP2003141882A (ja) * 2001-10-24 2003-05-16 Samsung Electronics Co Ltd 半導体メモリ装置及びそれに関連する方法
JP2003233995A (ja) * 2002-01-12 2003-08-22 Samsung Electronics Co Ltd 不揮発性半導体メモリ装置及びそれの消去、プログラム及びコピーバックプログラム方法
JP2005285313A (ja) * 2004-03-30 2005-10-13 Samsung Electronics Co Ltd キャッシュ読み出し動作を実行する装置およびその方法
JP2006228396A (ja) * 2005-02-17 2006-08-31 Hynix Semiconductor Inc 不揮発性メモリ装置のページバッファ動作方法
JP2006260737A (ja) * 2005-03-15 2006-09-28 Hynix Semiconductor Inc 読み出し速度を向上させるためのバッファメモリを有する不揮発性メモリ装置
JP2006331614A (ja) * 2005-05-25 2006-12-07 Hynix Semiconductor Inc 面積が減少したページバッファ回路と、これを含むフラッシュメモリ装置およびそのプログラム動作方法
JP2006338855A (ja) * 2005-06-03 2006-12-14 Samsung Electronics Co Ltd 消去動作時ビットライン電圧を放電するページバッファを具備したｎａｎｄフラッシュメモリ装置
JP2007012241A (ja) * 2005-06-29 2007-01-18 Hynix Semiconductor Inc フラッシュメモリ装置におけるプログラム動作の制御方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950000273B1 (ko) * 1992-02-21 1995-01-12 삼성전자 주식회사 불휘발성 반도체 메모리장치 및 그 최적화 기입방법
KR100343285B1 (ko) * 2000-02-11 2002-07-15 윤종용 프로그램 시간을 단축시킬 수 있는 플래시 메모리 장치의프로그램 방법
ITRM20030599A1 (it) 2003-12-23 2005-06-24 Salice Arturo Spa Cerniera con molla per mobile.
KR100635202B1 (ko) * 2004-05-14 2006-10-16 에스티마이크로일렉트로닉스 엔.브이. 듀얼 레지스터를 갖는 페이지 버퍼의 제어방법 및 그제어회로
KR100695477B1 (ko) * 2004-07-01 2007-03-14 (주) 만도맵앤소프트 실시간 교통 정보를 이용한 경로 제공 서비스 시스템 및그 방법
CN100527277C (zh) * 2004-10-28 2009-08-12 三星电子株式会社 页面缓存器和包括页面缓存器的非易失性半导体存储器
KR100632637B1 (ko) * 2004-11-11 2006-10-11 주식회사 하이닉스반도체 낸드 플래시 메모리 소자의 소거 검증방법 및 그 낸드플래시 메모리 소자
KR20060067380A (ko) * 2004-12-15 2006-06-20 주식회사 팬택 위성용 안테나의 착탈을 감지 가능한 이동통신 단말기 및그 제어 방법
KR100669342B1 (ko) * 2004-12-21 2007-01-16 삼성전자주식회사 낸드 플래시 메모리 장치의 프로그램 방법
KR20060070734A (ko) * 2004-12-21 2006-06-26 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그것의 프로그램 검증 방법
KR20060073293A (ko) * 2004-12-24 2006-06-28 주식회사 팬택 잠금 장치를 구비한 이동통신 단말기
KR100672122B1 (ko) * 2005-03-10 2007-01-19 주식회사 하이닉스반도체 소비 전력이 감소된 플래시 메모리 장치의 페이지 버퍼 회로
KR100723772B1 (ko) * 2005-03-28 2007-05-30 주식회사 하이닉스반도체 개선된 프로그램 동작 성능을 가지는 플래쉬 메모리 소자의페이지 버퍼 및 그것의 프로그램 동작 제어 방법
KR100680484B1 (ko) * 2005-03-30 2007-02-08 주식회사 하이닉스반도체 개선된 독출 동작 기능을 가지는 플래시 메모리 장치의페이지 버퍼 회로 및 그 독출 동작 제어 방법
KR100642892B1 (ko) * 2005-07-19 2006-11-03 주식회사 하이닉스반도체 면적이 감소된 페이지 버퍼 회로와 그 독출 및 프로그램동작 방법

Patent Citations (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0877785A (ja) * 1994-08-31 1996-03-22 Toshiba Corp 半導体記憶装置
JPH08297987A (ja) * 1995-04-26 1996-11-12 Toshiba Corp 不揮発性半導体記憶装置
JPH08306200A (ja) * 1995-04-27 1996-11-22 Samsung Electron Co Ltd ブロック単位でストレス印加可能なストレス電圧印加回路
JPH09306182A (ja) * 1996-05-10 1997-11-28 Sony Corp 不揮発性記憶装置
JPH10255487A (ja) * 1997-03-10 1998-09-25 Fujitsu Ltd 半導体メモリ装置
JPH11242893A (ja) * 1997-12-26 1999-09-07 Sony Corp 不揮発性半導体記憶装置およびそのデータ書き込み方法
JP2000090677A (ja) * 1998-09-09 2000-03-31 Sony Corp 不揮発性半導体記憶装置
JP2001167589A (ja) * 1999-11-01 2001-06-22 Samsung Electronics Co Ltd 不揮発性半導体メモリ装置およびそのプログラム方法
JP2002025277A (ja) * 2000-06-30 2002-01-25 Fujitsu Ltd 多値データを記録する不揮発性メモリ
JP2002230984A (ja) * 2001-02-05 2002-08-16 Fujitsu Ltd 不揮発性半導体記憶装置
JP2003141882A (ja) * 2001-10-24 2003-05-16 Samsung Electronics Co Ltd 半導体メモリ装置及びそれに関連する方法
JP2003233995A (ja) * 2002-01-12 2003-08-22 Samsung Electronics Co Ltd 不揮発性半導体メモリ装置及びそれの消去、プログラム及びコピーバックプログラム方法
JP2005285313A (ja) * 2004-03-30 2005-10-13 Samsung Electronics Co Ltd キャッシュ読み出し動作を実行する装置およびその方法
JP2006228396A (ja) * 2005-02-17 2006-08-31 Hynix Semiconductor Inc 不揮発性メモリ装置のページバッファ動作方法
JP2006260737A (ja) * 2005-03-15 2006-09-28 Hynix Semiconductor Inc 読み出し速度を向上させるためのバッファメモリを有する不揮発性メモリ装置
JP2006331614A (ja) * 2005-05-25 2006-12-07 Hynix Semiconductor Inc 面積が減少したページバッファ回路と、これを含むフラッシュメモリ装置およびそのプログラム動作方法
JP2006338855A (ja) * 2005-06-03 2006-12-14 Samsung Electronics Co Ltd 消去動作時ビットライン電圧を放電するページバッファを具備したｎａｎｄフラッシュメモリ装置
JP2007012241A (ja) * 2005-06-29 2007-01-18 Hynix Semiconductor Inc フラッシュメモリ装置におけるプログラム動作の制御方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010165434A (ja) * 2009-01-19 2010-07-29 Nec Corp 不揮発性半導体メモリ装置および不揮発性半導体メモリ装置のデータ記憶方法
JP2013218758A (ja) * 2012-04-06 2013-10-24 Genusion:Kk 不揮発性半導体記憶装置
US9189313B2 (en) 2012-08-27 2015-11-17 Kabushiki Kaisha Toshiba Memory system having NAND-type flash memory and memory controller with shift read controller and threshold voltage comparison module
JP2015022788A (ja) * 2013-07-16 2015-02-02 シーゲイト テクノロジー エルエルシー メモリ内のデータを管理するための方法および装置
US9378830B2 (en) 2013-07-16 2016-06-28 Seagate Technology Llc Partial reprogramming of solid-state non-volatile memory cells
KR20150053324A (ko) * 2013-11-08 2015-05-18 (주)피델릭스 효율적으로 리프레쉬 동작을 수행하는 플래시 메모리 장치
KR101601643B1 (ko) 2013-11-08 2016-03-09 주식회사 피델릭스 효율적으로 리프레쉬 동작을 수행하는 플래시 메모리 장치

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