JP2003233995A - 不揮発性半導体メモリ装置及びそれの消去、プログラム及びコピーバックプログラム方法 - Google Patents
不揮発性半導体メモリ装置及びそれの消去、プログラム及びコピーバックプログラム方法Info
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- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】ＮＡＮＤフラッシュメモリ装置及びそれの消
去、プログラム、及びコピーバックプログラム方法を提
供する。 【解決手段】本発明によるＮＡＮＤフラッシュメモリ装
置は、第１ラッチと第２ラッチを有するページバッファ
にプログラムデータをローディングするデータローディ
ング回路を含む。プログラムデータをローディングする
間、データローディング回路は入力されるプログラムデ
ータが欠陥列に対応する場合は、予め格納された欠陥列
アドレス情報を利用して前記欠陥列に対応するページバ
ッファに入力プログラムデータに代えてパスデータをロ
ーディングする。このようなデータローディング方式に
よると、欠陥列のデータがプログラム検証結果に影響を
及ぼさないように、ヒューズを使わず、プログラム検証
のためのパス／フェイルチェック回路を実現することが
可能である。
去、プログラム、及びコピーバックプログラム方法を提
供する。 【解決手段】本発明によるＮＡＮＤフラッシュメモリ装
置は、第１ラッチと第２ラッチを有するページバッファ
にプログラムデータをローディングするデータローディ
ング回路を含む。プログラムデータをローディングする
間、データローディング回路は入力されるプログラムデ
ータが欠陥列に対応する場合は、予め格納された欠陥列
アドレス情報を利用して前記欠陥列に対応するページバ
ッファに入力プログラムデータに代えてパスデータをロ
ーディングする。このようなデータローディング方式に
よると、欠陥列のデータがプログラム検証結果に影響を
及ぼさないように、ヒューズを使わず、プログラム検証
のためのパス／フェイルチェック回路を実現することが
可能である。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関するものである。さらに具体的には、本発明はプログ
ラム、消去、またはコピーバック（ｃｏｐｙ−ｂａｃｋ
ｐｒｏｇｒａｍ）モード時に、ページバッファにラッ
チされるデータビットがパスデータビットであるか否か
を判別するための検証スキーム及びそれの方法に関する
ものである。
関するものである。さらに具体的には、本発明はプログ
ラム、消去、またはコピーバック（ｃｏｐｙ−ｂａｃｋ
ｐｒｏｇｒａｍ）モード時に、ページバッファにラッ
チされるデータビットがパスデータビットであるか否か
を判別するための検証スキーム及びそれの方法に関する
ものである。
【０００２】
【従来の技術】不揮発性半導体メモリ装置の一例として
のＮＡＮＤフラッシュメモリ装置はページバッファ回路
を有し、ページバッファ回路が多様な機能を実行する。
例えば、選択されたページのメモリセルからデータを読
み出そうとする場合に、ページバッファ回路は、選択さ
れたページのデータ（以後、“ページデータ”という）
を感知して、その感知したページデータをラッチする。
これは“感知動作”（ｓｅｎｓｅ ｏｐｅｒａｔｉｏ
ｎ）と呼ばれる。選択されたページのメモリセルにデー
タをプログラムしようとする場合に、ページバッファ回
路は、外部から提供されるプログラムデータを一時的に
格納する。これは“データローディング動作”（ｄａｔ
ａ ｌｏａｄｉｎｇ ｏｐｅｒａｔｉｏｎ）と呼ばれ
る。ページバッファ回路は、プログラム禁止セルまたは
プログラムが完了したセルがプログラムされないように
する。プログラム／消去されたセルが目標しきい電圧
（ｔａｒｇｅｔ ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇ
ｅ）を有するか（またはプログラム／消去されたセルが
十分にプログラム／消去されたか）否かを確認するため
の検証動作を実行する場合に、ページバッファ回路は感
知動作のように、選択されたページのメモリセルのデー
タビットを感知してラッチする。ラッチしたデータビッ
トがパスデータビットであるか否かを判別するために、
ページバッファ回路は、そのようにラッチされたデータ
ビットを外部への出力なしに、パス／フェイルチェック
回路（ｐａｓｓ／ｆａｉｌ ｃｈｅｃｋ ｃｉｒｃｕｉ
ｔ）に提供する。
のＮＡＮＤフラッシュメモリ装置はページバッファ回路
を有し、ページバッファ回路が多様な機能を実行する。
例えば、選択されたページのメモリセルからデータを読
み出そうとする場合に、ページバッファ回路は、選択さ
れたページのデータ（以後、“ページデータ”という）
を感知して、その感知したページデータをラッチする。
これは“感知動作”（ｓｅｎｓｅ ｏｐｅｒａｔｉｏ
ｎ）と呼ばれる。選択されたページのメモリセルにデー
タをプログラムしようとする場合に、ページバッファ回
路は、外部から提供されるプログラムデータを一時的に
格納する。これは“データローディング動作”（ｄａｔ
ａ ｌｏａｄｉｎｇ ｏｐｅｒａｔｉｏｎ）と呼ばれ
る。ページバッファ回路は、プログラム禁止セルまたは
プログラムが完了したセルがプログラムされないように
する。プログラム／消去されたセルが目標しきい電圧
（ｔａｒｇｅｔ ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇ
ｅ）を有するか（またはプログラム／消去されたセルが
十分にプログラム／消去されたか）否かを確認するため
の検証動作を実行する場合に、ページバッファ回路は感
知動作のように、選択されたページのメモリセルのデー
タビットを感知してラッチする。ラッチしたデータビッ
トがパスデータビットであるか否かを判別するために、
ページバッファ回路は、そのようにラッチされたデータ
ビットを外部への出力なしに、パス／フェイルチェック
回路（ｐａｓｓ／ｆａｉｌ ｃｈｅｃｋ ｃｉｒｃｕｉ
ｔ）に提供する。
【０００３】そのような機能を有するページバッファの
例が米国特許第５，７０９，４５８号公報に“Ｓｅｎｓ
ｅ Ａｍｐｌｉｆｉｅｒ Ｆｏｒ Ｎｏｎｖｏｌａｔｉ
ｌｅＳｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ｄｅ
ｖｉｃｅ”というタイトルで、米国特許第５，７６１，
１３２号公報に“Ｉｎｔｅｇｒｔｅｄ Ｃｉｒｃｕｉｔ
Ｍｅｍｏｒｙ Ｄｅｖｉｃｅｓ Ｗｉｔｈ Ｌａｔｃ
ｈ−Ｆｒｅｅ Ｐａｇｅ Ｂｕｆｆｅｒｓ Ｔｈｅｒｅ
ｉｎ Ｆｏｒ Ｐｒｅｖｅｎｔｉｎｇ Ｒｅａｄ Ｆａ
ｉｌｕｒｅｓ”というタイトルで、そして米国特許第
５，７１２，８１８号公報に“Ｄａｔａ Ｌｏａｄｉｎ
ｇ Ｃｉｒｃｕｉｔ Ｆｏｒ Ｐａｒｔｉａｌ Ｐｒｏ
ｇｒａｍ Ｏｆ Ｎｏｎｖｏｌａｔｉｌｅ Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ”というタイトルで各
々開示されている。
例が米国特許第５，７０９，４５８号公報に“Ｓｅｎｓ
ｅ Ａｍｐｌｉｆｉｅｒ Ｆｏｒ Ｎｏｎｖｏｌａｔｉ
ｌｅＳｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ｄｅ
ｖｉｃｅ”というタイトルで、米国特許第５，７６１，
１３２号公報に“Ｉｎｔｅｇｒｔｅｄ Ｃｉｒｃｕｉｔ
Ｍｅｍｏｒｙ Ｄｅｖｉｃｅｓ Ｗｉｔｈ Ｌａｔｃ
ｈ−Ｆｒｅｅ Ｐａｇｅ Ｂｕｆｆｅｒｓ Ｔｈｅｒｅ
ｉｎ Ｆｏｒ Ｐｒｅｖｅｎｔｉｎｇ Ｒｅａｄ Ｆａ
ｉｌｕｒｅｓ”というタイトルで、そして米国特許第
５，７１２，８１８号公報に“Ｄａｔａ Ｌｏａｄｉｎ
ｇ Ｃｉｒｃｕｉｔ Ｆｏｒ Ｐａｒｔｉａｌ Ｐｒｏ
ｇｒａｍ Ｏｆ Ｎｏｎｖｏｌａｔｉｌｅ Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ”というタイトルで各
々開示されている。
【０００４】図９は従来の技術によるページバッファ回
路を示す回路図である。図９を参照すると、ページバッ
ファ回路１０は一対のビットラインＢＬｅ、ＢＬｏに連
結されている。ビットラインＢＬｅと感知ノードＳＯと
の間にはＮＭＯＳトランジスタＭ１が連結されており、
ＮＭＯＳトランジスタＭ１は制御信号ＢＬＳＨＦｅによ
って制御される。ビットラインＢＬｏと感知ノードＳＯ
との間にはＮＭＯＳトランジスタＭ２が連結されてお
り、ＮＭＯＳトランジスタＭ２は制御信号ＢＬＳＨＦｏ
によって制御される。ビットラインＢＬｅと制御信号ラ
インＶＩＲＰＷＲとの間にはＮＭＯＳトランジスタＭ３
が連結され、ビットラインＢＬｏと制御信号ラインＶＩ
ＲＰＷＲとの間にはＮＭＯＳトランジスタＭ４が連結さ
れている。ＮＭＯＳトランジスタＭ３、Ｍ４は制御信号
ＶＢＬｅ、ＶＢＬｏによって各々制御される。上述した
トランジスタＭ１〜Ｍ４はビットライン選択及びバイア
ス回路を構成し、このようなビットライン選択及びバイ
アス回路はプログラム／読み出し動作時に、ビットライ
ンＢＬｅ、ＢＬｏのうちのいずれか一つを選択し、選択
したビットラインを感知ノードＳＯに連結し、非選択の
ビットラインをフローティング状態にする。
路を示す回路図である。図９を参照すると、ページバッ
ファ回路１０は一対のビットラインＢＬｅ、ＢＬｏに連
結されている。ビットラインＢＬｅと感知ノードＳＯと
の間にはＮＭＯＳトランジスタＭ１が連結されており、
ＮＭＯＳトランジスタＭ１は制御信号ＢＬＳＨＦｅによ
って制御される。ビットラインＢＬｏと感知ノードＳＯ
との間にはＮＭＯＳトランジスタＭ２が連結されてお
り、ＮＭＯＳトランジスタＭ２は制御信号ＢＬＳＨＦｏ
によって制御される。ビットラインＢＬｅと制御信号ラ
インＶＩＲＰＷＲとの間にはＮＭＯＳトランジスタＭ３
が連結され、ビットラインＢＬｏと制御信号ラインＶＩ
ＲＰＷＲとの間にはＮＭＯＳトランジスタＭ４が連結さ
れている。ＮＭＯＳトランジスタＭ３、Ｍ４は制御信号
ＶＢＬｅ、ＶＢＬｏによって各々制御される。上述した
トランジスタＭ１〜Ｍ４はビットライン選択及びバイア
ス回路を構成し、このようなビットライン選択及びバイ
アス回路はプログラム／読み出し動作時に、ビットライ
ンＢＬｅ、ＢＬｏのうちのいずれか一つを選択し、選択
したビットラインを感知ノードＳＯに連結し、非選択の
ビットラインをフローティング状態にする。
【０００５】電源電圧ＶＣＣと感知ノードＳＯとの間に
はＰＭＯＳトランジスタＭ５が連結され、トランジスタ
Ｍ５は制御信号ＰＬＯＡＤによって制御される。ページ
バッファ回路１０は第１ラッチＬＡＴ１と第２ラッチＬ
ＡＴ２を含む。第１ラッチＬＡＴ１はラッチを形成する
インバーターＩＮＶ１、ＩＮＶ２で構成され、第１及び
第２ラッチノードＢ、Ｂバーを有する（”バー”は、図
面では文字の上に線を付して示されている）。第２ラッ
チＬＡＴ２はラッチを形成するインバーターＩＮＶ３、
ＩＮＶ４で構成され、第１及び第２ラッチノードＡ、Ａ
バーを有する。電源電圧ＶＣＣと第１ラッチＬＡＴ１の
第２ラッチノードＢバーとの間にはＰＭＯＳトランジス
タＭ６が連結され、トランジスタＭ６は制御信号ＰＢＲ
ＳＴによって制御される。第２ラッチノードＢバーと接
地電圧ＶＳＳとの間にはＮＭＯＳトランジスタＭ７、Ｍ
８が直列連結され、ＮＭＯＳトランジスタＭ７、Ｍ８は
感知ノードＳＯの電圧レベルと制御信号ＰＢＬＣＨＭに
よって各々制御される。ＰＭＯＳトランジスタＭ９は電
源電圧ＶＣＣとｎＷＤＯ端子との間に連結され、第１ラ
ッチノードＢのロジック状態に従ってターンオン／オフ
される。ｎＷＤＯ端子はパス／フェイルチェック回路
（図１０参照）に電気的に連結される。ｎＷＤＯ端子の
ロジックレベルは第１ラッチノードＢと相補的である。
例えば、第１ラッチノードＢがローレベルを有すれば、
ｎＷＤＯノードはハイレベルを有するように電源電圧Ｖ
ＣＣに電気的に連結される。第１ラッチノードＢがハイ
レベルを有すれば、ｎＷＤＯノードはフローティング状
態を有するように電源電圧ＶＣＣから電気的に分離され
る。
はＰＭＯＳトランジスタＭ５が連結され、トランジスタ
Ｍ５は制御信号ＰＬＯＡＤによって制御される。ページ
バッファ回路１０は第１ラッチＬＡＴ１と第２ラッチＬ
ＡＴ２を含む。第１ラッチＬＡＴ１はラッチを形成する
インバーターＩＮＶ１、ＩＮＶ２で構成され、第１及び
第２ラッチノードＢ、Ｂバーを有する（”バー”は、図
面では文字の上に線を付して示されている）。第２ラッ
チＬＡＴ２はラッチを形成するインバーターＩＮＶ３、
ＩＮＶ４で構成され、第１及び第２ラッチノードＡ、Ａ
バーを有する。電源電圧ＶＣＣと第１ラッチＬＡＴ１の
第２ラッチノードＢバーとの間にはＰＭＯＳトランジス
タＭ６が連結され、トランジスタＭ６は制御信号ＰＢＲ
ＳＴによって制御される。第２ラッチノードＢバーと接
地電圧ＶＳＳとの間にはＮＭＯＳトランジスタＭ７、Ｍ
８が直列連結され、ＮＭＯＳトランジスタＭ７、Ｍ８は
感知ノードＳＯの電圧レベルと制御信号ＰＢＬＣＨＭに
よって各々制御される。ＰＭＯＳトランジスタＭ９は電
源電圧ＶＣＣとｎＷＤＯ端子との間に連結され、第１ラ
ッチノードＢのロジック状態に従ってターンオン／オフ
される。ｎＷＤＯ端子はパス／フェイルチェック回路
（図１０参照）に電気的に連結される。ｎＷＤＯ端子の
ロジックレベルは第１ラッチノードＢと相補的である。
例えば、第１ラッチノードＢがローレベルを有すれば、
ｎＷＤＯノードはハイレベルを有するように電源電圧Ｖ
ＣＣに電気的に連結される。第１ラッチノードＢがハイ
レベルを有すれば、ｎＷＤＯノードはフローティング状
態を有するように電源電圧ＶＣＣから電気的に分離され
る。
【０００６】続けて、図９を参照すると、ＮＭＯＳトラ
ンジスタＭ１０は制御信号ＢＬＳＬＴによってターンオ
ン／オフされ、感知ノードＳＯと第１ラッチＬＡＴ１の
第１ラッチノードＢとの間に連結されている。内部ノー
ドＮＤ１と第１ラッチノードＢとの間にはＮＭＯＳトラ
ンジスタＭ１１が連結され、トランジスタＭ１１は制御
信号ＰＢＤＯによってターンオン／オフされる。ＰＭＯ
ＳトランジスタＭ１２は電源電圧ＶＣＣと第２ラッチＬ
ＡＴ２の第１ラッチノードＡとの間に連結され、制御信
号ＰＢＳＥＴによってターンオン／オフされる。ＮＭＯ
ＳトランジスタＭ１３は第１ラッチノードＡと感知ノー
ドＳＯとの間に連結され、制御信号ＰＤＵＭＰによって
制御される。第１ラッチノードＡと接地電圧ＶＳＳとの
間にはＮＭＯＳトランジスタＭ１４、Ｍ１５が直列連結
される。ＮＭＯＳトランジスタＭ１４は感知ノードＳＯ
のロジック状態に従って制御され、ＮＭＯＳトランジス
タＭ１５は制御信号ＰＢＬＣＨＣによって制御される。
第２ラッチＬＡＴ２の第２ラッチノードＡバーと内部ノ
ードＮＤ１との間にはＮＭＯＳトランジスタＭ１６が連
結され、 第２ラッチＬＡＴ２の第１ラッチノードＡと
内部ノードＮＤ１との間にはＮＭＯＳトランジスタＭ１
７が連結されている。ＮＭＯＳトランジスタＭ１６、Ｍ
１７は相補的なレベルを有するデータ信号ＤＩｉ、ｎＤ
Ｉｉによって各々制御される。
ンジスタＭ１０は制御信号ＢＬＳＬＴによってターンオ
ン／オフされ、感知ノードＳＯと第１ラッチＬＡＴ１の
第１ラッチノードＢとの間に連結されている。内部ノー
ドＮＤ１と第１ラッチノードＢとの間にはＮＭＯＳトラ
ンジスタＭ１１が連結され、トランジスタＭ１１は制御
信号ＰＢＤＯによってターンオン／オフされる。ＰＭＯ
ＳトランジスタＭ１２は電源電圧ＶＣＣと第２ラッチＬ
ＡＴ２の第１ラッチノードＡとの間に連結され、制御信
号ＰＢＳＥＴによってターンオン／オフされる。ＮＭＯ
ＳトランジスタＭ１３は第１ラッチノードＡと感知ノー
ドＳＯとの間に連結され、制御信号ＰＤＵＭＰによって
制御される。第１ラッチノードＡと接地電圧ＶＳＳとの
間にはＮＭＯＳトランジスタＭ１４、Ｍ１５が直列連結
される。ＮＭＯＳトランジスタＭ１４は感知ノードＳＯ
のロジック状態に従って制御され、ＮＭＯＳトランジス
タＭ１５は制御信号ＰＢＬＣＨＣによって制御される。
第２ラッチＬＡＴ２の第２ラッチノードＡバーと内部ノ
ードＮＤ１との間にはＮＭＯＳトランジスタＭ１６が連
結され、 第２ラッチＬＡＴ２の第１ラッチノードＡと
内部ノードＮＤ１との間にはＮＭＯＳトランジスタＭ１
７が連結されている。ＮＭＯＳトランジスタＭ１６、Ｍ
１７は相補的なレベルを有するデータ信号ＤＩｉ、ｎＤ
Ｉｉによって各々制御される。
【０００７】ページバッファ回路１０にロードされるプ
ログラムデータビットが“１”である場合に、例えば、
データ信号ＤＩｉはロジックハイレベルを有し、データ
信号ｎＤＩｉはロジックローレベルを有する。内部ノー
ドＮＤＩは列パスゲート回路を構成するＮＭＯＳトラン
ジスタＭ１８、Ｍ１９を通じてデータラインＤＬｉに連
結される。ＮＭＯＳトランジスタＭ１８、Ｍ１９は列選
択信号ＹＡ、ＹＢによって各々制御される。データライ
ンＤＬｉと接地電圧ＶＳＳとの間にはＮＭＯＳトランジ
スタＭ２０が連結され、トランジスタＭ２０は制御信号
ＤＬ＿ＤＩＳによってターンオン／オフされる。
ログラムデータビットが“１”である場合に、例えば、
データ信号ＤＩｉはロジックハイレベルを有し、データ
信号ｎＤＩｉはロジックローレベルを有する。内部ノー
ドＮＤＩは列パスゲート回路を構成するＮＭＯＳトラン
ジスタＭ１８、Ｍ１９を通じてデータラインＤＬｉに連
結される。ＮＭＯＳトランジスタＭ１８、Ｍ１９は列選
択信号ＹＡ、ＹＢによって各々制御される。データライ
ンＤＬｉと接地電圧ＶＳＳとの間にはＮＭＯＳトランジ
スタＭ２０が連結され、トランジスタＭ２０は制御信号
ＤＬ＿ＤＩＳによってターンオン／オフされる。
【０００８】上述したページバッファ回路を具備したＮ
ＡＮＤフラッシュメモリ装置は、プログラム、消去、コ
ピーバックプログラム、及び読み出しモードを備えてい
る。以下、図９に示したページバッファを利用したプロ
グラム、読み出し、及びコピーバックプログラム動作を
説明する。ここで、コピーバックプログラム動作とは、
任意のページに格納されたデータを他のページに格納す
ることを意味する。コピーバックプログラム動作は米国
特許第５，９９６，０４１号公報に“ＩＮＴＥＧＲＡＴ
ＥＤ ＣＩＲＣＵＩＴ ＭＥＭＯＲＹ ＤＥＶＩＣＥＳ
ＨＡＶＩＮＧＰＡＧＥ ＦＬＡＧ ＣＥＬＬＳ ＷＨ
ＩＣＨ ＩＮＤＩＣＡＴＥ ＴＨＥＴＲＵＥＯＲ ＮＯ
Ｎ−ＴＲＵＥ ＳＴＡＴＥ ＯＦ ＰＡＧＥ ＤＡＴＡ
ＦＬＡＧ ＣＥＬＬＳ ＷＨＩＣＨ ＩＮＤＩＣＡＴ
Ｅ ＴＨＥ ＴＲＵＥ ＯＲＮＯＮ−ＴＲＵＥ ＳＴＡ
ＴＥ ＯＦ ＰＡＧＥ ＤＡＴＡ ＴＨＥＲＥＩＮＡＮ
Ｄ ＭＥＴＨＯＤＳ ＯＦ ＯＰＥＲＡＴＩＮＧ ＴＨ
Ｅ ＳＡＭＥ”というタイトルで開示されており、その
開示内容は本明細書の開示の一部とする。
ＡＮＤフラッシュメモリ装置は、プログラム、消去、コ
ピーバックプログラム、及び読み出しモードを備えてい
る。以下、図９に示したページバッファを利用したプロ
グラム、読み出し、及びコピーバックプログラム動作を
説明する。ここで、コピーバックプログラム動作とは、
任意のページに格納されたデータを他のページに格納す
ることを意味する。コピーバックプログラム動作は米国
特許第５，９９６，０４１号公報に“ＩＮＴＥＧＲＡＴ
ＥＤ ＣＩＲＣＵＩＴ ＭＥＭＯＲＹ ＤＥＶＩＣＥＳ
ＨＡＶＩＮＧＰＡＧＥ ＦＬＡＧ ＣＥＬＬＳ ＷＨ
ＩＣＨ ＩＮＤＩＣＡＴＥ ＴＨＥＴＲＵＥＯＲ ＮＯ
Ｎ−ＴＲＵＥ ＳＴＡＴＥ ＯＦ ＰＡＧＥ ＤＡＴＡ
ＦＬＡＧ ＣＥＬＬＳ ＷＨＩＣＨ ＩＮＤＩＣＡＴ
Ｅ ＴＨＥ ＴＲＵＥ ＯＲＮＯＮ−ＴＲＵＥ ＳＴＡ
ＴＥ ＯＦ ＰＡＧＥ ＤＡＴＡ ＴＨＥＲＥＩＮＡＮ
Ｄ ＭＥＴＨＯＤＳ ＯＦ ＯＰＥＲＡＴＩＮＧ ＴＨ
Ｅ ＳＡＭＥ”というタイトルで開示されており、その
開示内容は本明細書の開示の一部とする。
【０００９】プログラムデータはデータ信号ＤＩｉ、ｎ
ＤＩｉに従って第２ラッチＬＡＴ２にロードされる。例
えば、プログラムデータが“１”である場合に、データ
信号ＤＩｉはロジックハイレベルを有し、データ信号ｎ
ＤＩｉはロジックローレベルを有する。これはＮＭＯＳ
トランジスタＭ１６をターンオンさせ、ＮＭＯＳトラン
ジスタＭ１７をターンオフさせる。これと同時に、ＮＭ
ＯＳトランジスタＭ１８、Ｍ１９が列選択信号ＹＡ、Ｙ
Ｂによってターンオンされ、その結果、第２ラッチノー
ドＡバーはターンオンされたトランジスタＭ１８、Ｍ１
９を通じてデータラインＤＬｉに連結される。ここで、
プログラムデータをロードする場合に、データラインＤ
ＬｉはＮＭＯＳトランジスタＭ２０を通じて接地電圧を
有する。結果的に、“１”のプログラムデータが第１ラ
ッチノードＡにロードされる。プログラムデータが
“０”である場合に、データ信号ＤＩｉはロジックロー
レベルを有し、データ信号ｎＤＩｉはロジックハイレベ
ルを有する。これはＮＭＯＳトランジスタＭ１７を通じ
て第１ラッチノードＡを接地電圧のデータラインＤＬｉ
に連結させる。結果的に、“０”のプログラムデータが
第１ラッチノードＡにロードされる。このような過程を
通じてすべてのプログラムデータがページバッファに順
次にロードされる。
ＤＩｉに従って第２ラッチＬＡＴ２にロードされる。例
えば、プログラムデータが“１”である場合に、データ
信号ＤＩｉはロジックハイレベルを有し、データ信号ｎ
ＤＩｉはロジックローレベルを有する。これはＮＭＯＳ
トランジスタＭ１６をターンオンさせ、ＮＭＯＳトラン
ジスタＭ１７をターンオフさせる。これと同時に、ＮＭ
ＯＳトランジスタＭ１８、Ｍ１９が列選択信号ＹＡ、Ｙ
Ｂによってターンオンされ、その結果、第２ラッチノー
ドＡバーはターンオンされたトランジスタＭ１８、Ｍ１
９を通じてデータラインＤＬｉに連結される。ここで、
プログラムデータをロードする場合に、データラインＤ
ＬｉはＮＭＯＳトランジスタＭ２０を通じて接地電圧を
有する。結果的に、“１”のプログラムデータが第１ラ
ッチノードＡにロードされる。プログラムデータが
“０”である場合に、データ信号ＤＩｉはロジックロー
レベルを有し、データ信号ｎＤＩｉはロジックハイレベ
ルを有する。これはＮＭＯＳトランジスタＭ１７を通じ
て第１ラッチノードＡを接地電圧のデータラインＤＬｉ
に連結させる。結果的に、“０”のプログラムデータが
第１ラッチノードＡにロードされる。このような過程を
通じてすべてのプログラムデータがページバッファに順
次にロードされる。
【００１０】以後、第２ラッチＬＡＴ２にロードされた
データは第１ラッチＬＡＴ１に伝達される。これは次の
過程を通じて行われる。先ず、第１ラッチＬＡＴ１はＰ
ＭＯＳトランジスタＭ６をターンオンさせることによっ
て初期化され、感知ノードＳＯはＰＭＯＳトランジスタ
Ｍ５をターンオンさせることによって、ロジックハイレ
ベルに充電される。このような条件下で、ＮＭＯＳトラ
ンジスタＭ１３をターンオンさせることによって、第２
ラッチＬＡＴ２にロードされたプログラムデータが第１
ラッチＬＡＴ１に伝達される。例えば、“１”のプログ
ラムデータが第２ラッチＬＡＴ２にロードされる時に、
ＮＭＯＳトランジスタＭ７はターンオンされる。ＮＭＯ
ＳトランジスタＭ８が制御信号ＰＢＬＣＨＭのローから
ハイへの遷移に従ってターンオンされる時に、第１ラッ
チＬＡＴ１（すなわち、第１ラッチノードＡには“１”
のプログラムデータがラッチされる。一方、“０”のプ
ログラムデータが第２ラッチＬＡＴ２にロードされる時
に、ＮＭＯＳトランジスタＭ７はターンオフされる。Ｎ
ＭＯＳトランジスタＭ８が制御信号ＰＢＬＣＨＭのロー
からハイへの遷移に従ってターンオンされても、第１ラ
ッチＬＡＴ１の第１ラッチノードＡは初期状態を維持す
る。
データは第１ラッチＬＡＴ１に伝達される。これは次の
過程を通じて行われる。先ず、第１ラッチＬＡＴ１はＰ
ＭＯＳトランジスタＭ６をターンオンさせることによっ
て初期化され、感知ノードＳＯはＰＭＯＳトランジスタ
Ｍ５をターンオンさせることによって、ロジックハイレ
ベルに充電される。このような条件下で、ＮＭＯＳトラ
ンジスタＭ１３をターンオンさせることによって、第２
ラッチＬＡＴ２にロードされたプログラムデータが第１
ラッチＬＡＴ１に伝達される。例えば、“１”のプログ
ラムデータが第２ラッチＬＡＴ２にロードされる時に、
ＮＭＯＳトランジスタＭ７はターンオンされる。ＮＭＯ
ＳトランジスタＭ８が制御信号ＰＢＬＣＨＭのローから
ハイへの遷移に従ってターンオンされる時に、第１ラッ
チＬＡＴ１（すなわち、第１ラッチノードＡには“１”
のプログラムデータがラッチされる。一方、“０”のプ
ログラムデータが第２ラッチＬＡＴ２にロードされる時
に、ＮＭＯＳトランジスタＭ７はターンオフされる。Ｎ
ＭＯＳトランジスタＭ８が制御信号ＰＢＬＣＨＭのロー
からハイへの遷移に従ってターンオンされても、第１ラ
ッチＬＡＴ１の第１ラッチノードＡは初期状態を維持す
る。
【００１１】第１ラッチＬＡＴ１にロードされたプログ
ラムデータに従って選択されたビットラインのメモリセ
ルは、プログラムされるか、プログラムが禁止される。
このようなプログラム動作は、この分野の通常の知識を
持つ者に自明であるので、それに対する説明は省略す
る。第１ラッチＬＡＴ１にロードされたプログラムデー
タがメモリセルに格納される間、第２ラッチＬＡＴ２に
は次のプログラムデータがロードされる。次のプログラ
ムデータと関連して、プログラムデータをローディング
する過程とロードされたデータを伝送する過程は先に説
明したことと実質的に同一であるので、それに対する説
明は省略する。プログラム動作が実行される間、第２ラ
ッチは次のプログラムデータを一時的に格納するキャッ
シュとして動作する。
ラムデータに従って選択されたビットラインのメモリセ
ルは、プログラムされるか、プログラムが禁止される。
このようなプログラム動作は、この分野の通常の知識を
持つ者に自明であるので、それに対する説明は省略す
る。第１ラッチＬＡＴ１にロードされたプログラムデー
タがメモリセルに格納される間、第２ラッチＬＡＴ２に
は次のプログラムデータがロードされる。次のプログラ
ムデータと関連して、プログラムデータをローディング
する過程とロードされたデータを伝送する過程は先に説
明したことと実質的に同一であるので、それに対する説
明は省略する。プログラム動作が実行される間、第２ラ
ッチは次のプログラムデータを一時的に格納するキャッ
シュとして動作する。
【００１２】読み出し動作／プログラム検証動作時に、
選択されたページのメモリセルに格納されているデータ
は第１ラッチＬＡＴ１を通じて感知される。コピーバッ
クプログラム動作／消去検証動作時に、選択されたペー
ジのメモリセルに格納されているデータは第２ラッチＬ
ＡＴ２を通じて感知される。前者の場合には、先ず、ビ
ットラインＢＬｅ、ＢＬｏと感知ノードＳＯは放電され
る。その次に、選択されたビットライン（例えば、ＢＬ
ｅ）は所定の電圧で充電された後に、フローティグ状態
にされる。この時に、選択されたメモリセルの状態に従
ってビットライン電圧は減少するか、またはそのまま維
持される。ＮＭＯＳトランジスタＭ１をターンオンさせ
た状態で、所定の電流がＰＭＯＳトランジスタＭ５を通
じて感知ノードＳＯに供給される。選択されたメモリセ
ルがオンセルであれば、感知ノードＳＯに供給される電
流は選択されたメモリセルを通じて放電される。これは
感知ノードＳＯの電圧をＮＭＯＳトランジスタＭ７のし
きい電圧よりも低くする。ＮＭＯＳトランジスタＭ８が
ターンオンされても、第１ラッチＬＡＴ１の状態はその
まま維持される。選択されたメモリセルがオフセルであ
れば、ＰＭＯＳトランジスタＭ５を通じて供給される電
流は徐々に感知ノードＳＯを充電する。これは感知ノー
ドＳＯの電圧をＮＭＯＳトランジスタＭ７のしきい電圧
よりも高くする。ＮＭＯＳトランジスタＭ８がターンオ
ンされる時に、第２ラッチノードＢバーは接地され、そ
の結果、第１ラッチＬＡＴ１の状態は反転、または以前
の状態をそのまま維持する。
選択されたページのメモリセルに格納されているデータ
は第１ラッチＬＡＴ１を通じて感知される。コピーバッ
クプログラム動作／消去検証動作時に、選択されたペー
ジのメモリセルに格納されているデータは第２ラッチＬ
ＡＴ２を通じて感知される。前者の場合には、先ず、ビ
ットラインＢＬｅ、ＢＬｏと感知ノードＳＯは放電され
る。その次に、選択されたビットライン（例えば、ＢＬ
ｅ）は所定の電圧で充電された後に、フローティグ状態
にされる。この時に、選択されたメモリセルの状態に従
ってビットライン電圧は減少するか、またはそのまま維
持される。ＮＭＯＳトランジスタＭ１をターンオンさせ
た状態で、所定の電流がＰＭＯＳトランジスタＭ５を通
じて感知ノードＳＯに供給される。選択されたメモリセ
ルがオンセルであれば、感知ノードＳＯに供給される電
流は選択されたメモリセルを通じて放電される。これは
感知ノードＳＯの電圧をＮＭＯＳトランジスタＭ７のし
きい電圧よりも低くする。ＮＭＯＳトランジスタＭ８が
ターンオンされても、第１ラッチＬＡＴ１の状態はその
まま維持される。選択されたメモリセルがオフセルであ
れば、ＰＭＯＳトランジスタＭ５を通じて供給される電
流は徐々に感知ノードＳＯを充電する。これは感知ノー
ドＳＯの電圧をＮＭＯＳトランジスタＭ７のしきい電圧
よりも高くする。ＮＭＯＳトランジスタＭ８がターンオ
ンされる時に、第２ラッチノードＢバーは接地され、そ
の結果、第１ラッチＬＡＴ１の状態は反転、または以前
の状態をそのまま維持する。
【００１３】コピーバックプログラム動作／消去検証動
作時には、選択ページのメモリセルに格納されているデ
ータは第２ラッチＬＡＴ２を通じて感知される。第２ラ
ッチＬＡＴ２を通じて感知された結果は第１ラッチＬＡ
Ｔ１に伝達される。さらに具体的に説明すれば、先ず、
ビットラインＢＬｅ、ＢＬｏと感知ノードＳＯは放電さ
れる。その次に、選択されたビットライン（例えば、Ｂ
Ｌｅ）は所定の電圧に充電された後に、フローティング
状態にされる。ＮＭＯＳトランジスタＭ１をターンオン
させた状態で、所定の電流がＰＭＯＳトランジスタＭ５
を通じて感知ノードＳＯに供給される。選択されたメモ
リセルがオンセルであれば、感知ノードＳＯに供給され
る電流は選択されたメモリセルを通じて放電される。こ
れは感知ノードＳＯの電圧をＮＭＯＳトランジスタＭ１
４のしきい電圧よりも低くする。ＮＭＯＳトランジスタ
Ｍ１５が制御信号ＰＢＬＣＨＣのローからハイへの遷移
に従ってターンオンされても、第２ラッチＬＡＴ１の状
態はそのまま維持される。選択されたメモリセルがオフ
セルであれば、ＰＭＯＳトランジスタＭ５を通じて供給
される電流は徐々に感知ノードＳＯに充電される。これ
は感知ノードＳＯの電圧をＮＭＯＳトランジスタＭ１４
のしきい電圧よりも高くする。ＮＭＯＳトランジスタＭ
１５がターンオンされる時に、第２ラッチＬＡＴ２の状
態は反転される。すなわち、選択されたメモリセルの状
態が第２ラッチＬＡＴ２によって感知される。そのよう
に感知された結果は、先に説明したものと同一の過程を
通じて第１ラッチＬＡＴ１に伝達される。
作時には、選択ページのメモリセルに格納されているデ
ータは第２ラッチＬＡＴ２を通じて感知される。第２ラ
ッチＬＡＴ２を通じて感知された結果は第１ラッチＬＡ
Ｔ１に伝達される。さらに具体的に説明すれば、先ず、
ビットラインＢＬｅ、ＢＬｏと感知ノードＳＯは放電さ
れる。その次に、選択されたビットライン（例えば、Ｂ
Ｌｅ）は所定の電圧に充電された後に、フローティング
状態にされる。ＮＭＯＳトランジスタＭ１をターンオン
させた状態で、所定の電流がＰＭＯＳトランジスタＭ５
を通じて感知ノードＳＯに供給される。選択されたメモ
リセルがオンセルであれば、感知ノードＳＯに供給され
る電流は選択されたメモリセルを通じて放電される。こ
れは感知ノードＳＯの電圧をＮＭＯＳトランジスタＭ１
４のしきい電圧よりも低くする。ＮＭＯＳトランジスタ
Ｍ１５が制御信号ＰＢＬＣＨＣのローからハイへの遷移
に従ってターンオンされても、第２ラッチＬＡＴ１の状
態はそのまま維持される。選択されたメモリセルがオフ
セルであれば、ＰＭＯＳトランジスタＭ５を通じて供給
される電流は徐々に感知ノードＳＯに充電される。これ
は感知ノードＳＯの電圧をＮＭＯＳトランジスタＭ１４
のしきい電圧よりも高くする。ＮＭＯＳトランジスタＭ
１５がターンオンされる時に、第２ラッチＬＡＴ２の状
態は反転される。すなわち、選択されたメモリセルの状
態が第２ラッチＬＡＴ２によって感知される。そのよう
に感知された結果は、先に説明したものと同一の過程を
通じて第１ラッチＬＡＴ１に伝達される。
【００１４】メモリセルをプログラム／消去する場合
に、プログラム／消去されたメモリセルが目標しきい電
圧を有するか否かを判別するためのプログラム／消去検
証動作が実行されるべきである。選択されたページのメ
モリセルが正常にプログラム／消去されたか否かは第１
ラッチＬＡＴ１に格納された値によって決められ、これ
はパス／フェイルチェック回路を通じて実行される。従
来の技術によるパス／フェイルチェック回路を示す回路
図が図１０に示している。図１０を参照すると、パス／
フェイルチェック回路２０はワイヤードＯＲ型（ｗｉｒ
ｅｄ−ＯＲ ｔｙｐｅ）パス／フェイルチェック回路と
して複数のヒューズＦ１、Ｆ２、...Ｆ３、ＮＭＯＳト
ランジスタＭ２１、インバーターＩＮＶ５及びラッチＬ
ＡＴ３で構成され、図示したように連結されている。各
ヒューズＦ１、Ｆ２...Ｆ３は複数のページバッファの
出力端子ｎＷＤＯに共通に連結されている。ヒューズＦ
１、Ｆ２...Ｆ３各々は対応するページバッファに連結
されたビットラインのうち少なくとも一つが欠陥列であ
る時に切断される。
に、プログラム／消去されたメモリセルが目標しきい電
圧を有するか否かを判別するためのプログラム／消去検
証動作が実行されるべきである。選択されたページのメ
モリセルが正常にプログラム／消去されたか否かは第１
ラッチＬＡＴ１に格納された値によって決められ、これ
はパス／フェイルチェック回路を通じて実行される。従
来の技術によるパス／フェイルチェック回路を示す回路
図が図１０に示している。図１０を参照すると、パス／
フェイルチェック回路２０はワイヤードＯＲ型（ｗｉｒ
ｅｄ−ＯＲ ｔｙｐｅ）パス／フェイルチェック回路と
して複数のヒューズＦ１、Ｆ２、...Ｆ３、ＮＭＯＳト
ランジスタＭ２１、インバーターＩＮＶ５及びラッチＬ
ＡＴ３で構成され、図示したように連結されている。各
ヒューズＦ１、Ｆ２...Ｆ３は複数のページバッファの
出力端子ｎＷＤＯに共通に連結されている。ヒューズＦ
１、Ｆ２...Ｆ３各々は対応するページバッファに連結
されたビットラインのうち少なくとも一つが欠陥列であ
る時に切断される。
【００１５】各ページバッファの出力端子ｎＷＤＯは第
１ラッチＬＡＴ１の第１ラッチノードＡのロジック状態
によって決められる。例えば、第１ラッチノードＡが
“１”のハイレベルである時に、ＰＭＯＳトランジスタ
Ｍ９はターンオフされる。第１ラッチノードＡが“０”
のローレベルである時に、ＰＭＯＳトランジスタＭ９は
ターンオンされる。ここで、第１ラッチノードＡが
“１”のハイレベルであるということは、対応するメモ
リセルが正常にプログラム／消去されたことを示す。第
１ラッチノードＡが“０”のローレベルであるというこ
とは、対応するメモリセルが十分にプログラム／消去さ
れていないことを示す。前者の場合、ＮＤ２ノードは接
地電圧のローレベルに維持され、その結果、パス／フェ
イル信号ＰＦはプログラム／消去検証動作がパスされる
ことを知らせるローレベルになる。後者の場合、ＮＤ２
ノードはＰＭＯＳトランジスタＭ９を通じて電源電圧の
ハイレベルを有し、その結果、パス／フェイル信号ＰＦ
はプログラム／消去検証動作がフェイルされることを知
らせるハイレベルになる。
１ラッチＬＡＴ１の第１ラッチノードＡのロジック状態
によって決められる。例えば、第１ラッチノードＡが
“１”のハイレベルである時に、ＰＭＯＳトランジスタ
Ｍ９はターンオフされる。第１ラッチノードＡが“０”
のローレベルである時に、ＰＭＯＳトランジスタＭ９は
ターンオンされる。ここで、第１ラッチノードＡが
“１”のハイレベルであるということは、対応するメモ
リセルが正常にプログラム／消去されたことを示す。第
１ラッチノードＡが“０”のローレベルであるというこ
とは、対応するメモリセルが十分にプログラム／消去さ
れていないことを示す。前者の場合、ＮＤ２ノードは接
地電圧のローレベルに維持され、その結果、パス／フェ
イル信号ＰＦはプログラム／消去検証動作がパスされる
ことを知らせるローレベルになる。後者の場合、ＮＤ２
ノードはＰＭＯＳトランジスタＭ９を通じて電源電圧の
ハイレベルを有し、その結果、パス／フェイル信号ＰＦ
はプログラム／消去検証動作がフェイルされることを知
らせるハイレベルになる。
【００１６】欠陥ビットライン（または欠陥列として、
これは欠陥メモリセルに連結される）を通じて感知され
たデータがパス／フェイル検証結果に影響を及ばないよ
うに、欠陥ビットラインと関連したヒューズは切断され
るべきである。現在の設計技術を利用して一つのページ
バッファのピッチ内に一つのヒューズを配置することは
不可能である。したがって、ヒューズのレイアウト面積
を確保するためには、不可避的に、欠陥ビットラインに
連結されたページバッファを含む多数のページバッファ
が同時にリペアされる。したがって、そのようなヒュー
ズは広いレイアウト面積を要求し、これが高密度メモリ
装置を設計する際の制限要因として作用しうる。さら
に、多数のページバッファが同時にリペアされるので、
リダンダンシーセルアレイの面積が増加する。すなわ
ち、リペア効率が減少される。
これは欠陥メモリセルに連結される）を通じて感知され
たデータがパス／フェイル検証結果に影響を及ばないよ
うに、欠陥ビットラインと関連したヒューズは切断され
るべきである。現在の設計技術を利用して一つのページ
バッファのピッチ内に一つのヒューズを配置することは
不可能である。したがって、ヒューズのレイアウト面積
を確保するためには、不可避的に、欠陥ビットラインに
連結されたページバッファを含む多数のページバッファ
が同時にリペアされる。したがって、そのようなヒュー
ズは広いレイアウト面積を要求し、これが高密度メモリ
装置を設計する際の制限要因として作用しうる。さら
に、多数のページバッファが同時にリペアされるので、
リダンダンシーセルアレイの面積が増加する。すなわ
ち、リペア効率が減少される。
【００１７】プログラム／消去されたメモリセルが正常
にプログラムされたか否かを検証する他の技術として、
列スキャニング方法（ｃｏｌｕｍｎ ｓｃａｎｎｉｎｇ
ｍｅｔｈｏｄ）がある。列スキャニング方法は１９９
９年９月６日付で出願された大韓民国特許公開第２００
１−０２９５４６号公報に“プログラム状態検出回路を
有するフラッシュメモリ装置及びそれのプログラム方
法”というタイトルで開示されており、その開示内容は
本明細書の開示の一部とする。列スキャニング方法によ
ると、先ず、選択されたページのメモリセルの状態が感
知され、そのように感知された結果は、ページバッファ
に一時的に格納される。その次に、列アドレスを順次に
増加させることによって、ページバッファに格納された
データがバイト／ワード単位で列パスゲート回路（図９
で、ＮＭＯＳトランジスタＭ１９、Ｍ２０に対応する）
を通じてパス／フェイルチェック回路に順次に伝達され
る。この時、欠陥列に対応するページバッファのデータ
は出力されない。なぜなら、欠陥列が欠陥列アドレス情
報に従ってリダンダンシー列に代替されるので、列スキ
ャニング方式を適用する場合においても、図１０に示し
たパス／フェイルチェック回路のヒューズによって引き
起こされる問題点は解決されない。
にプログラムされたか否かを検証する他の技術として、
列スキャニング方法（ｃｏｌｕｍｎ ｓｃａｎｎｉｎｇ
ｍｅｔｈｏｄ）がある。列スキャニング方法は１９９
９年９月６日付で出願された大韓民国特許公開第２００
１−０２９５４６号公報に“プログラム状態検出回路を
有するフラッシュメモリ装置及びそれのプログラム方
法”というタイトルで開示されており、その開示内容は
本明細書の開示の一部とする。列スキャニング方法によ
ると、先ず、選択されたページのメモリセルの状態が感
知され、そのように感知された結果は、ページバッファ
に一時的に格納される。その次に、列アドレスを順次に
増加させることによって、ページバッファに格納された
データがバイト／ワード単位で列パスゲート回路（図９
で、ＮＭＯＳトランジスタＭ１９、Ｍ２０に対応する）
を通じてパス／フェイルチェック回路に順次に伝達され
る。この時、欠陥列に対応するページバッファのデータ
は出力されない。なぜなら、欠陥列が欠陥列アドレス情
報に従ってリダンダンシー列に代替されるので、列スキ
ャニング方式を適用する場合においても、図１０に示し
たパス／フェイルチェック回路のヒューズによって引き
起こされる問題点は解決されない。
【００１８】図９に示したページバッファ回路１０を利
用してプログラム／消去されたメモリセルの状態を検証
する場合に、上述の列スキャニング方式はそのようなペ
ージバッファ回路１０には適用されることができない。
なぜなら、選択されたページに対するプログラム動作が
第１ラッチＬＡＴ１を通じて実行される間、他のページ
にプログラムされるデータが第２ラッチＬＡＴ２にロー
ドされるためである。上述のように、プログラムデータ
をローディングするために、データラインＤＬと第２ラ
ッチＬＡＴ２が共に使われるので、ロードされるデータ
と検証されるデータとの間に衝突が生じるようになる。
したがって、図９に示したページバッファ回路１０には
列スキャニング方式を適用することができない。
用してプログラム／消去されたメモリセルの状態を検証
する場合に、上述の列スキャニング方式はそのようなペ
ージバッファ回路１０には適用されることができない。
なぜなら、選択されたページに対するプログラム動作が
第１ラッチＬＡＴ１を通じて実行される間、他のページ
にプログラムされるデータが第２ラッチＬＡＴ２にロー
ドされるためである。上述のように、プログラムデータ
をローディングするために、データラインＤＬと第２ラ
ッチＬＡＴ２が共に使われるので、ロードされるデータ
と検証されるデータとの間に衝突が生じるようになる。
したがって、図９に示したページバッファ回路１０には
列スキャニング方式を適用することができない。
【００１９】
【特許文献１】米国特許第５，７０９，４５８号公報
【特許文献２】米国特許第５，７６１，１３２号公報
【特許文献３】米国特許第５，７１２，８１８号公報
【特許文献４】米国特許第５，９９６，０４１号公報
【特許文献５】大韓民国特許公開第２００１−０２９５
４６号公報
４６号公報
【００２０】
【発明が解決しようとする課題】本発明の目的は、例え
ば、ヒューズ素子を使わず、選択されたページのメモリ
セルが正常にプログラム／消去されたか否かを判別する
ことができるワイヤードＯＲ型パス／フェイルチェック
回路を具備した不揮発性半導体メモリ装置を提供するこ
とである。
ば、ヒューズ素子を使わず、選択されたページのメモリ
セルが正常にプログラム／消去されたか否かを判別する
ことができるワイヤードＯＲ型パス／フェイルチェック
回路を具備した不揮発性半導体メモリ装置を提供するこ
とである。
【００２１】本発明の他の目的は、例えば、欠陥列に対
応するページバッファにパスデータをローディングする
ことができるプログラム／消去／コピーバックプログラ
ム方法を提供することである。
応するページバッファにパスデータをローディングする
ことができるプログラム／消去／コピーバックプログラ
ム方法を提供することである。
【００２２】
【課題を解決するための手段】上述の目的を解決するた
めの本発明の特徴によると、不揮発性半導体メモリ装置
としてＮＡＮＤフラッシュメモリ装置は、複数の行と複
数の列のマトリックス形態で配列される複数のメモリセ
ルを具備したメインセルアレイを含み、プログラム、読
み出し、コピーバックプログラム及び消去モードを有す
る。クロック発生回路は前記各モードでクロック信号を
発生し、アドレス発生回路は前記クロック信号に同期し
て列アドレスを順次に発生する。ページバッファ回路は
前記複数の列に各々対応する複数のページバッファを含
み、前記各ページバッファは第１ラッチと第２ラッチを
具備する。列選択回路は列デコーダ及び列パスゲートで
構成され、前記列アドレスに従って前記複数のページバ
ッファのうち一部を選択して前記選択されたページバッ
ファを対応するデータラインと各々連結する。データロ
ーディング回路は外部からのプログラムデータビットが
入力され、前記入力されたプログラムデータビットを前
記選択されたページバッファ内の第２ラッチにローディ
ングする。リダンダンシー回路は欠陥列のアドレス情報
を格納し、前記アドレス発生回路からの列アドレスが前
記欠陥列を指定するアドレスである場合に、リダンダン
シー選択信号のうち一つを活性化させる。
めの本発明の特徴によると、不揮発性半導体メモリ装置
としてＮＡＮＤフラッシュメモリ装置は、複数の行と複
数の列のマトリックス形態で配列される複数のメモリセ
ルを具備したメインセルアレイを含み、プログラム、読
み出し、コピーバックプログラム及び消去モードを有す
る。クロック発生回路は前記各モードでクロック信号を
発生し、アドレス発生回路は前記クロック信号に同期し
て列アドレスを順次に発生する。ページバッファ回路は
前記複数の列に各々対応する複数のページバッファを含
み、前記各ページバッファは第１ラッチと第２ラッチを
具備する。列選択回路は列デコーダ及び列パスゲートで
構成され、前記列アドレスに従って前記複数のページバ
ッファのうち一部を選択して前記選択されたページバッ
ファを対応するデータラインと各々連結する。データロ
ーディング回路は外部からのプログラムデータビットが
入力され、前記入力されたプログラムデータビットを前
記選択されたページバッファ内の第２ラッチにローディ
ングする。リダンダンシー回路は欠陥列のアドレス情報
を格納し、前記アドレス発生回路からの列アドレスが前
記欠陥列を指定するアドレスである場合に、リダンダン
シー選択信号のうち一つを活性化させる。
【００２３】この実施形態において、前記プログラムモ
ードの間、前記アドレス発生回路からの列アドレスが欠
陥列を指定するアドレスである場合に、前記データロー
ディング回路は前記活性化されたリダンダンシー選択信
号に応答して、前記入力されたプログラムデータビット
のうち前記欠陥列に対応するプログラムデータビットに
代えて、パスデータビットを前記欠陥列に連結された選
択ページバッファの第２ラッチにローディングする。
ードの間、前記アドレス発生回路からの列アドレスが欠
陥列を指定するアドレスである場合に、前記データロー
ディング回路は前記活性化されたリダンダンシー選択信
号に応答して、前記入力されたプログラムデータビット
のうち前記欠陥列に対応するプログラムデータビットに
代えて、パスデータビットを前記欠陥列に連結された選
択ページバッファの第２ラッチにローディングする。
【００２４】この実施形態において、前記メモリセルが
消去され、前記消去されたメモリセルに対する検証動作
が実行される前に、前記クロック発生回路は前記アドレ
ス発生回路がすべての列を選択するための列アドレスを
順次に発生するように、前記クロック信号を発生し、前
記リダンダンシー回路が前記アドレス発生回路からの列
アドレスに応答して前記リダンダンシー選択信号のうち
一つを活性化させる場合に、前記データローディング回
路は前記活性化されたリダンダンシー選択信号に応答し
てパスデータビットを前記欠陥列に連結された選択ペー
ジバッファの第２ラッチにロードする。
消去され、前記消去されたメモリセルに対する検証動作
が実行される前に、前記クロック発生回路は前記アドレ
ス発生回路がすべての列を選択するための列アドレスを
順次に発生するように、前記クロック信号を発生し、前
記リダンダンシー回路が前記アドレス発生回路からの列
アドレスに応答して前記リダンダンシー選択信号のうち
一つを活性化させる場合に、前記データローディング回
路は前記活性化されたリダンダンシー選択信号に応答し
てパスデータビットを前記欠陥列に連結された選択ペー
ジバッファの第２ラッチにロードする。
【００２５】この実施形態において、第１行のページデ
ータが前記ページバッファの第２ラッチ内に感知及びラ
ッチされ、前記ラッチされたページデータが前記ページ
バッファの第１ラッチに伝達される前に、前記クロック
発生回路は前記アドレス発生回路がすべての列を選択す
るための列アドレスを順次に発生するように、前記クロ
ック信号を発生し、前記リダンダンシー回路が前記アド
レス発生回路からの列アドレスに応答して前記リダンダ
ンシー選択信号のうち一つを活性化させる場合に、前記
データローディング回路は前記活性化されたリダンダン
シー選択信号に応答してパスデータビットを前記欠陥列
に連結された選択ページバッファの第２ラッチにロード
する。
ータが前記ページバッファの第２ラッチ内に感知及びラ
ッチされ、前記ラッチされたページデータが前記ページ
バッファの第１ラッチに伝達される前に、前記クロック
発生回路は前記アドレス発生回路がすべての列を選択す
るための列アドレスを順次に発生するように、前記クロ
ック信号を発生し、前記リダンダンシー回路が前記アド
レス発生回路からの列アドレスに応答して前記リダンダ
ンシー選択信号のうち一つを活性化させる場合に、前記
データローディング回路は前記活性化されたリダンダン
シー選択信号に応答してパスデータビットを前記欠陥列
に連結された選択ページバッファの第２ラッチにロード
する。
【００２６】本発明による不揮発性半導体メモリ装置
は、前記複数の行と複数のリダンダンシー列のマトリッ
クス形態で配列されたリダンダンシーメモリセルを含む
リダンダンシーセルアレイと、前記リダンダンシー列に
各々対応するリダンダンシーページバッファ（前記リダ
ンダンシーページバッファ各々は第１ラッチと第２ラッ
チを有する）と、前記リダンダンシー選択信号に応答し
て前記欠陥列に対応するプログラムデータビットを前記
リダンダンシーページバッファのうちいずれか一つの第
２ラッチにロードするリダンダンシーデータローディン
グ回路と、前記プログラム、消去及びコピーバックプロ
グラムモードの検証区間の間、前記メインセルアレイ用
ページバッファと前記リダンダンシーセルアレイ用リダ
ンダンシーページバッファの第１ラッチのデータビット
がパスデータビットであるか否かを判別するパス／フェ
イルチェック回路とをさらに含む。
は、前記複数の行と複数のリダンダンシー列のマトリッ
クス形態で配列されたリダンダンシーメモリセルを含む
リダンダンシーセルアレイと、前記リダンダンシー列に
各々対応するリダンダンシーページバッファ（前記リダ
ンダンシーページバッファ各々は第１ラッチと第２ラッ
チを有する）と、前記リダンダンシー選択信号に応答し
て前記欠陥列に対応するプログラムデータビットを前記
リダンダンシーページバッファのうちいずれか一つの第
２ラッチにロードするリダンダンシーデータローディン
グ回路と、前記プログラム、消去及びコピーバックプロ
グラムモードの検証区間の間、前記メインセルアレイ用
ページバッファと前記リダンダンシーセルアレイ用リダ
ンダンシーページバッファの第１ラッチのデータビット
がパスデータビットであるか否かを判別するパス／フェ
イルチェック回路とをさらに含む。
【００２７】ここで、前記メインセルアレイ用ページバ
ッファと前記リダンダンシーセルアレイ用リダンダンシ
ーページバッファ各々はＰＭＯＳトランジスタをさらに
含み、前記ＰＭＯＳトランジスタは電源電圧と前記パス
／フェイルチェック回路との間に連結され、対応するペ
ージバッファの第１ラッチに格納されたデータビットに
従ってオン／オフされる。
ッファと前記リダンダンシーセルアレイ用リダンダンシ
ーページバッファ各々はＰＭＯＳトランジスタをさらに
含み、前記ＰＭＯＳトランジスタは電源電圧と前記パス
／フェイルチェック回路との間に連結され、対応するペ
ージバッファの第１ラッチに格納されたデータビットに
従ってオン／オフされる。
【００２８】この実施形態において、前記パス／フェイ
ルチェック回路は前記ページバッファのＰＭＯＳトラン
ジスタと共通連結された内部ノードと、前記内部ノード
と接地電圧との間に連結され、放電制御信号に従ってオ
ン／オフされる放電トランジスタと、前記内部ノードの
ロジック状態をラッチし、パス／フェイル信号を出力す
るラッチとを含む。
ルチェック回路は前記ページバッファのＰＭＯＳトラン
ジスタと共通連結された内部ノードと、前記内部ノード
と接地電圧との間に連結され、放電制御信号に従ってオ
ン／オフされる放電トランジスタと、前記内部ノードの
ロジック状態をラッチし、パス／フェイル信号を出力す
るラッチとを含む。
【００２９】本発明による他の特徴によると、不揮発性
半導体メモリ装置のプログラム方法が提供され、前記不
揮発性半導体メモリ装置は複数の行と複数の第１列のマ
トリックス形態で配列されたメモリセルを有するメイン
セルアレイと、前記複数の行と複数の第２列のマトリッ
クス形態で配列されたリダンダンシーメモリセルを有す
るリダンダンシーセルアレイと、前記第１及び第２列に
各々対応するページバッファとを含む。前記各ページバ
ッファは第１ラッチと第２ラッチを有する。本発明のプ
ログラム方法は、ａ）初期アドレスの入力の後に、プロ
グラムデータを受け入れる段階と、ｂ）前記初期アドレ
スのうち列アドレスが前記第１列のうち欠陥列を選択す
るためのアドレスであるか否かを判別する段階と、ｃ）
前記列アドレスが前記欠陥列に対応する場合に前記欠陥
列のページバッファ内の第２ラッチにパスデータビット
をローディングする段階と、ｄ）前記列アドレスが最後
のアドレスであるか否かを判別する段階と、ｅ）前記列
アドレスが前記最後のアドレスではない場合に前記列ア
ドレスを“１”だけ増加させる段階と、前記列アドレス
が前記最後のアドレスに到達するまで、前記段階ａ−ｅ
を繰り返して実行する段階とを含む。
半導体メモリ装置のプログラム方法が提供され、前記不
揮発性半導体メモリ装置は複数の行と複数の第１列のマ
トリックス形態で配列されたメモリセルを有するメイン
セルアレイと、前記複数の行と複数の第２列のマトリッ
クス形態で配列されたリダンダンシーメモリセルを有す
るリダンダンシーセルアレイと、前記第１及び第２列に
各々対応するページバッファとを含む。前記各ページバ
ッファは第１ラッチと第２ラッチを有する。本発明のプ
ログラム方法は、ａ）初期アドレスの入力の後に、プロ
グラムデータを受け入れる段階と、ｂ）前記初期アドレ
スのうち列アドレスが前記第１列のうち欠陥列を選択す
るためのアドレスであるか否かを判別する段階と、ｃ）
前記列アドレスが前記欠陥列に対応する場合に前記欠陥
列のページバッファ内の第２ラッチにパスデータビット
をローディングする段階と、ｄ）前記列アドレスが最後
のアドレスであるか否かを判別する段階と、ｅ）前記列
アドレスが前記最後のアドレスではない場合に前記列ア
ドレスを“１”だけ増加させる段階と、前記列アドレス
が前記最後のアドレスに到達するまで、前記段階ａ−ｅ
を繰り返して実行する段階とを含む。
【００３０】本発明のまた他の特徴として、上述の半導
体メモリ装置のコピーバックプログラム方法はａ）前記
第２ラッチを通じて第１行のページデータを感知及びラ
ッチした後、列アドレスを“０”と設定する段階と、
ｂ）前記列アドレスが前記第１列のうち欠陥列を選択す
るためのアドレスであるか否かを判別する段階と、ｃ）
前記列アドレスが前記欠陥列を選択するためのアドレス
である場合に前記欠陥列に連結されたページバッファの
第２ラッチにパスデータビットをローディングする段階
と、ｄ）前記列アドレスが最後のアドレスであるか否か
を判別する段階と、ｅ）前記列アドレスが前記最後のア
ドレスではない場合に前記列アドレスを１だけ増加させ
る段階と、ｆ）前記列アドレスが前記最後のアドレスに
到達するまで前記段階ｂ−ｅを繰り返して実行する段階
とを含む。
体メモリ装置のコピーバックプログラム方法はａ）前記
第２ラッチを通じて第１行のページデータを感知及びラ
ッチした後、列アドレスを“０”と設定する段階と、
ｂ）前記列アドレスが前記第１列のうち欠陥列を選択す
るためのアドレスであるか否かを判別する段階と、ｃ）
前記列アドレスが前記欠陥列を選択するためのアドレス
である場合に前記欠陥列に連結されたページバッファの
第２ラッチにパスデータビットをローディングする段階
と、ｄ）前記列アドレスが最後のアドレスであるか否か
を判別する段階と、ｅ）前記列アドレスが前記最後のア
ドレスではない場合に前記列アドレスを１だけ増加させ
る段階と、ｆ）前記列アドレスが前記最後のアドレスに
到達するまで前記段階ｂ−ｅを繰り返して実行する段階
とを含む。
【００３１】本発明のまた他の特徴として、上述の半導
体メモリ装置の消去方法は、ａ）前記メイン及びリダン
ダンシーセルアレイを消去した後、前記第２ラッチを通
じてページデータを感知する段階と、ｂ）列アドレスを
“０”と設定する段階と、ｃ）前記列アドレスが前記第
１列のうち欠陥列を選択するためのものであるか否かを
判別する段階と、ｄ）前記列アドレスが前記欠陥列を選
択するためのものでなければ、前記欠陥列に対応するペ
ージバッファの第２ラッチにパスデータビットをローデ
ィングする段階と、ｅ）前記列アドレスが最後のアドレ
スであるか否かを判別する段階と、ｆ）前記列アドレス
が前記最後のアドレスではない場合に前記列アドレスを
“１”だけ増加させる段階と、ｇ）前記列アドレスが前
記最後のアドレスに到達するまで、前記ｂ−ｅ段階を繰
り返して実行する段階とを含む。
体メモリ装置の消去方法は、ａ）前記メイン及びリダン
ダンシーセルアレイを消去した後、前記第２ラッチを通
じてページデータを感知する段階と、ｂ）列アドレスを
“０”と設定する段階と、ｃ）前記列アドレスが前記第
１列のうち欠陥列を選択するためのものであるか否かを
判別する段階と、ｄ）前記列アドレスが前記欠陥列を選
択するためのものでなければ、前記欠陥列に対応するペ
ージバッファの第２ラッチにパスデータビットをローデ
ィングする段階と、ｅ）前記列アドレスが最後のアドレ
スであるか否かを判別する段階と、ｆ）前記列アドレス
が前記最後のアドレスではない場合に前記列アドレスを
“１”だけ増加させる段階と、ｇ）前記列アドレスが前
記最後のアドレスに到達するまで、前記ｂ−ｅ段階を繰
り返して実行する段階とを含む。
【００３２】
【発明の実施の形態】以下、添付した図を参照して、本
発明の望ましい実施形態を詳細に説明する。
発明の望ましい実施形態を詳細に説明する。
【００３３】本発明の望ましい実施形態としてのＮＡＮ
Ｄフラッシュメモリ装置のブロック図を図１に示す。本
発明の望ましい実施形態のフラッシュメモリ装置１００
は、メモリセルアレイを含み、メモリセルアレイはメイ
ンセルアレイ１１０とリダンダンシーセルアレイ１２０
で構成される。図示しないが、各アレイ１１０、１２０
には、第１ビットライン（またはメインビットライン）
及び第２ビットライン（またはリダンダンシービットラ
イン）に各々連結された複数のＮＡＮＤストリングが提
供される。よく知られたように、ＮＡＮＤストリングは
対応するビットラインに連結された第１選択トランジス
タ、共通ソースラインに連結された第２選択トランジス
タ、及び、第１選択トランジスタと第２選択トランジス
タとの間に直列連結される複数のメモリセルで構成され
る。
Ｄフラッシュメモリ装置のブロック図を図１に示す。本
発明の望ましい実施形態のフラッシュメモリ装置１００
は、メモリセルアレイを含み、メモリセルアレイはメイ
ンセルアレイ１１０とリダンダンシーセルアレイ１２０
で構成される。図示しないが、各アレイ１１０、１２０
には、第１ビットライン（またはメインビットライン）
及び第２ビットライン（またはリダンダンシービットラ
イン）に各々連結された複数のＮＡＮＤストリングが提
供される。よく知られたように、ＮＡＮＤストリングは
対応するビットラインに連結された第１選択トランジス
タ、共通ソースラインに連結された第２選択トランジス
タ、及び、第１選択トランジスタと第２選択トランジス
タとの間に直列連結される複数のメモリセルで構成され
る。
【００３４】ページバッファ回路１３０は第１及び第２
ビットラインを通じてメモリセルアレイに連結されてい
て、複数のページバッファを含む。各ページバッファは
一対のビットラインによって共有されるように配列さ
れ、図９に示した構成と同一に構成される。本発明の望
ましい実施形態のＮＡＮＤフラッシュメモリ装置１００
は、クロック発生回路１４０、アドレスカウンタ回路１
５０、リダンダンシー回路（ｒｅｄｕｎｄａｎｃｙ ｃ
ｉｒｃｕｉｔ）１６０、列デコーダ回路１７０、及び列
パスゲート回路（または列選択回路）１８０をさらに含
む。
ビットラインを通じてメモリセルアレイに連結されてい
て、複数のページバッファを含む。各ページバッファは
一対のビットラインによって共有されるように配列さ
れ、図９に示した構成と同一に構成される。本発明の望
ましい実施形態のＮＡＮＤフラッシュメモリ装置１００
は、クロック発生回路１４０、アドレスカウンタ回路１
５０、リダンダンシー回路（ｒｅｄｕｎｄａｎｃｙ ｃ
ｉｒｃｕｉｔ）１６０、列デコーダ回路１７０、及び列
パスゲート回路（または列選択回路）１８０をさらに含
む。
【００３５】先ず、クロック発生回路１４０は各動作モ
ードで要求されるクロック信号を発生する。クロック発
生回路１４０はプログラムデータをローディングする時
に、ｎＷＥｘ信号のハイからローへの遷移に同期してク
ロック信号を発生し、ページバッファ回路にラッチされ
たデータを順次に外部に出力する時に、ｎＲＥｘ信号の
ハイからローへの遷移に同期してクロック信号を発生す
る。クロック発生回路はコピーバックプログラム／消去
動作の間、パスデータを欠陥列のページバッファにロー
ディングする時（これは以後詳細に説明する）に、内部
発振信号に応答してクロック信号を発生する。アドレス
カウンタ回路１５０はクロック発生回路１４０から出力
されるクロック信号に同期した列アドレスを発生する。
アドレスカウンタ回路１５０の望ましい実施形態が図２
に示している。
ードで要求されるクロック信号を発生する。クロック発
生回路１４０はプログラムデータをローディングする時
に、ｎＷＥｘ信号のハイからローへの遷移に同期してク
ロック信号を発生し、ページバッファ回路にラッチされ
たデータを順次に外部に出力する時に、ｎＲＥｘ信号の
ハイからローへの遷移に同期してクロック信号を発生す
る。クロック発生回路はコピーバックプログラム／消去
動作の間、パスデータを欠陥列のページバッファにロー
ディングする時（これは以後詳細に説明する）に、内部
発振信号に応答してクロック信号を発生する。アドレス
カウンタ回路１５０はクロック発生回路１４０から出力
されるクロック信号に同期した列アドレスを発生する。
アドレスカウンタ回路１５０の望ましい実施形態が図２
に示している。
【００３６】図２を参照すると、アドレスカウンタ回路
１５０はインバーターＩＮＶ２０、ＮＯＲゲートＧ１、
及び複数のＤフリップフロップＦＦｊ（この実施形態
で、ｊ＝０〜９）で構成され、図面に示したように連結
されている。各Ｄフリップフロップはデータ入力端子Ｄ
Ｉ、クロック端子ＣＬＫ、データ出力端子ＤＱ、ｎＤ
Ｑ、セット端子ＳＥＴ、及びリセット端子ＲＳＴを有す
る。各Ｄフリップフロップは対応するセット信号ＳＥＴ
ｊによってセットされ、対応するリセット信号ＲＳＴｊ
によってリセットされる。現在の列アドレスが最後の列
アドレスであることを示す制御信号ＦＩＮＡＬ＿ＹＡＤ
Ｄがローレベルである時に、アドレスカウンタ回路１５
０はクロック信号ＣＬＫに応答して列アドレスＡＹ０〜
ＡＹ９を順次に発生する。制御信号ＦＩＮＡＬ＿ＹＡＤ
Ｄがハイレベルに活性化される時は、アドレスカウンタ
回路１５０は列アドレスＡＹ０〜ＡＹ９を発生しない。
すなわち、アドレスカウンタ回路１５０は動作しない。
１５０はインバーターＩＮＶ２０、ＮＯＲゲートＧ１、
及び複数のＤフリップフロップＦＦｊ（この実施形態
で、ｊ＝０〜９）で構成され、図面に示したように連結
されている。各Ｄフリップフロップはデータ入力端子Ｄ
Ｉ、クロック端子ＣＬＫ、データ出力端子ＤＱ、ｎＤ
Ｑ、セット端子ＳＥＴ、及びリセット端子ＲＳＴを有す
る。各Ｄフリップフロップは対応するセット信号ＳＥＴ
ｊによってセットされ、対応するリセット信号ＲＳＴｊ
によってリセットされる。現在の列アドレスが最後の列
アドレスであることを示す制御信号ＦＩＮＡＬ＿ＹＡＤ
Ｄがローレベルである時に、アドレスカウンタ回路１５
０はクロック信号ＣＬＫに応答して列アドレスＡＹ０〜
ＡＹ９を順次に発生する。制御信号ＦＩＮＡＬ＿ＹＡＤ
Ｄがハイレベルに活性化される時は、アドレスカウンタ
回路１５０は列アドレスＡＹ０〜ＡＹ９を発生しない。
すなわち、アドレスカウンタ回路１５０は動作しない。
【００３７】再び、図１を参照すると、リダンダンシー
回路１６０はメインセルアレイ１１０の列（またはビッ
トライン）のうち欠陥列を示す欠陥アドレスを格納し、
アドレスカウンタ回路１５０の列アドレスが、その格納
された欠陥アドレスと一致するか否かを判別する。アド
レスカウンタ回路１５０の列アドレスと格納された欠陥
アドレスとが一致すれば、リダンダンシー回路１６０は
欠陥列を指定するためのリダンダンシー選択信号のうち
のいずれか一つを活性化させる。列デコーダ回路１７０
と列パスゲート回路１８０はページバッファのうち一部
を選択し、その選択したページバッファを対応するデー
タラインＤＬｉに各々連結する。
回路１６０はメインセルアレイ１１０の列（またはビッ
トライン）のうち欠陥列を示す欠陥アドレスを格納し、
アドレスカウンタ回路１５０の列アドレスが、その格納
された欠陥アドレスと一致するか否かを判別する。アド
レスカウンタ回路１５０の列アドレスと格納された欠陥
アドレスとが一致すれば、リダンダンシー回路１６０は
欠陥列を指定するためのリダンダンシー選択信号のうち
のいずれか一つを活性化させる。列デコーダ回路１７０
と列パスゲート回路１８０はページバッファのうち一部
を選択し、その選択したページバッファを対応するデー
タラインＤＬｉに各々連結する。
【００３８】本発明の望ましい実施形態のＮＡＮＤフラ
ッシュメモリ装置１００は、データ入力バッファ回路１
９０をさらに含み、データ入力バッファ回路１９０は、
プログラムモード時に、ページバッファ回路１３０にロ
ードされるプログラムデータをバイト／ワード単位で受
け取る。ＮＡＮＤフラッシュメモリ装置１００は、第１
データローディング回路２００、第２データローディン
グ回路２１０、及びパス／フェイルチェック回路２２０
をさらに含む。
ッシュメモリ装置１００は、データ入力バッファ回路１
９０をさらに含み、データ入力バッファ回路１９０は、
プログラムモード時に、ページバッファ回路１３０にロ
ードされるプログラムデータをバイト／ワード単位で受
け取る。ＮＡＮＤフラッシュメモリ装置１００は、第１
データローディング回路２００、第２データローディン
グ回路２１０、及びパス／フェイルチェック回路２２０
をさらに含む。
【００３９】第１データローディング回路２００はデー
タ入力バッファ回路１９０から出力されるプログラムデ
ータを選択されるページバッファの第２ラッチＬＡＴ２
に伝達する。第１データローディング回路２００の望ま
しい実施形態が図３に示している。図３を参照すると、
第１データローディング回路２００はＯＲゲートＧ２、
ＮＡＮＤゲートＧ３、ＮＯＲゲートＧ４、及びインバー
ターＩＮＶ２１、ＩＮＶ２２で構成される。ＯＲゲート
Ｇ２の入力端子にはプログラムデータＤＡＴＡｉとリダ
ンダンシー選択信号ＣＲｉが印加され、ＮＡＮＤゲート
Ｇ３の入力端子にはデータロードイネーブル信号ＤＬＯ
ＡＤ＿ＥｎａｂｌｅとＯＲゲートＧ２の出力が印加され
る。ＮＡＮＤゲートＧ３の出力はインバーターＩＮＶ２
２を通じてデータ信号ＤＩｉとしてページバッファ回路
１３０（具体的に、ページバッファのＮＭＯＳトランジ
スタＭ１６）に伝達される。ＮＯＲゲートＧ４の入力端
子にはインバーターＩＮＶ２１を通じて伝達されるデー
タロードイネーブル信号ＤＬＯＡＤ＿Ｅｎａｂｌｅ、プ
ログラムデータＤＡＴＡｉ、及びリダンダンシー選択信
号ＣＲｉが印加される。ＮＯＲゲートＧ４の出力ｎＤＩ
ｉはデータ信号としてページバッファ回路１３０（具体
的に、ページバッファのＮＭＯＳトランジスタＭ１７）
に伝達される。
タ入力バッファ回路１９０から出力されるプログラムデ
ータを選択されるページバッファの第２ラッチＬＡＴ２
に伝達する。第１データローディング回路２００の望ま
しい実施形態が図３に示している。図３を参照すると、
第１データローディング回路２００はＯＲゲートＧ２、
ＮＡＮＤゲートＧ３、ＮＯＲゲートＧ４、及びインバー
ターＩＮＶ２１、ＩＮＶ２２で構成される。ＯＲゲート
Ｇ２の入力端子にはプログラムデータＤＡＴＡｉとリダ
ンダンシー選択信号ＣＲｉが印加され、ＮＡＮＤゲート
Ｇ３の入力端子にはデータロードイネーブル信号ＤＬＯ
ＡＤ＿ＥｎａｂｌｅとＯＲゲートＧ２の出力が印加され
る。ＮＡＮＤゲートＧ３の出力はインバーターＩＮＶ２
２を通じてデータ信号ＤＩｉとしてページバッファ回路
１３０（具体的に、ページバッファのＮＭＯＳトランジ
スタＭ１６）に伝達される。ＮＯＲゲートＧ４の入力端
子にはインバーターＩＮＶ２１を通じて伝達されるデー
タロードイネーブル信号ＤＬＯＡＤ＿Ｅｎａｂｌｅ、プ
ログラムデータＤＡＴＡｉ、及びリダンダンシー選択信
号ＣＲｉが印加される。ＮＯＲゲートＧ４の出力ｎＤＩ
ｉはデータ信号としてページバッファ回路１３０（具体
的に、ページバッファのＮＭＯＳトランジスタＭ１７）
に伝達される。
【００４０】図３に示した第１データロード回路２００
は１ビットデータに対応する。バイト／ワード単位でデ
ータがロードされる場合には、残りのデータビットに対
応する第１データロード回路も図３に示した構成と同一
に構成される。データロードイネーブル信号ＤＬＯＡＤ
＿Ｅｎａｂｌｅはプログラムデータがページバッファ回
路に全部ローディングされる間活性化される。データロ
ードイネーブル信号ＤＬＯＡＤ＿Ｅｎａｂｌｅは以後詳
細に説明されるコピーバックプログラム／消去動作時、
パスデータローディング区間の間活性化される。
は１ビットデータに対応する。バイト／ワード単位でデ
ータがロードされる場合には、残りのデータビットに対
応する第１データロード回路も図３に示した構成と同一
に構成される。データロードイネーブル信号ＤＬＯＡＤ
＿Ｅｎａｂｌｅはプログラムデータがページバッファ回
路に全部ローディングされる間活性化される。データロ
ードイネーブル信号ＤＬＯＡＤ＿Ｅｎａｂｌｅは以後詳
細に説明されるコピーバックプログラム／消去動作時、
パスデータローディング区間の間活性化される。
【００４１】データロードイネーブル信号ＤＬＯＡＤ＿
Ｅｎａｂｌｅがハイレベルである時に、データ信号ＤＩ
ｉ、ｎＤＩｉのロジック状態はプログラムデータＤＡＴ
Ａｉまたはリダンダンシー選択信号ＣＲｉによって決め
られる。例えば、プログラムデータＤＡＴＡｉが“１”
であり、リダンダンシー選択信号ＣＲｉがローレベルで
ある時に、データ信号ＤＩｉはハイレベルになり、デー
タ信号ｎＤＩｉはローレベルになる。プログラムデータ
ＤＡＴＡｉが“０”であり、リダンダンシー選択信号Ｃ
Ｒｉがローレベルである時に、データ信号ＤＩｉはロー
レベルになり、データ信号ｎＤＩｉはハイレベルにな
る。リダンダンシー選択信号ＣＲｉがハイレベルである
場合、データ信号ＤＩｉは“０”または“１”のプログ
ラムデータＤＡＴＡｉに関係なしに、常にハイレベルに
なる。これは第２ラッチＬＡＴ２の第１ラッチノードＡ
に“１”のデータ（またはパスデータ）がロードされる
ようにする。そのようにロードされたパスデータは先に
説明した過程を通じて第１ラッチＬＡＴ１に伝達され
る。
Ｅｎａｂｌｅがハイレベルである時に、データ信号ＤＩ
ｉ、ｎＤＩｉのロジック状態はプログラムデータＤＡＴ
Ａｉまたはリダンダンシー選択信号ＣＲｉによって決め
られる。例えば、プログラムデータＤＡＴＡｉが“１”
であり、リダンダンシー選択信号ＣＲｉがローレベルで
ある時に、データ信号ＤＩｉはハイレベルになり、デー
タ信号ｎＤＩｉはローレベルになる。プログラムデータ
ＤＡＴＡｉが“０”であり、リダンダンシー選択信号Ｃ
Ｒｉがローレベルである時に、データ信号ＤＩｉはロー
レベルになり、データ信号ｎＤＩｉはハイレベルにな
る。リダンダンシー選択信号ＣＲｉがハイレベルである
場合、データ信号ＤＩｉは“０”または“１”のプログ
ラムデータＤＡＴＡｉに関係なしに、常にハイレベルに
なる。これは第２ラッチＬＡＴ２の第１ラッチノードＡ
に“１”のデータ（またはパスデータ）がロードされる
ようにする。そのようにロードされたパスデータは先に
説明した過程を通じて第１ラッチＬＡＴ１に伝達され
る。
【００４２】再び、図１を参照すると、第２データロー
ディング回路２１０は、プログラムモードにおいて、プ
ログラムデータをメインセルアレイ用ページバッファ
（以後、“メインページバッファ”という）にローディ
ングする時に、欠陥列に対応するプログラムデータビッ
トをリダンダンシーセルアレイ用ページバッファ（以
後、“リダンダンシーページバッファ”という）にロー
ディングする。さらに具体的に説明すれば、第２データ
ローディング回路２１０は、欠陥列（または欠陥ビット
ライン）を指定するための列アドレスが生成される時
に、現在入力されているプログラムデータのうち欠陥列
に対応するプログラムデータビットをリダンダンシーペ
ージバッファにロードする。本発明の望ましい実施形態
による第２データローディング回路２１０が図４に示さ
れている。第２データローディング回路２１０は８個の
ＡＮＤゲートＧ５〜Ｇ１２、５個のＮＯＲゲートＧ１３
〜Ｇ１６、Ｇ１９、３個のＮＡＮＤゲートＧ１７、Ｇ１
８、Ｇ２０及び２個のインバーターＩＮＶ２３、ＩＮＶ
２４で構成され、図面に示したように連結されている。
ディング回路２１０は、プログラムモードにおいて、プ
ログラムデータをメインセルアレイ用ページバッファ
（以後、“メインページバッファ”という）にローディ
ングする時に、欠陥列に対応するプログラムデータビッ
トをリダンダンシーセルアレイ用ページバッファ（以
後、“リダンダンシーページバッファ”という）にロー
ディングする。さらに具体的に説明すれば、第２データ
ローディング回路２１０は、欠陥列（または欠陥ビット
ライン）を指定するための列アドレスが生成される時
に、現在入力されているプログラムデータのうち欠陥列
に対応するプログラムデータビットをリダンダンシーペ
ージバッファにロードする。本発明の望ましい実施形態
による第２データローディング回路２１０が図４に示さ
れている。第２データローディング回路２１０は８個の
ＡＮＤゲートＧ５〜Ｇ１２、５個のＮＯＲゲートＧ１３
〜Ｇ１６、Ｇ１９、３個のＮＡＮＤゲートＧ１７、Ｇ１
８、Ｇ２０及び２個のインバーターＩＮＶ２３、ＩＮＶ
２４で構成され、図面に示したように連結されている。
【００４３】図４において、制御信号ＲＤＩｅｎ、ｎＤ
Ｉｅｎはプログラムモードで図３のデータロードイネー
ブル信号ＤＬＯＡＤ＿Ｅｎａｂｌｅと共に活性化され
る。制御信号ＲＤＩｅｎ、ｎＤＩｅｎは相補的な位相を
有する信号として、制御信号ｎＤＩｅｎはアクティブロ
ード信号である。制御信号ＲＥＤ＿ｅｎはリダンダンシ
ー回路１６０によって欠陥列アドレスが検出される時に
活性化される信号である。リダンダンシーデータ信号Ｒ
ＤＩ、ｎＲＤＩはリダンダンシーページバッファ（具体
的に、ＮＭＯＳトランジスタＭ１６、Ｍ１７）に共通に
印加される。制御信号ＲＥＤ＿ｅｎが活性化される時
に、リダンダンシーページバッファのうちのいずれか一
つのみが列パスゲート回路１８０を通じて欠陥列に対応
するデータラインに連結される。図面に示さないが、リ
ダンダンシーページバッファは図９に示したメインペー
ジバッファと実質的に同一に実現される。
Ｉｅｎはプログラムモードで図３のデータロードイネー
ブル信号ＤＬＯＡＤ＿Ｅｎａｂｌｅと共に活性化され
る。制御信号ＲＤＩｅｎ、ｎＤＩｅｎは相補的な位相を
有する信号として、制御信号ｎＤＩｅｎはアクティブロ
ード信号である。制御信号ＲＥＤ＿ｅｎはリダンダンシ
ー回路１６０によって欠陥列アドレスが検出される時に
活性化される信号である。リダンダンシーデータ信号Ｒ
ＤＩ、ｎＲＤＩはリダンダンシーページバッファ（具体
的に、ＮＭＯＳトランジスタＭ１６、Ｍ１７）に共通に
印加される。制御信号ＲＥＤ＿ｅｎが活性化される時
に、リダンダンシーページバッファのうちのいずれか一
つのみが列パスゲート回路１８０を通じて欠陥列に対応
するデータラインに連結される。図面に示さないが、リ
ダンダンシーページバッファは図９に示したメインペー
ジバッファと実質的に同一に実現される。
【００４４】バイト単位でプログラムデータが順次にロ
ードされる時、制御信号ＲＤＩｅｎ、ｎＤＩｅｎはそれ
ぞれハイレベル、ローレベルになる。現在の列アドレス
が欠陥列アドレスであれば、リダンダンシー選択信号Ｃ
Ｒ０〜ＣＲ７のうちいずれか一つ（例えば、ＣＲ０）が
活性化される。この時、制御信号ＲＥＤ＿ｅｎはローレ
ベルからハイレベルに遷移する。欠陥列に対応するプロ
グラムデータビットＤＡＴＡ１が“１”と仮定すれば、
ＮＡＮＤゲートＧ１７の出力はハイレベルになる。これ
はリダンダンシーデータ信号ＲＤ１、ｎＲＤＩが各々ハ
イレベルとローレベルになるようにする。プログラムデ
ータビットＤＡＴＡ１が“０”であれば、ＮＡＮＤゲー
トＧ１７の出力はローレベルになる。これはリダンダン
シーデータ信号ＲＤＩ、ｎＲＤＩが各々ローレベル、ハ
イレベルになるようにする。プログラムデータビットＤ
ＡＴＡ１が“０”であれば、ＮＡＮＤゲートＧ１７の出
力はローレベルになる。これはリダンダンシーデータ信
号ＲＤＩ、ｎＲＤＩが各々ローレベル、ハイレベルにな
るようにする。このような過程を通じて欠陥列に対応す
るプログラムデータがリダンダンシーページバッファに
ロードされる。
ードされる時、制御信号ＲＤＩｅｎ、ｎＤＩｅｎはそれ
ぞれハイレベル、ローレベルになる。現在の列アドレス
が欠陥列アドレスであれば、リダンダンシー選択信号Ｃ
Ｒ０〜ＣＲ７のうちいずれか一つ（例えば、ＣＲ０）が
活性化される。この時、制御信号ＲＥＤ＿ｅｎはローレ
ベルからハイレベルに遷移する。欠陥列に対応するプロ
グラムデータビットＤＡＴＡ１が“１”と仮定すれば、
ＮＡＮＤゲートＧ１７の出力はハイレベルになる。これ
はリダンダンシーデータ信号ＲＤ１、ｎＲＤＩが各々ハ
イレベルとローレベルになるようにする。プログラムデ
ータビットＤＡＴＡ１が“０”であれば、ＮＡＮＤゲー
トＧ１７の出力はローレベルになる。これはリダンダン
シーデータ信号ＲＤＩ、ｎＲＤＩが各々ローレベル、ハ
イレベルになるようにする。プログラムデータビットＤ
ＡＴＡ１が“０”であれば、ＮＡＮＤゲートＧ１７の出
力はローレベルになる。これはリダンダンシーデータ信
号ＲＤＩ、ｎＲＤＩが各々ローレベル、ハイレベルにな
るようにする。このような過程を通じて欠陥列に対応す
るプログラムデータがリダンダンシーページバッファに
ロードされる。
【００４５】再び図１を参照すると、パス／フェイルチ
ェック回路２２０はページバッファ回路１３０の第１ラ
ッチＬＡＴ１にラッチされたデータに従ってプログラム
／消去されたメモリセルが正常にプログラム／消去され
たか否かを判別する。本発明の望ましい実施形態による
パス／フェイルチェック回路２２０が図５に示されてい
る。図５を参照すると、パス／フェイルチェック回路２
２０はヒューズが除去されたことを除いては、図１０に
示した構成と実質的に同一である。欠陥列に対応するペ
ージバッファにラッチされたデータがパス／フェイル検
証結果に影響を及ぼさないヒューズが除去されたが、パ
ス／フェイル検証結果は欠陥列に対応するページバッフ
ァにラッチされたデータによる影響を受けない。これ
は、先の説明から分かるように、プログラムデータに代
えてパスデータが欠陥列に対応する第１ラッチＬＡＴ１
にロードされるからである。パス／フェイルチェック回
路２２０はヒューズ素子を使わず、正常にパス／フェイ
ル結果を判別することができる。結果的に、ヒューズ素
子による問題点は完全に解決される。
ェック回路２２０はページバッファ回路１３０の第１ラ
ッチＬＡＴ１にラッチされたデータに従ってプログラム
／消去されたメモリセルが正常にプログラム／消去され
たか否かを判別する。本発明の望ましい実施形態による
パス／フェイルチェック回路２２０が図５に示されてい
る。図５を参照すると、パス／フェイルチェック回路２
２０はヒューズが除去されたことを除いては、図１０に
示した構成と実質的に同一である。欠陥列に対応するペ
ージバッファにラッチされたデータがパス／フェイル検
証結果に影響を及ぼさないヒューズが除去されたが、パ
ス／フェイル検証結果は欠陥列に対応するページバッフ
ァにラッチされたデータによる影響を受けない。これ
は、先の説明から分かるように、プログラムデータに代
えてパスデータが欠陥列に対応する第１ラッチＬＡＴ１
にロードされるからである。パス／フェイルチェック回
路２２０はヒューズ素子を使わず、正常にパス／フェイ
ル結果を判別することができる。結果的に、ヒューズ素
子による問題点は完全に解決される。
【００４６】本発明の望ましい実施形態のＮＡＮＤフラ
ッシュメモリ装置の場合、プログラムデータがページバ
ッファ回路にロードされる区間で列アドレス情報を利用
して欠陥列に対応するページバッファにパスデータがロ
ードされる。これはヒューズ素子を使用しない状態で、
プログラム検証動作時に、欠陥列のページバッファにラ
ッチされたデータがパス／フェイル検証結果に影響を及
ぼさないようにする。さらに、本発明の望ましい実施形
態のＮＡＮＤフラッシュメモリ装置の場合、消去動作が
実行され、消去検証動作が実行される前に、及び、コピ
ーバックプログラムモードで感知動作が実行され、プロ
グラム動作が実行される前に、欠陥列に対応するページ
バッファにパスデータがロードされる。本発明によるプ
ログラム動作、消去動作、及びコピーバックプログラム
動作を以後に詳細に説明する。
ッシュメモリ装置の場合、プログラムデータがページバ
ッファ回路にロードされる区間で列アドレス情報を利用
して欠陥列に対応するページバッファにパスデータがロ
ードされる。これはヒューズ素子を使用しない状態で、
プログラム検証動作時に、欠陥列のページバッファにラ
ッチされたデータがパス／フェイル検証結果に影響を及
ぼさないようにする。さらに、本発明の望ましい実施形
態のＮＡＮＤフラッシュメモリ装置の場合、消去動作が
実行され、消去検証動作が実行される前に、及び、コピ
ーバックプログラムモードで感知動作が実行され、プロ
グラム動作が実行される前に、欠陥列に対応するページ
バッファにパスデータがロードされる。本発明によるプ
ログラム動作、消去動作、及びコピーバックプログラム
動作を以後に詳細に説明する。
【００４７】図６は本発明の望ましい実施形態のプログ
ラム方法を説明するためのフローチャートである。本発
明の望ましい実施形態のプログラム方法によると、外部
から提供されるプログラムデータをページバッファ回路
にロードする時、欠陥列に対応するページバッファには
プログラムデータに代えて欠陥列アドレス情報を利用し
てパスデータがロードされる。欠陥列に対応するプログ
ラムデータはリダンダンシーページバッファにロードさ
れる。さらに具体的に説明すれば、次の通りである。
ラム方法を説明するためのフローチャートである。本発
明の望ましい実施形態のプログラム方法によると、外部
から提供されるプログラムデータをページバッファ回路
にロードする時、欠陥列に対応するページバッファには
プログラムデータに代えて欠陥列アドレス情報を利用し
てパスデータがロードされる。欠陥列に対応するプログ
ラムデータはリダンダンシーページバッファにロードさ
れる。さらに具体的に説明すれば、次の通りである。
【００４８】プログラムモードを知らせるコマンド８０
ｈが入力されることによって、先ず、行及び列情報を含
む初期アドレスが所定のアドレスラッチイネーブル周期
（ａｄｄｒｅｓｓ ｌａｔｃｈ ｅｎａｂｌｅ ｃｙｃ
ｌｅ）に従ってＮＡＮＤフラッシュメモリ装置内に入力
される（Ｓ１２０）。ここで、プログラムデータがロー
ドされる前に、ページバッファ回路１３０の第２ラッチ
ＬＡＴ２は制御信号ＰＢＳＥＴをローレベルに活性化さ
せることによって初期化される。バイト／ワード単位の
プログラムデータがｎＷＥｘ信号のハイからローへの遷
移に従って外部からデータ入力バッファ回路１９０に印
加される（Ｓ１４０）。そのように入力されたプログラ
ムデータは第１データローディング回路２００を通じて
ページバッファ回路１３０に伝達される。この時、現在
の列アドレスが欠陥列を示すアドレスであるか否かがリ
ダンダンシー回路１６０によって判別される（Ｓ１６
０）。現在の列アドレスが欠陥列を示すアドレスではな
ければ、データ入力バッファ回路１９０に提供されるプ
ログラムデータは第１データローディング回路２００を
通じて対応するページバッファにロードされる（Ｓ１８
０）。ページバッファにデータをロードする過程は先に
説明したものと同様に実行される。
ｈが入力されることによって、先ず、行及び列情報を含
む初期アドレスが所定のアドレスラッチイネーブル周期
（ａｄｄｒｅｓｓ ｌａｔｃｈ ｅｎａｂｌｅ ｃｙｃ
ｌｅ）に従ってＮＡＮＤフラッシュメモリ装置内に入力
される（Ｓ１２０）。ここで、プログラムデータがロー
ドされる前に、ページバッファ回路１３０の第２ラッチ
ＬＡＴ２は制御信号ＰＢＳＥＴをローレベルに活性化さ
せることによって初期化される。バイト／ワード単位の
プログラムデータがｎＷＥｘ信号のハイからローへの遷
移に従って外部からデータ入力バッファ回路１９０に印
加される（Ｓ１４０）。そのように入力されたプログラ
ムデータは第１データローディング回路２００を通じて
ページバッファ回路１３０に伝達される。この時、現在
の列アドレスが欠陥列を示すアドレスであるか否かがリ
ダンダンシー回路１６０によって判別される（Ｓ１６
０）。現在の列アドレスが欠陥列を示すアドレスではな
ければ、データ入力バッファ回路１９０に提供されるプ
ログラムデータは第１データローディング回路２００を
通じて対応するページバッファにロードされる（Ｓ１８
０）。ページバッファにデータをロードする過程は先に
説明したものと同様に実行される。
【００４９】現在の列アドレスが欠陥列を示すアドレス
であれば、リダンダンシー回路１６０はリダンダンシー
選択信号ＣＲｉのうちいずれか一つを活性化させる。第
１データローディング回路２００は活性化されたリダン
ダンシー選択信号に応答して欠陥列に対応するプログラ
ムデータビットの伝達を遮断すると同時に“１”のパス
データをページバッファ回路１３０に伝達する（Ｓ２０
０ａ）。上述のように、プログラムデータはデータライ
ンを接地させ、データ信号ＤＩｉ、ｎＤＩｉをプログラ
ムデータの極性に従って選択的に活性化させることによ
って、ページバッファの第２ラッチＬＡＴ２にロードさ
れる。現在の列アドレスが欠陥列を示すアドレスである
時、“１”のパスデータが第２ラッチＬＡＴ２にロード
される。これは活性化されたリダンダンシー選択信号に
従ってデータ信号ＤＩが“１”になるように、そしてデ
ータ信号ｎＤＩが“０”になるようにする。したがっ
て、第２ラッチＬＡＴ２には“１”のパスデータがロー
ドされる。これと同時に、欠陥列に対応するプログラム
データビットは先に説明したものと同一の方式により、
第２データローディング回路２１０を通じて対応するリ
ダンダンシーページバッファにロードされる（Ｓ２００
ｂ）。
であれば、リダンダンシー回路１６０はリダンダンシー
選択信号ＣＲｉのうちいずれか一つを活性化させる。第
１データローディング回路２００は活性化されたリダン
ダンシー選択信号に応答して欠陥列に対応するプログラ
ムデータビットの伝達を遮断すると同時に“１”のパス
データをページバッファ回路１３０に伝達する（Ｓ２０
０ａ）。上述のように、プログラムデータはデータライ
ンを接地させ、データ信号ＤＩｉ、ｎＤＩｉをプログラ
ムデータの極性に従って選択的に活性化させることによ
って、ページバッファの第２ラッチＬＡＴ２にロードさ
れる。現在の列アドレスが欠陥列を示すアドレスである
時、“１”のパスデータが第２ラッチＬＡＴ２にロード
される。これは活性化されたリダンダンシー選択信号に
従ってデータ信号ＤＩが“１”になるように、そしてデ
ータ信号ｎＤＩが“０”になるようにする。したがっ
て、第２ラッチＬＡＴ２には“１”のパスデータがロー
ドされる。これと同時に、欠陥列に対応するプログラム
データビットは先に説明したものと同一の方式により、
第２データローディング回路２１０を通じて対応するリ
ダンダンシーページバッファにロードされる（Ｓ２００
ｂ）。
【００５０】現在の列アドレス（または現在プログラム
データ）が最後の列アドレス（または最後のプログラム
データ）であるか否かを判別する（Ｓ２２０）。現在の
列アドレスが最後の列アドレスではなければ、アドレス
カウンタ回路１５０は次の列アドレスを発生する（Ｓ２
４０）。その次の手順はプログラムデータを入力する段
階Ｓ１４０に進行する。以後、現在の列アドレス（また
は現在のプログラムデータ）が最後の列アドレス（また
は最後のプログラムデータ）に到達するまで先に説明し
た過程Ｓ１４０〜Ｓ２４０が繰り返して実行される。Ｓ
２２０段階において、現在の列アドレスが最後の列アド
レスとして判別されれば、プログラムデータロード過程
は終了する。ページバッファ回路の第２ラッチＬＡＴ２
にロードされたプログラムデータは先に説明したものと
同一の方式により第１ラッチＬＡＴ１に伝達されるの
で、それに対する説明は省略する。以後、プログラム実
行を知らせるコマンド１０ｈの入力（Ｓ２６０）に従っ
てロードされたデータが選択されたページにプログラム
される。このようなプログラム動作はこの分野の通常の
知識を持つ者によく知られているので、それに対する説
明は省略する。
データ）が最後の列アドレス（または最後のプログラム
データ）であるか否かを判別する（Ｓ２２０）。現在の
列アドレスが最後の列アドレスではなければ、アドレス
カウンタ回路１５０は次の列アドレスを発生する（Ｓ２
４０）。その次の手順はプログラムデータを入力する段
階Ｓ１４０に進行する。以後、現在の列アドレス（また
は現在のプログラムデータ）が最後の列アドレス（また
は最後のプログラムデータ）に到達するまで先に説明し
た過程Ｓ１４０〜Ｓ２４０が繰り返して実行される。Ｓ
２２０段階において、現在の列アドレスが最後の列アド
レスとして判別されれば、プログラムデータロード過程
は終了する。ページバッファ回路の第２ラッチＬＡＴ２
にロードされたプログラムデータは先に説明したものと
同一の方式により第１ラッチＬＡＴ１に伝達されるの
で、それに対する説明は省略する。以後、プログラム実
行を知らせるコマンド１０ｈの入力（Ｓ２６０）に従っ
てロードされたデータが選択されたページにプログラム
される。このようなプログラム動作はこの分野の通常の
知識を持つ者によく知られているので、それに対する説
明は省略する。
【００５１】ロードされたプログラムデータを選択され
たページにプログラムした後に、プログラムデータが正
常にページに書き込まれたか否かを判別するためのプロ
グラム検証動作が実行される。プログラム検証動作は感
知されたデータが外部に出力されないことを除いては、
読み出し動作と実質的に同一の方式により実行され、こ
れは第１ラッチＬＡＴ１を通じて実行される。感知動作
に従って感知されたデータはパス／フェイルチェック回
路２２０に伝達され、パス／フェイルチェック回路２２
０はそのように伝達されたデータに従って選択されたペ
ージのメモリセルが正常にプログラムされたか否かを判
別する。さらに具体的に説明すれば、次の通りである。
たページにプログラムした後に、プログラムデータが正
常にページに書き込まれたか否かを判別するためのプロ
グラム検証動作が実行される。プログラム検証動作は感
知されたデータが外部に出力されないことを除いては、
読み出し動作と実質的に同一の方式により実行され、こ
れは第１ラッチＬＡＴ１を通じて実行される。感知動作
に従って感知されたデータはパス／フェイルチェック回
路２２０に伝達され、パス／フェイルチェック回路２２
０はそのように伝達されたデータに従って選択されたペ
ージのメモリセルが正常にプログラムされたか否かを判
別する。さらに具体的に説明すれば、次の通りである。
【００５２】先ず、選択ページに対応するビットライン
は所定の電圧に充電された後にフローティング状態にさ
れる。この時、選択されたメモリセルの状態に従ってビ
ットライン電圧は減少し、またはそのまま維持される。
ＮＭＯＳトランジスタＭ１をターンオンさせた状態で、
所定の電流がＰＭＯＳトランジスタＭ５を通じて感知ノ
ードＳＯに供給される。選択されたメモリセルがオンセ
ルであれば（または、選択されたメモリセルが十分にプ
ログラムされていなければ）、感知ノードＳＯに供給さ
れる電流は選択されたメモリセルを通じて放電される。
これは感知ノードＳＯの電圧がＮＭＯＳトランジスタＭ
７のしきい電圧よりも低くなるようにする。ＮＭＯＳト
ランジスタＭ８がターンオンされても、第１ラッチＬＡ
Ｔ１の状態はそのまま維持される。選択されたメモリセ
ルがオフセルであれば（または選択されたメモリセルが
十分にプログラムされていなければ）、ＰＭＯＳトラン
ジスタＭ５を通じて供給される電流は徐々に感知ノード
ＳＯを充電する。これは感知ノードＳＯの電圧がＮＭＯ
ＳトランジスタＭ７のしきい電圧よりも高くなるように
する。ＮＭＯＳトランジスタＭ８がターンオンされる
時、第１ラッチＬＡＴ１には“１”のデータがラッチさ
れる。
は所定の電圧に充電された後にフローティング状態にさ
れる。この時、選択されたメモリセルの状態に従ってビ
ットライン電圧は減少し、またはそのまま維持される。
ＮＭＯＳトランジスタＭ１をターンオンさせた状態で、
所定の電流がＰＭＯＳトランジスタＭ５を通じて感知ノ
ードＳＯに供給される。選択されたメモリセルがオンセ
ルであれば（または、選択されたメモリセルが十分にプ
ログラムされていなければ）、感知ノードＳＯに供給さ
れる電流は選択されたメモリセルを通じて放電される。
これは感知ノードＳＯの電圧がＮＭＯＳトランジスタＭ
７のしきい電圧よりも低くなるようにする。ＮＭＯＳト
ランジスタＭ８がターンオンされても、第１ラッチＬＡ
Ｔ１の状態はそのまま維持される。選択されたメモリセ
ルがオフセルであれば（または選択されたメモリセルが
十分にプログラムされていなければ）、ＰＭＯＳトラン
ジスタＭ５を通じて供給される電流は徐々に感知ノード
ＳＯを充電する。これは感知ノードＳＯの電圧がＮＭＯ
ＳトランジスタＭ７のしきい電圧よりも高くなるように
する。ＮＭＯＳトランジスタＭ８がターンオンされる
時、第１ラッチＬＡＴ１には“１”のデータがラッチさ
れる。
【００５３】ラッチされたデータは各ページバッファの
ＰＭＯＳトランジスタＭ９を通じてパス／フェイルチェ
ック回路２２０に伝達される。例えば、第１ラッチＬＡ
Ｔ１の第１ラッチノードＢにパスデータとして“１”が
ラッチされる場合、ＰＭＯＳトランジスタＭ９はターン
オフされる。これはパス／フェイルチェック回路２２０
の内部ノードＮＤ２がローレベルに維持されるようにす
る。結果的に、現在ロードされたプログラムデータが十
分にプログラムされたことを知らせるローレベルのパス
／フェイル信号ＰＦが出力される。第１ラッチＬＡＴ１
の第１ラッチノードＢにフェイルデータとして“０”が
ラッチされる場合、ＰＭＯＳトランジスタＭ９はターン
オンされる。これはパス／フェイルチェック回路２２０
の内部ノードＮＤ２がハイレベルの電源電圧に充電され
るようにする。結果的に、現在ロードされたプログラム
データが十分にプログラムされないことを知らせるハイ
レベルのパス／フェイル信号ＰＦが出力される。
ＰＭＯＳトランジスタＭ９を通じてパス／フェイルチェ
ック回路２２０に伝達される。例えば、第１ラッチＬＡ
Ｔ１の第１ラッチノードＢにパスデータとして“１”が
ラッチされる場合、ＰＭＯＳトランジスタＭ９はターン
オフされる。これはパス／フェイルチェック回路２２０
の内部ノードＮＤ２がローレベルに維持されるようにす
る。結果的に、現在ロードされたプログラムデータが十
分にプログラムされたことを知らせるローレベルのパス
／フェイル信号ＰＦが出力される。第１ラッチＬＡＴ１
の第１ラッチノードＢにフェイルデータとして“０”が
ラッチされる場合、ＰＭＯＳトランジスタＭ９はターン
オンされる。これはパス／フェイルチェック回路２２０
の内部ノードＮＤ２がハイレベルの電源電圧に充電され
るようにする。結果的に、現在ロードされたプログラム
データが十分にプログラムされないことを知らせるハイ
レベルのパス／フェイル信号ＰＦが出力される。
【００５４】現在ロードされたプログラムデータが十分
にプログラムされたことを知らせるローレベルのパス／
フェイル信号ＰＦが出力される場合、第２ラッチＬＡＴ
２にロードされた次のプログラムデータが新しく選択さ
れるページに書き込まれる。先に説明したように、以前
にロードされたプログラムデータが選択されたページに
書き込まれる間、次のプログラムデータが第２ラッチＬ
ＡＴ２にロードされる。現在ロードされたプログラムデ
ータが十分にプログラムされないことを知らせるハイレ
ベルのパス／フェイル信号ＰＦが出力される場合、パス
／フェイル信号ＰＦがローレベルになるまで予め決めら
れたプログラム回数までプログラム動作が繰り返して実
行される。
にプログラムされたことを知らせるローレベルのパス／
フェイル信号ＰＦが出力される場合、第２ラッチＬＡＴ
２にロードされた次のプログラムデータが新しく選択さ
れるページに書き込まれる。先に説明したように、以前
にロードされたプログラムデータが選択されたページに
書き込まれる間、次のプログラムデータが第２ラッチＬ
ＡＴ２にロードされる。現在ロードされたプログラムデ
ータが十分にプログラムされないことを知らせるハイレ
ベルのパス／フェイル信号ＰＦが出力される場合、パス
／フェイル信号ＰＦがローレベルになるまで予め決めら
れたプログラム回数までプログラム動作が繰り返して実
行される。
【００５５】図９に示したページバッファ回路を利用し
たＮＡＮＤフラッシュメモリ装置において、プログラム
検証のためのパス／フェイルチェック回路２２０には欠
陥列を排除するためのヒューズが使われない。それにも
かかわらず、欠陥列のページバッファ（すなわち、第１
ラッチ）にラッチされたデータがパス／フェイル検証結
果に影響を及ぼさない。これは先に説明したように、プ
ログラムデータをローディングする時、欠陥列情報を利
用して欠陥列のページバッファにパスデータをローディ
ングするからである。結論的に、従来の技術によるワイ
ヤードＯＲ形態のパス／フェイルチェック回路に使われ
るヒューズによって引き起こされる問題点（ヒューズに
よる面積の増加とヒューズの使用によるリダンダンシー
効率の低下）が解決される。
たＮＡＮＤフラッシュメモリ装置において、プログラム
検証のためのパス／フェイルチェック回路２２０には欠
陥列を排除するためのヒューズが使われない。それにも
かかわらず、欠陥列のページバッファ（すなわち、第１
ラッチ）にラッチされたデータがパス／フェイル検証結
果に影響を及ぼさない。これは先に説明したように、プ
ログラムデータをローディングする時、欠陥列情報を利
用して欠陥列のページバッファにパスデータをローディ
ングするからである。結論的に、従来の技術によるワイ
ヤードＯＲ形態のパス／フェイルチェック回路に使われ
るヒューズによって引き起こされる問題点（ヒューズに
よる面積の増加とヒューズの使用によるリダンダンシー
効率の低下）が解決される。
【００５６】図７を参照すると、本発明の望ましい実施
形態のコピーバックプログラム方法を説明するためのフ
ローチャートである。本発明の望ましい実施形態のコピ
ーバックプログラム方法を以下に詳細に説明する。コピ
ーバックプログラムとは、先の説明のように、任意のペ
ージ（以下、第１ページという）に格納されたデータを
他のページ（以下、第２ページという）に格納すること
であって、感知区間、パスデータローディング区間、デ
ータダンピング区間、プログラム区間、及びプログラム
検証区間からなる。コピーバックプログラムモードの感
知区間の間、第１ページのメモリセルに格納されたデー
タは第２ラッチＬＡＴ２によって感知される。第２ラッ
チにより行われる感知動作は、先の説明と同様であるの
で、それに対する説明は省略する。感知動作が完了した
後、感知されたデータが第２ページにプログラムされ
る。本発明の望ましい実施形態では、感知されたデータ
を第２ページにプログラムする前に、欠陥列に対応する
ページバッファにパスデータがロードされる。これをさ
らに具体的に説明すれば、次の通りである。
形態のコピーバックプログラム方法を説明するためのフ
ローチャートである。本発明の望ましい実施形態のコピ
ーバックプログラム方法を以下に詳細に説明する。コピ
ーバックプログラムとは、先の説明のように、任意のペ
ージ（以下、第１ページという）に格納されたデータを
他のページ（以下、第２ページという）に格納すること
であって、感知区間、パスデータローディング区間、デ
ータダンピング区間、プログラム区間、及びプログラム
検証区間からなる。コピーバックプログラムモードの感
知区間の間、第１ページのメモリセルに格納されたデー
タは第２ラッチＬＡＴ２によって感知される。第２ラッ
チにより行われる感知動作は、先の説明と同様であるの
で、それに対する説明は省略する。感知動作が完了した
後、感知されたデータが第２ページにプログラムされ
る。本発明の望ましい実施形態では、感知されたデータ
を第２ページにプログラムする前に、欠陥列に対応する
ページバッファにパスデータがロードされる。これをさ
らに具体的に説明すれば、次の通りである。
【００５７】外部からコピーバックプログラムモードを
知らせるコマンド８５ｈが入力される。８５ｈコマンド
が入力される場合、プログラムモードを知らせる８０ｈ
コマンドと異なり、第２ラッチＬＡＴ２は初期化されな
い。これはコピーバックプログラムモードの感知動作に
従ってラッチされた他のページにプログラムされるデー
タが変更されないようにするためである。第２ラッチＬ
ＡＴ２にラッチされたデータを部分的に書き直すため
に、初期アドレスとプログラムデータが先に説明したも
のと同一の方式によりデータ入力バッファ回路１９０及
び第１データローディング回路２００を通じてページバ
ッファ回路１３０にロードされる（Ｓ３２０）。この
時、欠陥列に対応するプログラムデータは、先の説明の
ように、第２データローディング回路２１０を通じてリ
ダンダンシーページバッファにロードされる。
知らせるコマンド８５ｈが入力される。８５ｈコマンド
が入力される場合、プログラムモードを知らせる８０ｈ
コマンドと異なり、第２ラッチＬＡＴ２は初期化されな
い。これはコピーバックプログラムモードの感知動作に
従ってラッチされた他のページにプログラムされるデー
タが変更されないようにするためである。第２ラッチＬ
ＡＴ２にラッチされたデータを部分的に書き直すため
に、初期アドレスとプログラムデータが先に説明したも
のと同一の方式によりデータ入力バッファ回路１９０及
び第１データローディング回路２００を通じてページバ
ッファ回路１３０にロードされる（Ｓ３２０）。この
時、欠陥列に対応するプログラムデータは、先の説明の
ように、第２データローディング回路２１０を通じてリ
ダンダンシーページバッファにロードされる。
【００５８】その次に、１０ｈコマンドが入力されるこ
とによって（Ｓ３４０）、ＮＡＮＤフラッシュメモリ装
置は内部的に発振イネーブル信号を発生すると同時に、
アドレスカウンタ回路１５０の列アドレスを“０”に設
定する（Ｓ３６０）。次の段階Ｓ３８０では、アドレス
カウンタ回路１５０から出力される列アドレスが欠陥列
を示すアドレスであるか否かが判別される。アドレスカ
ウンタ回路１５０から出力される列アドレスが欠陥列を
示すアドレスであれば、リダンダンシー回路１６０はリ
ダンダンシー選択信号ＣＲｉのうちいずれか一つを活性
化させる。第１データローディング回路２００は活性化
されたリダンダンシー選択信号に応答して“１”のパス
データとしてハイレベルのデータ信号ＤＩｉとローレベ
ルのデータ信号ｎＤＩｉを出力する。この時、列パスゲ
ート回路１８０を通じて接地電圧のデータラインがペー
ジバッファの内部ノードＮＤ１に電気的に連結される。
このような条件に従って第２ラッチＬＡＴ２の第１ラッ
チノードＡには“１”のパスデータがロードされる（Ｓ
４００）。
とによって（Ｓ３４０）、ＮＡＮＤフラッシュメモリ装
置は内部的に発振イネーブル信号を発生すると同時に、
アドレスカウンタ回路１５０の列アドレスを“０”に設
定する（Ｓ３６０）。次の段階Ｓ３８０では、アドレス
カウンタ回路１５０から出力される列アドレスが欠陥列
を示すアドレスであるか否かが判別される。アドレスカ
ウンタ回路１５０から出力される列アドレスが欠陥列を
示すアドレスであれば、リダンダンシー回路１６０はリ
ダンダンシー選択信号ＣＲｉのうちいずれか一つを活性
化させる。第１データローディング回路２００は活性化
されたリダンダンシー選択信号に応答して“１”のパス
データとしてハイレベルのデータ信号ＤＩｉとローレベ
ルのデータ信号ｎＤＩｉを出力する。この時、列パスゲ
ート回路１８０を通じて接地電圧のデータラインがペー
ジバッファの内部ノードＮＤ１に電気的に連結される。
このような条件に従って第２ラッチＬＡＴ２の第１ラッ
チノードＡには“１”のパスデータがロードされる（Ｓ
４００）。
【００５９】アドレスカウンタ回路１５０から出力され
る列アドレスが欠陥列を示すアドレスではなければ、手
順は次の段階Ｓ４２０に進行する。Ｓ４２０段階では、
アドレスカウンタ回路１５０から出力される列アドレス
が最後の列アドレスであるか否かが判別される。アドレ
スカウンタ回路１５０から出力される列アドレスが最後
の列アドレスであれば、アドレスカウンタ回路１５０は
列アドレスを“１”だけ増加させる（Ｓ４４０）。段階
Ｓ３８０〜Ｓ４４０はアドレスカウンタ回路１５０の出
力アドレスが最後の列アドレスになるまで繰り返して実
行される。繰り返し的な実行の結果として、欠陥列に対
応するページバッファには“１”のパスデータがロード
される。アドレスカウンタ回路１５０から出力される列
アドレスがＳ４２０段階で最後の列アドレスとして判別
されれば、パスデータローディング動作が終了する。
る列アドレスが欠陥列を示すアドレスではなければ、手
順は次の段階Ｓ４２０に進行する。Ｓ４２０段階では、
アドレスカウンタ回路１５０から出力される列アドレス
が最後の列アドレスであるか否かが判別される。アドレ
スカウンタ回路１５０から出力される列アドレスが最後
の列アドレスであれば、アドレスカウンタ回路１５０は
列アドレスを“１”だけ増加させる（Ｓ４４０）。段階
Ｓ３８０〜Ｓ４４０はアドレスカウンタ回路１５０の出
力アドレスが最後の列アドレスになるまで繰り返して実
行される。繰り返し的な実行の結果として、欠陥列に対
応するページバッファには“１”のパスデータがロード
される。アドレスカウンタ回路１５０から出力される列
アドレスがＳ４２０段階で最後の列アドレスとして判別
されれば、パスデータローディング動作が終了する。
【００６０】以後に実行される動作はＬプログラム動作
と実質的に同一である。すなわち、第２ラッチＬＡＴ２
に格納されたデータは第１ラッチＬＡＴ１に伝達され、
そのように伝達されたデータは第２ページに書き込まれ
る。その次に、第２ページに対するプログラム動作が成
功したか否かがパス／フェイルチェック回路２２０を通
じて判別される。このような動作は先のプログラム検証
動作と実質的に同一であるので、それに対する説明は省
略する。プログラムモードのように、本発明の望ましい
実施形態のコピーバックプログラム検証動作もヒューズ
がないパス／フェイルチェック回路２２０を通じて正常
に実行される。
と実質的に同一である。すなわち、第２ラッチＬＡＴ２
に格納されたデータは第１ラッチＬＡＴ１に伝達され、
そのように伝達されたデータは第２ページに書き込まれ
る。その次に、第２ページに対するプログラム動作が成
功したか否かがパス／フェイルチェック回路２２０を通
じて判別される。このような動作は先のプログラム検証
動作と実質的に同一であるので、それに対する説明は省
略する。プログラムモードのように、本発明の望ましい
実施形態のコピーバックプログラム検証動作もヒューズ
がないパス／フェイルチェック回路２２０を通じて正常
に実行される。
【００６１】図７において、部分的に書き直しようとす
るデータは８５ｈコマンド入力の後に、そして１０ｈコ
マンド入力の前にロードされる。この時、外部から最初
に入力されるアドレスは行及び列情報を全部含む一方、
次に入力されるアドレスは列情報のみを含む。これはコ
ピーバックプログラム動作が一つのページと関連して実
行されるからである。
るデータは８５ｈコマンド入力の後に、そして１０ｈコ
マンド入力の前にロードされる。この時、外部から最初
に入力されるアドレスは行及び列情報を全部含む一方、
次に入力されるアドレスは列情報のみを含む。これはコ
ピーバックプログラム動作が一つのページと関連して実
行されるからである。
【００６２】図８は本発明の望ましい実施形態の消去方
法を説明するためのフローチャートである。本発明の望
ましい実施形態の消去方法を以下に詳細に説明する。消
去モードは消去区間、パスデータローディング区間、及
び消去検証区間に分ける。消去区間でメモリセルアレイ
が消去される動作は、この分野でよく知られているの
で、それに対する説明は省略する。消去区間でメモリセ
ルアレイのメモリセルが正常に消去されたか否かを判別
するための消去検動作が実行される前に、欠陥列に対応
するページバッファにはパスデータロードされる。さら
に具体的に説明すれば、次の通りである。
法を説明するためのフローチャートである。本発明の望
ましい実施形態の消去方法を以下に詳細に説明する。消
去モードは消去区間、パスデータローディング区間、及
び消去検証区間に分ける。消去区間でメモリセルアレイ
が消去される動作は、この分野でよく知られているの
で、それに対する説明は省略する。消去区間でメモリセ
ルアレイのメモリセルが正常に消去されたか否かを判別
するための消去検動作が実行される前に、欠陥列に対応
するページバッファにはパスデータロードされる。さら
に具体的に説明すれば、次の通りである。
【００６３】消去動作が終了されれば、先ず、アドレス
カウンタ回路１５０の列アドレスは“０”と設定される
（Ｓ５００）。次の段階Ｓ５２０では、アドレスカウン
タ回路１５０から出力される列アドレスが欠陥列を示す
アドレスであるか否かが判別される。アドレスカウンタ
回路１５０から出力される列アドレスが欠陥列を示すア
ドレスであれば、リダンダンシー回路１６０はリダンダ
ンシー選択信号ＣＲｉのうちのいずれか一つを活性化さ
せる。第１データローディング回路２００は活性化され
たリダンダンシー選択信号に応答して“１”のパスデー
タとしてハイレベルのデータ信号ＤＩｉとローレベルの
データ信号ｎＤＩｉを出力する。この時、列パスゲート
回路１８０を通じて接地電圧のデータラインＤＬｉがペ
ージバッファの内部ノードＮＤ１に電気的に連結され
る。このような条件に従って第２ラッチＬＡＴ２の第１
ラッチノードＡには“１”のパスデータがロードされる
（Ｓ５４０）。
カウンタ回路１５０の列アドレスは“０”と設定される
（Ｓ５００）。次の段階Ｓ５２０では、アドレスカウン
タ回路１５０から出力される列アドレスが欠陥列を示す
アドレスであるか否かが判別される。アドレスカウンタ
回路１５０から出力される列アドレスが欠陥列を示すア
ドレスであれば、リダンダンシー回路１６０はリダンダ
ンシー選択信号ＣＲｉのうちのいずれか一つを活性化さ
せる。第１データローディング回路２００は活性化され
たリダンダンシー選択信号に応答して“１”のパスデー
タとしてハイレベルのデータ信号ＤＩｉとローレベルの
データ信号ｎＤＩｉを出力する。この時、列パスゲート
回路１８０を通じて接地電圧のデータラインＤＬｉがペ
ージバッファの内部ノードＮＤ１に電気的に連結され
る。このような条件に従って第２ラッチＬＡＴ２の第１
ラッチノードＡには“１”のパスデータがロードされる
（Ｓ５４０）。
【００６４】アドレスカウンタ回路１５０から出力され
る列アドレスが欠陥列を示すアドレスではなければ、手
順は次の段階Ｓ５６０に進行する。Ｓ５６０段階では、
アドレスカウンタ回路１５０から出力される列アドレス
が最後の列アドレスであるか否かが判別される。アドレ
スカウンタ回路１５０から出力される列アドレスが最後
列アドレスであれば、アドレスカウンタ回路１５０は列
アドレスを“１”ほど増加させる（Ｓ５８０）。段階Ｓ
５２０〜Ｓ５８０はアドレスカウンタ回路１５０の出力
アドレスが最後の列アドレスになるまで繰り返し的に実
行される。繰り返し的な実行の結果として、欠陥列に対
応するページバッファには“１”のパスデータがロード
される。アドレスカウンタ回路１５０から出力される列
アドレスがＳ５６０段階で最後アドレスとして判別され
れば、パスデータローディング動作が終了する。
る列アドレスが欠陥列を示すアドレスではなければ、手
順は次の段階Ｓ５６０に進行する。Ｓ５６０段階では、
アドレスカウンタ回路１５０から出力される列アドレス
が最後の列アドレスであるか否かが判別される。アドレ
スカウンタ回路１５０から出力される列アドレスが最後
列アドレスであれば、アドレスカウンタ回路１５０は列
アドレスを“１”ほど増加させる（Ｓ５８０）。段階Ｓ
５２０〜Ｓ５８０はアドレスカウンタ回路１５０の出力
アドレスが最後の列アドレスになるまで繰り返し的に実
行される。繰り返し的な実行の結果として、欠陥列に対
応するページバッファには“１”のパスデータがロード
される。アドレスカウンタ回路１５０から出力される列
アドレスがＳ５６０段階で最後アドレスとして判別され
れば、パスデータローディング動作が終了する。
【００６５】第２ラッチＬＡＴ２にロードされたデータ
は先の説明のデータ伝達過程を通じて第１ラッチＬＡＴ
１に伝達され、パス／フェイルチェック回路２２０はそ
のように伝達されたデータに従って現在選択されたペー
ジに対するパス／フェイル検証結果ＰＦを出力する。こ
のような動作は先のプログラム検証動作と実質的に同一
であるので、それに対する説明は省略する。プログラム
モードと同様に、本発明の望ましい実施形態の消去検証
動作もヒューズがないパス／フェイルチェック回路２２
０を通じて正常に実行される。消去モードですべてのペ
ージが選択されるまで先の説明のパスデータローディン
グ及び検証動作が繰り返し的に実行される。
は先の説明のデータ伝達過程を通じて第１ラッチＬＡＴ
１に伝達され、パス／フェイルチェック回路２２０はそ
のように伝達されたデータに従って現在選択されたペー
ジに対するパス／フェイル検証結果ＰＦを出力する。こ
のような動作は先のプログラム検証動作と実質的に同一
であるので、それに対する説明は省略する。プログラム
モードと同様に、本発明の望ましい実施形態の消去検証
動作もヒューズがないパス／フェイルチェック回路２２
０を通じて正常に実行される。消去モードですべてのペ
ージが選択されるまで先の説明のパスデータローディン
グ及び検証動作が繰り返し的に実行される。
【００６６】本発明の望ましい実施形態のＮＡＮＤフラ
ッシュメモリ装置の場合、消去モードとコピーバックプ
ログラムモードにパスデータローディング区間がさらに
追加されるので、総消去時間と総コピーバックプログラ
ム時間が多少増加する。各モードにおいて、パスデータ
をローディングするのに必要な時間は加速列スキャニン
グスキーム（ａｃｃｅｌｅｒａｔｅｄ ｃｏｌｕｍｎ
ｓｃａｎｎｉｎｇ ｓｃｈｅｍｅ）を適用することによ
って最小化されうる。加速列スキャニングスキームと
は、検証動作が実行される時に、内部データバス幅のデ
ータ入／出力幅より広く可変されることを意味する。そ
のような加速列スキャニングスキームは２００１年８月
２８日付で出願された大韓民国特許出願番号第２００１
−５２０５７号に“加速列スキャニングスキームを有す
る不揮発性半導体メモリ装置”というタイトルで開示さ
れており、その開示内容は本明細書の開示の一部とす
る。
ッシュメモリ装置の場合、消去モードとコピーバックプ
ログラムモードにパスデータローディング区間がさらに
追加されるので、総消去時間と総コピーバックプログラ
ム時間が多少増加する。各モードにおいて、パスデータ
をローディングするのに必要な時間は加速列スキャニン
グスキーム（ａｃｃｅｌｅｒａｔｅｄ ｃｏｌｕｍｎ
ｓｃａｎｎｉｎｇ ｓｃｈｅｍｅ）を適用することによ
って最小化されうる。加速列スキャニングスキームと
は、検証動作が実行される時に、内部データバス幅のデ
ータ入／出力幅より広く可変されることを意味する。そ
のような加速列スキャニングスキームは２００１年８月
２８日付で出願された大韓民国特許出願番号第２００１
−５２０５７号に“加速列スキャニングスキームを有す
る不揮発性半導体メモリ装置”というタイトルで開示さ
れており、その開示内容は本明細書の開示の一部とす
る。
【００６７】以上で、本発明による回路の構成及び動作
を上述の説明及び図面に基づいて図示したが、これは例
を挙げて説明したことに過ぎず、本発明の技術的思想及
び範囲を逸脱しない範囲内で多様な変化及び変更が可能
なことはもちろんである。
を上述の説明及び図面に基づいて図示したが、これは例
を挙げて説明したことに過ぎず、本発明の技術的思想及
び範囲を逸脱しない範囲内で多様な変化及び変更が可能
なことはもちろんである。
【００６８】上述のように、キャッシュ機能を有するペ
ージバッファを採用するＮＡＮＤフラッシュメモリ装置
において、ヒューズがないワイヤードＯＲ型パス／フェ
イルチェック回路を実現することができる。これは欠陥
列に対応するページバッファにパスデータがロードされ
るからである。すなわち、プログラムモードでは、プロ
グラムデータをロードする区間で、パスデータが欠陥列
に対応するページバッファにロードされる。消去／コピ
ーバックプログラムモードでは、第２ラッチから第１ラ
ッチに感知データを伝達する前に、欠陥アドレス情報を
利用してパスデータが欠陥列に対応するページバッファ
にロードされる。ヒューズがないワイヤードＯＲ型パス
／フェイルチェック回路を実現することができるので、
ヒューズにより引き起こされる問題点（ヒューズによる
面積増加とヒューズの使用によるリダンダンシー効率の
低下）を防止することができる。
ージバッファを採用するＮＡＮＤフラッシュメモリ装置
において、ヒューズがないワイヤードＯＲ型パス／フェ
イルチェック回路を実現することができる。これは欠陥
列に対応するページバッファにパスデータがロードされ
るからである。すなわち、プログラムモードでは、プロ
グラムデータをロードする区間で、パスデータが欠陥列
に対応するページバッファにロードされる。消去／コピ
ーバックプログラムモードでは、第２ラッチから第１ラ
ッチに感知データを伝達する前に、欠陥アドレス情報を
利用してパスデータが欠陥列に対応するページバッファ
にロードされる。ヒューズがないワイヤードＯＲ型パス
／フェイルチェック回路を実現することができるので、
ヒューズにより引き起こされる問題点（ヒューズによる
面積増加とヒューズの使用によるリダンダンシー効率の
低下）を防止することができる。
【００６９】
【発明の効果】本発明によれば、例えば、ヒューズ素子
を使わずに、選択されたページのメモリセルが正常にプ
ログラム／消去されたか否かを判別することができる。
を使わずに、選択されたページのメモリセルが正常にプ
ログラム／消去されたか否かを判別することができる。
【図１】本発明の望ましい実施形態のＮＡＮＤフラッシ
ュメモリ装置を示すブロック図である。
ュメモリ装置を示すブロック図である。
【図２】図１に示したアドレスカウンタ回路の望ましい
実施形態を示す図である。
実施形態を示す図である。
【図３】図１に示した第１データローディング回路の望
ましい実施形態を示す図である。
ましい実施形態を示す図である。
【図４】図１に示した第２データローディング回路の望
ましい実施形態を示す図である。
ましい実施形態を示す図である。
【図５】図１に示したパス／フェイルチェック回路の望
ましい実施形態を示す図である。
ましい実施形態を示す図である。
【図６】本発明の望ましい実施形態のプログラム方法を
説明するためのフローチャートである。
説明するためのフローチャートである。
【図７】本発明の望ましい実施形態のコピーバックプロ
グラム方法を説明するためのフローチャートである。
グラム方法を説明するためのフローチャートである。
【図８】本発明の望ましい実施形態の消去方法を説明す
るためのフローチャートである。
るためのフローチャートである。
【図９】従来の技術によるページバッファ回路を示す回
路図である。
路図である。
【図１０】従来の技術によるパス／フェイルチェック回
路を示す回路図である。
路を示す回路図である。
１００ ＮＡＮＤフラッシュメモリ装置
１１０ メインセルアレイ
１２０ リダンダンシーセルアレイ
１３０ ページバッファ回路
１４０ クロック発生回路
１５０ アドレスカウンタ回路
１６０ リダンダンシー回路
１７０ 列デコーダ回路
１８０ 列パスゲート回路
１９０ データ入力バッファ回路
２００ 第１データローディング回路
２１０ 第２データローディング回路
２２０ パス／フェイルチェック回路
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ１１Ｃ 17/00 ６３４Ｇ
Claims (19)
- 【請求項１】 複数の行と複数の列のマトリックス形態
で配列された複数のメモリセルを具備したメインセルア
レイを含み、プログラム、読み出し、コピーバックプロ
グラム及び消去モードを有する不揮発性半導体メモリ装
置において、 前記各モードでクロック信号を発生するクロック発生回
路と、 前記クロック信号に同期して列アドレスを順次に発生す
るアドレス発生回路と、 前記複数の列に各々対応する複数のページバッファを含
むページバッファ回路であって各ページバッファが第１
ラッチと第２ラッチを具備するように構成されたページ
バッファ回路と、 前記列アドレスに応答して前記ページバッファのうち一
部を選択し、前記選択されたページバッファを対応する
データラインと各々連結する列選択回路と、 外部からのプログラムデータビットを入力し、前記入力
されたプログラムデータビットを前記選択されたページ
バッファ内の第２ラッチにロードするデータローディン
グ回路と、 前記アドレス発生回路からの列アドレスに応答して前記
データローディング回路を制御する制御手段とを備え、 前記制御手段は、前記プログラムモードの間において前
記アドレス発生回路からの列アドレスが欠陥列を指定す
るアドレスである場合に、前記入力されたプログラムデ
ータビットのうち前記欠陥列に対応するプログラムデー
タビットに代えて、パスデータビットが前記欠陥列に連
結された選択ページバッファの第２ラッチにロードされ
るように、前記データローディング回路を制御すること
を特徴とする不揮発性半導体メモリ装置。 - 【請求項２】 前記制御手段は、前記アドレス発生回路
からの列アドレスが前記欠陥列を指定するアドレスであ
る場合に、前記欠陥列のアドレス情報を格納するリダン
ダンシー回路を含むことを特徴とする請求項１に記載の
不揮発性半導体メモリ装置。 - 【請求項３】 前記メモリセルが消去され、前記消去さ
れたメモリセルに対する検証動作が実行される前に、前
記クロック発生回路は前記アドレス発生回路がすべての
列を選択するための列アドレスを順次に発生するように
前記クロック信号を発生し、 前記リダンダンシー回路が前記アドレス発生回路からの
列アドレスに応答して前記リダンダンシー選択信号のう
ち一つを活性化させる時に、前記データローディング回
路は前記活性化されたリダンダンシー選択信号に応答し
てパスデータビットを前記欠陥列に連結された選択ペー
ジバッファの第２ラッチにロードすることを特徴とする
請求項２に記載の不揮発性半導体メモリ装置。 - 【請求項４】 第１行のページデータが前記ページバッ
ファの第２ラッチ内に感知及びラッチされ、前記ラッチ
されたページデータが前記ページバッファの第１ラッチ
に伝達される前に、前記クロック発生回路は前記アドレ
ス発生回路がすべての列を選択するための列アドレスを
順次に発生するように前記クロック信号を発生し、 前記リダンダンシー回路が前記アドレス発生回路からの
列アドレスに応答して前記リダンダンシー選択信号のう
ち一つを活性化させる時に、前記データローディング回
路は前記活性化されたリダンダンシー選択信号に応答し
てパスデータビットを前記欠陥列に連結された選択ペー
ジバッファの第２ラッチにロードすることを特徴とする
請求項２に記載の不揮発性半導体メモリ装置。 - 【請求項５】 前記クロック発生回路は内部的に発生し
た発振イネーブル信号に応答して前記クロック信号を発
生することを特徴とする請求項３または４に記載の不揮
発性半導体メモリ装置。 - 【請求項６】 前記複数の行と複数のリダンダンシー列
のマトリックス形態で配列されたリダンダンシーメモリ
セルを含むリダンダンシーセルアレイと、 前記複数のリダンダンシー列に各々対応する複数のリダ
ンダンシーページバッファと、 前記複数のリダンダンシーページバッファの各々は第１
ラッチと第２ラッチとを有し、 前記リダンダンシー選択信号に応答して前記欠陥列に対
応するプログラムデータビットを前記リダンダンシーペ
ージバッファのうちいずれか一つの第２ラッチにロード
するリダンダンシーデータローディング回路とを更に備
えることを特徴とする請求項２に記載の不揮発性半導体
メモリ装置。 - 【請求項７】 前記プログラム、消去またはコピーバッ
クプログラムモードの検証区間の間、前記メインセルア
レイ用ページバッファと前記リダンダンシーセルアレイ
用リダンダンシーページバッファの第１ラッチのデータ
ビットがパスデータビットであるか否かを判別するパス
／フェイルチェック回路を更に備えることを特徴とする
請求項６に記載の不揮発性半導体メモリ装置。 - 【請求項８】 前記メインセルアレイ用ページバッファ
と前記リダンダンシーセルアレイ用リダンダンシーペー
ジバッファの各々はＰＭＯＳトランジスタをさらに含
み、前記ＰＭＯＳトランジスタは電源電圧と前記パス／
フェイルチェック回路との間に連結され、対応するペー
ジバッファの第１ラッチに格納されたデータビットに従
ってオン／オフされることを特徴とする請求項７に記載
の不揮発性半導体メモリ装置。 - 【請求項９】 前記パス／フェイルチェック回路は、 前記ページバッファのＰＭＯＳトランジスタと共通連結
された内部ノードと、前記内部ノードと接地電圧との間
に連結され、放電制御信号に従ってオン／オフされる放
電トランジスタと、 前記内部ノードのロジック状態をラッチし、パス／フェ
イル信号を出力するラッチとを含むことを特徴とする請
求項８に記載の不揮発性半導体メモリ装置。 - 【請求項１０】 前記クロック発生回路は、前記プログ
ラムモードにおいて、読み出しイネーブル信号のハイか
らローへの遷移及びローからハイへの遷移に応答して前
記クロック信号を発生することを特徴とする請求項１に
記載の不揮発性半導体メモリ装置。 - 【請求項１１】 複数の行と複数の第１列のマトリック
ス形態で配列されたメモリセルを有するメインセルアレ
イと、前記複数の行と複数の第２列のマトリックス形態
で配列されたリダンダンシーメモリセルを有するリダン
ダンシーセルアレイと、前記複数の第１及び前記複数の
第２列に各々対応する複数のページバッファとを含み、
前記各ページバッファが第１ラッチと第２ラッチを有す
る不揮発性半導体メモリ装置のプログラム方法におい
て、 ａ）初期アドレスの入力の後に、プログラムデータを受
け入れる段階と、 ｂ）前記初期アドレスのうち列アドレスが前記第１列の
うち欠陥列を選択するためのアドレスであるか否かを判
別する段階と、 ｃ）前記列アドレスが前記欠陥列に対応する場合に、前
記欠陥列のページバッファ内の第２ラッチにパスデータ
ビットをローディングする段階と、 ｄ）前記列アドレスが最後のアドレスであるか否かを判
別する段階と、 ｅ）前記列アドレスが前記最後のアドレスではない場合
に、前記列アドレスを“１”だけ増加させる段階と、 前記列アドレスが前記最後のアドレスに到達するまで、
前記段階ａ〜ｅを繰り返して実行する段階とを含むこと
を特徴とするプログラム方法。 - 【請求項１２】 前記パスデータビットが前記欠陥列に
連結されたページバッファの第２ラッチにロードされる
間、前記欠陥列に対応する入力データビットは前記選択
された第２列に対応するページバッファ内の第２ラッチ
にロードされることを特徴とする請求項１１に記載のプ
ログラム方法。 - 【請求項１３】 前記列アドレスが前記欠陥列のアドレ
スではない場合に、前記入力されたプログラムデータは
選択された第１列に対応するページバッファにロードさ
れることを特徴とする請求項１１に記載のプログラム方
法。 - 【請求項１４】 すべてのプログラムデータが前記ペー
ジバッファの第２ラッチにロードされる場合に、前記第
２ラッチにロードされたプログラムデータは前記メイン
及びリダンダンシーセルアレイにプログラムされるよう
に前記第１ラッチに伝達されることを特徴とする請求項
１１に記載のプログラム方法。 - 【請求項１５】 複数の行と複数の第１列のマトリック
ス形態で配列されたメモリセルを有するメインセルアレ
イと、前記複数の行と複数の第２列のマトリックス形態
で配列されたリダンダンシーメモリセルを有するリダン
ダンシーセルアレイと、前記複数の第１及び前記複数の
第２列に各々対応する複数のページバッファとを含み、
前記各ページバッファが第１ラッチと第２ラッチを有す
る不揮発性半導体メモリ装置のコピーバックプログラム
方法において、 ａ）前記第２ラッチを通じて第１行のページデータを感
知及びラッチした後に、列アドレスを“０”と設定する
段階と、 ｂ）前記列アドレスが前記第１列のうち欠陥列を選択す
るためのアドレスであるか否かを判別する段階と、 ｃ）前記列アドレスが前記欠陥列を選択するためのアド
レスである場合に、前記欠陥列に連結されたページバッ
ファの第２ラッチにパスデータビットをローディングす
る段階と、 ｄ）前記列アドレスが最後のアドレスであるか否かを判
別する段階と、 ｅ）前記列アドレスが最後アドレスではない場合に、前
記列アドレスを１だけ増加させる段階と、 ｆ）前記列アドレスが前記最後のアドレスに到達するま
で、前記段階ｂ−ｅを繰り返して実行する段階とを含む
ことを特徴とするコピーバックプログラム方法。 - 【請求項１６】 前記列アドレスが前記欠陥列を選択す
るためのアドレスではない場合に、前記列アドレスが前
記最後のアドレスであるか否かを判別するための処理を
前記ｄ段階に進行させる段階ｇを更に含むことを特徴と
する請求項１５に記載のコピーバックプログラム方法。 - 【請求項１７】 前記列アドレスが前記最後のアドレス
である場合に、前記第２ラッチに維持されるデータは前
記メイン及びリダンダンシーセルアレイにプログラムさ
れるように前記第１ラッチに伝達されることを特徴とす
る請求項１５に記載のコピーバックプログラム方法。 - 【請求項１８】 複数の行と複数の第１列のマトリック
ス形態で配列されたメモリセルを有するメインセルアレ
イと、前記複数の行と複数の第２列のマトリックス形態
で配列されたリダンダンシーメモリセルを有するリダン
ダンシーセルアレイと、前記複数の第１及び前記複数の
第２列に各々対応する複数のページバッファとを含み、
前記各ページバッファが第１ラッチと第２ラッチを有す
る不揮発性半導体メモリ装置の消去方法において、 ａ）前記メイン及びリダンダンシーセルアレイを消去し
た後に、前記第２ラッチを通じてページデータを感知す
る段階と、 ｂ）列アドレスを“０”に設定する段階と、 ｃ）前記列アドレスが前記第１列のうち欠陥列を選択す
るためのものであるか否かを判別する段階と、 ｄ）前記列アドレスと前記欠陥列を選択するためのもの
ではなければ、前記欠陥列に対応するページバッファの
第２ラッチにパスデータビットをローディングする段階
と、 ｅ）前記列アドレスが最後アドレスであるか否かを判別
する段階と、 ｆ）前記列アドレスが最後のアドレスではなければ、前
記列アドレスを“１”だけ増加させる段階と、 ｇ）前記列アドレスが前記最後のアドレスに到達するま
で、前記ｂ−ｅ段階を繰り返して実行する段階とを含む
ことを特徴とする消去方法。 - 【請求項１９】 前記列アドレスが前記欠陥列を選択す
るためのアドレスではなければ、前記列アドレスが前記
最後のアドレスであるか否かを判別するための前記ｄ段
階に処理を進行させる段階ｈを更に含むことを特徴とす
る請求項１８に記載の消去方法。
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