KR20140031554A

KR20140031554A - 불휘발성 메모리 장치 및 그것의 동작 방법

Info

Publication number: KR20140031554A
Application number: KR1020120097798A
Authority: KR
Inventors: 임상오
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2012-09-04
Filing date: 2012-09-04
Publication date: 2014-03-13
Also published as: US20140063956A1

Abstract

본 기술은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 입력된 데이터를 임시 저장하는 캐시 래치의 셋업 시간과 캐시 래치의 셋업 동작에 소모되는 전류를 감소시킬 수 있는 불휘발성 메모리 장치 및 그것의 동작 방법에 관한 것이다. 상기 불휘발성 메모리 장치는, 메모리 셀들을 프로그램하기 위해서 입력된 데이터들을 임시 저장하도록 구성된 캐시 래치들을 포함하며, 상기 메모리 셀들에 상기 입력된 데이터들을 프로그램하도록 구성된 페이지 버퍼 블럭; 및 컬럼 어드레스에 따라 상기 캐시 래치들을 선택하기 위한 컬럼 선택 신호들을 상기 캐시 래치들에 제공하도록 구성된 컬럼 디코더를 포함하되, 상기 컬럼 디코더는 상기 캐시 래치들에 데이터를 셋업하는 동작 동안에 상기 캐시 래치들 중에서 일부를 동시에 선택하기 위한 컬럼 선택 신호들을 활성화하도록 구성된다.

Description

불휘발성 메모리 장치 및 그것의 동작 방법{NONVOLATILE MEMORY DEVICE AND OPERATING METHOD THEREOF}

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 불휘발성 메모리 장치 및 그것의 동작 방법에 관한 것이다.

반도체 메모리 장치는 일반적으로 휘발성 메모리 장치와 불휘발성 메모리 장치로 분류된다. 휘발성 메모리 장치는 전원이 차단될 때 저장된 데이터를 잃지만, 불휘발성 메모리 장치는 전원이 차단되더라도 저장된 데이터를 보존할 수 있다. 불휘발성 메모리 장치는 다양한 형태의 메모리 셀을 포함한다.

불휘발성 메모리 장치는 메모리 셀의 구조에 따라 플래시 메모리 장치, 강유전체 커패시터를 이용한 강유전체 램(Ferroelectric RAM: FRAM), 티엠알(Tunneling Magneto-Resistive: TMR) 막을 이용한 마그네틱 램(Magnetic RAM: MRAM), 그리고 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 메모리 장치(phase change memory device), 전이 금속 산화물(transition metal oxide)을 이용한 저항 메모리 장치(resistive RAM: RERAM) 등으로 구분될 수 있다.

불휘발성 메모리 장치 중에서 플래시 메모리 장치는 메모리 셀과 비트 라인의 연결 상태에 따라 크게 노어(NOR) 플래시 메모리 장치와 낸드(NAND) 플래시 메모리 장치로 구분된다. 노어 플래시 메모리 장치는 1개의 비트 라인에 2개 이상의 메모리 셀 트렌지스터들이 병렬로 연결되는 구조를 갖는다. 따라서, 노어 플래시 메모리 장치는 우수한 랜덤 액세스(random access) 시간 특성을 갖는다. 반면, 낸드 플래시 메모리 장치는 1개의 비트 라인에 2개 이상의 메모리 셀 트렌지스터들이 직렬로 연결되는 구조를 갖는다. 이러한 구조를 셀 스트링(string) 구조라고 하며, 셀 스트링당 한 개의 비트 라인 컨택(contact)을 필요로 한다. 따라서, 낸드 플래시 메모리 장치는 집적도면에서 우수한 특성을 갖는다.

불휘발성 메모리 장치 중에서 플래시 메모리 장치는 구조적인 특징으로 인해서 페이지(page) 단위로 프로그램 동작을 수행한다. 하나의 페이지는 복수의 메모리 셀들로 구성된다. 하나의 페이지를 구성하는 메모리 셀들은 각각에 대응하는 페이지 버퍼 회로들에 의해서 프로그램된다. 각각의 페이지 버퍼 회로들은 메모리 셀을 프로그램하기 위해 입력된 데이터를 임시로 저장하는 캐시 래치를 포함한다. 페이지 버퍼 회로들 각각의 캐시 래치에 입력된 데이터(또는 어떠한 목적에 의한 설정 데이터)를 저장하는 동작은 컬럼 어드레스에 따라 순차적으로 진행된다. 캐시 래치에 데이터를 입력하는 동작은 많은 시간을 소모하며, 결과적으로 불휘발성 메모리 장치의 프로그램 시간을 증가시킨다.

본 발명의 실시 예는 입력된 데이터를 임시 저장하는 캐시 래치의 셋업 시간과 캐시 래치의 셋업 동작에 소모되는 전류를 감소시킬 수 있는 불휘발성 메모리 장치 및 그것의 동작 방법을 제공하는 데 있다.

본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 메모리 셀들을 프로그램하기 위해서 입력된 데이터들을 임시 저장하도록 구성된 캐시 래치들을 포함하며, 상기 메모리 셀들에 상기 입력된 데이터들을 프로그램하도록 구성된 페이지 버퍼 블럭; 및 컬럼 어드레스에 따라 상기 캐시 래치들을 선택하기 위한 컬럼 선택 신호들을 상기 캐시 래치들에 제공하도록 구성된 컬럼 디코더를 포함하되, 상기 컬럼 디코더는 상기 캐시 래치들에 데이터를 셋업하는 동작 동안에 상기 캐시 래치들 중에서 일부를 동시에 선택하기 위한 컬럼 선택 신호들을 활성화하도록 구성된다.

본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법은, 메모리 셀들을 프로그램하기 위해서 입력된 데이터들을 임시 저장하도록 구성된 캐시 래치들을 초기화하는 단계; 초기화된 캐시 래치들 중에서 일부를 동시에 선택하는 단계; 및 선택된 캐시 래치들에 데이터를 저장하는 단계를 포함한다. 실시 예에 있어서, 상기 선택하는 단계는 상기 캐시 래치들을 적어도 두 개의 그룹들로 나누는 단계를 포함한다. 실시 예에 있어서, 상기 선택하는 단계는 그룹별로 적어도 하나의 캐시 래치를 동시에 선택하는 단계를 포함한다.

본 발명의 실시 예에 따르면, 불휘발성 메모리 장치의 프로그램 동작에 소모되는 전류 또는 시간이 감소될 수 있다.

도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 페이지 버퍼 블럭에 포함된 캐시 래치의 셋업 동작을 설명하기 위한 회로도이다.
도 2는 도 1의 캐시 래치의 셋업 동작을 설명하기 위한 타이밍도이다.
도 3은 본 발명의 다른 실시 예에 따른 페일 컬럼에 대응하는 캐시 래치의 마스킹 동작을 설명하기 위한 회로도이다.
도 4는 도 3의 페일 컬럼에 대응하는 캐시 래치의 마스킹 동작을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 예시적으로 보여주기 위한 블럭도이다.
도 6은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다.
도 7은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 메모리 카드를 예시적으로 보여주는 도면이다.
도 8은 도 7에 도시된 메모리 카드의 내부 구성 및 호스트와의 연결 관계를 예시적으로 보여주는 블럭도이다.
도 9는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 솔리드 스테이트 드라이브(SSD)를 예시적으로 보여주는 블럭도이다.
도 10은 도 9에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블록도이다.
도 11은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 데이터 저장 장치가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다.

본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.

도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.

본 명세서에서 '및/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, '연결되는/결합되는'이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 '포함한다' 또는 '포함하는'으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.

이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.

도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 페이지 버퍼 블럭에 포함된 캐시 래치의 셋업 동작을 설명하기 위한 회로도이다. 그리고 도 2는 도 1의 캐시 래치의 셋업 동작을 설명하기 위한 타이밍도이다. 이하, 도 1 및 도 2를 참조하여, 불휘발성 메모리 장치의 페이지 버퍼 블럭에 포함된 캐시 래치에 동일한 데이터를 셋업하는 동작이 상세히 설명될 것이다.

도 1을 참조하면, 불휘발성 메모리 장치의 페이지 버퍼 블럭(130)에 포함된 캐시 래치 블럭(131)과, 캐시 래치 블럭(131)을 셋업하기 위한 제어 회로들(133)이 간략히 도시되어 있다. 캐치 래치 블럭(131)은 비트 라인들(BL1~BLn)에 각각 대응하는 캐시 래치들(L1~Ln)로 구성된다. 캐시 래치들(L1~Ln) 각각은 컬럼 어드레스에 따라 외부로부터 입력된 데이터들을 임시 저장하도록 구성된다. 즉, 캐시 래치들(L1~Ln) 각각은 대응하는 비트 라인(BL)에 연결된 메모리 셀을 프로그램하기 위해서 입력된 데이터를 임시 저장하도록 구성된다.

캐시 래치들(L1~Ln)에 입력된 데이터들을 셋업하는 동작은 캐시 래치들(L1~Ln)을 일괄적으로 초기화하는 동작과, 캐시 래치들(L1~Ln)을 각각 선택하고 선택된 캐시 래치에 데이터를 저장하는 동작을 포함한다. 본 발명의 실시 예에 따르면, 캐시 래치들(L1~Ln)에 동일한 데이터를 셋업하는 경우, 캐시 래치들(L1~Ln) 중에서 일부를 동시에 선택함으로써 선택된 캐시 래치들에 데이터를 저장하는 동작을 병렬적으로 처리할 수 있다. 이는 캐시 래치를 셋업하는 데 소모되는 시간을 줄일 수 있음을 의미한다.

캐시 래치들(L1~Ln) 중에서 일부를 동시에 선택하기 위해서, 캐시 래치들(L1~Ln)이 2개 이상의 그룹(group)들로 나뉘고, 그룹별로 적어도 하나의 캐시 래치가 동시에 선택된다. 설명의 편의를 위해서, 도 2에서는, 캐시 래치들(L1~Ln)이 2개의 그룹들(G1 및 G2)로 나뉘고, 그룹 당 하나의 캐시 래치가 선택됨을 예시하였다. 예시적으로, 제1 그룹(G1) 내에서 선택된 캐시 래치와 제2 그룹(G2) 내에서 선택된 캐시 래치가 동시에 활성화되어 동일한 데이터가 셋업된다.

캐시 래치는 컬럼 선택 신호(CS)가 활성화될 때 선택된다. 컬럼 선택 신호(CS)는 비트 라인과 그에 대응하는 회로 블럭 등을 선택하기 위해 활성화되며, 컬럼 어드레스의 디코딩 결과로 생성될 수 있다. 컬럼 어드레스의 디코딩 동작 시, 제1 그룹(G1)에 포함된 캐시 래치와 제2 그룹(G2)에 포함된 캐시 래치가 동시에 선택되도록 컬럼 선택 신호들(CS)이 활성화될 것이다.

캐시 래치들(L1~Ln)에 데이터를 저장하기 전에, 캐시 래치들(L1~Ln)은 일괄적으로 초기화된다. 예를 들면, t0 시간 동안 캐시 래치 리셋 신호들(RST1~RSTn)이 동시에 활성화되면, 캐시 래치들(L1~Ln)의 특정 노드들(Q1~Qn)의 값은 초기값(예를 들면, 데이터 "1" 또는 논리 하이(high) 값)으로 셋업된다.

캐시 래치들(L1~Ln)이 초기화된 이후에, 그룹별로 적어도 하나의 캐시 래치가 동시에 선택된다. 예를 들면, t1 시간 동안 제1 그룹(G1)의 캐시 래치(L1)를 선택하기 위한 컬럼 선택 신호(CS1)와 제2 그룹(G2)의 캐시 래치(L(n/2))를 선택하기 위한 컬럼 선택 신호(CS(n/2))가 동시에 활성화된다. 선택된 캐시 래치(L1)와 캐시 래치(L(n/2))의 특정 노드들(Q1 및 Q(n/2))은 데이터 라인(DL)에 인가된 값(예를 들면, 데이터 "0" 또는 논리 로우(low) 값)으로 동시에 셋업된다.

한편, 선택된 캐시 래치(L1)의 제1 그룹(G1) 내에서의 물리적 순서(또는 위치)와 선택된 캐시 래치(L(n/2))의 제2 그룹(G2) 내에서의 물리적 순서(또는 위치는) 동일할 것이다. 예를 들면, 비록 도시되지는 않았지만, 캐시 래치(L1)의 제1 그룹(G1) 내에서의 물리적 순서는 첫 번째이고, 캐시 래치(L(n/2))의 제2 그룹(G2) 내에서의 물리적 순서 역시 첫 번째이다.

t2 시간 동안 제1 그룹(G1)의 캐시 래치(L2)를 선택하기 위한 컬럼 선택 신호(CS2)와 제2 그룹(G2)의 캐시 래치(L(n/2+1))를 선택하기 위한 컬럼 선택 신호(CS(n/2+1))가 동시에 활성화된다. 선택된 캐시 래치(L2)와 캐시 래치(L(n/2+1))의 특정 노드들(Q2 및 Q(n/2+1))은 데이터 라인(DL)에 인가된 값(예를 들면, 데이터 "0" 또는 논리 로우(low) 값)으로 동시에 셋업된다.

한편, 선택된 캐시 래치(L2)의 제1 그룹(G1) 내에서의 물리적 순서(또는 위치)와 선택된 캐시 래치(L(n/2+1))의 제2 그룹(G2) 내에서의 물리적 순서(또는 위치는) 동일할 것이다. 예를 들면, 비록 도시되지는 않았지만, 캐시 래치(L2)의 제1 그룹(G1) 내에서의 물리적 순서는 두 번째이고, 캐시 래치(L(n/2+1))의 제2 그룹(G2) 내에서의 물리적 순서 역시 두 번째이다.

이러한 방식으로, 나머지 캐시 래치들은 데이터 라인에 인가된 동일한 데이터 값으로 셋업된다.

도 3은 본 발명의 다른 실시 예에 따른 페일 컬럼에 대응하는 캐시 래치의 마스킹 동작을 설명하기 위한 회로도이다. 그리고 도 4는 도 3의 페일 컬럼에 대응하는 캐시 래치의 마스킹 동작을 설명하기 위한 타이밍도이다. 이하, 도 3 및 도 4를 참조하여, 페일 컬럼에 대응하는 캐시 래치를 마스킹하는 동작이 상세히 설명될 것이다.

도 3을 참조하면, 불휘발성 메모리 장치의 페이지 버퍼 블럭(130)에 포함된 캐시 래치 블럭(131)과, 캐시 래치 블럭(131)을 셋업하기 위한 제어 회로들(133)이 간략히 도시되어 있다. 캐치 래치 블럭(131)은 비트 라인들(BL1~BLn)에 각각 대응하는 캐시 래치들(L1~Ln)로 구성된다. 캐시 래치들(L1~Ln) 각각은 컬럼 어드레스에 따라 입력된 데이터들을 임시 저장하도록 구성된다. 즉, 캐시 래치들(L1~Ln) 각각은 대응하는 비트 라인(BL)에 연결된 메모리 셀을 프로그램하기 위해서 입력된 데이터를 임시 저장하도록 구성된다.

페일 컬럼에 대한 마스킹 동작을 수행하기 위해서, 페일 컬럼에 대응하는 캐시 래치에 페일 컬럼 데이터를 저장할 수 있다. 이러한 동작을 리던던시 데이터 인(redundancy data in) 동작이라 정의한다. 도 4를 참조하여 예를 들면, 리던던시 데이터 인 동작에 의해서, 페일 컬럼, 즉, 비트 라인(BL2)에 대응하는 캐시 래치(L2)의 특정 노드(Q2)의 값은 페일 컬럼 데이터(예를 들면, 데이터 "1" 또는 논리 하이 값) 값으로 셋업된다. 그리고 정상적인 비트 라인들(BL1, BL3~BLn)에 대응하는 캐시 래치들(L1, L3~Ln)의 특정 노드들(Q1, Q3~Qn)의 값은 데이터 라인(DL)에 인가된 값(예를 들면, 데이터 "0" 또는 논리 로우(low) 값)으로 셋업된다. 리던던시 데이터 인 동작에 의해서 페일 컬럼에 대응하는 캐시 래치에 페일 컬럼 데이터가 저장되면, 페일 컬럼에 연결된 메모리 셀은 프로그램 또는 소거 동작의 패스/페일 결과에 영향을 미치지 않게 된다.

페일 컬럼에 대응하는 캐시 래치를 마스킹하는 동작은 캐시 래치들(L1~Ln)을 일괄적으로 초기화하는 동작과, 페일 컬럼에 대응하는 캐시 래치(L2)를 제외한 나머지 캐시 래치들(L1, L3~Ln)을 각각 선택하고 선택된 캐시 래치에 데이터 라인(DL)에 인가된 데이터를 저장하는 동작을 포함한다. 이러한 동작을 통해서 페일 컬럼에 대응하는 캐시 래치(L2)에만 페일 컬럼 데이터가 저장되고, 나머지 캐시 래치들(L1, L3~Ln)은 동일한 데이터가 저장된다. 본 발명의 실시 예에 따르면, 페일 컬럼에 대응하는 캐시 래치(L2)를 제외한 나머지 캐시 래치들(L1, L3~Ln)에 동일한 데이터를 셋업하는 경우, 캐시 래치들(L1, L3~Ln) 중에서 일부를 동시에 선택함으로써 선택된 캐시 래치들에 데이터를 저장하는 동작을 병렬적으로 처리할 수 있다. 이는 리던던시 데이터 인 동작에 소모되는 시간을 줄일 수 있음을 의미한다.

캐시 래치들(L1~Ln) 중에서 일부를 동시에 선택하기 위해서, 캐시 래치들(L1~Ln)이 2개 이상의 그룹들로 나뉘고, 그룹별로 적어도 하나의 캐시 래치가 동시에 선택된다. 설명의 편의를 위해서, 도 4에서는 캐시 래치들(L1~Ln)이 2개의 그룹들(G1 및 G2)로 나뉘고, 그룹 당 하나의 캐시 래치가 선택됨을 예시하였다. 예시적으로, 제1 그룹(G1) 내에서 선택된 캐시 래치와 제2 그룹(G2) 내에서 선택된 캐시 래치가 동시에 활성화되어 동일한 데이터가 셋업된다.

캐시 래치는 컬럼 선택 신호(CS)가 활성화될 때 선택된다. 컬럼 선택 신호(CS)는 비트 라인과 그에 대응하는 회로 블럭 등을 선택하기 위해 활성화되며, 컬럼 어드레스의 디코딩 결과로 생성될 수 있다. 컬럼 어드레스의 디코딩 동작 시, 제1 그룹(G1)에 포함된 캐시 래치와 제2 그룹(G2)에 포함된 캐시 래치가 동시에 선택되도록 컬럼 선택 신호들(CS)이 활성화될 것이다. 컬럼 어드레스의 디코딩 동작 시, 페일 컬럼 어드레스는 페일 컬럼을 대체하기 위한 리던던시 컬럼의 어드레스로 대체된다. 따라서, 페일 컬럼에 대응하는 캐시 래치를 선택하기 위한 컬럼 선택 신호는 활성화되지 않을 것이다.

캐시 래치들(L1~Ln)에 데이터를 저장하기 전에, 캐시 래치들(L1~Ln)은 일괄적으로 초기화된다. 예를 들면, t0 시간 동안 캐시 래치 리셋 신호들(RST1~RSTn)이 동시에 활성화되면, 캐시 래치들(L1~Ln)의 특정 노드들(Q1~Qn)의 값은 초기값(즉, 데이터 "1" 또는 논리 하이(high) 값)으로 셋업된다.

캐시 래치들(L1~Ln)이 초기화된 이후에, 그룹별로 적어도 하나의 캐시 래치가 동시에 선택된다. 예를 들면, t1 시간 동안 제1 그룹(G1)의 캐시 래치(L1)를 선택하기 위한 컬럼 선택 신호(CS1)와 제2 그룹(G2)의 캐시 래치(L(n/2))를 선택하기 위한 컬럼 선택 신호(CS(n/2))가 활성화된다. 선택된 캐시 래치(L1)와 캐시 래치(L(n/2))의 특정 노드들(Q1 및 Q(n/2))은 데이터 라인(DL)에 인가된 값(즉, 데이터 "0" 또는 논리 로우(low) 값)으로 셋업된다. 이러한 방식으로, 나머지 캐시 래치들은 데이터 라인에 인가된 동일한 데이터 값으로 셋업된다.

앞서 설명한 바와 같이, 페일 컬럼이 존재하는 경우, 페일 컬럼에 대응하는 캐시 래치는 정상적인 캐시 래치와는 다른 데이터 값(즉, 페일 컬럼 데이터 값)으로 셋업된다. 따라서, 이러한 경우, 페일 컬럼이 포함된 그룹에서는 캐시 래치가 선택되지 않는다. 도 4를 참조하여 예를 들면, t2 시간 동안 제2 그룹(G2)의 캐시 래치(L(n/2+1))를 선택하기 위한 컬럼 선택 신호(CS(n/2+1))만이 활성화되고, 페일 컬럼에 대응하는 캐시 래치(L2)를 선택하기 위한 컬럼 선택 신호(CS2)는 활성화되지 않는다. 따라서, 페일 컬럼에 대응하는 캐시 래치(L2)의 특정 노드(Q2)의 값은 초기값즉, 페일 컬럼 데이터 값을 유지할 수 있다.

도 5는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 예시적으로 보여주기 위한 블럭도이다. 도 5를 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 페이지 버퍼 블럭(130), 컬럼 디코더(140) 입력/출력 버퍼 회로(150) 및 제어 로직(160)을 포함한다.

메모리 셀 어레이(110)는 비트 라인들(BL1~BLn) 및 워드 라인들(도시되지 않음)의 교차 영역에 배열된 복수의 메모리 셀들을 포함한다. 메모리 셀들은 구조적인 특징으로 인해서 페이지 단위로 프로그램되고 블럭 단위로 소거된다. 페이지는 프로그램 또는 읽기 동작을 수행하기 위해서 메모리 셀들을 그룹핑한 단위를 의미한다. 블럭은 소거 동작을 수행하기 위해서 메모리 셀들을 그룹핑한 단위를 의미한다. 하나의 메모리 블럭은 복수의 페이지들로 구성될 수 있다.

페이지 버퍼 블럭(130)은 제어 로직(160)의 제어에 따라 동작한다. 페이지 버퍼 블럭(130)은 동작 모드에 따라 쓰기 드라이버로써 또는 감지 증폭기로써 동작하도록 구성된다. 예를 들면, 페이지 버퍼 블럭(130)은 프로그램 동작 시 입력/출력 버퍼 회로(150)를 통해 입력된 데이터를 메모리 셀 어레이(110)의 메모리 셀들에 저장하도록 구성된다. 이를 위해서 페이지 버퍼 블럭(130)은 입력된 데이터를 임시 저장하도록 구성된 캐시 래치 블럭(도 1 및 도 3의 131)을 포함할 수 있다. 다른 예로서, 페이지 버퍼 블럭(130)은 읽기 동작 시 메모리 셀 어레이(110)의 메모리 셀들로부터 읽혀진 데이터를 입력/출력 버퍼 회로(150)로 출력하도록 구성된다.

페이지 버퍼 블럭(130)은 비트 라인들(BL1~BLn)(또는, 비트 라인 쌍들) 각각에 대응하는 복수의 페이지 버퍼들(PB1~PBn)을 포함할 수 있다. 그러한 까닭에, 비트 라인들(BL1~BLn)(또는, 비트 라인 쌍들)은 대응하는 페이지 버퍼들(PB1~PBn)에 의해서 각각 선택 또는 제어될 수 있다.

컬럼 디코더(140)는 컬럼 어드레스(ADDR_C)를 디코딩하도록 구성된다. 열 디코더(140)는 디코딩 결과에 따라 페이지 버퍼 블럭(130)의 페이지 버퍼들(PB1~PBn)을 선택하도록 구성된다. 앞서 설명된 바와 같이, 열 디코더(140)는 컬럼 어드레스(ADDR_C)의 디코딩 동작 시, 제1 그룹에 포함된 페이지 버퍼의 캐시 래치와 제2 그룹에 포함된 페이지 버퍼의 캐시 래치가 동시에 선택되도록 컬럼 선택 신호들(CS)을 활성화시키도록 구성된다.

입력/출력 버퍼 회로(150)는 외부 장치(예를 들면, 메모리 컨트롤러, 메모리 인터페이스, 호스트 장치 등)로부터 데이터를 입력 받거나, 외부 장치로 데이터를 출력하도록 구성된다. 이를 위해서 입력/출력 버퍼 회로(150)는 데이터 래치 회로(도시되지 않음) 및 출력 드라이빙 회로(도시되지 않음)를 포함할 수 있다.

제어 로직(160)은 외부 장치로부터 제공된 제어 신호들에 응답하여 불휘발성 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 예를 들면, 제어 로직(160)은 불휘발성 메모리 장치(100)의 읽기, 프로그램(또는 쓰기), 소거 동작을 제어할 것이다.

도 6은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 데이터 처리 시스템을 예시적으로 보여주는 블럭도이다. 도 6을 참조하면, 데이터 처리 시스템(1000)은 호스트 장치(1100)와 데이터 저장 장치(1200)를 포함한다. 데이터 저장 장치(1200)는 컨트롤러(1210) 및 데이터 저장 매체(1220)를 포함한다. 데이터 저장 장치(1200)는 데스크톱 컴퓨터, 노트북, 디지털 카메라, 휴대폰, MP3 플레이어, 게임기 등과 같은 호스트 장치(1100)에 접속되어 사용될 수 있다. 데이터 저장 장치(1200)는 메모리 시스템이라고도 불린다.

컨트롤러(1210)는 호스트 장치(1100) 및 데이터 저장 매체(1220)에 연결된다. 컨트롤러(1210)는 호스 장치(1100)로부터의 요청에 응답하여 데이터 저장 매체(1220)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1210)는 데이터 저장 매체(1220)의 읽기, 프로그램 또는 소거 동작을 제어하도록 구성된다. 컨트롤러(1210)는 데이터 저장 매체(1220)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

컨트롤러(1210)는 호스트 인터페이스(1211), 중앙 처리 장치(1212), 메모리 인터페이스(1213), 램(1214) 및 에러 정정 코드 유닛(1215)과 같은 잘 알려진 구성 요소들을 포함할 수 있다.

중앙 처리 장치(1212)는 호스트 장치의 요청에 응답하여 컨트롤러(1210)의 제반 동작을 제어하도록 구성된다. 램(1214)은 중앙 처리 장치(1212)의 동작 메모리(working memory)로써 이용될 수 있다. 램(1214)은 데이터 저장 매체(1220)로부터 읽혀진 데이터 또는 호스트 장치(1100)로부터 제공된 데이터를 임시로 저장할 수 있다.

호스트 인터페이스(1211)는 호스트 장치(1100)와 컨트롤러(1210)를 인터페이싱하도록 구성된다. 예를 들면, 호스트 인터페이스(1211)는 USB(Universal Serial Bus) 프로토콜, MMC(Multimedia Card) 프로토콜, PCI(Peripheral Component Interconnection) 프로토콜, PCI-E(PCI-Express) 프로토콜, PATA(Parallel Advanced Technology Attachment) 프로토콜, SATA(Serial ATA) 프로토콜, SCSI(Small Computer System Interface) 프로토콜, SAS(Serial SCSI) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트 장치(1100)와 통신하도록 구성될 수 있다.

메모리 인터페이스(1213)는 컨트롤러(1210)와 데이터 저장 매체(1220)를 인터페이싱하도록 구성된다. 메모리 인터페이스(1213)는 데이터 저장 매체(1220)에 커맨드 및 어드레스를 제공하도록 구성된다. 그리고 메모리 인터페이스(1213)는 데이터 저장 매체(1220)와 데이터를 주고 받도록 구성된다.

데이터 저장 매체(1220)는 본 발명의 실시 예에 따른 불휘발성 메모리 장치(도 5의 100 참조)로 구성될 것이다. 데이터 저장 매체(1220)는 복수의 불휘발성 메모리 장치들(NVM0~NVMk)을 포함할 수 있다. 데이터 저장 매체(1220)가 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)로 구성됨에 따라, 데이터 저장 장치(1200)의 동작 속도는 빨라지고, 전류 소모는 감소될 수 있다.

에러 정정 코드 유닛(1215)은 데이터 저장 매체(1220)로부터 읽어진 데이터의 오류를 검출하도록 구성된다. 그리고 에러 정정 코드 유닛(1215)은 검출된 에러가 정정 범위 내이면, 검출된 오류를 정정하도록 구성된다. 한편, 에러 정정 코드 유닛(1215)은 메모리 시스템(1000)에 따라 컨트롤러(1210) 내에 구비되거나 밖에 구비될 수 있다.

컨트롤러(1210) 및 데이터 저장 매체(1220)는 솔리드 스테이트 드라이브(solid state drive: SSD)로 구성될 수 있다.

다른 예로서, 컨트롤러(1210) 및 데이터 저장 매체(1220)는 하나의 반도체 장치로 집적되어, 메모리 카드로 구성될 수 있다. 예를 들면, 컨트롤러(1210) 및 데이터 저장 매체(1220)는 하나의 반도체 장치로 집적되어 PCMCIA(personal computer memory card international association) 카드, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick), 멀티 미디어(multi media) 카드(MMC, RS-MMC, MMC-micro), SD(secure digital) 카드(SD, Mini-SD, Micro-SD), UFS(niversal flash storage) 등으로 구성될 수 있다.

다른 예로서, 컨트롤러(1210) 또는 데이터 저장 매체(1220)는 다양한 형태들의 패키지(package)로 실장될 수 있다. 예를 들면, 컨트롤러(1200) 또는 데이터 저장 매체(1900)는 POP(package on package), ball grid arrays(BGAs), chip scale packages(CSPs), plastic leaded chip carrier(PLCC), plastic dual in-line package(PDIP), die in waffle pack, die in wafer form, chip on board(COB), ceramic dual in-line package(CERDIP), plastic metric quad flat package(MQFP), thin quad flat package(TQFP), small outline IC(SOIC), shrink small outline package(SSOP), thin small outline package(TSOP), thin quad flat package(TQFP), system in package(SIP), multi chip package(MCP), wafer-level fabricated package(WFP), wafer-level processed stack package(WSP) 등과 같은 방식으로 패키지되어 실장될 수 있다.

도 7은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 메모리 카드를 예시적으로 보여주는 도면이다. 도 7은 메모리 카드 중에서 SD(secure digital) 카드의 외형을 보여준다.

도 7을 참조하면, SD 카드는 1개의 커맨드 핀(예를 들면, 2번 핀), 1개의 클럭 핀(예를 들면, 5번 핀), 4개의 데이터 핀(예를 들면, 1, 7, 8, 9번 핀), 그리고 3개의 전원 핀(예를 들면, 3, 4, 6번 핀)을 포함한다.

커맨드 핀(2번 핀)을 통해 커맨드 및 응답 신호(response signal)가 전달된다. 일반적으로, 커맨드는 호스트 장치로부터 SD 카드로 전송되고, 응답 신호는 SD 카드로부터 호스트 장치로 전송된다.

데이터 핀(1, 7, 8, 9번 핀)은 호스트 장치로부터 전송되는 데이터를 수신하기 위한 수신(Rx) 핀들과 호스트 장치로 데이터를 전송하기 위한 송신(Tx) 핀들로 구분된다. 수신(Rx) 핀들과 송신(Tx) 핀들 각각은 차동 신호를 전송하기 위해서 쌍으로 구비된다.

SD 카드는 본 발명의 실시 예에 따른 불휘발성 메모리 장치(도 5의 100) 및 불휘발성 메모리 장치를 제어하기 위한 컨트롤러를 포함한다. SD 카드에 포함되는 컨트롤러는 도 6에서 설명된 컨트롤러(1210)와 구성 및 기능이 동일할 수 있다.

도 8은 도 7에 도시된 메모리 카드의 내부 구성 및 호스트와의 연결 관계를 예시적으로 보여주는 블럭도이다. 도 8을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 메모리 카드(2200)를 포함한다. 호스트 장치(2100)는 호스트 컨트롤러(2110) 및 호스트 접속 유닛(2120)을 포함한다. 메모리 카드(2200)는 카드 접속 유닛(2210), 카드 컨트롤러(2220), 그리고 메모리 장치(2230)를 포함한다.

호스트 접속 유닛(2120) 및 카드 접속 유닛(2210)은 복수의 핀들로 구성된다. 이러한 핀들은 커맨드 핀, 클럭 핀, 데이터 핀, 전원 핀을 포함한다. 핀의 수는 메모리 카드(2200)의 종류에 따라 달라진다.

호스트 장치(2100)는 메모리 카드(2200)에 데이터를 저장하거나, 메모리 카드(2200)에 저장된 데이터를 읽는다.

호스트 컨트롤러(2110)는 쓰기 커맨드(CMD), 호스트 장치(2100) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호(CLK), 그리고 데이터(DATA)를 호스트 접속 유닛(2120)을 통해서 메모리 카드(2200)로 전송한다. 카드 컨트롤러(2220)는 카드 접속 유닛(2210)을 통해서 수신된 쓰기 커맨드에 응답하여 동작한다. 카드 컨트롤러(2220)는 수신된 클럭 신호(CLK)에 따라 카드 컨트롤러(2220) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호를 이용하여 수신된 데이터(DATA)를 메모리 장치(2230)에 저장한다.

호스트 컨트롤러(2110)는 읽기 커맨드(CMD), 호스트 장치(2100) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호(CLK)를 호스트 접속 유닛(2120)을 통해서 메모리 카드(2200)로 전송한다. 카드 컨트롤러(2220)는 카드 접속 유닛(2210)을 통해서 수신된 읽기 커맨드에 응답하여 동작한다. 카드 컨트롤러(2220)는 수신된 클럭 신호(CLK)에 따라 카드 컨트롤러(2220) 내의 클럭 발생기(도시되지 않음)로부터 발생된 클럭 신호를 이용하여 메모리 장치(2230)로부터 데이터를 읽고, 읽은 데이터를 호스트 컨트롤러(2110)로 전송한다.

도 9는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 솔리드 스테이트 드라이브(SSD)를 예시적으로 보여주는 블럭도이다. 도 9를 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 솔리드 스테이트 드라이브(solid state drive, 이하, SSD라 칭함, 3200)를 포함한다.

SSD(3200)는 SSD 컨트롤러(3210), 버퍼 메모리 장치(3220), 불휘발성 메모리 장치들(3231~323n), 전원 공급기(3240), 신호 커넥터(3250), 전원 커넥터(3260)를 포함한다.

SSD(3200)는 호스트 장치(3100)의 요청에 응답하여 동작한다. 즉, SSD 컨트롤러(3210)는 호스트 장치(3100)로부터의 요청에 응답하여 불휘발성 메모리 장치들(3231~323n)을 액세스하도록 구성된다. 예를 들면, SSD 컨트롤러(3210)는 불휘발성 메모리 장치들(3231~323n)의 읽기, 프로그램 그리고 소거 동작을 제어하도록 구성된다.

버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~323n)에 저장될 데이터를 임시 저장하도록 구성된다. 또한, 버퍼 메모리 장치(3220)는 불휘발성 메모리 장치들(3231~323n)로부터 읽혀진 데이터를 임시 저장하도록 구성된다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 SSD 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 불휘발성 메모리 장치들(3231~323n)로 전송된다.

불휘발성 메모리 장치들(3231~323n)은 SSD(3200)의 저장 매체로써 사용된다. 불휘발성 메모리 장치들(3231~323n) 각각은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(도 5의 100)로 구성될 것이다. 따라서, SSD(3200)의 동작 속도는 빨라지고, 전류 소모는 감소될 수 있다.

불휘발성 메모리 장치들(3231~323n) 각각은 복수의 채널들(CH1~CHn)을 통해 SSD 컨트롤러(3210)와 연결된다. 하나의 채널에는 하나 또는 그 이상의 불휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 불휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 것이다.

전원 공급기(3240)는 전원 커넥터(3260)를 통해 입력된 전원(PWR)을 SSD(3200) 내부에 제공하도록 구성된다. 전원 공급기(3240)는 보조 전원 공급기(3241)를 포함한다. 보조 전원 공급기(3241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(3200)가 정상적으로 종료될 수 있도록 전원을 공급하도록 구성된다. 보조 전원 공급기(3241)는 전원(PWR)을 충전할 수 있는 슈퍼 캐패시터들(super capacitors)을 포함할 수 있다.

SSD 컨트롤러(3210)는 신호 커넥터(3250)를 통해서 호스트 장치(3100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등이 포함될 것이다. 신호 커넥터(3250)는 호스트 장치(3100)와 SSD(3200)의 인터페이스 방식에 따라 PATA(Parallel Advanced Technology Attachment), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), SAS(Serial SCSI) 등의 커넥터로 구성될 수 있다.

도 10은 도 9에 도시된 SSD 컨트롤러를 예시적으로 보여주는 블록도이다. 도 10을 참조하면, SSD 컨트롤러(3210)는 메모리 인터페이스(3211), 호스트 인터페이스(3212), ECC 유닛(3213), 중앙 처리 장치(3214), 그리고 램(3215)을 포함한다.

메모리 인터페이스(3211)는 불휘발성 메모리 장치들(3231~323n)에 커맨드 및 어드레스를 제공하도록 구성된다. 그리고 메모리 인터페이스(3211)는 불휘발성 메모리 장치들(3231~323n)과 데이터를 주고 받도록 구성된다. 메모리 인터페이스(3211)는 중앙 처리 장치(3214)의 제어에 따라 버퍼 메모리 장치(3220)로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)할 수 있다. 그리고 메모리 인터페이스(3211)는 중앙 처리 장치(3214)의 제어에 따라 불휘발성 메모리 장치들(3231~323n)로부터 읽혀진 데이터를 버퍼 메모리 장치(3220)로 전달한다.

호스트 인터페이스(3212)는 호스트 장치(3100)의 프로토콜에 대응하여 SSD(3200)와의 인터페이싱을 제공하도록 구성된다. 예를 들면, 호스트 인터페이스(3212)는 PATA(Parallel Advanced Technology Attachment), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), SAS(Serial SCSI) 프로토콜들 중 어느 하나를 통해 호스트 장치(3100)와 통신하도록 구성될 수 있다. 또한, 호스트 인터페이스(3212)는 호스트 장치(3100)가 SSD(3200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.

ECC 유닛(3213)은 불휘발성 메모리 장치들(3231~323n)로 전송되는 데이터에 근거하여 패러티 비트를 생성하도록 구성된다. 생성된 패러티 비트는 불휘발성 메모리(3231~323n)의 스페어 영역(spare area)에 저장될 수 있다. ECC 유닛(3213)은 불휘발성 메모리 장치들(3231~323n)로부터 읽혀진 데이터의 에러를 검출하도록 구성된다. 만약, 검출된 에러가 정정 범위 내이면, 검출된 에러를 정정하도록 구성된다.

중앙 처리 장치(3214)는 호스트 장치(3100)로부터 입력된 신호(SGL)를 분석하고 처리하도록 구성된다. 중앙 처리 장치(3214)는 호스트 장치(3100)의 요청에 응답하여 SSD 컨트롤러(3210)의 제반 동작을 제어한다. 중앙 처리 장치(3214)는 SSD(3200)를 구동하기 위한 펌웨어에 따라서 버퍼 메모리 장치(3220) 및 불휘발성 메모리 장치들(3231~323n)의 동작을 제어한다. 램(3215)은 이러한 펌웨어를 구동하기 위한 동작 메모리 장치(working memory device)로써 사용된다.

도 11은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 데이터 저장 장치가 장착되는 컴퓨터 시스템을 예시적으로 보여주는 블럭도이다. 도 11을 참조하면, 컴퓨터 시스템(4000)은 시스템 버스(4700)에 전기적으로 연결되는 네트워크 어댑터(4100), 중앙 처리 장치(4200), 데이터 저장 장치(4300), 램(4400), 롬(4500) 그리고 사용자 인터페이스(4600)를 포함한다. 여기에서, 데이터 저장 장치(4300)는 도 6에 도시된 데이터 저장 장치(1200) 또는 도 9에 도시된 SSD(3200)로 구성될 수 있다.

네트워크 어댑터(4100)는 컴퓨터 시스템(4000)과 외부의 네트워크들 사이의 인터페이싱을 제공한다. 중앙 처리 장치(4200)는 램(4400)에 상주하는 운영 체제(Operating System)나 응용 프로그램(Application Program)을 구동하기 위한 제반 연산 처리를 수행한다.

데이터 저장 장치(4300)는 컴퓨터 시스템(4000)에서 필요한 제반 데이터를 저장한다. 예를 들면, 컴퓨터 시스템(4000)을 구동하기 위한 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module), 프로그램 데이터(Program data), 그리고 유저 데이터(User data) 등이 데이터 저장 장치(4300)에 저장된다.

램(4400)은 컴퓨터 시스템(4000)의 동작 메모리 장치로 사용될 수 있다. 부팅 시에 램(4400)에는 데이터 저장 장치(4300)로부터 읽혀진 운영 체제(Operating System), 응용 프로그램(Application Program), 다양한 프로그램 모듈(Program Module)과 프로그램들의 구동에 소요되는 프로그램 데이터(Program data)가 로드된다. 롬(4500)에는 운영 체제(Operating System)가 구동되기 이전부터 활성화되는 기본적인 입출력 시스템인 바이오스(BIOS: Basic Input/Output System)가 저장된다. 유저 인터페이스(4600)를 통해서 컴퓨터 시스템(2000)과 사용자 사이의 정보 교환이 이루어진다.

비록 도면에는 도시되지 않았지만, 컴퓨터 시스템(4000)은 배터리(Battery), 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS) 등과 같은 장치들을 더 포함할 수 있음은 잘 이해될 것이다.

이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.

100 : 불휘발성 메모리 장치
110 : 메모리 셀 어레이
130 : 페이지 버퍼 블럭
140 : 컬럼 디코더
150 : 입력/출력 버퍼 회로
160 : 제어 로직

Claims

메모리 셀들을 프로그램하기 위해서 입력된 데이터들을 임시 저장하도록 구성된 캐시 래치들을 포함하며, 상기 메모리 셀들에 상기 입력된 데이터들을 프로그램하도록 구성된 페이지 버퍼 블럭; 및
컬럼 어드레스에 따라 상기 캐시 래치들을 선택하기 위한 컬럼 선택 신호들을 상기 캐시 래치들에 제공하도록 구성된 컬럼 디코더를 포함하되,
상기 컬럼 디코더는 상기 캐시 래치들에 데이터를 셋업하는 동작 동안에 상기 캐시 래치들 중에서 일부를 동시에 선택하기 위한 컬럼 선택 신호들을 활성화하도록 구성된 불휘발성 메모리 장치.
제1항에 있어서,
상기 캐시 래치들은 제1 캐시 래치 그룹과 제2 캐시 래치 그룹으로 나뉘고,
상기 컬럼 디코더는 상기 제1 캐시 래치 그룹 및 상기 제2 캐시 래치 그룹별로 적어도 하나의 캐시 래치가 동시에 선택되도록 컬럼 선택 신호들을 활성화하는 불휘발성 메모리 장치.
제2항에 있어서,
상기 제1 캐시 래치 그룹에서 선택된 캐시 래치와 상기 제2 캐시 래치 그룹에서 선택된 캐시 래치의 그룹 내에서의 물리적 순서는 동일한 것을 특징으로 하는 불휘발성 메모리 장치.
제2항에 있어서,
상기 컬럼 디코더는 상기 제1 캐시 래치 그룹 및 상기 제2 캐시 래치 그룹에 포함된 캐시 래치들 중에서 페일 컬럼에 대응하는 캐시 래치는 선택되지 않도록 해당하는 컬럼 선택 신호를 비활성화하는 불휘발성 메모리 장치.
제1항에 있어서,
상기 캐시 래치들 각각에 셋업되는 데이터는 동일한 것을 특징으로 하는 불휘발성 메모리 장치.
불휘발성 메모리 장치의 동작 방법에 있어서:
메모리 셀들을 프로그램하기 위해서 입력된 데이터들을 임시 저장하도록 구성된 캐시 래치들을 초기화하는 단계;
초기화된 캐시 래치들 중에서 일부를 동시에 선택하는 단계; 및
선택된 캐시 래치들에 데이터를 저장하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
제6항에 있어서,
상기 선택하는 단계는 상기 캐시 래치들을 적어도 두 개의 그룹들로 나누는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
제7항에 있어서,
상기 선택하는 단계는 그룹별로 적어도 하나의 캐시 래치를 동시에 선택하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
제8항에 있어서,
상기 선택하는 단계는 각각의 그룹들 내에서 물리적 순서가 동일한 캐시 래치들을 선택하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
제8항에 있어서,
상기 그룹별로 적어도 하나의 캐시 래치를 선택할 때, 페일 컬럼에 대응하는 캐시 래치가 선택 대상인 경우에는 상기 페일 컬럼에 대응하는 캐시 래치는 선택에서 제외되는 불휘발성 메모리 장치의 동작 방법.
제10항에 있어서,
상기 저장하는 단계는 상기 선택된 캐시 래치들에 동일한 데이터를 저장하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
제10항에 있어서,
상기 페일 컬럼에 대응하는 캐시 래치는 초기화된 상태의 데이터를 유지하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
제12항에 있어서,
상기 페일 컬럼에 대응하는 캐시 래치는 상기 초기화된 상태의 데이터로 인해서 동작의 패스/페일 판별 동작에 영향을 미치지 않는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.