JP4188645B2 - 不揮発性半導体メモリ装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明はデータメモリ装置に関するものである。さらに具体的には、本発明は電気的に消去及びプログラム可能な不揮発性半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
電気的に消去及びプログラム可能なフラッシュメモリは、電源が供給されない状態でも、データを保存できる特徴を有している。特に、複数のフラッシュメモリセルが直列に連結されるストリング構造を有しているので、ＮＡＮＤ型フラッシュメモリは集積化が容易で、しかも安価に供給することができる。このような理由により、ＮＡＮＤ型フラッシュメモリは各種の携帯用の製品のデータメモリとして用いられている。
【０００３】
最近、ＮＡＮＤ型フラッシュメモリに対するユーザの要求が徐々に多様になっている。そのような要求事項のうちの一つがデータ入／出力スピードの向上である。ページサイズ（ｐａｇｅ ｓｉｚｅ）（又はページ深さ：ｐａｇｅ ｄｅｐｔｈ）及びメモリブロックサイズ（ｍｅｍｏｒｙ ｂｌｏｃｋ ｓｉｚｅ）を増加させることによって、データ入／出力スピードを向上させることができる。ここで、ページとは、一つのワードラインが活性化される時に、同時に選択されるメモリセルの束で構成され、読み出し及びプログラム動作が実行される基本の単位になる。メモリブロックは複数のページの束で構成され、消去動作が実行される基本の単位になる。
【０００４】
図１は一般的なＮＡＮＤ型フラッシュメモリ装置を示すブロック図である。図１を参照すると、ＮＡＮＤ型フラッシュメモリ装置は、メモリセルアレイ１０、行選択回路１２（又は行デコーダ回路）、ページバッファ回路１４（又はデータ感知及びラッチ回路）、そして列デコーダ回路１６を含む。メモリセルアレイ１０は複数のメモリブロックＢＬＫ０〜ＢＬＫｎ（ｎは正数）で構成され、各メモリブロックは複数のストリングを含む。
【０００５】
図１に示したように、各ストリングは、対応するビットライン（例えば、ＢＬ０）に連結されるストリング選択トランジスタＳＳＴ、共通ソースラインＣＳＬに連結されるグラウンド選択トランジスタＧＳＴ、並びに、ストリング選択トランジスタＳＳＴとグラウンド選択トランジスタＧＳＴとの間に直列連結されるメモリセルＭＣ１５〜ＭＣ０で構成される。
【０００６】
ストリング選択トランジスタＳＳＴ、メモリセルＭＣ１５〜ＭＣ０、及びグラウンド選択トランジスタＧＳＴは、ストリング選択ラインＳＳＬ、ワードラインＷＬ１５〜ＷＬ０、及びグラウンド選択ラインＧＳＬに各々連結されている。ラインＳＳＬ、ＷＬ１５〜ＷＬ０、ＧＳＬは、対応するブロック選択トランジスタＢＳ１７〜ＢＳ０を通じて信号ラインＳＳ、Ｓｉ１５〜Ｓｉ０、ＧＳに電気的に連結されている。ブロック選択トランジスタＢＳ１７〜ＢＳ０はブロック選択信号ＢＳにより共通に制御される。
【０００７】
図１に示したように、行選択回路１２は、ブロック選択トランジスタＢＳ１〜ＢＳ１６を通じてワードラインＷＬ０〜ＷＬ１５のうちのいずれか一つのワードライン（又はページ）を選択する。ページバッファ回路１４は、選択されるページのメモリセルに貯蔵すべきデータを一時的に貯蔵したり、選択されるページのメモリセルに貯蔵されたデータを感知する役割を果たしたりする。
【０００８】
ページバッファ回路１４は、選択されるページに関連する列、すなわち、ビットラインに各々対応する複数のページバッファ（又はデータ感知及びラッチブロック）で構成されている。例えば、図２に示したように、各ページバッファは、電流源として動作するＰＭＯＳトランジスタＭ１、パストランジスタとして動作するＮＭＯＳトランジスタＭ２、ラッチを構成するインバーターＩＮＶ１、ＩＮＶ２、及びラッチを制御するためのＮＭＯＳトランジスタＭ３、Ｍ４で構成されることができる。
【０００９】
ページバッファにおいて、ラッチノード（ＮＤ＿ＬＡＴ）へは、読み出し動作時は、対応するメモリセルから感知されたデータがロードされ、プログラム動作時は、対応するメモリセルに貯蔵すべき（又はプログラムすべき）データがロードされる。そのようなページバッファの詳細な動作は、米国特許第５７１２８１８号に“Ｄａｔａ Ｌｏａｄｉｎｇ Ｃｉｒｃｕｉｔ Ｆｏｒ Ｐａｒａｌｌｅｌ Ｐｒｏｇｒａｍ ｏｆ Ｎｏｎｖｏｌａｔｉｌｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ”という題名で開示されている。
【００１０】
選択されるページのメモリセルから感知されるデータビットは列デコーダ回路１６を通じて所定単位（例えば、バイト単位：×８）で外部に出力される。従来技術による列デコーダ回路の一部が図３に示されている。図３に示した回路は、一つのデータラインに相当し、図３に示した回路構成と同一の回路構成が残りのデータラインに各々対応するように配置される。
【００１１】
図３において、記号“ＮＤ＿ＬＡＴ”は図２に示したページバッファのラッチノードを示す。第１選択信号ＹＡＯ〜ＹＡ１が順次に活性化されると同時に第２選択信号ＹＢ０〜ＹＢ１５も順次に活性化される。例えば、各選択信号ＹＢ０〜ＹＢ１５が活性化される間に、選択信号ＹＡ０〜ＹＡ１５が順次に活性化される。このような構成及び制御方式から分かるように、例えば、２５６個のラッチされたデータビットＮＤ＿ＬＡＴ０〜ＮＤ＿ＬＡＴ２５４のうちの一つのデータビットＤＬ０が選択される。
【００１２】
ページサイズとブロックサイズは、フラッシュメモリの設計時にハードウェーハ的に決められる。バイト（×８）又はワード（×１６）単位でランダムアクセスによりデータを読み出すＮＯＲ型フラッシュメモリと異なり、ＮＡＮＤ型フラッシュメモリはページバッファ回路１４を用いて比較的に長時間（例えば、〜１０μｓ）にわたってページ単位でデータを感知及びラッチする。そのようにラッチされたデータはｎＲＥｘピンをトグルさせることによって、情報処理システム（例えば、ＣＰＵ）により×８単位で順次にフェッチされる。したがって、ＮＡＮＤ型フラッシュメモリは、データ読み出し時に比較的に長い持ち時間（ｌａｔｅｎｃｙ）を必要とする。一方、ＮＡＮＤ型フラッシュメモリは、一旦、データがページバッファ回路により感知及びラッチされれば、データ出力スピードが速いという長所を有する。
【００１３】
ページサイズは、データ入／出力スピードの向上を願うユーザの要求にしたがって益々大きくなってきている。そのようなユーザの要求は、次のような理由によるものである。ページサイズが５１２バイトである製品を１倍速の製品とし、ページサイズは１Ｋバイトである製品を２倍速の製品とし、ページサイズが２Ｋバイトである製品を４倍速の製品と仮定すれば、８Ｋバイトのデータを順次に読み出す場合に、４倍速の製品では４回の読み出し動作が必要であり、２倍速の製品では８回の読み出し動作が必要であり、１倍速の製品では１６回の読み出し動作が必要である。ページサイズが小さければ小さいほど読み出し／プログラム時間がさらに増加する。
【００１４】
一方、ページサイズが大きくなることによって、次のような問題点が生じる。よく知られたように、プログラム／消去動作は、メモリセルが正常的にプログラム／消去されるか否かを判別するための検証動作を含む。そのような検証動作の間、選択されるページのメモリセル、すなわち、ビットラインが順次にスキャニングされる。これは、“検証スキャニング又は列スキャニング動作”と呼ばれる。
【００１５】
消去動作においては、消去動作が比較的に長時間（例えば、〜２ｍｓ）にわたって実行されるので、一般的に、列スキャニング動作にかかる時間によっては消去時間が制限されない。ページプログラム合においては、プログラム動作が比較的短時間（例えば、〜２４０μｓ）に完了するので、列スキャニング動作にかかる時間（以後、“列スキャニング時間”という）を無視できない。さらに、ページプログラムの場合に、メモリセルが過度にプログラムされることを防止するためのアルゴリズムが含まれるので、列スキャニング時間はさらに無視できなくなる。
【００１６】
結論的に、ユーザの要求によりページサイズが大きくなることによって、列スキャニング時間はページサイズの増加に比例して増加する。例えば、列アドレスカウンタに入力されるクロック信号の周期が５０ｎｓであり、ページバッファ回路にラッチされるデータがバイト単位でパス／フェイルチェックされる場合に、１倍速の製品の列スキャニング時間が約２５μｓ（５０ｎｓ×５１２）であるに対して、４倍速の製品の列スキャニング時間は約１００μｓ（５０ｎｓ×５１２×４）になる。すなわち、従来技術によるＮＡＮＤ型フラッシュメモリの問題点は、ページサイズの増加に伴って列スキャニング時間が増加することである。
【００１７】
【発明が解決しようとする課題】
本発明の目的は、動作モードによって可変可能な幅の内部データバスを備える不揮発性半導体メモリ装置を提供することである。
【００１８】
本発明の他の目的は、ページサイズが増加する時に、列スキャニング時間が増加することを防止できる不揮発性半導体メモリ装置を提供することである。
【００１９】
【課題を解決するための手段】
上述の課題を解決するための本発明の一特徴によると、複数のデータ入／出力ピンを備えるフラッシュメモリ装置が提供される。アレイは複数のワードラインと複数のビットラインのマトリックス形態に配列されたメモリセルを含む。読み出し回路は、前記複数のビットラインを通じて前記メモリセル内に貯蔵されるデータビットを感知し、そのように感知されたデータビットを一時的にラッチする。列選択回路は、第１列選択ユニットと第２列選択ユニットを含む。前記第１列選択ユニットは、第１列選択信号と第２列選択信号に応答して、ラッチされたデータビットの第１グループを順次に選択し、前記第２列選択ユニットは、前記第１列選択信号と第３列選択信号に応答して、ラッチされたデータビットの第２グループを順次に選択する。列デコーダ回路は、列アドレスをデコーディングして前記第１乃至第３列選択信号を発生する。前記第２及び第３列選択信号は、検証動作の間、前記第１及び第２列選択ユニットからデータビットが同時に出力されるように、順次に、そして同時に活性化される。制御回路は、前記検証動作時に、列アドレスビットの一部に応じて出力イネーブル信号を発生する。掛け算回路は、前記第１列選択ユニットの第１出力信号群と前記第２列選択ユニットの第２出力信号群を受け取り、前記検証動作の間、前記出力イネーブル信号に応答し、入力された前記第１及び第２出力信号群のうち対応する出力信号同士を掛ける。パス／フェイル点検回路は、前記掛け算回路の出力信号群が同一の値を有するか否かを点検する。前記第１及び第２列選択ユニット各々によって選択されるデータビット数は前記データ入／出力ピンの数と同一である。
【００２０】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【００２１】
本発明による不揮発性半導体メモリ装置、特に、高密度ＮＡＮＤ型フラッシュメモリ装置には、列スキャニング時間を減らすための加速技術（ａｃｃｅｌｅｒａｔｉｏｎ ｔｅｃｈｎｉｑｕｅ）が適用される。そのような加速技術は、内部データバスの幅を変化させることによって達成することができ、動作モードに応じて選択的に用いられる。正常な読み出し動作が実行される時に、例えば、ＮＡＮＤ型フラッシュメモリ装置は、データ入／出力幅（ｄａｔａ ｉｎｐｕｔ／ｏｕｔｐｕｔ ｗｉｄｔｈ）（例えば、×８）に対応する内部データバス幅を有する。消去／プログラム検証動作が実行される時に、ＮＡＮＤ型フラッシュメモリ装置は、データ入／出力幅より広い内部データバス幅（例えば、×３２）を有する。これは検証動作時に、クロック信号の一サイクル内で同時に検証されるデータビットの数か増加することを意味する。したがって、ページサイズの増加に比例して列スキャニング時間が増加することを防止することができる。
【００２２】
図４は、本発明の望ましい実施形態によるＮＡＮＤ型フラッシュメモリ装置を示すブロック図である。図４を参照すると、ＮＡＮＤ型フラッシュメモリ装置１００は、メモリセルアレイ１１０を含む。図示されていないが、アレイ１１０には、複数のビットラインに各々対応する複数のストリングが配置されている。上述したように、各ストリングの構造は、ストリング選択トランジスタ、グラウンド選択トランジスタ、及び、ストリング選択トランジスタとグラウンド選択トランジスタの間に直列連結されるメモリセルで構成される。ここで、各ストリングのメモリセルは、対応するワードラインに連結され、各メモリセルは、ソース、ドレイン、浮遊ゲート及び制御ゲートを有する浮遊ゲートトランジスタで構成される。
【００２３】
行選択回路１２０は、行アドレスによってメモリセルアレイ１１０のワードラインを選択するためのものであり、この分野の通常の知識を有する者によく知られている。読み出し回路としてのページバッファ回路１３０は、読み出し／検証動作の間、メモリセルアレイ１１０に貯蔵されたデータを感知し、感知されたデータを一時的にラッチする。ページバッファ回路１３０には、プログラム動作の間、メモリセルアレイ１１０に貯蔵すべきデータがロードされる。例えば、メモリセルアレイ１１０における一つのページサイズが２Ｋである場合には、ページバッファ回路１３０は２０４８個のページバッファで構成される。各ページバッファは図２に示したような回路構成を有するので、それに対する説明は省略する。
【００２４】
一つのワードラインに連結されるメモリセルは、例えば１ページ又は２ページで構成されうる。１ページで構成される場合は、ビットラインの数はページバッファの数と同一である。２ページで構成される場合は、ビットラインの数はページバッファ数の２倍に相当する。この時、ビットラインのうち、選択されるページに対応するビットライン（例えば、奇数ビットライン）が対応するページバッファに連結され、選択されないページのビットライン（例えば、偶数ビットライン）は所定の電圧（例えば、接地電圧又は電源電圧）で固定される。
【００２５】
ＮＡＮＤ型フラッシュメモリ装置１００は、列ゲート回路を含み、列ゲート回路は、少なくとも二つの列ゲートユニット（又は列選択ユニット）に分けられる。この実施例において、列ゲート回路は、４個の列選択ユニット１４０ａ、１４０ｂ、１４０ｃ、１４０ｄからなる。ページサイズが２Ｋである場合は、列ゲートユニット１４０ａ、１４０ｂ、１４０ｃ、１４０ｄは、５１２個のページバッファで構成されるグループに各々対応する。列選択ユニット１４０ａ、１４０ｂ、１４０ｃ、１４０ｄの各々は、列プリデコーダ回路１６０の制御にしたがって、対応するグループのページバッファによってラッチされている５１２個のデータビットをバイト単位で順次に選択する。列選択ユニット１４０ａ、１４０ｂ、１４０ｃ、１４０ｄは、対応する内部データバスＤＬｉａ、ＤＬｉｂ、ＤＬｉｃ、ＤＬｉｄ（ここで、ｉは０〜７）を通じてロジック回路１８０に電気的に連結されている。
【００２６】
図４に示したように、列プリデコーダ回路１６０は、アドレス発生回路２００から出力される列アドレスＡＹｉ（ここで、ｉは０〜７）と検証イネーブル信号ＶＦＹ＿ＹＳＣＡＮに応答して列選択信号ＹＡ０〜ＹＡ１５、ＹＢ０〜ＹＢ３、ＹＢ４〜ＹＢ７、ＹＢ８〜ＹＢ１１、ＹＢ１２〜ＹＢ１５を発生する。列プリデコーダ回路１６０は、列選択信号ＹＡ０〜ＹＡ１５を発生する第１列プリデコーダブロック１６０ａと残りの列選択信号ＹＢ０〜ＹＢ３、ＹＢ４〜ＹＢ７、ＹＢ８〜ＹＢ１５を発生する第２列プリデコーダブロック１６０ｂに分けられる。
【００２７】
第１列プリデコーダブロック１６０ａは、列アドレス信号ＡＹ０〜ＡＹ７のうちで、下位アドレス信号ＡＹ０〜ＡＹ３をデコーディングして列選択信号ＹＡ０〜ＹＡ１５を発生する。列選択信号ＹＡ０〜ＹＡ１５は、第１乃至第４列選択ユニット１４０ａ、１４０ｂ、１４０ｃに共通に提供される。そのような理由により、列選択信号ＹＡ０〜ＹＡ１５は、共通列選択信号という意味として用いられる。列選択信号のグループＹＢ０〜ＹＢ３、ＹＢ４〜ＹＢ７、ＹＢ８〜ＹＢ１１、及びＹＢ１２〜ＹＢ１５は、対応する列選択ユニット１４０ａ、１４０ｂ、１４０ｃ、１４０ｄに各々提供される。例えば、第１グループの列選択信号ＹＢ０〜ＹＢ３は、第１列選択ユニット１４０ａに提供され、第２グループの列選択信号ＹＢ４〜ＹＢ７は、第２列選択ユニット１４０ｂに提供される。第３グループの列選択信号ＹＢ８〜ＹＢ１１は、第３列選択ユニット１４０ｃに提供され、第４グループの列選択信号ＹＢ１２〜ＹＢ１５は、第４列選択ユニット１４０ｄに提供される。
【００２８】
共通列選択信号ＹＡ０〜ＹＡ１５は、動作モードに関係なく常に順次に活性化される一方、残りの列選択信号ＹＢ０〜ＹＢ３、ＹＢ４〜ＹＢ７、ＹＢ８〜ＹＢ１１、ＹＢ１２〜ＹＢ１５は、動作モードにより異なって活性化される。例えば、読み出し動作が実行される場合、任意のグループの列選択信号（例えば、ＹＢ０〜ＹＢ３）が順次に活性化される間に、残りのグループの列選択信号ＹＢ４〜ＹＢ７、ＹＢ８〜ＹＢ１１、ＹＢ１２〜ＹＢ１５は非活性化の状態に維持される。これは活性化される列選択信号のグループに対応する列選択ユニット（例えば、１４０ａ）を通じてバイト単位のデータビットが対応する内部データバス（例えば、ＤＬｉａ）に伝達されることを意味する。残りのグループの列選択信号も先に説明したグループの列選択信号と同一の方法により活性化される。
【００２９】
消去／プログラム検証動作が実行される時に、各グループの列選択信号は同時に、そして順次に活性化される。すなわち、各グループの列選択信号ＹＢ０、ＹＢ４、ＹＢ８、ＹＢ１２が同時に選択され、その次に各グループの列選択信号ＹＢ１、ＹＢ５、ＹＢ９、ＹＢ１３が同時に選択される。これは列選択ユニット１４０ａ、１４０ｂ、１４０ｃ、１４０ｄを通じてバイト単位のデータビットが対応する内部データバスＤＬｉａ、ＤＬｉｂ、ＤＬｉｄに各々伝達されることを意味する。
【００３０】
ロジック回路１８０は、内部データバスＤＬｉａ〜ＤＬｉｄを通じて列選択ユニット１４０ａ〜１４０ｄに連結され、ロジック制御回路２２０によって制御される。ロジック回路１８０は、動作モードによってマルチプレクサ（ｍｕｌｔｉｐｌｅｘｅｒ）として、又は掛け算器（ｍｕｌｔｉｐｌｉｅｒ）として動作する。例えば、読み出し動作が実行される時は、ロジック回路１８０は、ロジック制御回路２２０からのデータ出力イネーブル信号ＤＯＵＴｅｎ０〜ＤＯＵＴｅｎ３に応答して、現在選択される列選択ユニットから出力されるデータをデータ出力バッファ回路２４０に出力する。消去／プログラム検証動作が実行される時は、ロジック回路１８０は、内部データバスＤＬ０ａ〜ＤＬ３ｄを通じてそれぞれ伝達されるデータビットを掛け合わせて、８ビットデータをパス／フェイル点検回路２６０に出力する。
【００３１】
ロジック制御回路２２０は、列アドレス信号ＡＹ０〜ＡＹ７のうちの上位列アドレス信号ＡＹ６、ＡＹ７と消去／プログラム検証動作を知らせる検証イネーブル信号ＶＦＹ＿ＹＳＣＡＮに応答して、データ出力イネーブル信号ＤＯＵＴｅｎ０〜ＤＯＵＴｅｎ３を発生する。データ出力イネーブル信号ＤＯＵＴｅｎ０〜ＤＯＵＴｅｎ３は、読み出し動作時には順次に活性化され、消去／プログラム検証動作時には同時に活性化される。
【００３２】
アドレス検出回路２８０は、列アドレス発生回路２００からの列アドレスＡＹ０〜ＡＹ７が供給され、前記列アドレスＡＹ０〜ＡＹ７が最終列アドレスであるか否かを検出する。現在入力される列アドレスが最終列アドレスであれば、アドレス検出回路２８０は、検出信号ＦＩＮＡＬ＿ＹＡＤＤを活性化させる。
【００３３】
アドレス制御回路３００は、消去／プログラム／読み出し制御回路３２０により制御され、列アドレス発生回路２００に供給されるクロック信号ＯＳＣ＿ＣＬＫ、プリセット信号ＳＥＴ０〜ＳＥＴ７、及びクリア信号ＲＳＴ０〜ＲＳＴ７を発生する。クロック信号ＯＳＣ＿ＣＬＫは、検出信号ＦＩＮＡＬ＿ＹＡＤＤが活性化される時には生成されない。検証イネーブル信号ＶＦＹ＿ＹＳＣＡＮは、パス／フェイル点検回路２６０から出力されるＰＦ信号が消去／プログラムフェイルを示す時に、非活性化される。
【００３４】
以上の説明から知られるように、本発明の望ましい実施形態によるＮＡＮＤ型フラッシュメモリ装置は、動作モードに応じて変更可能な幅の内部データバス構造を有する。消去／プログラム検証動作時のデータバス幅（×３２）は、読み出し動作時のデータバス幅（×８）より広くなる。これは、検証動作時にクロック信号の一サイクル内で同時に検証されるデータビットの数が増加することを意味する。したがって、ページサイズの増加に比例して列スキャニング時間が増加することを防止することができる。
【００３５】
列選択ユニットの望ましい実施例を示す図５を参照すると、列選択ユニット１４０ａは、二段スイッチ構造を有するように、多数のＮＭＯＳトランジスタＴＡ０〜ＴＡ１５、ＴＢ０〜ＴＢ３で構成され、図示したように連結されている。上段のスイッチ回路を構成するＮＭＯＳトランジスタは、列プリ−デコーダ回路１６０から印加される第１列選択信号ＹＡ０〜ＹＡ１５により制御され、下段のスイッチ回路を構成するＮＭＯＳトランジスタは、列プリ−デコーダ回路１６０から印加される第２列選択信号ＹＢ０〜ＹＢ３により制御される。第１列選択信号のうちのいずれか一つが選択され、第２選択信号のうちのいずれか一つが選択される時に、列選択ユニット１４０ａは、対応するグループのページバッファのデータビットＮＤ＿ＬＡＡＴ０〜ＮＤ＿ＬＡＴ５１１のうちの８個のデータビットを対応する内部データバスＤＬ０ａ〜ＤＬ７ａに伝達する。残りの列選択ユニット１４０ｂ、１４０ｃ、１４０ｄは、図５に示した構成と同一の構成を有するので、その説明は省略する。
【００３６】
図６は図４に示した第１列プリデコーダブロック１６０ａの望ましい実施例である。図６を参照すると、第１列プリデコーダブロック１６０ａは、列アドレス信号ＡＹ０〜ＡＹ３をデコーディングして列選択信号ＹＡ０〜ＹＡ１５を順次に活性化させる。列選択信号ＹＡ０〜ＹＡ１５は、列ゲート回路を構成する列選択ユニット１４０ａ〜１４０ｂに共通に提供される。第１列プリデコーダブロック１６０ａは、インバーターＩＮＶ１０〜ＩＮＶ２９とＮＡＮＤゲートＧ０〜Ｇ１５で構成され、図示したように連結されている。
【００３７】
図７は図４に示した第２列プリデコーダブロック１６０ｂの望ましい実施例である。図７を参照すると、第２列プリデコーダブロック１６０ｂはインバーターＩＮＶ３０〜ＩＮＶ５０とＮＡＮＤゲートＧ１６〜Ｇ３５で構成され、図示したように連結されている。列アドレス信号ＡＹ４〜ＡＹ７と検証イネーブル信号ＶＦＹ＿ＹＳＣＡＮに応答して列アドレス信号ＹＢ０〜ＹＢ１５を発生する。
【００３８】
検証イネーブル信号ＶＦＹ＿ＹＳＣＡＮがローレベルを有する場合、すなわち、消去／プログラム検証動作が実行されない場合は、列選択信号ＹＢ０〜ＹＢ１５は、列アドレス信号ＡＹ４〜ＡＹ７により順次に活性化される（選択される）。検証イネーブル信号ＶＦＹ＿ＹＳＣＡＮがハイレベルを有する場合、すなわち、消去／プログラム検証動作が遂行される場合、各グループの列選択信号（ＹＢ０、ＹＢ４、ＹＢ８、ＹＢ１２）、（ＹＢ０、ＹＢ４、ＹＢ８、ＹＢ１２）、及び（ＹＢ０、ＹＢ４、ＹＢ８、ＹＢ１２）が同時に、そして順次に活性化される（選択される）。例えば、各グループの列選択信号ＹＢ０、ＹＢ４、ＹＢ８、ＹＢ１２が同時に選択され、残りの列選択信号は非活性化状態に維持される。その次に、各グループの列選択信号ＹＢ１、ＹＢ５、ＹＢ９、ＹＢ１３が同時に選択され、残りの列選択信号は非活性化状態に維持される。
【００３９】
図８は図４に示したロジック制御回路２２０の望ましい実施例である。図８を参照すると、ロジック制御回路２２０は、列アドレス信号ＡＹ６、ＡＹ７と検証イネーブル信号ＶＦＹ＿ＹＳＣＡＮに応答してデータ出力イネーブル信号ＤＯＵＴｅｎ０〜ＤＯＵＴｅｎ３を発生し、図示したように連結されるインバーターＩＮＶ５１〜ＩＮＶ５５とＮＡＮＤゲートＧ３６〜Ｇ４３で構成される。
【００４０】
検証イネーブル信号ＶＦＹ＿ＹＳＣＡＮがローレベルである場合（又は読み出し動作が実行される場合）、データ出力イネーブル信号ＤＯＵＴｅｎ０〜ＤＯＵＴｅｎ３は、列アドレス信号ＡＹ６、ＡＹ７により順次に活性化される。検証イネーブル信号ＶＦＹ＿ＹＳＣＡＮがハイレベルである場合（又は消去／プログラム検証動作が実行される場合）、データ出力イネーブル信号ＤＯＵＴｅｎ０〜ＤＯＵＴｅｎ３は、列アドレス信号ＡＹ６、ＡＹ７に関係なく、同時に活性化される。
【００４１】
図９は図４に示したロジック回路の望ましい実施例である。図９を参照すると、ロジック回路１８０は、データ入／出力ピンに各々対応する８個のロジックユニット１８０＿０〜１８０＿７で構成される。各内部データバス幅は、データ入／出力ピンによって決められるデータ入／出力幅（ｄａｔａ ｉｎｐｕｔ／ｏｕｔｐｕｔ ｗｉｄｔｈ）と同一である。各ロジックユニット１８０＿０〜１８０＿７は、ロジック制御回路２２０から出力されるデータ出力イネーブル信号ＤＯＵＴｅｎ０〜ＤＯＵＴｅｎ３によりマクチプレクサ、又は掛け算器（ロジックＡＮＤ回路）として動作する。
【００４２】
データ出力イネーブル信号ＤＯＵＴｅｎ０〜ＤＯＵＴｅｎ３は、ロジックユニット１８０＿０〜１８０＿７に共通に提供される。各ロジックユニット１８０＿０〜１８０＿７は、データ出力イネーブル信号ＤＯＵＴｅｎ０〜ＤＯＵＴｅｎ３に応答して、対応するデータビットのうちのいずれか一つを出力したり、対応するデータビットの掛け算結果を出力したりする。
【００４３】
例えば、第１ロジックユニット１８０＿０には、内部データバスＤＬｉａ〜ＤＬｉｄを通じて伝達されるデータビットのうちの第１データビットＤＬ０ａ〜ＤＬ０ｄが供給され、第８ロジックユニット１８０＿７には、内部データバスＤＬｉａ〜ＤＬｉｄを通じて伝達されるデータビットのうちの最後のデータビットＤＬ７ａ〜ＤＬ７ｄが供給される。
【００４４】
図１０は図９に示したロジックユニットのうちの第１ロジックユニットの望ましい実施例である。図１０を参照すると、ロジックユニット１８０ａは、図示したように連結されるＮＡＮＤゲートＧ４４〜Ｇ５２で構成されている。上述したように、データ出力イネーブル信号ＤＯＵＴｅｎ０〜ＤＯＵＴｅｎ３は、動作ノードによって選択的に、又は同時に活性化される。
【００４５】
選択的な活性化の場合に、例えば、データ出力イネーブル信号ＤＯＵＴｅｎ０が活性化され（又はハイレベルを有し）、残りのデータ出力イネーブル信号ＤＯＵＴｅｎ１〜ＤＯＵＴｅｎ３が非活性化される時（又はローレベルを有する時）に、データビットＤＬ０ａのみが有効な値として用いられる。残りのデータビットＤＬ０ｂ〜ＤＬ０ｄは、対応するデータ出力イネーブル信号ＤＯＵＴｅｎ１〜ＤＯＵＴｅｎ３によって遮断される。残りのデータビット（又はデータライン）ＤＬ０ｂ〜ＤＬ０ｄは、図５の説明のように、高インピーダンス状態（又は浮遊状態）に維持される。同時活性化の場合に、ロジックユニット１８０ａがロジックＡＮＤ回路として動作するので、データビットＤＬ０ａ〜ＤＬ０ｄは掛けられる。
【００４６】
図１１は図４に示したパス／フェイル点検回路の望ましい実施例である。図１１を参照すると、パス／フェイル点検回路２６０は、二つのＮＡＮＤゲートＧ５３、Ｇ５４と一つのＮＯＲゲートＧ５５で構成され、図示したように連結されている。パス／フェイル点検回路２６０は、図４に示したロジック回路１８０の出力信号ＤＯＵＴ０〜ＤＯＵＴ７が同一の値を有するか否かを判別する。
【００４７】
出力信号ＤＯＵＴ０〜ＤＯＵＴ７が同一の値を有する時（消去／プログラムされたメモリセルが正常に消去／プログラムされた場合）に、パス／フェイル点検回路２６０はハイレベルの判別信号ＰＦを出力する。出力信号ＤＯＵＴ０〜ＤＯＵＴ７のうちの少なくとも一つが残りの信号と異なる値を有する時（消去／プログラムされたメモリセルが正常的に消去／プログラムされない場合）に、パス／フェイル点検回路２６０は、ローレベルの判別信号ＰＦを出力する。ローレベルの判別信号ＰＦにより図４の消去／プログラム／読み出し制御回路３２０は現在の検証動作を終了させる。
【００４８】
図１２は図４に示したアドレス制御回路及び列アドレス発生回路を示すブロック図である。図１２を参照すると、アドレス制御回路３００は、消去／プログラム／読み出し制御回路３２０により制御され、列アドレス発生回路２００でクロック信号ＯＳＣ＿ＣＬＫ、プリセット信号ＳＥＴ０〜ＳＥＴ７、そしてクリア信号ＲＳＴ０〜ＲＳＴ７を出力する。
【００４９】
アドレス制御回路３００は、クロック供給ユニット３１０を含み、クロック供給ユニット３１０は、発振器３０１、インバーターＩＮＶ５７、及びＮＯＲゲートＧ５６で構成される。発振器３０１は、この分野でよく知られたものとして、所定の周波数の発振信号ＯＳＣを生成する。ＮＯＲゲートＧ５６の一入力端子にはアドレス検出回路２８０からの検出信号ＦＩＮＡＬ＿ＹＡＤＤが供給され、ＮＯＲゲートＧ５６の他の入力端子にはインバーターＩＮＶ５７を通じて発振器ＯＳＣの出力信号が供給される。
【００５０】
クロック信号ＯＳＣ＿ＣＬＫとして、発振器３０１の出力信号は、検出信号ＦＩＮＡＬ＿ＹＡＤＤのレベルに従って出力又は遮断される。例えば、最終列アドレスが検出されることを知らせるハイレベルの検出信号ＦＩＮＡＬ＿ＹＡＤＤがＮＯＲゲートＧ５６に入力される場合は、発振器３０１の出力信号は遮断される。一方、最終列アドレスが検出されないことを知らせるローレベルの検出信号ＦＩＮＡＬ＿ＹＡＤＤがＮＯＲゲートＧ５６に入力される場合は、発振器３０１の出力信号はクロック信号ＯＳＣ＿ＣＬＫとして出力される。
【００５１】
列アドレス発生回路２００は、アドレス制御信号３００によって制御され、アドレス制御信号３００から供給されるクロック信号ＯＳＣ＿ＣＬＫにより列アドレスＡＹｉ（ここで、ｉ＝０〜７）を発生する。列アドレス発生回路２００は、エッジトリガＤフリップフロップ（ｅｄｇｅ−ｔｒｉｇｇｅｒｅｄ Ｄ ｆｌｉｐ−ｆｌｏｐ）で構成され、各フリップフロップは、入力端子ＤＩ、出力端子ＤＱ、ｎＤＱ、クロック端子ＣＬＫ、プリセット端子ＳＥＴ、及びクリア端子ＲＳＴを有する。列アドレス発生回路２００のＤフリップフロップはアドレス制御回路３００から出力される対応するクリア信号ＲＳＴ０〜ＲＳＴ７によりリセットされる。
【００５２】
図１３は図４に示したアドレス検出回路２８０の望ましい実施例である。図１３を参照すると、アドレス検出回路２８０は、列アドレス発生回路２００からの列アドレスＡＹ０〜ＡＹ７が最終列アドレスであるか否かを判別する。列アドレス発生回路２００からの列アドレスＡＹ０〜ＡＹ７が最終列アドレスである場合、アドレス検出回路２８０は、ハイレベルの検出信号ＦＩＮＡＬ＿ＹＡＤＤを出力する。列アドレス発生回路２００からの列アドレスＡＹ０〜ＡＹ７が最終列アドレスではない場合、アドレス検出回路２８０は、ローレベルの検出信号ＦＩＮＡＬ＿ＹＡＤＤを出力する。
【００５３】
選択されるページサイズが２Ｋ（２５６バイト）である場合、バイト単位でデータを入／出力するためには、８ビット列アドレスが必要である。本発明の消去／プログラム検証動作を実行する場合、すなわち、列スキャニング時間を減らすために３２ビット単位で消去／プログラム検証動作を実行する場合、６ビット列アドレスが必要である。このような理由により、アドレス検出回路２８０には、検証イネーブル信号ＶＦＹ＿ＳＣＡＮが用いられる。検証イネーブル信号ＶＦＹ＿ＳＣＡＮがハイレベルである場合に、アドレス検出回路２８０に入力される列アドレス信号ＡＹ６、ＡＹ７は‘ｄｏｎ'ｔ ｃａｒｅ’になる。
【００５４】
ＮＡＮＤ型フラッシュメモリ装置においては、プログラム動作は複数のプログラムループを含む。よく知られたように、各プログラムループは、プログラム区間、検証区間、及びパス／フェイル区間に区分されることができる。プログラム区間では、選択されたページのメモリセルにデータが貯蔵される。選択されたページに対する読み出し動作は、検証区間において実行される。パス／フェイル点検区間では、プログラされたメモリセルが正常にプログラムされたか否かが判定される。
【００５５】
プログラムループのプログラム及びパス／フェイル点検区間は、図１４に示したように、重畳されないように設定されることができる。一方、プログラムループのプログラム及びパス／フェイル点検区間は、図１５に示したように、重畳されるように設定されることができる。
【００５６】
列スキャニング時間を減らすための列スキャニング動作が、図１４及び図１５に示したように、全てのパス／フェイル点検区間に適用されることができることは、この分野の通常的な知識を有する者に明らかである。したがって、各プログラムループに必要な時間を減らすことが可能である。
【００５７】
図１６は本発明の望ましい実施形態によるＮＡＮＤ型フラッシュメモリ装置の検証動作を説明するための動作タイミング図である。列スキャニング動作を説明する前に、任意の選択されたページのメモリセルがプログラムされる。そのようにプログラムされたメモリセルが正常にプログラムされたか否かを判定するために、消去／プログラム／読み出し制御回路３２０は、列スキャニング動作を知らせる検証イネーブル信号ＶＦＹ＿ＹＳＣＡＮを活性化させる。この時、アドレス制御回路３００のクロック供給ユニット３１０に供給される検出信号ＦＩＮＡＬ＿ＹＡＤＤがローレベルに維持されるので、クロック信号ＯＳＣ＿ＣＬＫが列アドレス発生回路２００に供給される。
【００５８】
列アドレス発生回路２００は、クロック信号ＯＳＣ＿ＣＬＫに同期した列アドレスＡＹ０〜ＡＹ７を発生する。列プリデコーダ回路１６０は、列アドレスＡＹ０〜ＡＹ７に応答して列選択信号ＹＡ０〜ＹＡ１５、及びＹＢ０〜ＹＢ１５を発生する。
【００５９】
列スキャニング動作が実行されるので、列選択信号ＹＡ０〜ＹＢ１５が順次に活性化される区間では、列選択信号ＹＢ０、ＹＢ４、ＹＢ１２は活性化状態に維持される。これは、列選択ユニット１４０ａ〜１４０ｄに対応するグループのページバッファ内にラッチされるデータビットが、バイト単位で対応する内部データバスＤＬｉａ〜ＤＬｉｄに伝達されるようにする。すなわち、内部データバス幅が×８から×３２に拡張される。×８の内部データバス幅を用いた列スキャニング動作と比較すれば、×３２の内部データバス幅を用いた列スキャニング動作が４倍に加速される。
【００６０】
ロジック制御回路２２０から出力されるデータ出力イネーブル信号ＤＯＵＴｅｎ０〜ＤＯＵＴｅｎ３全部が活性化状態（例えば、ハイレベル）に維持されるので、図４に示したロジック回路１８０はロジックＡＮＤ回路として動作する。ロジック回路１８０のロジックユニット１８０＿０〜１８０＿７は、データ出力イネーブル信号ＤＯＵＴｅｎ０〜ＤＯＵＴｅｎ３に応答して、対応するデータビット（ＤＬ０ａ〜ＤＬ０ｄ）〜（ＤＬ７ａ〜ＤＬ７ｄ）を掛けた結果ＤＯＵＴ０〜ＤＯＵＴ７をパス／フェイル点検回路２６０に伝達する。上述したように、一連の動作は、列選択信号ＹＡ０〜ＹＡ１５が全部選択されるまで繰り返して実行される。
【００６１】
上述したように、列選択信号ＹＡ０〜ＹＡ１５が全部選択されるまで、続けて活性化状態に維持される。列選択信号ＹＡ０〜ＹＡ１５の全部が選択されると、列選択信号ＹＢ０、ＹＢ４、ＹＢ１２は非活性化状態に遷移される一方、列選択信号ＹＢ１、ＹＢ５、ＹＢ９、ＹＢ１３の全部が活性化される。列選択信号ＹＢ１、ＹＢ５、ＹＢ９、ＹＢ１３の全部が活性化状態に維持される間に実行される列スキャニング動作は、上述したような方法により実行される。
【００６２】
最後のグループの列選択信号ＹＢ３、ＹＢ７、ＹＢ１１、ＹＢ１５が活性化状態に維持される間に、最終列アドレスがアドレス検出回路２８０により検出されると、図１５に示したように、検出信号ＦＩＮＡＬ＿ＹＡＤＤは、ローレベルからハイレベルに遷移する。これは、アドレス制御回路３００のクロック供給ユニット３１０がクロック信号ＯＳＣ＿ＣＬＫを供給しないようにする。すなわち、列スキャニング動作が終了される。
【００６３】
クロック信号の周期が１００ｎｓと仮定すれば、本発明の望ましい実施形態による列スキャニング時間は、大略６４００ｎｓである。これは、正常な読み出し動作が実行される時にかかる列スキャニング時間（大略２５．６００ｎｓ）の１／４である。正常な読み出し動作が実行される時、検証イネーブル信号ＶＦＹ＿ＹＳＣＡＮはローレベルに維持される。これは、列選択ユニット１４０ａ〜１４０ｄが列プリ−デコーダ回路１６０の制御により順次に選択されることを意味する。すなわち、図１７に示したように、列選択信号ＹＡ０〜ＹＡ１５が順次に活性化される間に、列選択信号ＹＢ０〜ＹＢ１５のうちの一つのみが活性化状態（例えば、ハイレベル）に維持される。残りの列選択信号は非活性化状態（例えば、ローレベル）に維持される。すなわち、一つの列選択ユニットに対応するグループのページバッファのデータビットが一つの内部データバスを通じてロジック回路１８０に伝達され、その次に、他の列選択ユニットに対応するグループのページバッファのデータビットが他の内部データバスを通じてロジック回路１８０に伝達される。これは、従来技術のように、読み出し動作がデータ入／出力幅×８と同一な内部データバス幅×８を用いて実行されることを意味する。
【００６４】
以上で、本発明による回路の構成及び動作を説明したが、これは例を挙げて説明したことに過ぎない。本発明の技術思想及び範囲を逸脱しない範囲内で多様な変化及び変形が可能である。
【００６５】
【発明の効果】
上述したように、消去／プログラム検証動作が実行される時に、内部データバス幅を例えば×８から×３２に拡張させることによって、ページサイズの増加による列スキャニング時間の増加を抑制できる。
【図面の簡単な説明】
【図１】一般的なＮＡＮＤ型フラッシュメモリ装置を示すブロック図。
【図２】図１に示したページバッファ回路の一部分を示す回路図。
【図３】図１に示した列デコーダ回路の一部分を示す回路図。
【図４】本発明によるＮＡＮＤ型フラッシュメモリ装置を示すブロック図。
【図５】図４に示した列選択ユニットの望ましい実施例を示す図。
【図６】図４に示した列プリ−デコーダ回路の第１列プリ−デコーダユニットの望ましい実施例を示す図。
【図７】図４に示した列プリ−デコーダ回路の第２列プリ−デコーダユニットの望ましい実施例を示す図。
【図８】図４に示したロジック制御回路の望ましい実施例を示す図。
【図９】図４に示したロジック回路を示すブロック図。
【図１０】図９に示したロジックユニットの望ましい実施例を示す図。
【図１１】図４に示したパス／フェイル点検回路の望ましい実施例を示す図。
【図１２】図４に示したアドレス制御回路と列アドレス発生回路の望ましい実施例を示す図。
【図１３】図４に示したアドレス検出回路の望ましい実施例を示す図。
【図１４】本発明によるＮＡＮＤ型フラッシュメモリ装置のプログラム動作モードの種類を説明するための図。
【図１５】本発明によるＮＡＮＤ型フラッシュメモリ装置のプログラム動作モードの種類を説明するための図。
【図１６】本発明によるＮＡＮＤ型フラッシュメモリ装置の列スキャニング動作を説明するための動作タイミング図。
【図１７】本発明によるＮＡＮＤ型フラッシュメモリ装置の読み出し動作を説明するための動作タイミング図。
【符号の説明】
１００ フラッシュメモリ装置
１１０ メモリセルアレイ
１２０ 行選択回路
１３０ ページバッファ回路
１４０ａ、１４０ｂ 列選択ユニット
１６０ 列プリ−デコーダ回路
１８０ ロジック回路
２００ 列アドレス発生回路
２２０ ロジック制御回路
２４０ データ出力バッファ回路
２６０ パス／フェイル点検回路
２８０ アドレス検出回路
３００ アドレス制御回路
３２０ 消去／プログラム／読み出し制御回路

Claims (23)

1. 所定のデータ入／出力幅を有する不揮発性半導体メモリ装置において、
   複数の行と複数の列のマトリックス形態に配列されたメモリセルのメモリセルアレイと、
   前記複数の列を通じて前記メモリセルアレイからデータを読み出し、前記読み出されたデータを一時的に貯蔵する読み出し回路と、
   ロジック回路と、
   データ出力回路と、
   パス／フェイルチェック回路と、
   複数の列ゲートユニットを含む列ゲート回路と、
   前記列ゲート回路と前記ロジック回路との間に連結され、前記列ゲート回路から前記ロジック回路にデータを伝達する内部データバスとを備え、
   前記列ゲート回路は、読み出し動作時は、列選択信号により前記複数の列ゲートユニットの中から選択された列ゲートユニットを通して前記読み出し回路から前記内部データバスにデータを伝達し、検証動作時は、前記複数の列ゲートユニットを同時に通して前記読み出し回路から前記内部データバスにデータを伝達し、
   前記ロジック回路は、読み出し動作時は、前記複数の列ゲートユニットの中から選択された列ゲートユニットを通して前記読み出し回路から供給されるデータを前記データ出力回路に供給し、検証動作時は、前記複数の列ゲートユニットを同時に通して前記読み出し回路から供給されるデータを掛け合わせて前記パス／フェイルチェック回路に供給する、
   ことを特徴とする不揮発性半導体メモリ装置。
2. 前記内部データバスは、読み出し動作時に第１幅を有し、前記検証動作時に第２幅を有し、前記第２幅は前記第１幅より広いことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
3. 前記内部データバスの第１幅は前記不揮発性半導体メモリ装置のデータ入／出力幅と同一であることを特徴とする請求項２に記載の不揮発性半導体メモリ装置。
4. 前記内部データバスの第２幅は前記第１幅の２倍又はそれより広いことを特徴とする請求項３に記載の不揮発性半導体メモリ装置。
5. プログラムループがプログラム区間と検証区間からなる場合に、前記検証動作は前記プログラム区間の後に実行されることを特徴とする請求項４に記載の不揮発性半導体メモリ装置。
6. 複数のデータ入／出力ピンを備えるフラッシュメモリ装置において、
   複数のワードラインと複数のビットラインのマトリックス形態に配列されたメモリセルのアレイと、
   前記複数のビットラインを通じて前記メモリセル内に貯蔵されたデータビットを感知し、感知されたデータビットを一時的にラッチする読み出し回路と、
   第１列選択ユニットと第２列選択ユニットを含む列選択回路とを含み、ここで、前記第１列選択ユニットは、第１列選択信号と第２列選択信号に応答して、ラッチされたデータビットの第１グループを順次に選択し、前記第２列選択ユニットは、前記第１列選択信号と第３列選択信号に応答して、ラッチされたデータビットの第２グループを順次に選択し、
   当該フラッシュメモリ装置は、さらに、
   列アドレスをデコーディングして前記第１乃至第３列選択信号を発生する列デコーダ回路を含み、ここで、前記第２及び第３列選択信号は、検証動作時は、前記第１及び第２列選択ユニットからデータビットが同時に出力されるように同時に活性化され、読み出し動作時は、前記第１及び第２列選択ユニットからデータビットが順次に出力されるように順次に活性化され、
   当該フラッシュメモリ装置は、さらに、
   前記検証動作時に、列アドレスビットの一部に応じて出力イネーブル信号を発生する制御回路と、
   前記第１列選択ユニットの第１出力信号群と前記第２列選択ユニットの第２出力信号群を受け取り、前記検証動作の間、前記出力イネーブル信号に応答し、入力された前記第１及び第２出力信号群のうち対応する出力信号同士を掛け合わせる掛け算回路と、
   前記掛け算回路の出力信号群が同一の値を有するか否かを点検するパス／フェイル点検回路とを含み、
   前記第１及び第２列選択ユニットの各々によって選択されるデータビット数は前記データ入／出力ピンの数と同一であり、
   前記読み出し動作の間、前記第１及び第２列選択ユニットのうちのいずれか一つの出力信号を出力し、その次に、残りの一つの列選択ユニットの出力信号を出力するように、前記掛け算回路はマルチプレクサ回路として動作することを特徴とするフラッシュメモリ装置。
7. 前記列アドレスを受け取り、前記列アドレスが前記検証動作時の最終列アドレスであるか否かを検出するアドレス検出回路をさらに含むことを特徴とする請求項６に記載のフラッシュメモリ装置。
8. 前記列アドレスの生成は、前記最終列アドレスが検出された時に停止されることを特徴とする請求項７に記載のフラッシュメモリ装置。
9. プログラムループがプログラム区間と検証区間からなる場合に、前記検証動作は前記プログラム区間の後に実行されることを特徴とする請求項６に記載のフラッシュメモリ装置。
10. 読み出し動作の間、前記ラッチされたデータビットの第１グループ全部が前記第１列選択ユニットにより順次に選択され、前記ラッチされたデータビットの第２グループ全部が前記第２列選択ユニットにより順次に選択されるように、前記列デコーダ回路は前記第１乃至第３列選択信号を発生することを特徴とする請求項６に記載のフラッシュメモリ装置。
11. 前記マルチプレクサ回路の出力信号を受け取って前記データ入／出力ピンを通じて前記入力された出力信号を出力するデータ出力回路をさらに含むことを特徴とする請求項６に記載のフラッシュメモリ装置。
12. 所定のデータ幅を形成する複数のデータ入／出力ピンを有するフラッシュメモリ装置において、
    複数のワードラインと複数のビットラインのマトリックス形態に配列されたメモリセルのアレイと、
    前記複数のビットラインを通じて前記メモリセル内に貯蔵されたデータビットを感知し、感知されたデータビットを一時的にラッチする読み出し回路と、
    第１列選択ユニットと第２列選択ユニットを含む列選択回路とを含み、ここで、前記第１列選択ユニットは第１列選択信号と第２列選択信号に応答して、ラッチされたデータビットの第１グループを順次に選択し、前記第２列選択ユニットは前記第１列選択信号と第３列選択信号に応答して、ラッチされたデータビットの第２グループを順次に選択し、
    当該フラッシュメモリ装置は、さらに、
    列アドレスをデコーディングして前記第１乃至第３列選択信号を発生する列デコーダ回路を含み、ここで、前記第２列及び第３列選択信号は、検証動作時は、前記第１及び第２列選択ユニットからデータビットが同時に出力されるように同時に活性化され、読み出し動作時は、前記第１及び第２列選択ユニットからデータビットが順次に出力されるように順次に活性化され、
    当該フラッシュメモリ装置は、さらに、
    前記第１列選択ユニットによって選択される前記各第１グループのラッチされたデータビットを伝達する第１内部データバスと、
    前記第２列選択ユニットによって選択される前記各第２グループのラッチされたデータビットを伝達する第２内部データバスと、
    前記検証動作時に、列アドレスビットの一部に応じて出力イネーブル信号を発生する制御回路と、
    前記第１内部データバスを通じて伝達される前記第１列選択ユニットの第１出力信号群と前記第２内部データバスを通じて伝達される前記第２列選択ユニットの第２出力信号群を受け取り、前記検証動作の間、前記出力イネーブル信号に応答して、入力された前記第１及び第２出力信号群のうち対応する出力信号同士を掛け合わせるロジック回路と、
    前記ロジック回路の出力信号群が同一の値を有するか否かを点検するパス／フェイル点検回路とを含み、
    前記第１及び第２内部データバス各々の幅が前記メモリ装置のデータ幅と同一であり、
    前記読み出し動作の間に、前記第１及び第２列選択ユニットのうちのいずれか一つの出力信号を出力し、その次に、残りの一つの列選択ユニットの出力信号を出力するように、前記ロジック回路はマルチプレクサ回路として動作することを特徴とするフラッシュメモリ装置。
13. 前記列アドレスを受け取り、前記列アドレスが前記検証動作時の最終列アドレスであるか否かを検出するアドレス検出回路をさらに含むことを特徴とする請求項１２に記載のフラッシュメモリ装置。
14. 前記列アドレスの生成は、前記最終列アドレスが検出された時に停止されることを特徴とする請求項１３に記載のフラッシュメモリ装置。
15. プログラムループがプログラム区間と検証区間からなる場合に、前記検証動作は前記プログラム区間の後に実行されることを特徴とする請求項１２に記載のフラッシュメモリ装置。
16. 読み出し動作の間、前記ラッチされたデータビットの第１グループ全部が前記第１列選択ユニットによって順次に選択され、前記ラッチされたデータビットの第２グループ全部が前記第２列選択ユニットによって順次に選択されるように、前記列デコーダ回路は前記第１乃至第３列選択信号を発生させることを特徴とする請求項１２に記載のフラッシュメモリ装置。
17. 前記読み出し動作の間に、前記マルチプレクサ回路の出力信号を受け取って前記データ入／出力ピンを通じて前記入力された出力信号を出力するデータ出力回路をさらに含むことを特徴とする請求項１２に記載のフラッシュメモリ装置。
18. 所定のデータ幅を形成する複数のデータ入／出力ピンを備えるＮＡＮＤ型フラッシュメモリ装置において、
    複数の行と複数の列のマトリックス形態に配列されたメモリセルのアレイと、
    第１乃至第４ページバッファグループに区分された複数のページバッファを含む読み出し回路とを含み、ここで、前記ページバッファの各々は対応する列に連結され、前記対応する列を通じて前記アレイからデータを感知し、感知されたデータを一時的にラッチし、
    当該ＮＡＮＤ型フラッシュメモリ装置は、さらに、
    前記第１乃至第４ページバッファグループに各々対応する第１乃至第４列選択ユニットを含む列ゲート回路を含み、ここで、前記第１乃至第４列選択ユニットの各々は、共通列選択信号と対応する列選択信号に応じて、対応するページバッファグループにラッチされるデータビットのうちの一部分を選択し、
    当該ＮＡＮＤ型フラッシュメモリ装置は、さらに、
    前記第１乃至第４列選択ユニットに各々対応する第１乃至第４内部データバスを含む内部データ伝達経路を含み、ここで、前記第１乃至第４内部データバスの各々は対応する列選択ユニットから出力されるデータビットを伝達し、
    当該ＮＡＮＤ型フラッシュメモリ装置は、さらに、
    列アドレスをデコーディングし、前記共通列選択信号と前記各列選択ユニットに対応する前記列選択信号を発生する列プリデコーダ回路を含み、ここで、検証動作時は、前記第１乃至第４列選択ユニットからデータビットが同時に出力されるように、前記各列選択ユニットに対応する前記列選択信号が同時に活性化され、読み出し動作時は、前記第１乃至第４列選択ユニットからデータビットが順次に出力されるように、前記各列選択ユニットに対応する前記列選択信号が順次に活性化され、
    当該ＮＡＮＤ型フラッシュメモリ装置は、さらに、
    前記検証動作の間、列アドレスビットのうちの一部を基づいて出力イネーブル信号を発生する制御回路と、
    前記第１乃至第４内部データバスを通じて伝達される前記第１乃至第４列選択ユニットの第１乃至第４出力信号群を受け取り、前記検証動作の間、前記出力イネーブル信号に応答して、入力された前記第１乃至第４出力信号群のうち対応する出力信号同士を掛け合わせるロジック回路と、
    前記ロジック回路の出力信号群が同一の値を有するか否かを点検するパス／フェイル点検回路とを含み、
    前記第１乃至第４内部データバス各々の幅は前記メモリ装置のデータ幅と同一であり、
    前記読み出し動作の間、前記第１乃至第４ページバッファグループにラッチされるデータビットが前記第１乃至第４内部データバスを通じて順次に出力されるように、前記ロジック回路はマルチプレクサ回路として動作することを特徴とするＮＡＮＤ型フラッシュメモリ装置。
19. 前記列アドレスを受け取り、前記列アドレスが前記検証動作時の最終列アドレスであるか否かを検出するアドレス検出回路をさらに含むことを特徴とする請求項１８に記載のＮＡＮＤ型フラッシュメモリ装置。
20. 前記列アドレスの生成は前記最終列アドレスが検出された時に停止されることを特徴とする請求項１９に記載のＮＡＮＤ型フラッシュメモリ装置。
21. プログラムループがプログラム区間と検証区間からなる場合に、前記検証動作は前記プログラム区間の以後に実行されることを特徴とする請求項１８に記載のＮＡＮＤ型フラッシュメモリ装置。
22. 読み出し動作の間、前記第１乃至第４ページバッファグループの各々にラッチされるデータビットが対応する列選択ユニットによって順次に選択されるように、前記列プリデコーダ回路は前記共通列選択信号と前記各列選択ユニットに対応する列選択信号を発生することを特徴とする請求項１８に記載のＮＡＮＤ型フラッシュメモリ装置。
23. 前記読み出し動作の間、前記マルチプレクサ回路の出力信号を受け取り、前記データ入／出力ピンを通じて前記入力された出力信号を出力するデータ出力回路をさらに含むことを特徴とする請求項１８に記載のＮＡＮＤ型フラッシュメモリ装置。

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