JP5016888B2

JP5016888B2 - 不揮発性半導体記憶装置

Info

Publication number: JP5016888B2
Application number: JP2006273303A
Authority: JP
Inventors: 英一牧野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-10-04
Filing date: 2006-10-04
Publication date: 2012-09-05
Anticipated expiration: 2026-10-04
Also published as: US7590027B2; JP2008090978A; US20080259685A1

Description

本発明は、互いに交差するように配設されている複数のワード線及びビット線の交差部に配設されデータの書換が可能である複数のメモリセルを有するメモリセルアレイを具備する不揮発性半導体記憶装置に関する。

不揮発性半導体記憶装置として、メモリセルアレイに記憶されている複数のデータを電気的に書換可能であるものが提案されている（特許文献１参照）。
このような不揮発性半導体記憶装置においては、メモリセルアレイから読み出された複数のデータがページバッファ装置に一旦保持された後にＩ／Ｏバッファ装置に転送される。

ここで、このような不揮発性半導体記憶装置には、例えば、８ビットを１単位としてデータ（８ビットデータ）をメモリセルアレイからページバッファ装置に読み出した後にＩ／Ｏバッファ装置に転送する機能（８ビットデータ転送機能）、及び、１６ビットを１単位としてデータ（１６ビットデータ）をメモリセルアレイからページバッファ装置に読み出した後にＩ／Ｏバッファ装置に転送する機能（１６ビットデータ転送機能）を具備するものがある。

８ビットデータ転送機能及び１６ビットデータ転送機能を具備する不揮発性半導体記憶装置においては、１６ビットデータ転送機能の動作を基準として８ビットデータ及び１６ビットデータを転送しているため、１６ビットデータを転送する時には１転送サイクルにおいて１６ビットのデータを転送するが、８ビットデータを転送する時には１転送サイクル時間において８ビットのデータしか転送しないから、高速にデータの転送を行うことができないという問題がある。
特開２００３−２３３９９２号公報

本発明の目的は、高速にデータの転送を行うことができる不揮発性半導体記憶装置を提供することにある。

本発明の一実施の形態に係る不揮発性半導体記憶装置は、互いに交差するように配設されている複数のワード線及びビット線の交差部に配設されデータの書換が可能である複数のメモリセルを有するメモリセルアレイと、所定の第１のビット数を有する複数の第１の複数ビットデータ又は当該第１の複数ビットデータの２倍の第２のビット数を有する複数の第２の複数ビットデータを前記メモリセルアレイに書き込むデータ書き込み制御部と、前記複数の第１の複数ビットデータ又は前記複数の第２の複数ビットデータを前記メモリセルアレイから１ページごと並列に読み出して一時的に保持するページバッファ装置と、前記ページバッファ装置から前記第１の複数ビットデータ又は前記第２の複数ビットデータを前記第２のビット数ごと外部制御信号の２倍の周期を有する内部制御信号に応じて並列に読み出してデータとして転送するデータ転送部と、前記データ転送部からの前記データを受けて前記外部制御信号に応じて、前記第１のビット数ごとに出力するデータ出力部と、を具備する構成を採る。

本発明によれば、高速にデータの転送を行うことができる不揮発性半導体記憶装置を提供することができる。

以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、本発明は、これらの実施の形態に限定されるものではない。

（実施の形態１）
まず、本発明の実施の形態１について、図面を参照して詳細に説明する。図１は、本発明の実施の形態１に係る不揮発性半導体記憶装置の１つであるＮＡＮＤ型フラッシュメモリ装置の構成を示すブロック図である。

図１に示すように、本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置１００は、メモリセルアレイ１０１、ロウ制御回路１０２、カラム制御回路１０３、ブロック制御回路１０４、ページバッファ装置１０５、センスアンプ部１０６、主制御部１０７、入力パッド部１０８、入力バッファ装置１０９、内部制御信号生成回路１１０、データ転送制御回路１１１、データ出力部１１２及び出力パッド部１１３を具備している。

メモリセルアレイ１０１は、互いに交差するように配設されている複数のワード線及びビット線の交差部に配設されデータの書換が可能である複数のメモリセルを有する。入力バッファ装置１０９は、外部機器からのデータ及び制御信号（コマンド及びクロック信号など）を受けて一時的に保持し、前記制御信号を主制御部１０７に与え、かつ、前記データをロウ制御回路１０２及びカラム制御回路１０３に与える。

主制御部１０７は、入力バッファ装置１０９からの制御信号に基づいて、ロウ制御回路１０２、カラム制御回路１０３、ブロック制御回路１０４、ページバッファ装置１０５、センスアンプ部１０６及びデータ転送制御回路１１１を制御する。主制御部１０７は、外部機器から入力バッファ装置１０９を介して受ける外部制御信号を内部制御信号生成回路１１０及びデータ出力部１１２に与える。内部制御信号生成回路１１０は、主制御部１０７から外部制御信号を受けて当該外部制御信号の２倍の周期を有する内部制御信号を生成してセンスアンプ部１０６及びデータ転送制御回路１１１に与える。

主制御部１０７は、ロウ制御回路１０２、カラム制御回路１０３及びブロック制御回路１０４にデータの消去情報を与えて、メモリセルアレイ１０１のメモリセルのデータの消去を行う。また、主制御部１０７は、ロウ制御回路１０２、カラム制御回路１０３及びブロック制御回路１０４にメモリセルアレイ１０１のメモリセルに対するアクセス情報を与える。ロウ制御回路１０２、カラム制御回路１０３、ブロック制御回路１０４及びページバッファ装置１０５は、当該アクセス情報及びデータに基づいてメモリセルアレイ１０１のメモリセルに対するデータの書き込みを行う。

ロウ制御回路１０２、カラム制御回路１０３及びブロック制御回路１０４は、メモリセルアレイ１０１のメモリセルに対するデータの書き込みを行う時に、所定の第１のビット数を有する複数の第１の複数ビットデータ又は当該第１の複数ビットデータの２倍の第２のビット数を有する複数の第２の複数ビットデータをメモリセルアレイ１０１に書き込むことが可能である。すなわち、主制御部１０７、ロウ制御回路１０２、カラム制御回路１０３、ブロック制御回路１０４及びページバッファ装置１０５は、所定の第１のビット数を有する複数の第１の複数ビットデータ又は当該第１の複数ビットデータの２倍の第２のビット数を有する複数の第２の複数ビットデータをメモリセルアレイ１０１に書き込むデータ書き込み制御部を構成している。

また、ロウ制御回路１０２、カラム制御回路１０３及びブロック制御回路１０４は、ページバッファ装置１０５及びセンスアンプ部１０６を制御してメモリセルアレイ１０１のメモリセルのデータの読出を行う。主制御部１０７は、データ転送制御回路１１１を制御してこのデータ転送制御回路１１１にセンスアンプ部１０６に一時的に保持されているデータ（保持データ）をデータ出力部１１２に転送させる。

ページバッファ装置１０５は、前記複数の第１の複数ビットデータ又は前記複数の第２の複数ビットデータをメモリセルアレイ１０１から１ページごと並列に読み出して一時的に保持する。

センスアンプ部１０６は、ページバッファ装置１０１から前記第１の複数ビットデータ又は前記第２の複数ビットデータを前記第２のビット数ごと外部制御信号の２倍の周期を有する内部制御信号に応じて読み出して保持データとして一時的に保持する。

図２に示すように、センスアンプ部１０６は、第２のビット数と同数のセンスアンプ１０６１及びデータ選択部１０６２を具備している。センスアンプ１０６１は、ページバッファ装置１０５とデータ転送制御回路１１１との間に接続されている。データ選択部１０６２は、ページバッファ装置１０５、センスアンプ１０６１及び主制御部１０７に接続されている。

データ選択部１０６２は、主制御部１０７からの制御信号に基づいて、ページバッファ装置１０５から第１の複数ビットデータ又は第２の複数ビットデータを第２のビット数ごと内部制御信号に応じて選択して順次に読み出して保持データとして複数のセンスアンプ１０６１に保持させる。

図１に示すように、データ転送制御回路１１１は、センスアンプ部１０６のセンスアンプ１０６１に保持されている保持データを内部制御信号に応じて並列に読み出してデータ出力部１１２に転送する。

データ出力部１１２は、データ転送制御回路１１１からのデータを受けて外部制御信号に応じて出力パッド部１１３に出力する。図２に示すように、データ出力部１１２は、第２のビット数と同数のレジスタ１１２１及びデータ出力回路１１２２を具備している。複数のレジスタ１１２１は、データ転送制御回路１１１の出力端子に接続されている。データ出力回路１１２２は、複数のレジスタ１１２１と出力パッド部１１３との間に接続されている。

複数のレジスタ１１２１は、データ転送制御回路１１１からのデータを受けて保持する。データ出力回路１１２２は、複数のレジスタ１１２１に保持されているデータを外部制御信号に応じて出力して出力パッド部１１３に与える。出力パッド部１１３は、第２のビット数と同数の出力パッド１１３１を有している。データ出力回路１１３１は、複数の出力パッド１１３１を介して出力データを外部機器に与える。

次に、本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置１００の動作について図3及び図４を参照して説明する。図３は、本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置１００の動作を説明するための図である。図４は、本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置１００の動作を説明するためのタイミングチャートである。

ここで、本発明の１実施の形態に係るＮＡＮＤ型フラッシュメモリ装置１００において、第１の複数ビットデータが８のビット数を有し、かつ、第２の複数ビットデータが１６のビット数を有する場合について説明する。

また、図４に示すように、内部制御信号生成回路１１０は、外部制御信号ＲＥ１xを受けて当該外部制御信号ＲＥ１xの２倍の周期を有する内部制御信号ＲＥ２xを生成するものとする。

また、８のビット数を有する複数の第１の複数ビットデータ及び当該第１の複数ビットデータの２倍の１６のビット数を有する複数の第２の複数ビットデータは、前記データ書き込み制御部によりメモリセルアレイ１０１に書き込まれているものとする。

図３に示すように、データ選択部１０６２は、主制御部１０７からの制御信号に基づいて、ページバッファ装置１０５から第１の複数ビットデータ又は第２の複数ビットデータを第２のビット数ごと内部制御信号ＲＥ２xに応じて選択して順次に読み出して保持データとして複数のセンスアンプ１０６１に保持させる。

次に、データ転送制御回路１１１は、センスアンプ部１０６のセンスアンプ１０６１に保持されている保持データを内部制御信号ＲＥ２xに応じて並列に読み出してデータ出力部１１２に転送する。

次に、複数のレジスタ１１２１は、データ転送制御回路１１１からのデータを受けて保持する。データ出力回路１１２２は、複数のレジスタ１１２１に保持されているデータを外部制御信号ＲＥ１xに応じて出力データＩＯxとして出力し出力パッド部１１３に与える。

この動作において、外部制御信号ＲＥ１x及び内部制御信号ＲＥ２xが図４に示すような波形である時に、データ出力回路１１２２は、図４に示すように外部制御信号ＲＥ１xに応じて（同期して）出力データＩＯxを１バイトごと出力する。

また、本発明の実施の形態１に係る他の実施例として、ＮＡＮＤ型フラッシュメモリ装置１００において、第１の複数ビットデータが１６のビット数を有し、かつ、第２の複数ビットデータが３２のビット数を有するようにしてもよい。

（実施の形態２）
次に、本発明の実施の形態２について、図面を参照して詳細に説明する。図５は、本発明の実施の形態２に係るＮＡＮＤ型フラッシュメモリ装置の要部の構成を示すブロック図である。本発明の実施の形態２においては、本発明の実施の形態１と同じ構成要素には同じ参照符号が付されてその説明が省略される。

図５に示すように、本発明の実施の形態２に係るＮＡＮＤ型フラッシュメモリ装置２００は、本発明の実施の形態１において、センスアンプ部１０６及びデータ転送制御回路１１１の代わりに、データ転送部２０１を具備する。すなわち、本発明の実施の形態２に係るＮＡＮＤ型フラッシュメモリ装置２００は、本発明の実施の形態１において、ページバッファ装置１０５とデータ出力部１１２との間にデータ転送部２０１を具備する。

データ転送部２０１は、ページバッファ装置１０５、データ出力部１１２、主制御部１０７及び内部制御信号生成回路１１０に接続されている。データ転送部２０１は、内部制御信号生成回路１１０から外部制御信号の２倍の周期を有する内部制御信号を受ける。

データ転送部２０１は、ページバッファ装置１０５から前記第１の複数ビットデータ又は前記第２の複数ビットデータを前記第２のビット数ごと前記内部制御信号に応じて並列に読み出してデータとしてデータ出力部１１２の複数のレジスタ１１２１に転送する。

本発明の実施の形態１、２においては、ページバッファ装置１０５から第１の複数ビットデータ又は第２の複数ビットデータを第２のビット数ごと外部制御信号の２倍の周期を有する内部制御信号に応じて並列に読み出して転送するため、第１の複数ビットデータ及び第２の複数ビットデータを転送する時に１転送サイクルにおいて第２のビット数のデータを転送するから、高速にデータの転送を行うことができる。

本発明の実施の形態１に係る不揮発性半導体記憶装置の１つであるＮＡＮＤ型フラッシュメモリ装置の構成を示すブロック図である。本発明の実施の形態１に係る不揮発性半導体記憶装置の１つであるＮＡＮＤ型フラッシュメモリ装置の要部の構成を示すブロック図である。本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置の動作を説明するための図である。本発明の実施の形態１に係るＮＡＮＤ型フラッシュメモリ装置の動作を説明するためのタイミングチャートである。本発明の実施の形態２に係る不揮発性半導体記憶装置の１つであるＮＡＮＤ型フラッシュメモリ装置の要部の構成を示すブロック図である。

符号の説明

１００、２００ＮＡＮＤ型フラッシュメモリ装置
１０１メモリセルアレイ
１０２ロウ制御回路
１０３カラム制御回路
１０４ブロック制御回路
１０５ページバッファ装置
１０６センスアンプ部
１０７主制御部
１０８入力パッド部
１０９入力バッファ装置
１１０内部制御信号生成回路
１１１データ転送制御回路
１１２データ出力部
１１３出力パッド部
１０６１センスアンプ
１０６２データ選択部
１１２１レジスタ
１１２２データ出力回路
２０１データ転送部

Claims

互いに交差するように配設されている複数のワード線及びビット線の交差部に配設されデータの書換が可能である複数のメモリセルを有するメモリセルアレイと、
所定の第１のビット数を有する複数の第１の複数ビットデータ又は当該第１の複数ビットデータの２倍の第２のビット数を有する複数の第２の複数ビットデータを前記メモリセルアレイに書き込むデータ書き込み制御部と、
前記複数の第１の複数ビットデータ又は前記複数の第２の複数ビットデータを前記メモリセルアレイから１ページごと並列に読み出して一時的に保持するページバッファ装置と、
前記ページバッファ装置から前記第１の複数ビットデータ又は前記第２の複数ビットデータを前記第２のビット数ごと外部制御信号の２倍の周期を有する内部制御信号に応じて並列に読み出してデータとして転送するデータ転送部と、
前記データ転送部からの前記データを受けて前記外部制御信号に応じて、前記第１のビット数ごとに出力するデータ出力部と、
を具備する不揮発性半導体記憶装置。
互いに交差するように配設されている複数のワード線及びビット線の交差部に配設されデータの書換が可能である複数のメモリセルを有するメモリセルアレイと、
所定の第１のビット数を有する複数の第１の複数ビットデータ又は当該第１の複数ビットデータの２倍の第２のビット数を有する複数の第２の複数ビットデータを前記メモリセルアレイに書き込むデータ書き込み制御部と、
前記複数の第１の複数ビットデータ又は前記複数の第２の複数ビットデータを前記メモリセルアレイから１ページごと並列に読み出して一時的に保持するページバッファ装置と、
前記ページバッファ装置から前記第１の複数ビットデータ又は前記第２の複数ビットデータを前記第２のビット数ごと外部制御信号の２倍の周期を有する内部制御信号に応じて読み出して保持データとして一時的に保持するセンスアンプ部と、
前記センスアンプ部に保持されている前記保持データを前記内部制御信号に応じて並列に読み出して転送するデータ転送制御回路と、
前記データ転送制御回路からの前記データを受けて前記外部制御信号に応じて、前記第１のビット数ごとに出力するデータ出力部と、
を具備する不揮発性半導体記憶装置。
前記センスアンプ部は、前記第２のビット数と同数のセンスアンプと、前記ページバッファ装置から前記第１の複数ビットデータ又は前記第２の複数ビットデータを前記第２のビット数ごと前記内部制御信号に応じて選択して順次に読み出して前記保持データとして前記複数のセンスアンプに保持させるデータ選択部と、を具備する請求項２に記載の不揮発性半導体記憶装置。
前記第１の複数ビットデータは８のビット数を有し、かつ、前記第２の複数ビットデータは１６のビット数を有する請求項１から請求項３までのいずれか１つに記載の不揮発性半導体記憶装置。
前記第１の複数ビットデータは１６のビット数を有し、かつ、前記第２の複数ビットデータは３２のビット数を有する請求項１から請求項３までのいずれか１つに記載の不揮発性半導体記憶装置。