KR950003013B1 - 틀림정정회로를 가지는 이이피롬 - Google Patents

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Abstract

내용 없음.

Description

틀림정정회로를 가지는 이이피롬
제1도는 틀림정정회로를 가지는 종래의 이이피롬의 개략적인 구성을 보여주는 블럭다이어그램.
제2도는 틀림정정회로를 가지는 본 발명에 다른 이이피롬의 개략적인 구성을 보여주는 블럭다이어그램.
제3도는 본 발명의 일실시예가 적용되는 메모리어레이의 구성을 보여주는 블럭다이어그램.
제4도는 본 발명에 따른 라이트(wirte)과정을 보여주는 개략도.
제5도는 제4도의 라이트동작에 따른 타이밍도.
본 발명은 불휘발성반도체메모리장치에 관한 것으로, 특히 틀림정정회로(ECC : Error Check and Correction circuit)를 가지는 이이피롬(EEPROM : Electrically erasable and programmable ROM)에 관한 것이다.
메모리소자의 신뢰성(reliability)을 향상시키기 위해서 메모리셀의 결함을 검사하고 정정하는 에러정정회로(error check and correction cirucuit : ECC)가 일반적으로 사용된다. 1바이트의 단위의 에러정정회로를 사용하는 경우, 메모리셀의 50%에 해당하는 패리티셀이 필요하며, 메모리가 고집적화됨에 따라 칩사이즈가 증가하는 문제가 있다. 이를 극복하기 위하여는 단일바이트가 아닌 복수바이트단위로, 예를들면 4바이트, 8바이트단위의 에러정정회로를 사용함으로써 메모리 셀에 대한 패리티셀의 비율을 줄인다(히다찌(주)에 의해 국내출원된 국내공고공보 공고번호 제90-4813호를 참조하라). 상기 특허에서는 복수바이트단위, 예를들어 4바이트단위로 에러 정정을 행한다면, 패리티데이탁 6비트이므로 이는 32비트(4바이트)에 대하여 18.8%에 해당하는 패리티셀이 필요하다.
결과적으로 복수바이트단위의 에러정정회로에서는 단위바이트의 크기가 증가함에 따라 필요한 피리티셀의 양이 줄어들어 칩사이즈의 증가를 억제할 수 있다. 그러나, 상대적인 패리티셀의 수가 적기 때문에, 정정효율은 1바이트의 경우보다 떨어진다. 그 이유는 1바이트단위의 에러정정회로에서는 12비트(8데이타비트+4패리티비트)당 1비트를 정정할 수 있지만, 4바이트단위의 에러정정회로에서는 38비트(32데이타비트+6패리티비트)당 1비트를 정정하기 때문이다. 상기 특허의 메모리어레이 및 패리티어레이는 불휘발성의 룸셀들로 구성되어 있으므로, 데이타를 랜덤하게 기억을 시키거나 일시에 기억시키거나 간에 상기한 에러정정동작에는 영향을 미치지 않는다.
그러나, 전기적으로 소거 및 프로그램이 가능한 룸 즉, 이이피롬(EEPROM)에서 복수바이트단위의 에러정정회로를 사용하는 경우에 있어서는, 반드시 복수바이트가 동시에 라이트(write)되고 순서대로 데이타가 입력되어야만 정확한 패리티비트가 발생되기 때문에 랜덤(random)하게 데이타를 라이트할 수 없는 계약이 있다.
이러한 필요성에 의해 본 발명자에 의해 양도된 국내특허출원 출원번호 제91-18832(출원일 : 1991.10.25)에서는, 입력데이타를 랜덤하게 입력시킨 다음 이를 다시 독출하여 동시에 패리티데이타를 발생시킨 후 이 패리티데이타를 입력데이타와 함께 셀에 라이트(write)할 수 있도록 하는 수단이 제공되고 있다.
제1도를 참조하면, 데이타입력버퍼(280)를 통하여 입력된 입력데이타는 입력데이타셀렉터(270)에 의하여 1바이트씩 선택되고, 최종적으로 제1컬럼디코더(160)에 의하여 입력어드레스에 해당하는 페이지버퍼에 로딩(loading)된다. 128회의 어드레스트랜지션에 응답하여 128바이트의 입력데이타가 랜덤하게 각각의 페이지 버퍼로 로딩된다(1회의 어드레스트래지션시에 1바이트의 입력데이타가 들어옴). 한 페이지에 해당하는 입력 데이타(128바이트)가 모두 페이지버퍼로 로딩되면, 패리티발생기간(Tpg)으로 들어간다. 패리티발생기간에서는 한 페이지의 32조에 해당하는 내부컬럼발생회로(170)에서 자동적으로 내부컬럼어드레스가 발생된다. 상기 내부컬럼어드레스에 응답하여 제1컬럼디코더(160)의 인에이블에 따라, 컬럼게이트(120)에 의하여 한조(4바이트)의 데이타가 페이지센스앰프(500)를 통하여 읽혀진다. 상기 페이지센스앰프(500)로부터 독출된 한조(42바이트)의 메모리데이타는 패리티저너레이터(200)에 입력되고, 입력된 한조의 메모리데이타에 해당하는, 6비트의 라이트용의 패리티데이타가 발생된다. 이 6비트의 패리티데이타가 해당하는 어드레스에 따라 패리티셀어레이(105)의 패리티페이지버퍼에 로딩된다. 상기와 같이, 메모리셀어레이의 페이지버퍼(110)에서 로딩된 한조의 데이타를 독출하는 것으로부터 페리티페이지버퍼에 패리티데이타를 로딩하는 과정이 32회 반복됨으로써, 32조-128바이트의 데이타용량을 가지는 1페이지에 대한 패리티발생기간이 완료된다. 그래서, 입력데이타와 이에 해당하는 패리티데이타가 페이지버퍼에 일시 저장되는 것이다. 그 다음, 프로그램기간에서는, 통상의 프로그램방식과 마찬가지로 페이지버퍼에 일시기억된 입력데이타와 패리티데이타가 각각 메모리셀어레이와 패리티셀어레이의 선택된 메모리셀에 동시에 라이트된다. 즉, 1K비트(128비트)의 입력데이타와 192비트의 패리티데이타가 동시에 라이트되는 것이다.
리이드동작에서는, 선택된 어드레스에 응답하여 제1컬럼디코더(160)에 의하여 한조(4바이트=32비트)의 메모리데이타와 6비트의 패리티데이타가 각가 센스앰프(210) 및 패리티센스앰프(400)에 의하여 독출되고, 독출된 메모리데이타와 패리티데이타는 패리티저너레이터(200)에 입력된다. 패리티저너레이터(200)에서는 상기 한조의 메모리데이타에 해당하는 6비트의 패리티 데이타를 발생하며 이를 에러정정디코더(230)로 공급된다. 에러정정디코더(230)의 출력은 상기 독출된 메모리데이타와 함께, 커레터(220)의 익스클루시브오아게이트에서 일대일로 비교되어, 상기 메모리데이타에서 임의의 비트가 에러상태이면 상기 리이드패리티데이타에 의하여 정정된다. 그러면, 제3도의 제2컬럼디코더(290)의 출력 YS1-Y24에 의하여 제어되는 센스앰프디코더(240)를 통하여 디코딩되고, 데이타출력버퍼(250)를 통하여 최종적으로 선택된 1바이트의 데이타가 얻어진다.
그러나, 상기와 같은 틀림정정회로를 가지는 종래의 이이피롬에 있어서는, 외부에서 입력된 데이타를 페이지버퍼(110)에 로딩하는 과정에서, 입력된 데이타는 비트라인을 통하여 페이지버퍼(110)로 전송된다. 여기서 상기 비트라인상의 결함, 예를들면 비트라인상의 누설 등이 존재하게 되면, 원래의 입력된 데이타가 아닌 틀린 데이타가 페이지버퍼(110)에 로딩되는 문제가 발생될 우려가 있다. 더우기, 상기 페이지버퍼(110)에 로딩한은 과정에서 데이타의 에러가 없었다 하더라도 상기 페이지버퍼(110)에 일시저장된 데이타를 페리티데이타의 발생을 위하여 읽어내는 과정에서 메모리데이타는 메모리셀로부터 비트라인을 통하여 전송되기 때문에, 만약 해당하는 비트라인 또는 해당하는 비트라인에 연결된 해당하는 메모리셀에 결함이 발생되면 페이지버퍼(110)에 일시저장되어 있던 데이터와는 다른 엉뚱한 데이타가 패리티저너레이터(200)로 입력된다. 이 틀린 데이타에 의하여 실제의 데이타와는 무관한 틀린 패리티데이타가 발생하게 되고, 결과적으로 잘못된 페리티데이타가 발생되므로 커렉터(220)에서는 정확한 에러정정동작을 수행할 수가 없는 문제가 있다.
이이피롬에서 사용되는 메모리셀들은 프로그램시에 드레인 및 게이트에 약 20V정도의 고전압을 인가받음에 따라 많은 스트레스르 받게 되고, 이러한 셀에의 고전압인가가 빈번함에 의해 게이트와 드레이사이의 터널옥사이드 또는 게이트와 채널영역사이의 게이트옥사이드가 파괴되는 셀이 존재할 수 있다. 또한 비트라인에서는 취약한 정선이나 공정중에 잔류하는 폴리실리콘의 입자들에 의해 전류의 누설이 일어날 수 있다. 칩의 외부로부터 공급되는 패리티데이타를 이용하는 이이피롬에서는 이러한 요인들이 ECC동작에 있어서 큰 문제로 되지 않을 수 있으나, 최근에 추세에 놓인 온칩(on-chip)틀림정정회로를 내장하는 이이피롬에서는 칩 내부의 메모리셀로부터 독출된 데이타를 이용하여 패리티데이타를 만들기 때문에, 상기와 같은 요인으로 인한 틀린 데이타가 읽혀지면 틀림정정 동작의 신뢰성이 보장될 수 없다.
따라서, 본 발명의 목적은 보다 신뢰성있는 ECC기능을 내장하는 불휘발성반도체메모리장치를 제공함에 있다.
본 발명의 또다른 목적은 신뢰성있는 ECC기능을 내장하는 이이피롬을 제공함에 있다.
본 발명의 또다른 목적은 보다 신뢰성있는 복수바이트단위의 랜덤라이트가 가능한 ECC기능을 내장하는 이이피롬을 제공함에 있다.
본 발명의 또다른 목적은 페이지버퍼에 데이타를 로딩하고 이 페이지버퍼로부터 읽혀진 메모리데이타를 이용하여 페리티데이타를 구하는 ECC기능을 내장한 이이피롬에 있어서 보다 신뢰성있는 복수바이트단위의 랜덤라이트기능을 수행할 수 있는 ECC장치를 가지는 이이피롬을 제공함에 있다.
본 발명의 또다른 목적은 페이지버퍼에 데이타를 로딩하고 이 페이지버퍼로부터 읽혀진 메모리데이타를 이용하여 패리티데이타를 구하는 ECC기능을 내장한 이이피롬에 있어서 비트라인 또는 메모리셀의 결하메 영향을 받지않고 신뢰성있는 복수바이트단위의 랜덤라이트기능을 수행할 수 있는 ECC장치를 제공함에 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명은, ECC를 구비하는 반도체 메모리장치에서, 다수의 복수바이트 단위의 데이타를 저장하는 메모리 페이지버퍼부와 패리티페이지버퍼부를 구비하며, 다수의 상기 복수바이트단위로 이루어지는 입력데이타바이트들을 저장하는 페이지버퍼와 ; 상기 복수바이트단위에 상응하는 복수바이트단위에 응답하여 다수의 패리티데이타를 발생하고, 상기 패리티페이지버퍼부에 상기 발생된 패리티데이타를 저장하는 패리티발생수단과, 상기 패리티데이타단위의 페이지가 발생된 후, 상기 페이지버퍼의 정보를 저장하는 메모리어레이와 ; 상기 페이지버퍼와 상기 메모리어레이를 전기적으로 분리하는 분리수단으로 구성된 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명한다. 하기의 설명에서 상기 제1도와 동일한 기능 및 구성을 가지는 요소에 대하여는 동일한 참조번호를 부여함에 유의하기 바란다.
제2도를 참조하면, 본 발명에 따른 ECC기능을 수행하기 위한 이이피롬의 구성은, 상기 제1도의 종래의 구성과 비교하여 볼 때, 페이지버퍼(900)가 제1도와 같이 비트라인을 통하여 컬럼게이트(120)에 연결되어 있지 않고 메모리어레이(100)와 컬럼게이트(120)사이에 연결되어 있다. 그외의 다른 구성들은 제1도의 경우와 동일하고 이는 전술한 특허출원 제91-18832호의 명세서에 상세하게 설명되어 있으므로 더 이상의 설명을 생략하기로 한다.
제3도는 본 발명의 실시예에 적용되는 메모리셀어레이 및 패리티셀어레이의 구성을 보여준다. 본 발명에서는 4바이트단위로 에러정정을 하는 경우에 대하여 실시예를 적용하였다. 제3도를 참조하면, 블럭으로 나누어진 메모리페이지들(101-104, 107-111)은 입출력단위를 기준으로 구분되어 있다. 즉, 하나의 입출력단위가 8비트이므로 메모리데이타는 32비트(4바이트)이고, 여기에 대응하는 6비트의 패리티데이타를 합하면, 총 38비트가 1조가 된다. 한 페이지가 128바이트로 구성되어 있으므로, 한 페이지는 32조로 이루어져 있음을 알 수 있다. 그리고, 각각의 페이지는 1K바이트(1024비트)의 용량을 가지고 있다. 따라서, 이와같은 방식을 메모리셀어레이가 구성되어 있는 경우, 한 페이지(128바이트, 32조)에 필요한 패리티데이타는 32×6=192비트이며, 상기 제3도에서와 같이, 좌우로 반씩 나누어 96비트로 구성된 두 개의 패리티페이지들(105, 106)로 배치될 수 있다. 상기 메모리페이지들(101-104, 107-111) 및 패리티페이지들(105, 106)의 구성은 서로 비트수의 차이만 있을 뿐 동일한 구성을 가지며, 이들에 구비된 페이지버퍼들도 동일한 구성을 가지지만, 하기의 설명의 편의를 위하여 메모리페이지에 구비된 페이지버퍼들은 "메모리페이지버퍼"라 칭하고 패리티페이지에 구비된 페이지버퍼들은 "패리티페이지버퍼"로 칭하기로 한다. 특별히, 상기한 어레이구성에서는 페이지버퍼(900)가 페이지들(101-111)과 컬럼게이트사이에 위치하고 있음에 유의하기 바란다. 하나의 메모리페이지가 32조(128바이트=4바이트×32)로 구성되어 있으므로, 한 페이지를 에러정정하기 위해서는 매 주기마다 6비트식 32회의 패리티데이타발생주기가 운용됨을 알 수 있다.
제4도는 본 발명에 따른 에러정정모드시에 이루어지는 라이트과정을 설명하기 위한 실시예이다. 상기 제4도에서는 페이지버퍼(900), 제1컬럼디코더(150), 컬럼게이트(120), 페이지셀럭터(300), 패리티센스앰프(400), 페이지센스앰프(500), 센스앰프(270), 입력데이타셀렉터(270) 및 데이타입력버퍼(280), 패리티저너레이터(200)의 출력인 S1, S2, S3, S4, S5, S6는 6비트의 패리티데이타를 나타낸다. 메모리데이타가 실리는 32개(4바이트)의 데이타라인 DL1-DL32과 패리티데이타가 실리는 6개의 패리티라인 PL1-PL6이 있다. 워드라인(WL)과 스트링선택라인(SL)에 의하여 메모리셀(또는 패리티셀)이 선택되며, 비트라인선택신호(SBL)에 의하여 페이지버퍼(900)와 선택된 비트라인이 연결된다. 제1컬럼디코더(160a, …, 160d)에서 신호 YD는 컬럼어드레스신호 Pi, qi 및 Ri가 유효한 값으로 출력되도록 한다. 제4도에 표시된 제어신호들 LD, LCHfa, YW1, LCHfd 등은 제3도의 제어회로(180)로부터 만들어질 수 있으며, 이는공지의 이이피롬에서 사용하는 신호들임을 알아두기 바란다. 여기서, 상기 페이지버퍼(900)는 컬럼게이트(120)에 비트라인을 통하지 않고 직접 연결되어 있음에 유의하여야 한다. 상기 페이지버퍼(900)와 비트라인의 연결은 비트라인 분리신호 YSL와 게이트 전극이 연결된 스위칭 트랜지스터(911)에 의해 제어된다.
제5도는 상기 제4도에 기초하여 본 발명의 라이트동작을 설명하는 타이밍도이다. 에러정정을 위한 라이트동작시에는 외부에서 입력되는 데이차를 어드레스선택에 따라 한 페이지에 해당하는 128바이트를 컬럼게이트(120)를 통하여(비트라인은 통과하지 않음) 각각의 페이지버퍼(900)에 일시적으로 기억시키는 데이타로 당기간(Td1)과, 상기 페이지버퍼(900)에 일시저장된 메모리데이타를 패리티저너레이터(200)에서 입력하여 각조(4바이트, 32바이트)에 해당하는 6비트의 패리티데이타(S1,…,S6)를 발생하여 컬럼게이트(120)를 통하여 패리티셀어레이(105)의 패리티페이지버퍼에 이를 일시적으로 저장시키는 패리티발생기간(Tpg)와, 페이지버퍼에 저장된 데이타를 메모리셀에 라이트하는 프로그램기간(Tpgm)으로 이루어진다. 여기서, 상기 데이타 로딩기간(Td1)이나 패리티발생기간(Tpg)에 데이타는 컬럼게이트(120)를 통하여 직접 페이지버퍼(메모리페이지버퍼 및 패리티페이버퍼)로 전송됨에 유의하기 바란다.
본 발명에서 사용되는 패리티저너레이터(200)는 각각의 페리티비트 S1, S2, S3, S4, S5 및 S6을 발생하는 논리조합회로들로 이루어진다. 이 논리조합회로들의 입력은, 패리티셀어레이(105)로부터 독출되어 나오는 6비트의 페리티데이타와 메모리셀어레이(100)의 임의의 선택된 메모리페이지(101)로부터 독출되어 나오는 32비트(4바이트)의 메모리데이타로 이루어진다. 상기 6비트의 패리티데이타는 상기 제2도에 도시한 바와 같이, 패리티셀렉터(300)와 에러정정디코더(230)로 공급된다.
그러면, 상기 제5도의 타이밍도를 참조하여 본 발명에 따른 에러정정동작시의 랜덤라이트과정에 관하여 설명한다. 하기의 설명세너는 본 발명이 이이피롬을 복수바이트단위(예로 4바이트단위)로 라이트가 가능하도록 하는데 있으므로, 어떻게 4바이트단위의 데이타가 동시에 리이드/라이트되면서 에러정정동작이 이루어지는지에 대하여 상세하게 설명될 것이다.
먼저, 데이타로딩기간(Td1)에서, 데이타입력버퍼(280)를 통하여 입력된 입력데이타는 입력데이타세렉터(270)에 의하여 1바이트씩 선택되고, 최종적으로 제1컬럼디코더(160)에 의하여 입력어드레스에 해당하는 페이지버퍼에 로딩(loading)된다. 이때 비트라인분리신호 YSL은 "로우"상태로 되어 스위칭트랜지스터(911)가 오프되므로, 비트라인과 페이지버퍼(900)를 전기적으로 분리시킨다. 128회의 어드레스트랜지션에 응답하여 128바이트의 입력데이타가 랜덤하게 각각의 메모리페이지버퍼로 로딩되는 것이다(1회의 어드레스트랜지션시에 1바이트의 입력데이타가 들어옴). 이때 상기 입력데이타는 컬럼게이트(120)을 거쳐 메모리페이지버퍼(900)로 직접 전송된다. 한 페이지에 해당하는 입력데이타(128바이트)가 모두 메모리페이지버퍼로 로딩되면, 패리티발생기간(Tpg)으로 들어간다.
패리티발생기간은 제5도의 패리티셀렉터(300)의 인버터에 인가되는 패리티인에이블신호/LD가 "로우"상태로 트랜지션됨에 의하여 시작된다. 이때에도 상기 비트라인분리신호 YSL은 "로우"상태가 되어, 상기 비트라인과 페이지버퍼(900)가 전기적으로 분리된 상태를 유지한다. 이 기간에서는 판 페이지의 32조에 해당하는 내부컬럼발생회로(170)에서 자동적으로 내부컬럼어드레스가 발생된다. 상기 내부컬럼어드레스에 응답하여 제1컬럼디코더(160)을 인에이블시키는 신호 YD가 "하이"상태로 됨에 따라, 컬럼게이트(120)에 의하여 한조(4바이트)의 데이타가 페이지센스앰프(500)를 통하여 읽혀진다. 여기서, 페이지버퍼(900)에 저장된 데이타가 상기 페이지센스앰프(500)에 의하여 독출되기 위해서는, 제5도에서, 비트라인선택신호 SBL과 비트라인디스차아지신호 DCB가 각각 "하이" 및 "로우"상태로 되어야 함은 당연하다. 그리고, 이때 워드라인은 동작에 아무런 영향을 주지 않는다. 상기 페이지센스앰프(500)로부터 독출된 한조(4바이트)의 메모리데이타는 패리티저너레이터(200)에 입력되고, 입력된 한조의 메모리데이에 해당하는 6비트의 라이트용의 패리데이타가 발생된다. 이 6비트의 패리티데이타가 해당하는 어드레스에 따라 패리티페이지(105)의 패리티페이지버퍼(900)에 로딩된다. 상기와 같이, 메모리셀어레이의 메모리페이지버퍼(900)에서 로딩된 한조의 데이타를 독출하는 것으로부터 패리티페이지버퍼에 패리티데이타를 로딩하는 과정이 32회 반복됨으로써, 32조-128바이트의 데이타용량을 가지는 1페이지에 대한 패리티발생기간이 완료된다. 그래서, 입력데이타와 이에 해당하는 패리티데이타가 각각 메모리페이지버퍼와 패리티페이지버퍼에 일시 저장되는 것이다.
그 다음, 프로그램기간(Tpgm)에서는, 상기 비트라인분리신호 YSL이 "하이"상태로 되어 상기 스위치트랜지스터(911)가 온되므로 상기 비트라인과 페이지버퍼(900)가 연결되고, 통상의 프로그램방식과 마찬가지로 페이지버퍼에 일시기억된 입력데이타와 패리티데이타가 각각 메모리페이지와 패리티페이지의 선택된 메모리셀에 동시에 라이트된다. 즉, 1K비트(128비트)의 입력데이타와 192비트의 패리티데이타가 동시에 라이트(page write)되는 것이다.
상술한 바와 같이, 본 발명은 입력데이타의 로딩하는 경우나 로딩된 메모리데이타를 이용하여 패리티데이타를 발생시켜 랜덤라이트하는 경우에 있어서나, 메모리데이타 및 패리티데이타가 페이지버퍼로부터 또는 페이지버퍼로 직접 전송되므로, 비트라인 및 비트라인에 연결된 메모리셀의 결함에 의한 틀림 데이타가 ECC동작에 악영향을 주지않도록 할 수 있다. 이는 ECC동작의 신뢰성을 향상시키는 효과가 있다.

Claims (3)

  1. 틀림정정회로를 구비하는 반도체 메모리장치에서, 다수의 복수바이트 단위의 데이타를 저장하는 메모리페이지버퍼부와 패리티페이지버퍼부를 구비하며, 다수의 상기 복수바이트단위로 이루어지는 입력데이타바이트들을 저장하는 페이지버퍼와 ; 상기 복수 바이트단위에 상응하는 복수바이트단위에 응답하여 다수의 패리티데이타를 발생하고, 상기 패리티페이지버퍼부에 상기 발생된 패리티데이타를 저장하는 패리티발생수단과, 상기 패리티데이타단위의 페이지가 발생된 후, 페이지버퍼의 정보를 제공하는 메모리어레이와 ; 상기 페이지버퍼와 상기 메모리어레이를 전기적으로 분리하는 분리수단으로 구성된 것을 특징으로 하는 이이피롬.
  2. 제1항에 있어서, 상기 분리수단이, 상기 페이지버퍼 내에서 공유된 버퍼로직을 갖는 상기 메모리어레인내의 비트라인과 메모리셀을 전기적으로 분리하는 비트라인분리신호에 의해 제어되는 스위칭 수단인 것을 특징으로 하는 이이피롬.
  3. 제2항에 있어서, 상기 분리수단이 모오스트랜지스터인 것을 특징으로 하는 이이피롬.
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