KR960011542B1 - 반도체 메모리 장치 - Google Patents

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KR960011542B1 KR1019880010020A KR880010020A KR960011542B1 KR 960011542 B1 KR960011542 B1 KR 960011542B1 KR 1019880010020 A KR1019880010020 A KR 1019880010020A KR 880010020 A KR880010020 A KR 880010020A KR 960011542 B1 KR960011542 B1 KR 960011542B1
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오사무 미나또
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나가이 아쯔시
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내용없음.

Description

반도체 메모리 장치
제1도는 본 발명에 따른 반도체 메모리 장치의 주요부를 설명하기 위한 블럭도.
제2도는 본 발명에 따른 반도체 메모리 장치의 1실시예를 나타내는 블럭도.
제3도는 각각의 어드레스 변환부를 EPROM으로 구성한 경우의 제2도의 실시예를 나타낸 블럭도.
제4도는 각각의 어드레스 변환부를 EEPROM으로 구성한 경우의 제2도의 실시예를 나타낸 블럭도.
제5도는 각각의 어드레스 변환부를 배터리 백업 SRAM으로 구성한 경우의 제2도의 실시예를 나타낸 블럭도.
제6도~제8도는 본 발명에 따른 반도체 장치의 다른 실시예를 나타낸 블럭도.
제9도는 제8도의 실시예의 동작을 설명하기 위한 표.
제10도는 종래의 반도체 메모리 장치의 동작을 설명하기 위한 블럭도.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 매우 큰 용량을 갖는 메모리를 형성하는데 적합한 반도체 메모리 장치에 관한 것이다.
본 발명에 따른 반도체 메모리 장치의 기본 기능을 이해하는데 용이하도록 종래의 반도체 메모리 장치에 사용되는 에러 정정 기술을 우선 설명한다. 종래의 에러정정 기술의 1예는 ISSCC DIGEST OF TECHNICAL PAPERS 1981년 2월, p80~81에 기재되어 있다. 제10도에 도시한 바와 같이, 본 예에서는 반도체 칩상에서 외부 어드레스와 내부 프로그램 소자에 라이트한 결함 어드레스를 비교하여 예비 메모리셀을 선택한다. 즉, 디코더에 포함된 트랜지스터 Q0~Qn을 특정의 외부 어드레스신호 X0~Xn의 응답에 따라 OFF 상태로 하도록 프로그램 소자가 구성되고, 따라서 특정의 외부 어드레스 신호 X0~Xn에 대한 응답으로 노스 A를 고레벨로 하여 예비 메모리셀을 선택한다.
제2예는 각각의 메모리 블럭을 위해 반도체 웨이퍼 상에서 실행되는 용장 방법이며, 이것은 IEEE, Journal of Solis State Circuits, Vol. 8-15, No. 4, 1980년 8월, p 677~686에 기재되어 있다.
이러한 방법은 외부 콘트롤러를 사용한다. 결함이 각각의 메모리 블럭중의 하나에 존재할 경우에는 결함 메모리 블럭을 외부 콘트롤러에 의해 정상의 메모리 블럭으로 변환시킨다. 즉, 결함 메모리를 처리하기 위한 외부 수단이 필요하다.
제3예는 용장 방법으로서 일본국 특허 공고 공보 소화 46-25767, 47-6534호에 기재되어 있다. 이러한 방법에서는 결함 비트의 어드레스가 연상 메모리에 기억되고, 외부 어드레스가 메모리에 기억된 결함 비트 어드레스와 일치하는 것을 조사하고, 새로운 어드레스를 예비 메모리에 출력하여 정상의 비트를 리드한다.
종래의 에러 정정 기술의 제1에 EEPROM 제3예의 공통의 결점을 사용가능한 예비 메모리셀의 수가 제한되는 것이다. 예를 들면, 제1예에서는 많아야 약 10개의 결함 비트를 제거할 수가 있다. 따라서, 결함비트를 제거하지 못한 메모리 또는 제거불가능한 결함 비트를 갖는 메모리는 단념해야만 한다. 제거 가능한 비트의 수를 증가시키기 위해서 대규모의 용장 회로를 형성하는 것이 요구되기 때문에 반도체 메모리 장치의 양품율이 감소된다.
제2도예에서는 하나의 메모리 블럭의 전체를 구제하는 문제점이 발생하므로 다수의 메모리셀이 하나의 결함 메모리 블럭을 구제하기 위해 사용된다. 따라서, 웨이퍼의 영역에 대한 예비 메모리셀의 영역의 비가 증가한다. 즉, 하나의 메모리 블럭을 구제하기 위한 결함 구제 방법이 공정상 복잡하게 되고, 사용되는 외부 콘트롤러가 구조상 복잡하게 된다. 따라서 제2예를 실용화하는 것이 어렵다. 또한, 단 하나의 결함 메모리셀을 갖는 메모리 블럭이라도 정상의 메모리 블럭으로 변환해야 한다. 따라서, 다수의 예비 메모리셀이 하나의 구체 동작을 하도록 사용된다.
제3예의 문제점은 어드레스 변환 장치로서 연상 메모리를 사용하는 것이다. 즉, 연상 메모리는 8~10개의 트랜지스터로 형성되고, 다수의 논리 동작이 반도체 메모리 장치의 주변 회로에서 실행된다. 이러한 연상 메모리는 값이 비싸기 때문에 연상 메모리를 사용한 메모리 장치는 비용이 상승한다. 또한, 결함 비트의 어드레스를 기억하고, 외부 어드레스가 결함 비트의 어드레스와 일치하는 지를 조사하고, 예비 메모리상의 새로운 어드레스를 전달하도록 연상 메모리가 구성된다. 따라서, 연상 메모리를 구제가능한 결함 비트수의 증가에 따르게 하는 것은 어렵다.
따라서, 본 발명의 주요한 목적은 결함 비트가 비교적 간단한 방법으로 구제되며, 결함 비트를 구제하는 하드웨어가 구조상 비교적 단단한 반도체 메모리 장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일련에 따라 주 메모리(1)에 부가해서, 제1 및 제2의 예비 메모리(9),(10), 워드선 어드레스 변환부(7), 데이터선 어드레스 변환부(8)로 구성하여 결함 비트, 즉 주 메모리상의 결함 메모리셀을 구제하는 반도체 메모리 장치를 제공한다.
공지한 바와 같이, 주 메모리(1)은 다수의 메모리셀로 구성되고, 상기 메모리셀중의 하나는 원드선 어드레스 신호(111)과 데이타선 어드레스 신호(110)에 따라 선택된다.
제1도 및 제2도를 참조한다. 워드선 어드레스 신호(111)은 워드선 어드레스 변환부(7)의 입력측에 입력되고, 데이타선 어드레스 신호(110)은 데이타선 어드레스 변환부(8)에 입력된다. 주 메모리(1)상에 결함 (즉, 불량부)을 함유하는 워드선 W1(4)가 워드선 어드레스 신호(111)에 의해 선택될 때, 워드선 W1에 관계있는 결함의 존재를 나타내는 워드선 결함 검출 신호(115)는 워드선 어드레스 변환부(7)의 제2의 출력부에서 발생한다. 마찬가지로, 주 메모리(1)상의 결함(즉, 불량부)을 함유하는 데이타선 D1(6)이 데이타선 어드레스 신호(110)에 의해 선택될 때, 데이타선 D1과 관계있는 결함의 존재를 나타내는 데이타선 결함 검출 신호(117)은 데이타선 어드레스 변환부(8)의 제2의 출력부에서 발생한다. 워드선 결함 검출신호(115)가 워드선 어드레스 변환부(7)의 제2의 출력부에서 발생함과 동시에 제1의 예비 메모리(9) 상의 예비워드선(W1)을 선택하기 위한 예비 워드선 어드레스 신호(114)는 워드선 어드레스 변환부(7)의 제1의 출력부에서 발생한다. 마찬가지로, 데이타선 결함 검출신호(117)이 데이타선 어드레스 변환부(8)의 제2의 출력부에서 발생함과 동시에 제2의 예비 메모리(10)상의 예비 데이타선(d1)을 선택하기 위한 예비 데이타선 어드레스 신호(116)은 데이타선 어드레스 변환부(8)의 제1의 출력부에서 발생한다. 제1의 예비 메모리(9)의 제1의 입력부는 예비 워드선 어드레스 신호(9)에 응답하고, 제1의 예비 메모리(9)의 제2의 입력부는 데이타선 어드레스 신호(110)에 응답한다. 마찬가지로, 제2의 예비 메모리(10)의 제1의 입력부는 예비 데이타선 어드레스 신호(116)에 응답하고, 제2의 예비 메모리(10)의 제2의 입력부는 워드선 어드레스 신호(111)에 응답한다.
제1의 예비 메모리(9)는 다수의 예비 메모리셀로 구성된다. 워드선 결함 검출 신호(115)가 워드선 어드레스 변환부(7)의 제2의 출력부에서 발생될 때, 제1의 예비 메모리(9)로 구성된 예비 메모리셀의 하나가 예비 워드선 어드레스 신호(114)와 데이타 어드레스 신호(110)에 따라 선택되어, 제1의 예비 메모리(9)에 의해 주 메모리(1)상에 워드선에 관계있는 결함을 구제한다.
제1의 예비 메모리(9)와 같이, 제2의 예비 메모리(10)은 다수의 예비 메모리셀로 구성된다. 데이타선 결함 검출신호(117)이 데이타선 어드레스 변환부(8)의 제2의 출력부에서 발생하는 경우에는, 제2의 예비 메모리(10)으로 구성된 예비 메모리셀의 하나가 예비 데이타선 어드레스 신호(116)과 워드선 어드레스 신호(111)에 따라 선택되어, 제2의 예비 메모리(10)에 의해 주 메모리(1)상의 데이타선에 관계있는 결함을 구제한다.
워드선 어드레스 신호(111)의 응답으로 예비 워드선 어드레스 신호(114)와 워드선 결함 검출 신호(115)를 발생하는 워드선 어드레스 변환부(7)은 멀리 비트 출력형의 보통의 반도체 메모리, 예를 들면 EPROM, EEPROM, 퓨즈 ROM과 같은 비소멸성 반도체 메모리중의 하나 또는 배터리 백업 SRAM과 같은 배터리 백업 반도체 메모리로 구성될 수 있다. 즉, 워드선 어드레스 변환부(7)은 어떠한 연상 메모리도 함유하지 않는다. 마찬가지로, 데이타선 어드레스 신호(110)의 응답으로 예비 데이타선 어드레스 신호(116)과 데이타선 결함 검출 신호(117)을 발생시키는 데이타선 어드레스 변환부(8)은 멀티비트의 보통 반도체 메모리, 예를 들면 EPROM, EEPROM 퓨즈 ROM과 같은 비소멸성 반도체 메모리중의 하나 또는 배터리 백업 SRAM과 같은 배터리 백업 반도체 메모리로 구성될 수 있다. 즉, 데이타선 어드레스 변환부(8)은 어떠한 연상 메모리도 함유하지 않는다. 따라서, 본 발명에 따라 주 메모리상의 결함은 비교적 단단한 방법으로 구제될 수 있으며, 또한 사용되는 하드웨어도 제1도 및 제2도에 도시한 바와 같이 구조상 비교적 간단하다.
본 발명의 또 다른 목적과 새로운 특징은 명세서의 기술과 첨부 도면에 의해 명확하게 될 것이다.
다음은 본 발명에 따른 반도체 메모리 장치의 실시예를 도면을 참조하여 설명한다.
제1도는 본 발명에 따른 반도체 메모리 장치의 주요부를 설명하기 위한 블럭도이다. 제1도에서 (20)은 정보를 저장하기 위한 메모리 블럭칩, (1)은 적어도 하나의 메모리 블럭칩으로 구성되는 주 메모리, (2)는 데이타선 어드레스 방향, (3)은 워드선 어드레스 방향, (11), (12)는 각각 예비 메모리(9), (10)에 입력되는 예비 어드레스 신호를 나타낸다.
다음은 제1도의 반도체 메모리 장치의 동작을 설명한다. 워드선 W1과 WK(즉, 워드선(4)와 (5))의 각각은 하나 이상의 워드선 방향 결함을 가지며, 데이타선 D1(즉, 데이타선(6))은 데이타선 방향 결함을 갖는다. 즉, 블럭입(20)상에 배열되고 워드선 W1(즉, 워드선(4))에 관계있는 2개의 메모리셀(13a), (13b)는 제1도에 도시한 바와 같은 결함 비트이다. 따라서, 결함 비트(13a), (13b)는 워드선 방향 결함으로 정의되며, 예비 메모리(9)상의 예비 워드선 W1에 관계있는 2개의 예비 메모리셀에 의해 구제된다. 또한, 데이타선 D1에 관계있는 메모리셀(13c), (13d)는 결함 비트이다. 따라서, 결함 비트(13c), (13d)는 데이타선 방향 결함으로 정의 되며, 예비 메모리(10)상의 예비 데이타선 d1에 관계있는 2개의 예비 메모리셀에 의해서 구제된다. 결함 비트(13E)는 워드선 방향 결함과 데이타선 방향 결함중의 하나로 정의되지 않으며, 원래는 비트형 결함으로 정의된다. 그러나, 결함 비트(13e)는 편의상 워드선 방향 결함으로 간주될 수 있으며, 예비 메모리(9)상의 예비 워드선 WK에 관계있는 예비 메모리셀에 의해 구제된다. 또한 결함 비트(13e)는 데이타선 방향 결함으로 간주되어, 예비 메모리(10)에 함유된 예비 메모리셀에 의해 구제되어도 좋다.
주 메모리내의 블럭칩(20)의 주사 동작은 워드선 방향과 데이타선 방향으로 실행되고 블럭칩(20)상의 각 메모리셀이 정상인지 아니지를 체크하며, 예비 어드레스 신호와 결함 검출 신호는 상술한 체크 동작의 결과를 바탕으로 각각의 어드레스 변환부(7), (8)에 라이트되고 블럭칩(20)상의 결함 메모리셀을 구제한다. 이러한 결함 구제방법은 다음에 상세하게 설명한다.
제2도는 본 발명에 따른 반도체 메모리 장치의 1실시예를 나타낸 블럭도이다. 제2도에 있어서, (1)은 1개 이상의 메모리 블럭칩으로 구성된 주 메모리를 나타내며, (7)은 워드선 어드레스 변환부, (8)은 데이타선 어드레스 변환부, (9)는 워드선 방향 결함 구제용 예비 메모리, (10)은 데이타선 방향 결함 제거용 예비 메모리, (108)은 입출력 신호(즉, I/O신호), (109)는 본 실시예를 제어하기 위한 제어 신호, (10)은 데이타선 어드레스 신호 AX, (111)은 워드선 어드레스 신호 AY, (112)는 메모리 블럭 선택 신호 AZ, (115)는 워드선 어드레스 변환부(7)에서 발생되는 워드선 결함 검출 신호, (117)은 데이타선 이드레스 변환부(8)에서 발생되는 데이타선 결함 검출신호, (107)은 워드선 방향 결함과 데이타선 방향 결함이 동시에 발생하는 경우에 우선적으로 주어지는 결정하고 결함 어드레스가 존재하는지 하지 않는지는 체크하는 우선 체크 회로, (102)는 주 메모리(1)의 I/O 신호(119)와 예비 메모리(9), (10)의 I/O 신호(120)중의 하나를 다른 신호로 전환하여 우선 체크 회로(107)의 출력 신호(118)에 따라 I/O신호(119), (120)중의 하나를 선택하는 입출력 전환 회로를 나타낸다.
주 메모리(1), 예비 메모리(9), (10)과 어드레스 변환부(7), (8)은 이미 상세하게 설명하였다. 따라서, 주 메모리(1)상의 각 메모리셀이 정상인지 아닌지를 체크하고, 예비 어드레스 신호와 결함 검출 신호를 상기 체크 동작의 결과의 바탕으로 어드레스 변환부(7), (8)중의 하나에 라이트하는 결함 구제 방법을 제1도 및 제2도를 참조로 하여 다음에 상세하게 설명한다.
워드선 W1(즉, 워드선(4))에 대한 워드선 방향 결함이 워드선 방향으로 주 메모리(1)의 주사 동작의 실행에 의해 검출될 때, 예비 메모리(9)상의 예비 워드선 W1을 선택하기 위한 예비선 어드레스 신호(114)(즉, ay)와 워드선 결함 검출 신호(115)는 결함 워드선(4)(즉, W1)를 선택하기 위한 워드선 어드레스 신호(111)(즉, AY)과 메모리 블럭 선택 신호(112)(즉, AZ)에 의해 결정되는 다수의 어드레스에서의 워드선 어드레스 변환부(7)에서 라이트 된다. 또한, 데이타선 D1(즉, 데이타선(6))에 대한 데이타선 방향 결함이 데이타선 방향으로 주 메모리(1)의 주사 동작을 실행함에 의해 검출될 때, 예비 메모리(10)상의 예비 데이타선(d1)을 선택하기 위한 예비 데이타선 어드레스 신호(116)(즉, ax)와 데이타선 결함 검출신호(117)은 결함 데이타선(6)(즉, D1)을 선택하기 위한 데이타선 어드레스 신호(110)(즉, D1)을 선택하기 위한 데이타선 어드레스 신호(110)(즉, AX)와 메모리블럭 선택 신호(112)(즉, AZ)에 의해 결정되는 다수의 어드레스에서의 데이타선 어드레스 변환부(8)에서 라이트된다.
결함 워드선(4)(즉, W1)을 선택하기 위한 워드선 어드레스 신호(111)(즉, AY)와 메모리 블럭 선택 신호(112)(즉, AZ)가 워드선 어드레스 변환부(7)에 입력될 때, 예비 워드선 어드레스 신호(114)(즉, ay)와 워드선 결함 검출 신호(115)는 리드 신호가 다수의 출력 비트에서 발생되는 방법으로 신호 AY, AZ에 의해 결정되는 워드선 어드레스 변환부(7)에서 이러한 어드레스의 리드를 행한다. 따라서, 예비 메모리(9)상의 예비 워드선 W1은 예비 워드선 어드레스 신호(114)(즉, ay)에 따라 선택되고, 예비 워드선(w1)상의 예비 메모리셀은 데이타선 어드레스 신호(110)(즉, AX)에 따라 선택되어 워드선(4)(즉, W1)에 대한 워드선 방향 결함을 구제한다.
결함 데이타선(6)(즉, D1)을 선택하기 위한 데이타선 어드레스 신호(110)(즉, AX)와 메모리 블럭 선택 신호(112)(즉, AZ)가 데이타선 어드레스 변환부(8)에 입력될 때, 예비 데이타선 어드레스 신호(116)(즉, aX)와 데이타선 결함 검출 신호(117)은 리드 신호가 다수의 출력 비트에서 발생되는 방법으로 신호 AX, AZ에 의해 결정되는 데이타선 어드레스 변환부(8)에서 이러한 어드레스의 리드를 행한다. 따라서, 예비 메모리(10)상의 예비 데이타선(d1)은 예비 데이타선 어드레스 신호(116)(즉, ax)에 따라 선택되고, 예비 데이타선 d1상의 예비 메모리셀은 워드선 어드레스 신호(111)(즉, AY)에 따라 선택되어, 데이터선(즉, D1)에 대한 데이타선 방향 결함을 구제한다.
제2도를 참조로 하여 설명한다. 입출력 전환 회로(102)는 보통 주 메모리(1)의 I/O신호(119)를 선택한다. 주 메모리(1)상의 결함이 검출될 때, 결함 검출 신호(115), (117)이 입력된 우선 체크 회로(107)에서의 입출력 전환신호(118)의 발생될 경우에 전환 회로(102)는 예비 메모리(9), (10)의 I/O신호(120)을 선택한다. 즉, 제2도의 (108)은 본 실시예의 전체의 I/O 단자를 나타낸다. 즉, 디지탈 정보를 단자(108)을 거쳐서 주 메모리(1) 또는 예비 메모리(9) 또는 (10)상의 메모리셀에 라이트되고, 단자(108)을 거쳐서 주 메모리(1) 또는 예비 메모리(9) 또는 (10)상의 메모리셀을 리드한다.
제3도는 각각의 어드레스 변환부(7), (8)이 전기적으로 정보를 라이트하고 자외선으로 정보를 소거할 수 있는 EPROM으로 구성된 경우를 도시한다. 제4도는 각각의 어드레스 변환부(7), (8)이 전기적으로 정보를 라이트하고 전기적으로 정보를 소가할 수 있는 EEPROM으로 구성된 경우를 도시한다. 제5도는 각각의 어드레스 변환부(7), (8)이 배터리 백업 SRAM으로 구성된 경우를 도시한다. 제5도를 참조로 하여 설명한다. 전환회로(50)이 배터리 전압 VB를 SRAM에 공급하면, SRAM에 저장된 예비 어드레스 신호(114), (116)과 결함 검출 신호(115), (117)은 소실되는 것이 방지된다. 또한, 각각의 어드레스 변환부(7), (8)은 퓨즈 ROM과 같은 비소멸성 메모리로 구성되어도 좋다.
제6도는 본 발명에 따른 반도체 메모리 장치의 또다른 실시예를 나타낸 도면이다. 제6도의 실시예는 래치회로(200)이 데이타선 어드레스 변환부(8)에 부가된 것을 제외하고는 제2도의 실시예와 일치한다. 제6도에 있어서, 래치 회로(200)의 입력선(201)은 데이타선 어드레스 신호(110)(즉, AX)와 메모리 블럭 선택 신호(112)(즉, AZ)를 공급하며, 래치 회로(200)의 출력선(202)는 데이타선 어드레스 변환부(8)의 I/O선(116)과 (117)에 접속된다. 래치 회로(200)을 사용하기 때문에, 예비 데이타선 어드레스 신호(116)과 데이타선 결함 검출 신호(117)은 데이타선 어드레스 변환부(8)에 용이하게 라이트 될 수 있다. 즉, 주 메모리(1)의 체크 동작의 결과를 바탕으로 결정된 예비 데이타선 어드레스 신호(116)과 데이타선 결함 검출 신호(117)은 입력선(201)을 거쳐서 래치 회로(200)에 의해 래치되며, 그리고 나서 래치 회로(200)에서 출력선(200)를 거쳐서 데이타선 어드레스 변환부(8)로 폐치되어, 데이타선 어드레스 신호(110)(즉, AX)와 메모리 블럭 선택 신호(112)(즉, AZ)에 의해 결정된 다수의 어드레스에서 어드레스 변환부(8)에 라이트될 수 있다. 래치 회로(200)은 상기 라이트 동작 이외의 동작에 대해서는 비동작으로 되도록 제어된다.
상기 래치 회로와 유사한 래치 회로가 워드선 어드레스 변환부(7)에 부가되어, 상기 래치 동작과 유사한 동작을 실행해도 좋은 것은 물론이다.
제7도는 본 발명에 따른 반도체 메모리 장치의 또다른 실시예를 나타낸 도면이다. 제7도의 실시예가 제2도의 실시예와 다른 점은 다음과 같다. 즉, 데이타선 어드레스 변환부(8)에서 발생한 데이타선 결함 검출 신호(117)은 다수의 비트로 구성되어 있고, 디코더 회로(214)는 다수의 비트로 구성된 데이타선 결함 검출 신호(117)에 의해 제어되고, 디코더 회로(214)의 디코드 출력 신호(215)에 의해 제어되는, 스위칭 회로(216)은 예비 메모리(10)의 I/O신호 (213)을 선택하기 위해 사용되며, 디코더 회로(214)의 디코드 출력 신호에 의해 제어되는 또다른 스위칭 회로(217)은 주 메모리(1)의 I/O신호(119)를 선택하기 위해 사용된다. 예를 들면, 본 실시예의 입출력이 8비트로 구성될 경우에 입출력의 제2 및 제3비트를 예비 메모리(10)에 할당되고, 입출력의 제1 및 제4~제8비트는 주 메모리(1)에 할당된다.
제8도는 본 발명에 따른 반도체 메모리 장치의 또다른 실시예를 나타낸 도면이다. 제8도의 실시예가 제2도의 실시예의 다른 점은 제3의 예비 메모리(11)이 예비 메모리(9), (10)에 부가적으로 마련되어 비트형 결함을 나타내는 메모리셀을 구제하는 것이다. 본 실시예에 있어서, 비트형 결함이 구제되면 제9도에 도시한 바와 같이 워드선 결함 검출 신호(115)와 데이타선 결함 검출 신호(117)은 모두 레벨 1로 되고, 예비 메모리 선택신호(403)은, 레벨 1로 되어 제3의 예비 메모리(11)을 선택된다.
이상 설명한 바와 같이 본 발명에 따라서 주 메모리(1) 상의 결함을 구제하기 위한 예비 메모리(9), (10) 각각이 멀티 비트출력형의 정상의 반도체 메모리로 구성될 수 있고, 결함 비트가 비교적 간단한 방법으로 구제될 수 있고, 결함 구체 방법은 수행하는 하드 웨어가 구조상 비교적 간단한 반도체 메모리 장치를 제공한다.

Claims (6)

  1. I/O단자, 워드선 어드레스 신호 및 데이타선 어드레스 신호에 따라 그중의 하나가 선택되는 여러개의 메모리 셀을 갖는 주 메모리, 상기 주 메모리의 결함은 구제하는 제1 및 제2의 예비 메모리, 상기 워드선 어드레스 신호가 인가되고, 그의 제1의 출력부에서 상기 제1의 예비 메모리로 예비 워드선 어드레스 신호를 송출하고 상기 워드선 어드레스 신호에 관한 결함 메모리 셀이 상기 주 메모리에 존재하는 것을 나타내는 워드선 결함 검출 신호를 그의 제2의 출력부에서 송출하는 워드선 어드레스 변환부, 상기 데이타선 어드레스 신호가 인가되고, 그의 제1의 출력부에서 상기 제2의 예비 메모리로 예비 데이타선 어드레스 신호를 송출하고, 상기 데이타선 어드레스 신호에 관한 결함 메모리 셀이 상기 주 메모리에 존재하는 것을 나타내는 데이타선 결함 검출 신호를 그의 제2의 출력부에서 송출하는 데이타 어드레스 변환부, 상기 주 메모리 입출력 단자에 결함된 제1의 단자, 상기 제1 및 제2의 예비 메모리의 입출력 단자에 결함된 제2의 단자 및 상기 I/O단자에 결함된 제3의 단자를 갖는 입출력 전환 회로, 상기 워드선 결함 검출 신호 및 상기 데이타선 결함 검출 신호에 응답하는 입력 및 상기 입출력 전환 회로를 제어하는 출력을 갖는 제어 회로를 포함하며, 상기 데이타선 어드레스 신호는 상기 예비 워드선 어드레스 신호와 함께 상기 제1의 예비 메모리에 인가되고, 상기 워드선 어드레스 신호는 상기 예비 데이타선 어드레스 신호와 함께 상기 제2의 예비 메모리에 인가되고, 상기 워드선 결함 검출 신호 및 상기 데이타선 결함 검출 신호가 상기 워드선 어드레스 변환부 또는 상기 데이타선 어드레스 변환부의 제2의 출력부에서 송출되는 경우, 상기 제어 회로의 출력은 상기 주 메모리의 입출력 단자와 상기 I/O단자 사이에 신호 전송경로가 형성되도록 상기 입출력 전환 회로를 제어하고, 상기 주 메모리의 여러개의 메모리 셀중의 하나는 상기 워드선 어드레스 신호 및 상기 데이타선 어드레스 신호에 따라 선택되고, 상기 워드선 결함 검출 신호가 상기 워드선 어드레스 변환부의 제2의 출력에서 송출되는 경우, 상기 제어 회로의 출력은 상기 제1의 예비 메모리의 입출력 단자와 상기 I/O단자사이에 신호전송 경로가 형성되도록 상기 입출력 전환 회로를 제어하고, 상기 제1의 예비 메모리의 여러개의 예비 메모리 셀중의 적어도 하나는 상기 주 메모리의 워드선에 관한 결함을 구제하기 위해, 상기 예비 워드선 어드레스 신호 및 상기 데이타선 어드레스 신호에 따라 선택되고, 상기 데이타선 결함 검출 신호가 상기 데이타선 어드레스 변환부의 제2의 출력에서 송출되는 경우, 상기 제어 회로의 출력은 상기 제2의 예비 메모리의 입출력 단자와 상기 I/O단자사이에 신호전송 경로가 형성되도록 상기 입출력 전환 회로를 제어하고, 상기 제2의 예비 메모리의 여러개의 예비 메모리 셀중의 적어도 하나는 상기 주 메모리의 데이타선에 관한 결함을 구제하기 위해, 상기 예비 데이타선 어드레스 신호 및 상기 워드선 어드레스 신호에 따라 선택되는 반도체 메모리 장치.
  2. 특허청구의 범위 제1항에 있어서, 상기 워드선 결함 검출 신호 및 제1의 예비 메모리의 예비 워드선을 선택하는 예비 워드선 어드레스 신호는 상기 워드선 어드레스 신호에 의해 결정되는 워드선 어드레스 변환부의 어드레스에 라이트되고, 상기 데이타선 결함 검출 신호 및 상기 제2의 예비 메모리에 예비 데이타선을 선택하는 예비 데이타선 어드레스 신호는 상기 데이타선 어드레스 신호에 의해 결정되는 상기 데이타선 어드레스 변환부의 어드레스에 라이트되는 반도체 메모리 장치.
  3. 특허청구의 범위 제1항에 있어서, 상기 워드선 어드레스 변환부 및 상기 데이타선 어드레스 변환부의 각각은 멀티 비트 출력형의 반도체 메모리로 구성되는 반도체 메모리 장치.
  4. 특허청구의 범위 제2항에 있어서, 상기 워드선 어드레스 변환부 및 상기 데이타선 어드레스 변환부의 각각은 멀티 비트 출력형의 반도체 메모리로 구성되는 반도체 메모리 장치.
  5. 특허청구의 범위 제1항에의 반도체 메모리 장치를 사용하는 결함 구제 방법에 있어서, 상기 워드선 어드레스 신호에 의해 결정되는 여러개의 어드레스에 상기 워드선 어드레스 변환부의 상기 워드선 결함 검출 신호 및 상기 제1의 예비 메모리의 예비 워드선을 선택하는 예비 워드선 어드레스 신호를 라이트하고, 상기 데이타선 어드레스 신호에 의해 결정된 여러개의 어드레스에 상기 데이타선 어드레스 변환부의 상기 데이타선 결함 검출 신호 및 상기 제2의 예비 메모리의 예비 데이타선을 선택하는 예비 데이타선 어드레스 신호를 라이트하는 스텝, 상기 워드선 결함 검출 신호가 상기 워드선 어드레스 변환부의 제2의 출력부에서 송출되는 경우, 상기 주 메모리의 워드선에 관한 결함을 구제하기 위해, 상기 데이타선 어드레스 신호 및 상기 예비 워드선 어드레스 신호에 따라 상기 제1의 예비 메모리의 여러개의 예비 메모리 셀중의 적어도 하나를 선택하고, 상기 데이타선 결함검출 신호가 상기 데이타선 어드레스 변환부의 제2의 출력부에서 송출되는 경우, 상기 주 메모리의 데이타선에 관한 결함을 구제하기 위해, 상기 워드선 어드레스 신호 및 상기 예비 데이타선 어드레스 신호에 따라 상기 제2의 예비 메모리의 여러개의 예비 메모리 셀중의 적어도 하나를 선택하는 스텝을 포함하는 결함 구제 방법.
  6. 특허청구의 범위 제5항에 있어서, 상기 워드선 어드레스 변환부 및 상기 데이타선 어드레스 변환부의 각각은 멀티 비트 출력형의 반도체 메모리로 구성되는 결함 구제 방법.
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