KR890004326A - 반도체 메모리장치 - Google Patents

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KR890004326A
KR890004326A KR1019880010020A KR880010020A KR890004326A KR 890004326 A KR890004326 A KR 890004326A KR 1019880010020 A KR1019880010020 A KR 1019880010020A KR 880010020 A KR880010020 A KR 880010020A KR 890004326 A KR890004326 A KR 890004326A
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도시오 사사끼
도시아끼 마스하라
오사무 미나또
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미다 가쓰시게
가부시기가이샤 히다찌세이사꾸쇼
나가이 아쯔시
히다찌마구세루 가부시기가이샤
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Abstract

내용 없음

Description

반도체 메모리장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 반도체 메모리장치의 주요부를 설명하기 위한 블럭도. 제2도는 본 발명에 따른 반도체 메모리장치의 1실시예를 나타내는 블럭도. 제3도는 각각의 어드레스 변환부를 EPROM으로 구성한 경우의 제2도의 실시예를 나타낸 블럭도.

Claims (7)

  1. 다수의 메모리셀을 갖고, 상기 메모리셀 중의 하나는 워드선 어드레스신호와 데이타선 어드레스신호에 따라 선택되는 주 메모리(1), 주 메모리(1)상의 결함을 구제하기 위한 제1 및 제2의 예비 메모리(9,10) 제1의 출력부에서 제1의 예비 메모리(9)로 예비 워드선 어드레스 신호(114)를 보내고, 워드선 어드레스신호(111)에 관계있는 결함 메모리셀을 주 메모리(1)상에 존재하는 것을 나타내는 워드선 결함 검출신호(115)를 제2의 출력부에서 발생하기 위한 워드선 어드레스신호(111)이 입력된 워드선 어드레스 벼환부(7), 제1의 출력부에서 제2의 예비 메모리(10)으로 예비 데이타선 어드레스신호(116)을 보내고, 데이타선 어드레스신호(110)에 관계있는 결함 메모리셀이 주 메모리(1)상에 존재하는 것을 나타내는 데이타선 결함 검출신호(117)을 재2출력부에서 발생하기 위한 데이타선 어드레스신호(110)이 입력된 데이타선 어드레스 변환부(8)을 포함하는 반도체 메모리장치.
  2. 특허청구 범위 제1항에 있어서, 데이타선 어드레스신호(110)은 예비 워드선 어드레스신호(114)와 함께 제1의 예비 메모리(9)에 입력되고, 워드선 어드레스신호
    (111)은 예비 데이타선 어드레스신호(116)과 함께 제 2의 예비 메모리(10)에 입력되는 반도체 메모리장치.
  3. 특허청구 범위 제2항에 있어서, 제1의 예비 메모리(9)상의 예비 워드선을 선택하기 위한 예비 워드선 어드레스신호(114)와 워드선 결함 검출신호(115)는 원드선 어드레스신호(111)에 의해 결정되는 어드레스에서의 워드선 어드레스 변환부(7)에서 라이트되고, 제2의 예비 메모리(10)상의 예비 데이타선을 선택하기 위한 예비 데이타선 어드레스신호(116)과 데이타선 결람 검추신호(117)은 데이타선 어드레스신호(110)에 의해 결정되는 어드레스에서의 데이타선 어드레스 변환부(8)에서 라이트되는 반도체 메모리장치.
  4. 특허청구 범위 제3항에 있어서, 워드선 검출신호(115)가 워드선 어드레스 변환부(7)의 제2의 출력부에서 발생할 경우에 제1의 예비 메모리(9)의 다수의 예비 메로리셀 중의 적어도 하나는 예비 워드선 어드레스신호(114)와 데이타선 어드레스신호(110)에 따라 선택되어 주 메모리(1)상의 워드선에 관계있는 결함을 구제하고, 데이타선 결함 검출신호(117)이 데이타선 어드레스 변환부(8)의 제2의 추력부에서 발생할 경우에 제2의 예비 메모리(10)의 다수의 예비 메모리셀 중의 적어도 하나는 예비 데이타선 어드레스신호(116)과 워드선 어드레스신호(111)에 따라 선택되어 주 메모리(1)상의 데이타선에 관계있는 결함을 구제하는 반도체 메모리장치.
  5. 특허청구 범위 제1항 내지 제4항중 어느 한 항에 있어서, 워드선 어드레스 변환부(7)과 데이타선 어드레스 변환부(8)의 각각은 멀티 비트 출력형의 반도체 메모리로 구성된 반도체 메모리장치.
  6. 제1의 예비 메모리(9)상의 예비 워드선을 선택하기 위한 예비 워드선 어드레스신호(114)와 워드선 결합 검출신호(115)는 워드선 어드레스신호(111)에 의해 결정된 다수의 어드레스에서의 워드선 어드레스 변환부(7)에서 라이트되고, 제2의 예비 메모리(10)상의 예비 워드선을 선택하기 위한 예비 데이타선 어드레스신호(116)과 데이타선 검출신호(117)은 데이타선 어드레스신호(110)에 의해 결정된 다수의 어드레스에서의 데이타선 어드레스 변환부(8)에서 라이트되는 스텝, 워드선 결함 검출신호(115)가 워드선 어드레스 변환부(7)의 제2출력부(7)에서 발생하는 경우에 주 메모리(1)상의 워드선에 관계있는 결함을 구제하기 위하여 예비 워드선 어드레스신호(114)와 데이타선 어드레스신호(110)에 따라 제1의 예비 메모리(9)의 다수의 예비 메모리중의 적어도 하나를 선택하고, 데이타선 결함 검출신호(117)이 데이타선 어드레스 변환부(8)의 제2의 출력부에서 발생하는 경우에 주 메모리(1)상의 데이타선에 관계있는 결함을 구제하기 위하여 예비 데이타선 어드레스신호(116)과 워드선 어드레스신호(111)에 따라 제2의 예비 메모리(10)의 다수의 예비 메모리중의 적어도 하나를 선택하는 스텝을 포함하는 특허청구의 범위 제2항의 반도체 메모리장치를 사용할 결함구제방법.
  7. 특허청구 범위 제6항에 있어서, 워드선 어드레스 변환부(7)과 데이타선 어드레스 변환부(8)의 각각은 멀티 비트 출력형의 반도체 메모리로 구성된 결함 구제방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880010020A 1987-08-31 1988-08-05 반도체 메모리 장치 KR960011542B1 (ko)

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JP62-215384 1987-08-31
JP21538487 1987-08-31

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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3728521A1 (de) * 1987-08-26 1989-03-09 Siemens Ag Anordnung und verfahren zur feststellung und lokalisierung von fehlerhaften schaltkreisen eines speicherbausteins
US5070480A (en) * 1990-01-08 1991-12-03 Caywood John M Nonvolatile associative memory system
US5241507A (en) * 1991-05-03 1993-08-31 Hyundai Electronics America One transistor cell flash memory assay with over-erase protection
US6026505A (en) * 1991-10-16 2000-02-15 International Business Machines Corporation Method and apparatus for real time two dimensional redundancy allocation
GB9411274D0 (en) * 1994-06-04 1994-07-27 Deas Alexander R Memory system
GB2292236A (en) * 1995-04-04 1996-02-14 Memory Corp Plc Improved partial memory engine
US5737511A (en) * 1996-06-13 1998-04-07 United Microelectronics Corporation Method of reducing chip size by modifying main wordline repair structure
US6335878B1 (en) * 1998-07-28 2002-01-01 Hitachi, Ltd. Non-volatile multi-level semiconductor flash memory device and method of driving same
WO1999054819A1 (de) * 1998-04-17 1999-10-28 Infineon Technologies Ag Speicheranordnung mit redundanten speicherzellen und verfahren zum zugriff auf redundante speicherzellen
JP4439683B2 (ja) * 1999-06-03 2010-03-24 三星電子株式会社 リダンダンシ選択回路を備えたフラッシュメモリ装置及びテスト方法
KR100983070B1 (ko) * 2006-10-27 2010-09-20 후지쯔 가부시끼가이샤 어드레스선 고장 처리 장치, 어드레스선 고장 처리 방법, 어드레스선 고장 처리 명령을 기억하는 컴퓨터 판독 가능한 기억 매체, 정보 처리 장치, 및 메모리 컨트롤러
JP2008181634A (ja) 2006-12-26 2008-08-07 Semiconductor Energy Lab Co Ltd 半導体装置
US9229887B2 (en) * 2008-02-19 2016-01-05 Micron Technology, Inc. Memory device with network on chip methods, apparatus, and systems
US8086913B2 (en) 2008-09-11 2011-12-27 Micron Technology, Inc. Methods, apparatus, and systems to repair memory
US9123552B2 (en) 2010-03-30 2015-09-01 Micron Technology, Inc. Apparatuses enabling concurrent communication between an interface die and a plurality of dice stacks, interleaved conductive paths in stacked devices, and methods for forming and operating the same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4745582A (en) * 1984-10-19 1988-05-17 Fujitsu Limited Bipolar-transistor type random access memory device having redundancy configuration
JPS6337899A (ja) * 1986-07-30 1988-02-18 Mitsubishi Electric Corp 半導体記憶装置

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