DE3827174A1

DE3827174A1 - Halbleiter-speichervorrichtung

Info

Publication number: DE3827174A1
Application number: DE3827174A
Authority: DE
Inventors: Toshio Sasaki; Toshiaki Masuhara; Osamu Minato
Original assignee: Hitachi Ltd; Hitachi Maxell Ltd
Current assignee: Hitachi Ltd; Maxell Holdings Ltd
Priority date: 1987-08-31
Filing date: 1988-08-10
Publication date: 1989-03-09
Also published as: KR890004326A; KR960011542B1; US4937790A

Description

Die Erfindung betrifft eine Halbleiter-Speichervorrichtung und insbesondere eine solche Vorrichtung, mit der es möglich ist, eine Speichereinrichtung mit einer sehr großen Kapazität aufzubauen.

Zuerst sollen bei herkömmlichen Halbleiter-Speichervorrichtungen verwendete Fehlerkorrekturverfahren erläutert werden, um das Verständnis der Grundfunktion einer erfindungsgemäßen Halbleiter-Speichervorrichtung zu erleichtern. Ein erstes Beispiel einer herkömmlichen Fehlerkorrekturtechnologie ist auf den Seiten 80 und 81 der Ausgabe des ISSCC Digest Of Technical Papers vom Februar 1981 beschrieben. Bei diesem Beispiel, wie es in der anliegenden Fig. 10 dargestellt ist, wird eine externe Adresse auf einem Halbleiterchip mit einer in interne Programmierelemente geschriebenen Fehleradresse verglichen, um Ersatzspeicherzellen zu wählen. Im einzelnen sind die Programmierelemente so aufgebaut, daß in einem Decoder enthaltene Transistoren Q ₀ bis Q _n in Antwort auf spezifische externe Adreßsignale X ₀ bis X _n alle in den AUS- Zustand versetzt werden, womit ein Knotenpunkt A in Antwort auf die spezifischen externen Adreßsignale X ₀ bis X _n auf einen hohen Pegel gesetzt wird, um Ersatzspeicherzellen zu wählen.

Ein zweites Beispiel ist ein Redundanzverfahren, das für einzelne Speicherblöcke auf einem Halbleiter-Wafer durchgeführt wird, wie es im IEEE Journal of Solid State Circuits, Vol. S-15, Nr. 4, August 1980, auf den Seiten 677 bis 686 beschrieben ist.

Bei diesem Verfahren findet eine externe Steuereinrichtung Anwendung. Falls in einem der einzelnen Speicherblöcke Defekte auftreten, wird der fehlerhafte Speicherblock unter Zuhilfenahme der externen Steuereinrichtung auf einen "normalen" Speicherblock umgeschaltet. Das bedeutet, daß für die Behandlung des defekten Speicherblocks externe Einrichtungen erforderlich sind.

Ein drittes Beispiel ist ein Redundanzverfahren, wie es in den japanischen Patentanmeldungen mit den Veröffentlichungs- Nummern 46 25 767 und 47 65 34 vorgeschlagen wird. Bei diesem Verfahren wird die Adresse eines fehlerhaften Bit in einem Assoziativspeicher gespeichert, und es wird festgestellt, ob eine externe Adresse mit der Fehlerbit-Adresse im Speicher übereinstimmt, um einem Ersatzspeicher Information über eine neue Adresse zuzuführen und dadurch ein Normal-Bit auszulesen.

Ein gemeinsamer Nachteil der drei oben beschriebenen Beispiele herkömmlicher Fehlerkorrekturverfahren besteht darin, daß die Anzahl von verwendbaren Ersatzspeicherzellen beschränkt ist. Beim oben erläuterten ersten Beispiel können höchstens etwa zehn fehlerhafte Bits beseitigt werden. Damit muß ein Speicher, bei dem die Beseitigung von Fehlerbits fehlschlägt, oder ein Speicher, der nicht-beseitigbare Fehlerbits aufweist, aufgegeben werden. Um die Anzahl von beseitigbaren Bits zu erhöhen, ist es notwendig, eine umfangreiche Redundanzschaltung vorzusehen, womit die Ausbeute einer Halbleiter- Speichervorrichtung verringert wird.

Beim zweiten oben genannten Beispiel tritt das Problem auf, daß ein gesamter Speicherblock abgelöst wird, womit eine große Anzahl von Speicherzellen verwendet wird, um einen fehlerhaften Speicherblock abzulösen. Dadurch wird das Verhältnis der für Ersatzspeicherzellen benötigten Fläche zur Wafer- Fläche erhöht. Im einzelnen ist ein solches Defekt-Beseitigungsverfahren für die Ablösung eines Speicherblocks ein komplizierter Prozeß, und die verwendete externe Steuereinrichtung weist eine komplizierte Struktur auf. Daher ist es schwierig, das zweite Beispiel in die Praxis umzusetzen. Daneben wird selbst ein Speicherblock, der nur eine fehlerhafte Speicherzelle hat, auf einen normalen Speicherblock umgeschaltet, so daß eine große Anzahl von Ersatzspeicherzellen für eine einzige Ablöseoperation erforderlich ist.

Ein Problem des dritten oben angesprochenen Beispiels besteht in der Verwendung eines Assoziativspeichers als Adreßübersetzungsvorrichtung. Das bedeutet, daß jede Zelle des Assoziativspeichers aus 8 bis 10 Transistoren aufgebaut ist, und daß eine große Anzahl von logischen Operationen in einer peripheren Schaltung der Halbleiter-Speichervorrichtung durchgeführt wird. Ein derartiger Assoziativspeicher ist teuer, so daß auch die Kosten einer Speichervorrichtung mit einem Assoziativspeicher hoch werden. Weiterhin ist der Assoziativspeicher so aufgebaut, daß die Adresse eines Fehlerbit gespeichert wird, daß festgestellt wird, ob eine externe Adresse mit der Adresse des Fehlerbit übereinstimmt, und daß eine neue Adresse an einen Ersatzspeicher geliefert wird, Daher ist es mit dem Assoziativspeicher schwierig, sich an die Erhöhung der Anzahl von beseitigbaren Fehlerbits anzupassen.

Die generelle Aufgabe der Erfindung liegt darin, eine Halbleiter-Speichervorrichtung anzugeben, mit der die dem Stand der Technik anhaftenden Nachteile überwunden werden. Insbesondere soll bei einer erfindungsgemäßen Halbleiter- Speichervorrichtung ein fehlerhaftes Bit nach einem relativ einfachen Verfahren beseitigt werden, und die Hardware für die Beseitigung eines fehlerhaften Bit soll einen relativ einfachen Aufbau haben.

Zur Lösung der obigen Aufgabe ist erfindungsgemäß eine Halbleiter-Speichervorrichtung vorgesehen, die zusätzlich zu einem Hauptspeicher 1 erste und zweite Ersatzspeicher 9, 10, eine Wortleitung-Adreßübersetzungseinheit 7 und eine Datenleitung- Adreßübersetzungseinheit 8 enthält, um ein Fehlerbit, d. h. eine fehlerhafte Speicherzelle in dem Hauptspeicher, zu beseitigen.

Wie bekannt, enthält der Hauptspeicher 1 eine Vielzahl von Speicherzellen, und eine der Speicherzellen wird entsprechend Wortleitung-Adreßsignalen 111 und Datenleitung- Adreßsignalen 110 gewählt.

Wie in den anliegenen Fig. 1 und 2 dargestellt, werden die Wortleitung-Adreßsignale 111 auch an die Eingangsseite der Wortleitung-Adreßübersetzungseinheit 7, die Datenleitung- Adreßsignale 110 auch an die Datenleitung-Adreßübersetzungseinheit 8 angelegt. Wenn eine Wortleitung W 1 (4) mit Defekten (d. h. fehlerhaften Bereichen) im Hauptspeicher 1 durch die Wortleitung-Adreßsignale 111 gewählt wird, wird ein Wortleitung- Fehlererfassungssignal 115, das das Vorhandensein der diese Wortleitung W 1 betreffenden Defekte anzeigt, von einem zweiten Ausgangsbereich der Wortleitung-Adreßübersetzungseinheit 7 geliefert. In ähnlicher Weise wird ein Datenleitung- Fehlererfassungssignal 117, das das Vorhandensein von eine Datenleitung D 1 betreffenden Defekten anzeigt, von einem zweiten Ausgangsbereich der Datenleitung-Adreßübersetzungseinheit 8 geliefert, wenn die Datenleitung D 1 (6) mit Defekten (fehlerhaften Bereichen) im Hauptspeicher 1 durch die Datenleitung- Adreßsignale 110 gewählt wird. Zur gleichen Zeit, zu der das Wortleitung-Fehlererfassungssignal 115 von dem zweiten Ausgangsbereich der Wortleitung-Adreßübersetzungseinheit 7 geliefert wird, werden von einem ersten Ausgangsbereich der Wortleitung- Adreßübersetzungseinheit 7 Ersatzwortleitung-Adreßsignale 114 für die Auswahl einer Ersatzwortleitung (w 1) im ersten Ersatzspeicher 9 geliefert. In ähnlicher Weise werden zu der Zeit, zu der das Datenleitung-Fehlererfassungssignal 117 von dem zweiten Ausgangsbereich der Datenleitung-Adreßübersetzungseinheit 8 geliefert wird, Ersatzdatenleitung- Adreßsignale 116 für die Auswahl einer Ersatzdatenleitung (d 1) im zweiten Ersatzspeicher 10 von einem ersten Ausgangsbereich der Datenleitung-Adreßübersetzungseinheit 8 geliefert. Ein erster Eingangsbereich des ersten Ersatzspeichers 9 spricht auf die Ersatzwortleitung Adreßsignale 114 an, ein zweiter Eingangsbereich des ersten Ersatzspeichers 9 spricht auf die Datenleitung- Adreßsignale 110 an. Ebenso spricht ein erster Eingangsbereich des zweiten Ersatzspeichers 10 auf die Ersatzdatenleitung- Adreßsignale 116 an, ein zweiter Eingangsbereich des zweiten Ersatzspeichers 10 auf die Wortleitung-Adreßsignale 111.

Der erste Ersatzspeicher 9 enthält eine Vielzahl von Ersatzspeicherzellen. Wird ein Wortleitung-Fehlererfassungssignal 115 von dem zweiten Ausgangsbereich der Wortleitung- Adreßübersetzungseinheit 7 geliefert, wird entsprechend den Ersatzleitung-Adreßsignalen 114 und den Datenleitung- Adreßsignalen 110 eine der Speicherzellen in dem ersten Ersatzspeicher 9 gewählt, um einen eine Wortleitung im Hauptspeicher 1 betreffenden Defekt durch den ersten Ersatzspeicher 9 zu beseitigen.

Wie der erste Ersatzspeicher 9 enthält auch der zweite Ersatzspeicher 10 eine Vielzahl von Ersatzspeicherzellen. Wird ein Datenleitung-Fehlererfassungssignal 117 von dem zweiten Ausgangsbereich der Datenleitung-Adreßübersetzungseinheit 8 geliefert, wird eine der Ersatzspeicherzellen in dem zweiten Ersatzspeicher 10 entsprechend den Ersatzdatenleitung Adreßsignalen 116 und den Wortleitung-Adreßsignalen 111 gewählt, um einen eine Datenleitung in dem Hauptspeicher 1 betreffende Defekt durch den zweiten Ersatzspeicher 10 zu beseitigen.

Die Wortleitung-Adreßübersetzungseinheit 7 für die Erzeugung der Ersatzwortleitung-Adreßsignale 114 und des Wortleitung- Fehlererfassungssignals 115 in Antowrt auf die Wortleitung- Adreßsignale 111 kann aus einem gewöhnlichen Halbleiterspeicher mit Mehrbit-Ausgabe aufgebaut werden, beispielsweise aus einem Permanent-Halbleiterspeicher, wie einem EPROM (Electrically Programmable Read-Only Memory/elektrisch programmierbares ROM), einem EEPROM (Electrically Erasable and Programmable Read-Only Memory/elektrisch löschbares und programmierbares ROM) und einem Schmelz-ROM (Fuse-ROM), oder aus einem Batterie-unterstützten Halbleiterspeicher, wie einem Batterie-unterstützten SRAM (statisches RAM). Die Wortleitung- Adreßübersetzungseinheit 7 enthält damit keinen Assoziativspeicher. Ebenso kann die Datenleitung-Adreßübersetzungseinheit 8 für die Erzeugung der Ersatzdatenleitung-Adreßsignale 116 und des Datenleitung-Fehlererfassungssignals 117 in Antowrt auf die Datenleitung-Adreßsignale 110 aus einem gewöhnlichen Halbleiterspeicher mit Mehrbit-Ausgabe aufgebaut werden, beispielsweise aus einem Permanent-Halbleiterspeicher, wie einem EPROM, einem EEPROM und einem Schmelz-ROM, oder aus einem Batterie-unterstützen Halbleiterspeicher, wie einem Batterie-unterstützten RAM. Das bedeutet, daß auch die Datenleitung- Adreßübersetzungseinheit 8 keinen Assoziativspeicher enthält. Damit kann erfindungsgemäß ein Defekt in einem Hauptspeicher auf eine relativ einfache Weise beseitigt werden, wobei auch die verwendete Hardware einen relativ einfachen Aufbau hat, wie in den Fig. 1 und 2 dargestellt.

Weitere Aufgaben und neuartige Merkmale der Erfindung werden aus der folgenden detaillierten Beschreibung bevorzugter Ausführungsbeispiele deutlich, die unter Bezugnahme auf die anliegenden Zeichnungen erfolgt. In den Zeichnungen zeigen

Fig. 1 ein Blockdiagramm zur Erläuterung des Prinzips einer erfindungsgemäßen Halbleiter-Speichervorrichtung;

Fig. 2 ein Blockdiagramm eines Ausführungsbeispiels einer erfindungsgemäßen Halbleiter-Speichervorrichtung;

Fig. 3 ein Blockdiagramm des Ausführungsbeispiels nach Fig. 2, wobei die Adreßübersetzungseinheiten jeweils aus einem EPROM aufgebaut sind;

Fig. 4 ein Blockdiagramm des Ausführungsbeispiels nach Fig. 2, wobei die Adreßübersetzungseinheiten jeweils aus einem EEPROM aufgebaut sind;

Fig. 5 ein Blockdiagramm des Ausführungsbeispiels nach Fig. 2, wobei die Adreßübersetzungseinheiten jeweils aus einem Batterie-unterstützten SRAM aufgebaut sind;

Fig. 6 bis 8 Blockdiagramme weiterer Ausführungsbeispiele einer erfindungsgemäßen Halbleiter-Speichervorrichtung;

Fig. 9 eine Tabelle zur Erläuterung des Betriebs des Ausführungsbeispiels nach Fig. 8; und

Fig. 10 ein Blockdiagramm zur Erläuterung des Betriebs einer herkömmlichen Halbleiter-Speichervorrichtung.

Im folgenden werden Ausführungsbeispiele einer erfindungsgemäßen Halbleiter-Speichervorrichtung unter Bezugnahme auf die Zeichnungen erläutert.

Fig. 1 zeigt ein Blockdiagramm zur Erläuterung des Prinzips einer Halbleiter-Speichervorrichtung nach vorliegender Erfindung. In Fig. 1 ist mit Bezugsziffer 20 ein Speicherblock- Chip bezeichnet, in dem Information gespeichert wird, mit Bezugsziffer 1 ein Hauptspeicher, der aus zumindest einem Speicherblock-Chip aufgebaut ist, mit den Bezugsziffern 7 und 8 Adreßübersetzungseinheiten, mit den Bezugsziffern 9 und 10 Ersatzspeicher, mit Bezugsziffer 2 eine Datenleitung-Adreßrichtung, mit Bezugsziffer 3 eine Wortleitung-Adreßrichtung und mit den Bezugsziffern 11 und 12 Ersatzadreßsignale, die an die Ersatzspeicher 9 bzw. 10 angelegt werden.

Im folgenden wird der Betrieb einer Halbleiter-Speichervorrichtung nach Fig. 1 erläutert. Jede der Wortleitungen W 1 und Wk (Wortleitungen 4 und 5) hat einen oder mehrere Wortleitung- Richtungsfehler, die Datenleitung D 1 (Datenleitung 6) hat Datenleitung- Richtungsfehler. Im einzelnen sind zwei Speicherzellen 13 a und 13 b, die auf dem Blockchip 20 angeordnet und der Wortleitung W 1 (Wortleitung 4) zugehörig sind, Fehlerbits, wie in Fig. 1 gezeigt. Dementsprechend werden die Fehlerbits 13 a und 13 b als Wortleitung-Richtungsfehler definiert und durch zwei Ersatzspeicherzellen abgelöst, die einer Ersatzwortleitung w 1 im Ersatzspeicher 9 zugehörig sind. Weiterhin sind zwei Speicherzellen 13 c und 13 d, die zur Datenleitung D 1 gehören, Fehlerbits. Dementsprechend werden diese Fehlerbits 13 c und 13 d als Datenleitung-Richtungsfehler definiert und durch zwei Ersatzspeicherzellen abgelöst, die zu einer Ersatzdatenleitung d 1 im Ersatzspeicher 10 gehören. Ein Fehlerbit 13 e ist weder als ein Wortleitung-Richtungsfehler noch als ein Datenleitung-Richtungsfehler, sondern ursprünglich als ein Bit-Fehler definiert. Das Fehlerbit 13 e kann jedoch aus praktischen Gründen als ein Wortleitung-Richtungsfehler betrachtet werden und wird durch eine Ersatzspeicherzelle abgelöst, die zu einer Ersatzwortleitung wk im Ersatzspeicher 9 gehört. Alternativ könnte das Fehlerbit 13 e als ein Datenleitung-Richtungsfehler betrachtet werden, der dann durch eine Ersatzspeicherzelle im Ersatzspeicher 10 zu beseitigen wäre.

Eine Abtastoperation für den Blockchip 20 im Hauptspeicher 1 wird in einer Wortleitung-Richtung sowie in einer Datenleitung- Richtung durchgeführt, um zu prüfen, ob sich jede der Speicherzellen auf dem Blockchip 20 im Normalzustand befindet. Auf Grundlage des Ergebnisses der obigen Prüfoperation werden Ersatzadreßsignale und ein Fehlererfassungssignal in jede der Adreßübersetzungseinheiten 7 und 8 geschrieben, um fehlerhafte Speicherzellen auf dem Blockchip 20 abzulösen. Ein derartiges Defekt-Beseitigungsverfahren wird weiter unten im einzelnen erläutert.

In Fig. 2 ist ein Blockdiagramm eines Ausführungsbeispiels einer erfindungsgemäßen Halbleiter-Speichervorrichtung dargestellt. Bezugsziffer 1 bezeichnet wiederum einen aus mindestens einem Speicherblock-Chip aufgebauten Hauptspeicher, Bezugsziffer 7 eine Wortleitung-Adreßübersetzungseinheit, Bezugsziffer 8 eine Datenleitung-Adreßübersetzungseinheit, Bezugsziffer 9 einen Ersatzspeicher für die Beseitigung eines Wortleitung-Richtungsfehlers und Bezugsziffer 10 einen Ersatzspeicher für die Beseitigung eines Datenleitung-Richtungsfehlers. Mit Bezugsziffer 108 ist ein Eingangs/Ausgangs-Signal (I/O-Signal) bezeichnet, mit 109 ein Steuersignal für die Steuerung des Ausführungsbeispiels, mit 110 Datenleitung- Adreßsignale AX, mit 111 Wortleitung-Adreßsignale AY, mit 112 Speicherblock-Auswahlsignale AZ, mit 115 ein Wortleitung-Fehlererfassungssignal, das von der Wortleitung-Adreßübersetzungseinheit 7 geliefert wird, mit 117 ein Datenleitung- Fehlererfassungssignal, das von der Datenleitung-Adreßübersetzungseinheit 8 geliefert wird, mit 107 eine Priorität/Prüf- Schaltung zum Bestimmen, ob einem Wortleitung-Richtungsfehler oder einem Datenleitung-Richtungsfehler eine Priorität gegeben wird, falls diese Fehler gleichzeitig erzeugt werden, und zum Prüfen, ob eine Fehleradresse vorliegt oder nicht, und mit 102 eine Eingangs/Ausgangs-Umstellschaltung für die Umstellung eines I/O-Signals 119 des Hauptspeichers 1 und eines I/O-Signals 120 der Ersatzspeicher 9 und 10 auf das jeweils andere Signal, um entsprechend dem Ausgangssignal 118 der Priorität/Prüf- Schaltung 107 eines der I/O-Signale 119 und 120 zu wählen.

Der Hauptspeicher 1, die Ersatzspeicher 9 und 10 sowie die Adreßübersetzungseinheiten 7 und 8 wurden bereits im einzelnen erläutert. Im folgenden soll nun unter Bezugnahme auf die Fig. 1 und 2 ein Defekt-Beseitigungsverfahren beschrieben werden, bei dem geprüft wird, ob sich jede der Speicherzellen im Hauptspeicher 1 im Normalzustand befindet oder nicht, und bei dem auf Grundlage des Ergebnisses der obigen Prüfoperation Ersatzadreßsignale und ein Fehlererfassungssignal in eine der Adreßübersetzungseinheiten 7 und 8 geschrieben werden.

Werden die Wortleitung W 1 (Wortleitung 4) betreffende Wortleitung-Richtungsfehler bei einer Abtastoperation für den Hauptspeicher 1 in einer Wortleitungsrichtung erfaßt, werden Ersatzwortleitung-Adreßsignale 114 (ay) für die Auswahl einer Ersatzwortleitung w 1 im Ersatzspeicher 9 sowie das Wortleitung- Fehlererfassungssignal 115 in die Wortleitung-Adreßübersetzungseinheit 7 bei einer Vielzahl von Adressen geschrieben, die durch die Wortleitung-Adreßsignale 111 (AY) und Speicherblock- Auswahlsignale 112 (AZ) für die Auswahl der fehlerhaften Wortleitung 4 (W 1) bestimmt werden. Werden bei einer Abtastoperation für den Hauptspeicher 1 in Datenleitungsrichtung eine Datenleitung D 1 (Datenleitung 6) betreffende Datenleitung- Richtungsfehler erfaßt, werden Ersatzdatenleitung-Adreßsignale 116 (ax) für die Auswahl einer Ersatzdatenleitung d 1 im Ersatzspeicher 10 und das Datenleitung-Fehlererfassungssignal 117 in die Datenleitung-Adreßübersetzungseinheit 8 bei einer Vielzahl von Adressen geschrieben, die durch die Datenleitung- Adreßsignale 110 (AX) und Speicherblock-Auswahlsignale 112 (AZ) für die Auswahl der fehlerhaften Datenleitung 6 (D 1) bestimmt werden.

Wenn die Wortleitung-Adreßsignale 111 (AY) und die Speicherblock- Auswahlsignale 112 (AZ) für die Auswahl der fehlerhaften Wortleitung 4 (W 1) an die Wortleitung-Adreßübersetzungseinheit 7 angelegt werden, werden die Ersatzwortleitung- Adreßsignale 114 (ay) und das Wortleitung-Fehlererfassungssignal 115 von den Adressen in der Wortleitung-Adreßübersetzungseinheit 7, die durch die Signale AY und AZ bestimmt werden, auf die Weise ausgelesen, daß die Auslesesignale von einer Vielzahl von Ausgangsbits geliefert werden. Damit wird die Ersatzwortleitung w 1 im Ersatzspeicher 9 entsprechend den Ersatzwortleitung- Adreßsignalen 114 (ay) gewählt, und anschließend werden Ersatzspeicherzellen auf der Ersatzwortleitung w 1 entsprechend den Datenleitung-Adreßsignalen 110 (AX) gewählt, um die Wortleitung-Richtungsfehler bezüglich der Wortleitung 4 (W 1) zu beseitigen.

Wenn die Datenleitung-Adreßsignale 110 (AX) und die Speicherblock- Auswahlsignale 112 (AZ) für die Auswahl der fehlerhaften Datenleitung 6 (D 1) an die Datenleitung-Adreßübersetzungseinheit angelegt werden, werden die Ersatzdatenleitung- Adreßsignale 116 (ax) und das Datenleitung-Fehlererfassungssignal 117 von den Adressen in der Datenleitung-Adreßübersetzungseinheit 8, die durch die Signale AX und AZ bestimmt werden, auf die Weise ausgelesen, daß die Auslesesignale von einer Vielzahl von Ausgangsbits geliefert werden. Damit wird die Ersatzdatenleitung d 1 im Ersatzspeicher 10 entsprechend den Ersatzdatenleitung-Adreßsignalen 116 (ax) gewählt, und anschließend werden Ersatzspeicherzellen auf der Ersatzdatenleitung d 1 entsprechend den Wortleitung-Adreßsignalen 111 (AY) gewählt, um die Datenleitung-Richtungsfehler bezüglich der Datenleitung 6 (D 1) zu beseitigen.

Die in Fig. 2 dargestelte Eingangs/Ausgangs-Umstellschaltung 102 wählt normalerweise das I/O-Signal 119 des Hauptspeichers 1. Wird ein Fehler im Hauptspeicher 1 erfaßt, wird das Eingangs/Ausgangs-Umstellsignal 118 von der mit den Fehlererfassungssignalen 115 und 117 beaufschlagten Priorität/ Prüfschaltung 107 aktiviert, womit die Umstellschaltung 102 das I/O-Signal 120 der Ersatzspeicher 9 und 10 wählt. Mit Bezugsziffer 108 ist in Fig. 2 im übrigen ein I/O-Anschluß der Gesamtanordnung nach diesem Ausführungsbeispiel bezeichnet. Das bedeutet, über den Anschluß 108 wird digitale Information in Speicherzellen im Hauptspeicher 1 oder in den Ersatzspeichern 9 oder 10 geschrieben bzw. aus den Speicherzellen in diesen Speichern ausgelesen.

In Fig. 3 ist ein Fall dargestellt, in dem jede der Adreßübersetzungseinheiten 7 und 8 aus einem EPROM aufgebaut ist, in das Information elektrisch eingeschrieben und aus dem Information durch Ultraviolett-Bestrahlung gelöscht werden kann. Fig. 4 zeigt einen Fall, in dem die Adreßübersetzungseinheiten 7 und 8 jeweils aus einem EEPROM aufgebaut sind, in das Information elektrisch eingeschrieben und aus dem Information auch elektrisch gelöscht werden kann. Fig. 5 zeigt einen Fall, in dem die Adreßübersetzungseinheiten 7 und 8 jeweils aus einem Batterie-unterstützten SRAM aufgebaut sind. Wird im Ausführungsbeispiel nach Fig. 5 das SRAM von einer Leistungsversorgung VA getrennt, liefert eine Umstellschaltung 50 eine Batteriespannung VB an das SRAM, womit verhindert wird, daß die in dem SRAM gespeicherten Ersatzadreßsignale 114 und 116 sowie Fehlererfassungssignale 115 und 117 verschwinden. Daneben kann jede der Übersetzungseinheiten 7 und 8 auch aus einem anderen nicht-flüchtigen Speicher bzw. Permanentspeicher aufgebaut werden, beispielsweise einem Schmelz-ROM ("Fuse-ROM").

In Fig. 6 ist ein weiteres Ausführungsbeispiel einer erfindungsgemäßen Halbleiter-Speichervorrichtung dargestellt. Das Ausführungsbeispiel nach Fig. 6 entspricht bis auf eine Verriegelungsschaltung bzw. Zwischenspeicherschaltung 200, die an die Datenleitung-Adreßübersetzungseinheit 8 angefügt ist, dem Ausführungsbeispiel nach Fig. 2. Wie in Fig. 6 gezeigt, wird eine Eingangsleitung 201 des Zwischenspeichers 200 mit den Datenleitung-Adreßsignalen 110 (AX) und den Speicherblock- Auswahlsignalen 112 (AZ) beaufschlagt, und Ausgangsleitungen 202 von dem Zwischenspeicher 200 sind mit I/O-Leitungen 116 und 117 der Datenleitung-Adreßübersetzungseinheit 8 verbunden. Durch Verwendung dieses Zwischenspeichers bzw. dieser Verriegelungsschaltung 200 können die Ersatzdatenleitung-Adreßsignale 116 und das Datenleitung-Fehlererfassungssignal 117 ohne weiteres in die Datenleitung-Adreßübersetzungseinheit 8 geschrieben werden. Im einzelnen werden die Ersatzdatenleitung- Adreßsignale 116 und das Datenleitung-Fehlererfassungssignal 117, die auf Grundlage des Ergebnisses einer Prüfoperation für den Hauptspeicher 1 bestimmt werden, durch den Zwischenspeicher 200 über die Eingangsleitung 201 "verriegelt" und können dann vom Zwischenspeicher 200 über die Ausgangsleitungen 202 in die Datenleitung-Adreßübersetzungseinheit 8 geholt werden, um in der Adreßübersetzungseinheit 8 bei einer Vielzahl von Adressen geschrieben zu werden, die durch die Datenleitung- Adreßsignale 110 (AX) und die Speicherblock-Auswahlsignale 112 (AZ) vorgegeben werden. Die Zwischenspeicherschaltung 200 wird so gesteuert, daß sie für alle anderen Operationen bis auf die oben beschriebene Schreiboperation außer Betrieb ist.

Natürlich kann eine ähnliche Zwischenspeicherschaltung auch an die Wortleitung-Adreßübersetzungseinheit 7 angefügt werden, um eine "Verriegelungsoperation" ähnlich der oben beschriebenen durchzuführen.

In Fig. 7 ist ein weiteres Ausführungsbeispiel einer erfindungsgemäßen Halbleiter-Speichervorrichtung dargestellt. Das Ausführungsbeispiel nach Fig. 7 unterscheidet sich von dem nach Fig. 2 in den folgenden Punkten: das von der Datenleitung- Adreßübersetzungseinheit 8 gelieferte Datenleitung- Fehlererfassungssignal 117 ist aus einer Vielzahl von Bits gebildet; eine Decoderschaltung 214 wird durch dieses aus mehreren Bits gebildete Datenleitung-Fehlererfassungssignal 117 gesteuert; eine durch ein decodiertes Ausgangssignal 215 der Decoderschaltung 214 gesteuerte schaltende Schaltung 216 wird für die Wahl eines I/O-Signals 213 des Ersatzspeichers 10 verwendet; und eine weitere durch das decodierte Ausgangssignal 215 der Decoderschaltung 214 gesteuerte schaltende Schaltung 217 wird für die Wahl eines I/O-Signals 119 des Hauptspeichers 1 verwendet. In einem Fall, in dem beispielsweise eine Eingabe/ Ausgabe bei diesem Ausführungsbeispiel aus 8 Bits gebildet ist, werden die zweiten und dritten Bits der Eingabe/Ausgabe dem Ersatzspeicher 10 zugeteilt, und die ersten sowie vierten bis achten Bits der Eingabe/Ausgabe werden dem Hauptspeicher 1 zugeteilt.

Wiederum ein weiteres Ausführungsbeispiel einer erfindungsgemäßen Halbleiter-Speichervorrichtung ist in Fig. 8 dargestellt. Das Ausführungsbeispiel nach Fig. 8 unterscheidet sich von dem nach Fig. 2 darin, daß zusätzlich zu den Ersatzspeichern 9 und 10 ein dritter Ersatzspeicher 11 vorgesehen ist, um eine Speicherzelle abzulösen, die einen Bit-Fehler zeigt.

In der in Fig. 9 dargestellten Tabelle sind die Pegel der Wortleitung- bzw. Datenleitung-Fehlererfassungssignale 115 und 117, des Ausgangssignals 118 der Priorität/Prüf-Schaltung 107 sowie der Ersatzspeicher-Auswahlsignale 401, 402 und 403 (Fig. 8) für folgende vier Fälle dargestellt: Normalzustand, Wortleitung-Defektbeseitigung; Datenleitung-Defektbeseitigung und Bit-Defektbeseitigung. Wird im Ausführungsbeispiel nach Fig. 8 ein Fehler vom Bit-Typ beseitigt, werden sowohl das Wortleitung-Fehlererfassungssignal 115 als auch das Datenleitung- Fehlererfassungssignal 117 auf einen Pegel "1" gesetzt, und auch ein Ersatzspeicher-Auswahlsignal 403 wird auf den Pegel "1" gesetzt, wie in Fig. 9 gezeigt, um den dritten Ersatzspeicher 11 zu wählen.

Wie oben erläutert, ist nach vorliegender Erfindung eine Halbleiter-Speichervorrichtung vorgesehen, in der die Ersatzspeicher 9 und 10 (bzw. 11) für die Beseitigung von Fehlern im Hauptspeicher jeweils aus einem gewöhnlichen Halbleiterspeicher mit Mehrbit-Ausgabe aufgebaut werden können, bei der ein Fehlerbit nach einem relativ einfachen Verfahren beseitigt werden kann, und bei der die Hardware für die Durchführung des Fehlerbeseitigungsverfahrens eine relativ einfache Struktur hat.

Claims

1. Halbleiter-Speichervorrichtung, gekennzeichnet durch einen Hauptspeicher (1) mit einer Vielzahl von Speicherzellen, wobei eine Speicherzelle entsprechend Wortleitung-Adreßsignalen (111) und Datenleitung-Adreßsignalen (110) gewählt wird;
einen ersten und einen zweiten Ersatzspeicher (9, 10) für die Beseitigung eines Fehlers im Hauptspeicher (1); eine Wortleitung-Adreßübersetzungseinheit (7), die mit den Wortleitung-Adreßsignalen (111) beaufschlagt wird, um Ersatzwortleitung- Adreßsignale (114) von einem ersten Ausgabebereich der Einheit (7) zu dem ersten Ersatzspeicher (9) zu liefern und um ein Wortleitung-Fehlererfassungssignal (115) von einem zweiten Ausgabebereich der Einheit (7) zu liefern, das anzeigt, daß eine fehlerhafte Speicherzelle (13 a, 13 b) im Zusammenhang mit den Wortleitung-Adreßsignalen (111) im Hauptspeicher (1) vorliegt; und
eine Datenleitung-Adreßübersetzungseinheit (8), die mit den Datenleitung-Adreßsignalen (110) beaufschlagt wird, um Ersatzdatenleitung- Adreßsignale (116) von einem ersten Ausgabebereich der Einheit (8) zu dem zweiten Ersatzspeicher (10) zu liefern und um ein Datenleitung-Fehlererfassungsignal (117) von einem zweiten Ausgabebereich der Einheit (8) zu liefern, das anzeigt, daß eine fehlerhafte Speicherzelle (13 c, 13 d) im Zusammenhang mit den Datenleitung-Adreßsignalen (110) im Hauptspeicher (1) vorliegt.

2. Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet,
daß die Datenleitung-Adreßsignale (110) zusammen mit den Ersatzwortleitung-Adreßsignalen (114) an den ersten Ersatzspeicher (9) angelegt werden, und
daß die Wortleitung-Adreßsignale (111) zusammen mit den Ersatzdatenleitung-Adreßsignalen (116) an den zweiten Ersatzspeicher (10) angelegt werden.

3. Halbleiter-Speichervorrichtung nach Anspruch 2, dadurch gekennzeichnet,
daß die Ersatzwortleitung-Adreßsignale (114) für die Auswahl einer Ersatzwortleitung (w 1) in dem ersten Ersatzspeicher (9) und das Wortleitung-Fehlererfassungssignal (115) in die Wortleitung-Adreßübersetzungseinheit (7) bei Adressen geschrieben werden, die durch die Wortleitung-Adreßsignale (111) vorgegeben werden, und
daß die Ersatzdatenleitung-Adreßsignale (116) für die Auswahl einer Ersatzdatenleitung (d 1) in dem zweiten Ersatzspeicher (10) und das Datenleitung-Fehlererfassungssignal (117) in die Datenleitung-Adreßübersetzungseinheit (8) bei Adressen geschrieben werden, die durch die Datenleitung-Adreßsignale (110) vorgegeben werden.

4. Halbleiter-Speichervorrichtung nach Anspruch 3, dadurch gekennzeichnet,
daß in einem Fall, in dem das Wortleitung-Fehlererfassungssignal (115) von dem zweiten Ausgabebereich der Wortleitung- Adreßübersetzungseinheit (7) geliefert wird, zumindest eine aus einer Vielzahl von Ersatzspeicherzellen des ersten Ersatzspeichers (9) entsprechend den Ersatzwortleitung- Adreßsignalen (114) und den Datenleitung-Adreßsignalen (110) gewählt wird, um einen Fehler (13 a, 13 b) betreffend eine Wortleitung (4) im Hauptspeicher (1) zu beseitigen, und
daß in einem Fall, in dem das Datenleitung-Fehlererfassungssignal (117) von dem zweiten Ausgabebereich der Datenleitung- Adreßübersetzungseinheit (8) geliefert wird, zumindest eine aus einer Vielzahl von Ersatzspeicherzellen des zweiten Ersatzspeichers (10) entsprechend den Ersatzdatenleitung- Adreßsignalen (116) und den Wortleitung-Adreßsignalen (111) gewählt wird, um einen Fehler (13 c, 13 d) betreffend eine Datenleitung (6) in dem Hauptspeicher (1) zu beseitigen.

5. Halbleiter-Speichervorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Wortleitung-Adreßübersetzungseinheit (7) und die Datenleitung-Adreßübersetzungseinheit (8) aus einem Halbleiterspeicher mit Mehrbit-Ausgabe aufgebaut sind.

6. Fehlerbeseitigungsverfahren unter Verwendung der Halbleiter- Speichervorrichtung nach Anspruch 2, gekennzeichnet durch folgende Schritte:
Schreiben der Ersatzwortleitung-Adreßsignale (114) für die Auswahl einer Ersatzwortleitung (w 1) in dem ersten Ersatzspeicher (9) und des Wortleitung-Fehlererfassungssignals (115) in die Wortleitung-Adreßübersetzungseinheit (7) bei einer Vielzahl von Adressen, die durch die Wortleitung-Adreßsignale (111) vorgegeben werden, und Schreiben der Ersatzdatenleitung- Adreßsignale (116) für die Auswahl einer Ersatzdatenleitung (d 1) in dem zweiten Ersatzspeicher (10) und des Datenleitung- Fehlererfassungssignals (117) in die Datenleitung-Adreßübersetzungseinheit (8) bei einer Vielzahl von Adressen, die durch die Datenleitung-Adreßsignale (110) vorgegeben werden; und
Wählen von zumindest einer aus einer Vielzahl von Ersatzspeicherzellen des ersten Ersatzspeichers (9) entsprechend den Ersatzwortleitung-Adreßsignalen (114) und den Datenleitung- Adreßsignalen (110) für einen Fall, in dem das Wortleitung- Fehlererfassungssignal (115) von dem zweiten Ausgabebereich der Wortleitung-Adreßübersetzungseinheit (7) geliefert wird, um einen Fehler betreffend eine Wortleitung (4) in dem Hauptspeicher (1) zu beseitigen, und Wählen von zumindest einer aus einer Vielzahl von Ersatzspeicherzellen des zweiten Ersatzspeichers (10) entsprechend den Ersatzdatenleitung-Adreßsignalen (116) und den Wortleitung-Adreßsignalen (111) für einen Fall, in dem das Datenleitung-Fehlererfassungssignal (117) von dem zweiten Ausgabebereich der Datenleitung-Adreßübersetzungseinheit (8) geliefert wird, um einen Fehler (13 c, 13 d) betreffend eine Datenleitung (6) in dem Hauptspeicher (1) zu beseitigen.

7. Fehlerbeseitigungsverfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Wortleitung-Adreßübersetzungseinheit (7) und die Datenleitung-Adreßübersetzungseinheit (8) aus einem Halbleiterspeicher mit Mehrbit-Ausgabe aufgebaut werden.