DE69411532T2 - Verfahren zur Programmierung von Redundanzregistern in einer Zeilenredundanzschaltung für einen Halbleiterspeicherbaustein - Google Patents

Description

• Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Brennen/Programmieren von Redundanzregistern in einer integrierten Zeilenredundanzschaltung für eine Halbleiterspeichereinrichtung und auf eine integrierte Zeilenredundanzschaltung, die solch ein Verfahren ausführt.
• Halbleiterspeichereinrichtungen sind im allgemeinen in einem zweidimensionalen Feld (Speichermatrix) angeordnet, bei dem die einzelnen Speicherelemente an den Schnittpunkten von Zeilen ("Wortleitungen") und Spalten ("Bitleitungen") der Matrix angeordnet sind: Um auf ein gegebenes Speicherelement zuzugreifen, ist es notwendig, die Wortleitung und die Bitleitung an dem Schnittpunkt auszuwählen, an dem das Speicherelement angeordnet ist; zu diesem Zwecke ist der Speicheradreßbus in Zeilen- und Spaltenadreßsignale unterteilt, die unabhängig dekodiert werden.
• Es ist bekannt, daß bei dem Herstellen von Halbleiterspeichern häufig Defekten begegnet wird, die eine begrenzte Zahl von Speicherelementen in der Speichermatrix befallen. Der Grund für die hohe Wahrscheinlichkeit von Defekten dieser Art ruht darin, daß bei einer Halbleiterspeichereinrichtung der größte Teil der Chipfläche von der Speichermatrix besetzt ist; weiter ist es in der Speichermatrix und nicht in der Peripherieschaltung, daß die Herstellungsprozeßeigenschaften gewöhnlich zu den Grenzen vorgeschoben werden.
• Zum Vermeiden, daß das Vorhandensein einer begrenzten Zahl von defekten Speicherelementen in vielen Millionen die Verwerfung des gesamten Chips erzwingt, und zum daher Vergrößern der Herstellungsprozeßausbeute ist eine Technik bekannt des Vorsehens des Herstellens einer gewissen Zahl von zusätzlichen Speicherelementen, die allgemein "Redundanzspeicherelemente" genannt werden, die als Ersatz für jene Elemente zu benutzen sind, die während des Testens der Speichereinrichtung als defekt erkannt werden; die Auswahlschaltungen, mit denen die integrierte Komponente notwendigerweise versehen werden muß und die die oben erwähnte funktionale Ersetzung eines defekten Speicherelementes durch ein Redundanzspeicherelement ermöglicht, werden insgesamt mit dem Namen "Redundanzschaltung" bezeichnet, während die Menge der Redundanzspeicherelemente und -Schaltung kurz als "Redundanz" definiert wird.
• Die Redundanzschaltung weist einbrennbare nichtflüchtige Speicherregister (Redundanzregister) auf, die geeignet sind zum Speichern jener Adreßkonfigurationen, die den defekten Speicherelementen entsprechen; solche Register werden ein für allemal während des Testens der Speichereinrichtung eingebrannt, und sie müssen die darin gespeicherte Information selbst in der Abwesenheit der Spannungsversorgung halten.
• Bei praktischen Verwirklichungen der Redundanz in Speichereinrichtungen sind sowohl Wortleitungen als auch Bitleitungen von Redundanzspeicherelementen allgemein in der Speichermatrix vorgesehen; jede Redundanzwortleitung oder -bitleitung ist mit einem entsprechenden Zeilen- oder Spaltenredundanzregister verknüpft, in dem die Adresse einer defekten Wortleitung oder Bitleitung so gespeichert ist, daß wann immer die defekte Wortleitung oder Bitleitung adressiert wird, die entsprechende Redundanzwortleitung oder -Bitleitung gewählt wird.
• Soweit Wortleitungen betroffen sind, ist erkannt worden, daß der häufigste Defekt in Kurzschlüssen zwischen benachbarten Wortleitungen besteht: Diese Situation wird leicht während des Testens erkannt, da, wenn die Auswahl einer von zwei kurzgeschlossenen Wortleitungen versucht wird, das Potential solcher Wortleitung nicht auf den vorgeschriebenen Wert steigen kann, da es durch den Kurzschluß zu dem Potential der benachbarten nicht gewählten Wortleitung verbunden ist. Wenn daher während des Testens eine defekte Wortleitung gefunden wird, wird angenommen, daß solch eine Wortleitung mit der benachbarten Wortleitung (die in der Abtastreihenfolge der defekten Wortleitung folgt) kurzgeschlossen ist, und die beiden Wortleitungen werden durch zwei entsprechende Redundanzwortleitungen ersetzt; von nun an werden die defekten Wortleitungen nie mehr ausgewählt.
• Da defekte Wortleitungen immer paarweise auftreten, ist es bekannt, die Zeilenredundanzregister auf solche Weise auszulegen, daß sie je ein Paar von Zeilenadressen speichern und mit einem entsprechenden Paar von Redundanzwortleitungen verknüpft sind: In jedes Zeilenrendundanzregister kann daher die Adresse von zwei benachbarten kurzgeschlossenen Wortleitungen eingebrannt werden.
• Jedes Zeilenredundanzregister weist einbrennbare nichtflüchtige Speicherzellen auf, in denen die Adressen zweier benachbarter defekter Wortleitungen eingebrannt werden können; jede solcher Speicherzellen muß mindestens ein einbrennbares nichtflüchtiges Speicherelement wie ein Schmelzelement oder einen MOSFET mit schwebendem Gate, eine Lastschaltung zum Lesen der darin gespeicherten Information und eine Brennlastschaltung für das Einbrennen des Speicherelementes gemäß dem Logikzustand eines entsprechenden Adreßbit in dem eingestellten Zeilenadreßsignal (Zeilenadreßbus) aufweisen.
• Bei Speichereinrichtungen ist die Verknüpfung zwischen den Wortleitungen in der Speichermatrix und den entsprechenden Auswahlsignalen, die durch die Zeilenadreßdekodier- und Auswahlschaltung erzeugt werden, im allgemeinen so, daß benachbarte Wortleitungen Adressen aufweisen, die sich nur um ein Bit unterscheiden; da jedoch solch ein Bit irgendeines der Bit sein kann, die das eingestellte Zeilenadreßsignal darstellen, folgt, daß jedes Zeilenredundanzregister zwei volle Zeilen von Adressen speichern sollte, damit immer zwei benachbarte kurzgeschaltete Wortleitungen ersetzt werden können: Das bedeutet, daß jedes Zeilenredundanzregister eine Zahl von Speicherzellen gleich der zweifachen Zahl von Zeilenadreßbit aufweisen muß. Da jede Speicherzelle eine wesentliche Chipfläche besetzt, würde dieses zu einer übermäßigen Zunahme der Gesamtchipfläche führen, so daß die gesamte Prozeßausbeute verringert anstatt vergrößert wird. Das ist es, warum allgemein ein Kompromiß zwischen der Reparaturfähigkeitsrate für defekte Wortleitungspaare und der Zunahme der Chipgröße erreicht wird; in der Praxis geben die Konstrukteure die Möglichkeit zum Ersetzen irgendwelcher zweier benachbarter kurzgeschlossener Wortleitungen auf, wobei die Ersetzung benachbarter Wortleitungen, deren Adressen sich nur in einem (oder mehr) Bit unterscheiden, auf eine gegebene Untermenge der gesamten Zeilenadreßsignalmenge begrenzt wird: Wenn zum Beispiel die Zeilenadreßsignalmenge m Adreßbit aufweist, kann dies als die Summe zweier Untermengen n und q derart gedacht werden, daß n die signifikantesten Zeilenadreßbit enthält, während q die am wenigsten signifikanten Zeilenadreßbit enthält; die Ersetzung defekter Wortleitungspaare, das für benachbarte Wortleitungen stattfinden soll, deren Adressen sich nur in einem (oder mehr) Bit unterscheiden, wird auf die Untermenge q begrenzt, es ist ausreichend, in einem gegebenen Zeilenredundanzregister die volle Zeilenadresse m für eine des Paares benachbarter Wortleitungen und die Untermenge q für die andere Wortleitung des Paares zu speichern. Das bedeutet, daß jedes Zeilenredundanzregister aus (m + q) Speicherzellen anstatt von 2 m Speicherzellen aufzubauen ist; die Auswirkung auf die Reparaturfähigkeitsrate kann ermessen werden, indem bedacht wird, daß die Wahrscheinlichkeit eines Kurzschlußdefektes zwischen zwei benachbarten Wortleitungen, deren Adressen sich in einem (oder mehr) Bit in der Untermengen unterscheiden, gleich 1/2q ist.
• In dem Europäischen Patent EP 0 655 743 A ist eine Brennlastschaltung zum Brennen einer Speicherzelle in einem nichtflüchtigen Speicherregister (wie ein Zeilenredundanzregister) beschrieben, dank der der Wert, der in das Speicherelement der Speicherzellen einzubrennen ist, direkt durch eine der Adreßsignalleitungen geliefert werden kann, die bereits in der Speichereinrichtung vorhanden sind, und direkt die Dekodierschaltung ohne die Notwendigkeit des Erzeugens zusätzlicher Signale beliefert werden kann.
• Im Hinblick auf den beschriebenen Stand der Technik ist es die Hauptaufgabe der vorliegenden Erfindung, ein Verfahren zum Brennen von Redundanzregistern in einer integrierten Zeilenredundanzschaltung vorzusehen, daß so weit wie möglich Benutzung macht von Signalleitungen, die bereits in der Speichereinrichtung für verschiedene Zwecke vorhanden sind, ohne die Notwendigkeit des Erzeugens zweckgebundener Signale auf dem Chip, und somit die Chipgröße der Speichereinrichtung zu minimieren.
• Es ist eine andere Aufgabe der vorliegenden Erfindung, eine integrierte Zeilenredundanzschaltung zu realisieren, die das oben erwähnte Verfahren ausübt.
• Gemäß der vorliegenden Erfindung, wie sie in den unabhängigen Ansprüchen definiert ist, wird eine solche Hauptaufgabe gelöst mittels eines Verfahrens zum Brennen von Redundanzregistern in einer integrierten Zeilenredundanzschaltung für eine Halbleiterspeichereinrichtung mit Speicherzellen, die an den Schnittpunkten von Zeilen und Spalten einer Matrix von Speicherelementen angeordnet sind, wobei die Zeilenredundanzschaltung eine Mehrzahl von nichtflüchtigen Speicherregistern aufweist, von denen jedes mit einem entsprechendem Paar von Redundanzzeilen von Redundanzspeicherelementen verknüpft ist, und jedes einzelne brennbar ist zum Speichern eines Paares von Adressen eines entsprechenden Paares von benachbarten defekten Zeilen in zwei Untermengen einer Menge von Speicherzellen, dadurch gekennzeichnet, daß jedes nichtflüchtige Speicherregister mit Zeilenadreßsignalen und mit einem entsprechenden Auswahlsignal, das zu einer Menge von Spaltenadreßsignalen gehört, beliefert wird, und das vorsieht:
• a) Anlegen der Adresse an der ersten defekten Zeile des Paares benachbarter defekter Zeilen an die Zeilenadreßsignale;
• b) Aktivieren eines der Auswahlsignale zum Auswählen des nichtflüchtigen Registers, das zu brennen ist;
• c) Anlegen eines ersten logischen Pegels an ein weiteres Signal der Menge von Spaltenadreßsignalen zum Auswählen zum Brennen einer ersten Untermenge der zwei Untermengen von Speicherzellen in dem ausgewählten nichtflüchtigen Speicherregister;
• b) Ermöglichen des Brennens der Adresse der ersten defekten Zeile des Paares benachbarter defekter Zeilen in die erste Untermenge von Speicherzellen;
• e) Anlegen der Adresse einer zweiten defekten Zeile des Paares benachbarter defekter Zeilen an mindestens einer Untermenge der Spaltenadreßsignale;
• f) Anlegen eines zweiten entgegengesetzten Pegels an das weitere Signal der Menge von Spaltenadreßsignalen zum Auswählen zum Brennen mindestens einer Gruppe von Speicherzellen der zweiten Untermenge der zwei Untermengen von Speicherzellen in dem ausgewählten nichtflüchtigen Speicherregister;
• g) Ermöglichen des Brennens der Adresse der zweiten defekten Zeile des Paares benachbarter defekter Zeilen in die zweite Untermenge von Speicherzellen.
• Gemäß der vorliegenden Erfindung wird die andere Aufgabe gelöst mittels einer integrierten Zeilenredundanzschaltung für eine Halbleiterspeichereinrichtung, die dadurch gekennzeichnet ist, daß sie aufweist ein erstes Mittel zum Beliefern von jedem nichtflüchtigen Speicherregister mit Zeilenadreßsignalen, die, wenn eines der nichtflüchtigen Speicherregister zu brennen ist, die Adresse der defekten Zeilen tragen, und ein zweites Mittel zum Beliefern von jedem nichtflüchtigen Speicherregister mit einem entsprechenden Spaltenadreßsignal, das zum Auswählen des entsprechenden zugehörigen nichtflüchtigen Speicherregister zum Brennen aktiviert wird, und daß sie weiter ein Schaltungsmittel aufweist, das mit einem weiteren Spaltenadreßsignal beliefert wird zum Aktivieren gemäß dem Logikzustand des weiteren Spaltenadreßsignales eines oder ein anderes zweier Steuersignale, die an die nichtflüchtigen Speicherregister zum Auswählen der Untermenge von Speicherzellen geliefert werden, in die die von den Zeilenadreßsignalen getragenen Daten zu brennen sind.
• Dank der vorliegenden Erfindung kann das Brennen der Zeilenredundanzregister ausgeführt werden, indem bereits existierende Signale benutzt werden, d.h. Adreßsignale, die normalerweise zum Adressieren der Speicherelemente benutzt werden, wenn die Speichereinrichtung gelesen wird.
• Die Merkmale der vorliegenden Erfindung werden ersichtlicher aus der folgenden detaillierten Beschreibung einer speziellen Ausführungsform, die als nicht begrenzendes Beispiel in den beigefügten Zeichnungen dargestellt ist, in denen:
• Fig. 1 ein schematisches elektrisches Schaltbild einer Zeilenredundanzschaltung gemäß der vorliegenden Erfindung ist;
• Fig. 2 ein schematisches elektrisches Schaltbild eines Redundanzregisters für die Zeilenredundanzschaltung ist;
• Fig. 3 ein schematisches elektrisches Schaltbild einer brennbaren nichtflüchtigen Speicherzelle des Redundanzregisters von Fig. 2 ist;
• Fig. 4 ein schematisches elektrisches Schaltbild einer Schaltung zum Erzeugen von Steuersignalen für die Redundanzschaltung ist;
• Fig. 5 ein schematisches elektrisches Schaltbild einer anderen Ausführungsform der Schaltung von Fig. 4 ist;
• Fig. 6 ein schematisches elektrisches Schaltbild eines Teiles einer Matrix von Speicherelementen einer Halbleiterspeichereinrichtung ist, das ein Paar defekter Wortleitungen und Paar redundanter Wortleitungen zeigt;
• Fig. 7 ist ein schematisches elektrisches Schaltbild einer Speichermatrixarchitektur.
• Wie bereits gesagt, weist die Halbleiterspeichereinrichtung eine Matrix von Speicherzellen M auf (Fig. 6 und 7), die an den Schnittpunkten von Zeilen (Wortleitungen) WL1-Wln und Spalten (Bitleitungen) BL1-BLm angeordnet sind und weiter mit Redundanzzeilen RWL0-RWL7 von Redundanzspeicherelementen RM versehen sind.
• Wie in Fig. 1 gezeigt ist, weist eine integrierte Zeilenredundanzschaltung gemäß der Erfindung eine Mehrzahl von Redundanzregistern RR1-RR4 auf (4 in dem gezeigten Beispiel) von denen jedes mit einem entsprechenden Paar von Redundanzwortleitungen RWL0, RWL1-RWL6, RWL7 verknüpft ist (Fig. 7). In dem folgenden wird von der Speichereinrichtung anfänglich angenommen, daß sie eine Speichermatrixarchitektur derart aufweist, die nur einen der Blöcke aufweist, die durch HM1 oder HM2 in Fig. 7 bezeichnet sind; folglich sollte das Signal HMSS in strichpunktierter Linie nicht betrachtet werden. In dem letzten Teil der Beschreibung wird eine Speichermatrixarchitektur derart in Betracht gezogen, die beide Blöcke HM1 und HM2 in Fig. 7 aufweist.
• Wie weiter in Fig. 2 gezeigt ist, weist jedes Redundanzregister RR1-RR4 eine erste Gruppe 1 brennbarer nichtflüchtiger Speicherzellen MC4-MC9 (6 in dem gezeigten Beispiel) und zwei Gruppen 2 und 2' von brennbaren nichtflüchtigen Speicherzellen MC0-MC3 (4 in diesem Beispiel) auf.
• Die Speicherzellen MC4-MC9 der ersten Gruppe 1 eines jeden Redundanzregisters RR1-RR4 werden jeweils mit einem entsprechenden Zeilenadreßsignal R4-R9 beliefert, das von einem Bus RABUS' genommen wird, der die Signale enthält, die dem signifikantesten Zeilenadreßbit entsprechen; die Signale des Buses RABUS' sind eine erste Untermenge einer Menge von Zeilenadreßsignalen, die zusammen gruppiert sind zum Bilden eines Zeilenadreßbuses RABUS, der auf eine für sich bekannte Weise durch eine Zeilenadreßeingangspufferschaltung RABUF erzeugt wird und ebenfalls auf eine für sich bekannte Weise eine Zeilendekodierschaltung RADEC zum Auswählen der Wortleitungen WL1-WLn der Speichermatrix liefert (Fig. 1 und 7). Jede Speicherzelle MC&sub4;-MC9 weist ein Ausgangssignal MCS4- MCS9 auf, das den Speicherzellenstatus darstellt, das zusammen mit dem entsprechenden Zeilenadreßsignal R4-R9 an einen entsprechenden Komparator 3 geliefert wird, dessen Ausgangssignal CMP4-CMP9 nur aktiviert wird, wenn der Speicherzellenstatus mit dem gegenwärtigen Status des entsprechenden Zeilenadreßsignales übereinstimmt; da sich der Komparator 3 mit digitalen Signalen befaßt, kann er einfach durch ein AND-Gatter dargestellt werden. All die Signale CMP4- CMP9 beliefern eine Auswahlschaltung 4 einer Redundanzwortleitung ersten Pegels, die, wenn alle Signale CMP4-CMP9 aktiviert sind (d. h. wenn der gegenwärtige Zustand des signifikantesten Zeilenadreßsignales R4-R9 mit dem Logikzustand übereinstimmt, der in den Speicherzellen MC4-MC9 der ersten Gruppe 1 gespeichert ist), aktiviert ein entsprechendes Auswahlsignal FLRS einer Redundanzwortleitung ersten Pegels. In Abhängigkeit von dem Logikpegel, der dem aktivierten Zustand der Signale CMP4-CMP9 entspricht und dem Signal FLRS kann die Schaltung 4 durch ein AND-Gatter (CMP4- CMP9) gleich "1" und FLRS gleich "1" wenn aktiviert) oder durch ein ODER-Gatter (CMP4-CMP9 gleich "0" und FLRS gleich "0", wenn aktiviert), durch ein NAND-Gatter (CMP4-CMP9 gleich "1" und FLRS gleich "0" wenn aktiviert) oder durch ein NOR-Gatter (CMP4-CMP9 gleich "0" und FLRS gleich "1" wenn aktiviert) dargestellt werden; weiterhin ist es dem Fachmann bekannt, die Schaltung 4 kann durch einen Baum von Logikgattern mit wenig Eingängen anstelle eines einzelnen Logikgatters mit sechs Eingängen zum Erhöhen der Schaltgeschwindigkeit dargestellt werden.
• Jede Speicherzelle MC0-MC3 in den zweiten Gruppen 2 und 2' wird mit einem entsprechenden Zeilenadreßsignal R0-R3 beliefert, das von einem Bus RABUS" genommen wird; die Signale des Buses RABUS" sind eine zweite Untermenge der Menge von Zeilenadreßsignalen des Buses RABUS und stellen die Signale entsprechend dem am wenigsten signifikanten Zeilenadreßbit dar; ähnlich den Speicherzellen MC4-MC9 in der ersten Gruppe 1 weist jede Speicherzelle MC0-MC3 in den Gruppen 2 und 2' ein Ausgangssignal MCS0-MCS3 auf, das den Speicherzellenstatus darstellt, das zusammen mit dem entsprechenden Zeilenadreßsignal R0-R3 an einen entsprechenden Komparator 3 geliefert wird, dessen Ausgangssignal CMP0-CMP3 nur aktiviert wird, wenn der Speicherzellenstatus mit dem gegenwärtigen Status des entsprechenden Zeilenadreßsignales übereinstimmt. Jedes der zwei Gruppen von Signalen CMP0-CMP3 beliefert eine entsprechende Auswahlschaltung 5 und 5' einer Redundanzwortleitung zweiten Pegels, die, wenn alle Signale CMP0- CMP3 der entsprechenden Gruppe aktiviert sind (d.h. wenn der gegenwärtige Status des am wenigsten signifikanten Zeilenadreßsignales R0-R3 mit dem Logikzustand übereinstimmt, der in den Speicherzellen NC0-NC3 der entsprechenden zweiten Gruppe 2 und 2' übereinstimmt), ein Auswahlsignal SLRS und SLRS' einer Redundanzwortleitung zweiten Pegels aktiviert. Überlegungen bezüglich der praktischen Realisierung ähnlich zu jenen, die für die Schaltung 4 gemacht sind, gelten für die Schaltungen 5 und 5'. Jedes der Auswahlsignale SLRS und SLRS' zweiten Pegels wird zusammen mit dem Auswahlsignal FLRS ersten Pegels an eine entsprechende Redundanzwortleitungsauswahlschaltung 6 und 6' geliefert, deren Ausgang RS0DD und RSEVEN aktiviert wird, wenn sowohl das Auswahlsignal FLRS ersten Pegels und das entsprechende Auswahlsignal SLRS und SLRS' zweiten Pegels aktiviert sind. Die Signale RSEVEN und RS0DD sind durch einen entsprechenden Schalter 51-54 und 51'- S4' mit einem entsprechenden Redundanzwortleitungsauswahlsignal RWL0S, RWL2S, RWL4S, RWLGS und RWLIS, RWL3S, RWLSS, RWL7S zum Auswählen der Redundanzwortleitungen verbunden (die Schalter S1-S4 und S1'-S4' werden durch ein Steuersignal SCHT gesteuert, das zum Beispiel durch eine interne Steuerschaltung der Speichereinrichtung bei gewissen Testbedingungen aktiviert wird: die Aktivierung des Signales CNT bestimmt die Schalter zum Verbinden der Redundanzwortleitungsauswahlsignale RWL0S- RWL7S mit einer einzelnen Signalleitung EXT, zum Beispiel zum Direktverbinden mit einem Dateneingangs/Ausgangsanschluß der Speichereinrichtung zum simultanen Aktivieren aller Redundanzwortleitungen). Die Aktivierung des Signales RSEVEN in einem der Redundanzregister RR1-RR4 bestimmt die Auswahl der geradzahligen Redundanzwortleitung RWL0, RWL2, RWL4, RWL6 des zugehörigen Paares RWL0, RWL1-RWL6, RWL7, während die Aktivierung des Signales RS0DD die Auswahl der ungeradzahligen Redundanzwortleitung RWL1, RWL3, RWL5, RWL7 bestimmt. Weiter verhindert die Aktivierung des Signales RSEVEN oder RS0DD, daß die defekte Wortleitung, deren Adresse in den Speicherzellen der ersten Gruppe 1 und der zweiten Gruppe 2 oder 2' von Speicherzellen des entsprechenden Redundanzregisters gespeichert sind, ausgewählt wird.
• Wie in dem Europäischen Patent EP 0 657 814 A beschrieben ist, ist es notwendig zu verhindern, daß eine zweideutige Wortleitungsauswahl auftritt: Da in der Tat gerade nicht gebrannte Redundanzregister, die mit unbenutzten Paaren von Redundanzwortleitungen verknüpft sind, einen speziellen logischen Zustand speichern, der zu der Menge aller möglichen Zustände für die Zeilenadreßsignale R0-R9 gehört, wenn eine Zeilenadresse an die Halbleitereinrichtung geliefert wird, die mit dem speziellen logischen Zustand der Paare von Redundanzwortleitungen, die mit all den nicht gebrannten Redundanzregistern verknüpft sind, übereinstimmen, würden sie simultan ausgewählt. Dieses ist klarerweise nicht akzeptierbar, und die Auswahl der Redundanzwortleitungen muß verboten werden, wann immer eine Zeilenadresse an die Speichereinrichtung geliefert wird, die mit dem speziellen Logikzustand übereinstimmt (der gut bekannt ist, da er dem nicht gebrannten oder jungfräulichen Zustand der Speicherzellen MC0-MC9 entspricht). Zu diesem Zwecke wird eine Kombinationsschaltung 7 (Fig. 1) mit dem Zeilenadreßbus RABUS zum Erkennen beliefert, ob der gegenwärtige Zustand der Zeilenadreßsignale R0-R9 mit dem speziellen Logikzustand übereinstimmt, und wenn dieses auftritt, aktiviert die Schaltung 7 ein Verbotssignal DIS, das an die Auswahlschaltung 4 einer Redundanzwortleitung ersten Pegels in allen Redundanzregistern RR1-RR4 (Fig. 2) geliefert wird. Dieses verhindert, daß das Auswahlsignal FLRS ersten Pegels aktiviert wird, selbst wenn ein oder mehrere Redundanzregister RR1-RR4 existieren, die nicht gebrannt sind und die daher in den Speicherzellen MC0-MC9 den speziellen Logikzustand speichern. Die Kombinationshaltung 7 kann ein Element der Zeilenadreßdekodierschaltung RADEC sein.
• Wie in dem Europäischen Patent EP 0 655 743 A beschrieben ist und wie in Fig. 5 gezeigt ist, weist jede brennbare nichtflüchtige Speicherzelle MC0-MC9 ein brennbares nichtflüchtiges Speicherelement zum Beispiel einen MOSFET M1 mit schwebendem Gate auf, dessen Source mit einer Massespannung GND verbunden ist, und dessen Steuergate mit einer Versorgungsspannung VG verbunden ist, die durch eine Steuerschaltung (nicht gezeigt), die in der Speichereinrichtung ist, von einem Lesespannungswert (typischerweise 5V) zu einem hohen Programmierspannungswert (von ungefähr 12V) geschaltet werden kann; die Drain von M1 ist mit einer Leselastschaltung LC verbunden, deren Ausgang durch das Signal MCS0-MCS9 dargestellt ist, die Drain von M1 ist ebenfalls mit einer Brennlastschaltung verbunden, die im wesentlichen durch einen MOSFET M2 dargestellt wird, dessen Drain mit einer Brenndatenleitung PDL verbunden ist. In jedem Redundanzregister RR1-RR4 sind die Brenndatenleitungen PDL der Speicherzellen MC4-MC9 der ersten Gruppe 1 jeweils mit den entsprechenden signifikantesten Zeilenadreßsignalen R4-R9 verbunden, während die Brenndatenleitungen PDL der Speicherzellen MC0-MC3 der zweiten Gruppen 2 und 2' jeweils mit einem entsprechenden der am wenigsten signifikanten Zeilenadreßsignale R0-R3 verbunden sind. In jedem Redundanzregister RR1-RR4 ist das Gate des MOSFET M2 in den Speicherzellen MC4-MC9 der ersten Gruppe 1 und in den Speicherzellen MC0-MC3 der Gruppe 2 mit einem Ausgangssignal PEVEN eines ersten Masse/Hochspannungsschalter 8 (Fig. 2) verbunden, während das Gate des MOSFET M2 in den Speicherzellen MC0-MC3 der Gruppe 2' mit einem Ausgangssignal PUDD eines zweiten Masse/Hochspannungsschalter 8' verbunden ist. Ein erstes Steuersignal EVEN beliefert gemeinsam all die Schalter 8, während ein zweites Steuersignal ODD gemeinsam alle Schalter 8' beliefert; weiter werden die Schalter 8 und 8' in jedem Redundanzregister RR1-RR4 gemeinsam mit einem entsprechenden Spaltenadreßsignal C0-C3 beliefert, das von einem Bus CABUS' entnommen wird, das eine Untermenge einer Menge von Spaltenadreßsignalen enthält, die in einem Spaltenadreßbus CABUS gruppiert sind; der Spaltenadreßbus CABUS wird auf eine für sich bekannte Weise durch eine Spaltenadreßeingangspufferschaltung CABUF erzeugt und wird auch eine für sich bekannte Weise an eine Spaltenadreßdekodierschaltung CADEC zum Auswählen der Bitleitungen der Speichermatrix geliefert (Fig. 1 und 7).
• Ein Beispiel einer Schaltung zum Erzeugen der zwei Steuersignale EVEN und ODD ist in Fig. 3 gezeigt und weist ein erstes NOR-Gatter 9 auf, das mit einem Steuersignal RRPGEN, das durch die Steuerschaltung, die in der Speichereinrichtung vorhanden ist, aktiviert wird, und mit einem weiterem Spaltenadreßsignal C4, das von dem Bus CABUS' genommen wird, beliefert wird; ein Ausgang des NOR-Gatters 9 stellt das Steuersignal EVEN dar, und wird an ein zweites NOR-Gatter 10 geliefert, das ebenfalls mit dem Signal RRPGEN beliefert wird und dessen Ausgang das Steuersignal ODD darstellt; bei diesem Beispiel wird angenommen, daß der aktive Zustand der zwei Steuersignale EVEN und ODD dem "1"-Logikzustand entspricht, während das Signal RRPGEN aktiviert wird, indem es auf den "0"- Logikzustand getrieben wird; das Spaltenadreßsignal C4 wird zum selektiven Aktivieren entweder des Signales EVEN oder des Signales ODD genutzt, wenn RRPGEN aktiviert ist (C4 gleich "0" aktiviert das Signal EVEN, während C4 gleich "1" das Signal ODD aktiviert). Andere Ausführungsformen sind offensichtlich möglich in Abhängigkeit von dem Logikpegel, der dem aktivierten Zustand des Signales RRPGEN entspricht; die wesentliche Anforderung ist die, daß, wenn das Signal RRPGEN nicht aktiviert ist, beide Steuersignale EVEN und ODD ebenfalls nicht aktiviert sind unabhängig von dem Logikzustand des Spaltenadreßsignales C4, während, wenn RRPGEN aktiviert ist, entweder EVEN oder ODD aktiviert ist, in Abhängigkeit des Logikzustandes von C4.
• Während des Testens der Speichereinrichtung werden verschiedene Wortleitungen WL1-WLn (Fig. 7) der Speichermatrix aufeinanderfolgend adressiert, wobei zum Beispiel von der Wortleitung WL1 gestartet wird. Es sei angenommen, daß eine Wortleitung WLi (Fig. 6) sich als defekt erweist: Wie zuvor beschrieben wurde, wird angenommen, daß ein Defekt D derart existiert, daß die Wortleitung WLi mit der benachbarten Wortleitung WLi + 1 kurzgeschlossen ist, die bei der Test- Abtastreihenfolge auf WLi folgt; das bedeutet, daß nicht nur WLi sondern auch WLi + 1 defekt ist, und das Wortleitungspaar WLi, WLi + 1 muß durch ein Paar von Redundanzwortleitungen, zum Beispiel durch das Paar RWL2, RWL3 ersetzt werden. Zu diesem Zwecke müssen die Adressen der Wortleitungen WLi und WLi + 1 in das Redundanzregister RR2 gebrannt werden, das mit RWL2 und RWL3 verknüpft ist. Gemäß dem Verfahren der vorliegenden Erfindung wird die Speichereinrichtung mit einer Zeilenadresse entsprechend zu der der defekten Wortleitung WLi beliefert, so daß der Zeilenadreßbus RABUS eine der zwei Adressen trägt, die in das Redundanzregister RR2 zu brennen sind; die Speichereinrichtung wird weiter mit einer Spaltenadresse derart beliefert, daß die Spaltenadreßsignale C0 und C2 bis C4 logische "0" sind, während C1 eine logische "1" ist, so daß selektiv RR2 unter all den Redundanzregistern RR1-RR4 gebrannt wird. Wenn die interne Steuerschaltung das Signal RRPGEN auf den "0"-Zustand treibt, da C4 gleich "0" ist, wird das Signal EVEN aktiviert (d. h. auf "1" getrieben), während das Signal ODD auf "0" gehalten wird. Da in RR2 der Schalter 8 die beiden Eingänge EVEN und C1 in dem "1"-Logikzustand hat, wird sein Ausgang PEVEN auf den Brennhochspannungswert getrieben, während der Schalter 8' mit nur einem Eingang (C1) in dem "1"- Logikzustand und dem anderen Eingang ODD in dem "0"- Logikzustand seinen Ausgang PODD auf dem Massepegel hält. Das Signal PEVEN schaltet den MOSFET M2 in den Speicherzellen MC4- MC9 der Gruppe 1 und den Speicherzellen MC0-MC3 der Gruppe 2 des Redundanzregisters RR2 ein; gleichzeitig zu der Aktivierung von RRPGEN schaltet die interne Steuerschaltung die Gatespannung VG des MOSFET M1 mit schwebendem Gate aller Speicherzellen auf den Brennhochspannungswert. In den Speicherzellen, in denen der MOSFET M2 eingeschaltet ist, weist der Transistor M1 mit schwebendem Gate daher eine an sein Gate angelegte Brennhochspannung auf, und eine Drainspannung in Abhängigkeit des Logikzustandes der entsprechenden Brenndatenleitung PDL: Wenn PDL ein logisches "1" ist, werden Elektronen in das schwebende Gate von M1 injiziert, wodurch verursacht wird, daß sich die Schwellenspannung verschiebt, während wenn PDL ein logisches "0" ist, kein Injizieren von Elektronen stattfindet und keine Schwellenspannungverschiebung M1 beeinflußt. Die Lastschaltung LC ist so ausgelegt, daß sie solche Schwellenspannungsverschiebungen erfaßt. In allen Speicherzellen, in denen M2 ausgeschaltet ist, wird die Drain von M1 schwebend gelassen, und keine Elektroneninjektion findet statt; M1 wird daher seinen Brennzustand nicht ändern.
• Die signifikantesten Zeilenadreßsignale R4-R9 der Adresse von WLi werden somit in die Speicherzellen von MC4-MC9 der Gruppe 1 von RR2 eingebrannt, und die am wenigsten signifikanten Adreßsignale R0-R3 werden in die Speicherzellen MC0-MC3 der Gruppe 2 von RR2 eingebrannt, das bedeutet, daß die defekte Wortleitung WLi durch die Redundanzwortleitung RWL2 ersetzt ist.
• Nach diesem Schritt wird das Signal RRPGEN deaktiviert, und die an die Speichereinrichtung angelegte Zeilenadresse wird in die Adresse der defekten Wortleitung WLi + 1 geändert. Da WLi + 1 benachbart zu WLi ist, unterscheidet sich ihre Adresse von der Adresse von WLi nur in den am wenigsten signifikanten Bit. Aus diesem Grund ist es zum Ersetzen von WLi + 1 durch RWL3 nicht notwendig, daß die volle Adresse WLi + 1 in dem Redundanzregister R2 gespeichert wird, da es ausreichend ist, daß nur die am wenigsten signifikanten Bits als Adresse gespeichert werden. Zu diesem Zweck wird die Speichereinrichtung mit einer Zeilenadresse derart beliefert, daß die Zeilenadreßsignale R0- R3 den am wenigsten signifikanten Teil der Adresse von WLi + 1 tragen; weiter wird die an die Speichereinrichtung gelieferte Spaltenadresse so geändert, daß C4 nun ein logisches "1" ist (C0, C2, C3 sind weiterhin logische "0"). Wenn das Signal RRPGEN wieder aktiviert wird, wird das Steuersignal ODD zu einem logischen "1" getrieben, während das Signal EVEN auf "0" gehalten wird; auf diese Weise treibt der Schalter 8' seinen Ausgang PODD auf die Brennhochspannung, und der Logikwert der Zeilenadreßsignale R0-R3 wird so in die Speicherzellen NCO-NC3 der Gruppe 2' von RR2 gebrannt.
• Wenn die Speichereinrichtung im Lesezustand betrieben wird und die angelegte Zeilenadresse mit der Adresse von WLi zusammenfällt, stimmen die Speicherzellen Statussignale MCS4- MCS9 in RR2 mit den entsprechenden Zeilenadreßsignalen R4-R9 überein, und die Signale CMP4-CMP9 werden aktiviert; dasselbe passiert für die Speicherzellen MC0-MC3 der Gruppe 2 von RR2; da die Auswahlsignale FLRS und SLRS einer Redundanzzeile zweiten Pegels in RR2 aktiviert sind, wird das Signal RSEVEN ebenfalls aktiviert, so daß die Redundanzwortleitung RWL2 anstelle von WL1 ausgewählt wird. Wenn dagegen die an die Speichereinrichtung angelegte Zeilenadresse mit der Adresse von WLi + 1 zusammenfällt, bei der der Logikzustand der signifikantesten Bit identisch mit der Adresse von WLi ist, werden die Signale FLRS und SLRS' aktiviert, so daß die Redundanzwortleitung RWL3 anstelle von WLi + 1 gewählt wird. Das Paar von defekten Wortleitungen WLi, WLi + 1 ist daher funktionsmäßig durch das Paar von Redundanzwortleitungen RWL2, RWL3 ersetzt.
• Es soll angemerkt werden, daß das Paar von benachbarten kurzgeschlossenen Wortleitungen WLi, WLi + 1 durch das Redundanzwortleitungspaar RWL2, RWL3 nur dann ersetzt werden kann, wenn sich die Adressen von WLi und WLi + 1 in einem oder mehr Bit unterscheiden, die zu ihrem am wenigsten signifikanten Teil gehören, der durch die Zeilenadreßsignale R0-R3 dargestellt wird; dieses ist in der Tatsache begründet, daß jedes Redundanzregister RR1-RR4 eine eindeutige Gruppe (die erste Gruppe 1) von Speicherzellen MC4-MC9 zum Speichern der signifikantesten Bit der Zeilenadresse eines Paares von Wortleitungen aufweist. Paare benachbarter defekter Wortleitungen, deren Adressen sich in einem oder mehreren Bit unterscheiden, die zu ihrem signifikantesten Teil gehören, der durch die Zeilenadreßsignale R4-R9 dargestellt wird, können daher nicht durch Redundanzwortleitungspaare ersetzt werden. Die Auswirkung auf die Reparaturfähigkeitsrate kann eingeschätzt werden, indem bedacht wird, daß die Wahrscheinlichkeit eines Defektes zwischen zwei benachbarten Wortleitungen mit Adressen, die sich in einem oder mehreren Bit in ihrem signifikantesten Teil unterscheiden, gleich 1/16 ist. Solch ein Kompromiß ermöglicht es die Zahl von Speicherzellen auf 6 + 4 + 4 zu begrenzen, die für jedes Redundanzregister benötigt werden. Es ist offensichtlich möglich, die Reparaturfähigkeitsrate zu erhöhen, indem die Zahl der Speicherzellen in der ersten gemeinsamen Gruppe 1 verringert wird, und die Zahl der Speicherzellen in den zweiten Gruppen 2 und 2' auf Kosten einer Zunahme der Gesamtzahl der Speicherzellen und somit der Chipgröße erhöht wird: Wenn zum Beispiel die erste Gruppe 1 aus Speicherzellen so gebildet wird, daß sie fünf Speicherzellen aufweist, und jede der zweiten Gruppen 2 und 2' fünf Speicherzellen aufweisen, ist die Wahrscheinlichkeit eines nicht reparierbaren Defektes auf 1/32 gesenkt, wobei die Zahl von Speicherzellen, die für jedes Redundanzregister notwendig sind, erhöht sich um eine Einheit (5 + 5 + 5) was unter der Annahme, daß vier Redundanzregister RR1-RR4 vorhanden sind, eine Gesamtzunahme von vier Speicherzellen bedeutet.
• Fig. 7 zeigt eine spezielle Speichermatrixarchitektur, die manchmal in Speichereinrichtungen benutzt wird: Solche Architektur sieht das Aufteilen der Speichermatrix in Halbmatrizen HM1 und HM2 vor. Jede Halbmatrix ist aus einer gleichen Zahl von Speicherelementen M aufgebaut, die an den Schnittpunkten von Wortleitungen WL1-WLn und Bitleitungen BL1- BLm angeordnet sind. Jede Logikkonfiguration von Zeilenadreßsignalen bestimmt die Auswahl einer entsprechenden Wortleitung in jeder Halbmatrix; ein extra Adreßbit wird zum Auswählen zwischen der zwei Halbmatrizen benötigt.
• Jede Halbmatrix ist weiter mit einer Mehrzahl von Redundanzwortleitungspaaren RWL0, RWL1-RWL6, RWL7 versehen. Defekte Wortleitungspaare in einer Halbmatrix werden durch Redundanzwortleitungspaare der gleichen Halbmatrix ersetzt. Eine Zeilenredundanzschaltung für eine Speichereinrichtung mit solch einer Speichermatrixarchitektur ist aus zwei identischen Schaltungsteilen zusammengesetzt, im wesentlichen identisch zu der zuvor beschriebenen Zeilenredundanzschaltung. Eine der zwei Schaltungsteile ist wieder in den Fig. 1 und 2 gezeigt, wobei das Signal HMSS in strichpunktierter Linie in Betracht gezogen wird: Solch ein Signal stellt ein Halbmatrixausfallsignal dar und kann als ein extra Adreßsignal betrachtet werden, das zum Auswählen der einen oder der anderen zwei Halbmatrizen benutzt wird; der zweite Teil der Redundanzschaltung ist nicht gezeigt aber ist exakt identisch zu dem ersten Teil mit der Ausnahme der Tatsache, daß das Signal HMSS durch sein logisches Komplement ersetzt ist.
• Die oben erwähnte Zeilenredundanzschaltung ermöglicht die Zunahme der Reparaturfähigkeitsrate, da die Ersetzung eines defekten Wortleitungspaares in einer gegebenen Halbmatrix nicht verursacht, daß solch eine Ersetzung auch für das Wortleitungspaar in der anderen Halbmatrix mit der gleichen Adresse auftritt.
• Zu diesem Zwecke liefert das Signal HMSS an alle Redundanzregister RR1-RR4; innerhalb von jedem Redundanzregister RR1-RR4 liefert HMSS an die Auswahlschaltung 4 einer Redundanzwortleitung ersten Pegels. Wenn das Signal HMSS nicht aktiviert ist, d. h. wenn die andere Halbmatrix adressiert ist, ist die Aktivierung der Auswahlsignale FLRS ersten Pegels verboten. Dieses verhindert, wenn in den zwei Halbmatrizen zwei Paare von defekten Wortleitungen mit den gleichen Adressen existieren, daß das Adressieren der Halbleitereinrichtung mit solch defekter Zeilenadresse die simultane Auswahl von zwei Redundanzwortleitungen verursacht.
• Weiter unterliegt die Erzeugung der zwei Steuersignale EVEN und ODD in jedem Teil der Redundanzschaltung der Aktivierung des entsprechenden Halbmatrixauswahlsignales. Ein Beispiel einer Schaltung zum Erzeugen der Steuersignale EVEN und ODD für diese Ausführungsform ist in Fig. 4 gezeigt. Im Unterschied zu der Schaltung von Fig. 3 für die vorherige Ausführungsform wird das Ausgangssignal des NOR-Gatter 9 zusammen mit dem Signal HMSS zu einem ersten NAD-Gatter 11 geliefert, dessen Ausgang das Steuersignal EVEN darstellt; ähnlich wird der Ausgang des NOR-Gatters 10 zusammen mit dem Signal HMSS zu einem zweiten NAND-Gatter 12 geliefert, dessen Ausgang das Signal ODD darstellt. Eine ähnliche Schaltung wird in dem anderen Teil der Redundanzschaltung vorgesehen, wobei das Signal HMSS durch sein logisches Komplement ersetzt wird. Auf diese Weise unterliegt die Aktivierung von einem der zwei Steuersignale EVEN oder ODD der Aktivierung des Halbmatrixauswahlsignales HMSS. Dieses ist notwendig während des Brennens der Rendundanzregister zum Auswählen eines von zwei Redundanzregistern zu verschiedenen Teilen der Zeilenredundanzschaltung gehören, aber die mit den gleichen Spaltenadreßsignalen C0-C3 beaufschlagt werden.

Claims (7)

1. Verfahren zum Brennen von Redundanzregistern in einer integrierten Zeilenredundanzschaltung für eine Halbleiterspeichereinrichtung mit Speicherzellen, die an den Schnittpunkten von Zeilen und Spalten einer Matrix von Speicherelementen angeordnet sind, wobei die Zeilenredundanzschaltung eine Mehrzahl von nichtflüchtigen Speicherregistern (RR1-RR4) aufweist, von denen jedes mit einem entsprechenden Paar von Redundanzzeilen von Redundanzspeicherelementen verknüpft ist und jedes einzelne brennbar ist zum Speichern eines Paares von Adressen eines entsprechenden Paares von benachbarten defekten Zeilen in zwei Untermengen (1, 2; 1, 2') einer Menge von Speicherzellen (MC0-MC9),

dadurch gekennzeichnet,

daß jedes der Mehrzahl von nichtflüchtigen Speicherregistern (RR1-RR4) mit Zeilenadreßsignalen (R0-R9) und mit einem entsprechenden Auswahlsignal (C0-C3), das zu einer Menge von Spaltenadreßsignalen (CABUS) gehört, beliefert wird, und das vorsieht:

a) Anlegen der Adresse einer ersten defekten Zeile des Paares benachbarter defekter Zeilen an die Zeilenadreßsignale (R0-R9);

b) Aktivieren eines der Auswahlsignale (C0-C3) zum Auswählen des nichtflüchtigen Registers (RR1-RR4), das zu brennen ist;

c) Anlegen eines ersten logischen Pegels an ein weiteres Signal der Menge von Spaltenadreßsignalen (CABUS) zum Auswählen zum Brennen einer ersten Untermenge (1, 2) der zwei Untermengen (1, 2; 1, 2') von Speicherzellen (MC0- MC9) in dem ausgewählten nichtflüchtigen Speicherregister (RR1-RR4);

d) Ermöglichen des Brennens der Adresse der ersten defekten Zeile des Paares benachbarter defekter Zeilen in die erste Untermenge (1, 2) von Speicherzellen;

e) Anlegen der Adresse einer zweiten defekten Zeile des Paares benachbarter defekter Zeilen an mindestens eine Untermenge (R0-R3) der Spaltenadreßsignale (R0-R9);

f) Anlegen eines zweiten, entgegengesetzten Pegels an das weitere Signal (C4) der Menge von Spaltenadreßsignalen (CABUS) zum Auswählen zum Brennen mindestens einer Gruppe (2') von Speicherzellen (MC0-MC3) der zweiten Untermenge (1, 2') der zwei Untermengen (1, 2; 1, 2') von Speicherzellen in dem ausgewählten nichtflüchtigen Speicherregister (RR1-RR4);

g) Ermöglichen des Brennens der Adresse der zweiten defekten Zeile des Paares benachbarter defekter Zeilen in die zweite Untermenge (1, 2') von Speicherzellen.

2. Integrierte Zeilenredundanzschaltung für eine Halbleiterspeichereinrichtung mit Speicherzellen, die an Schnittpunkten von Zeilen und Spalten einer Matrix von Speicherelementen angeordnet sind, wobei die Zeilenredundanzschaltung eine Mehrzahl von nichtflüchtigen Speicherregistern (RR1-RR4) aufweist, von denen jedes mit einem entsprechenden Paar von Redundanzzeilen von Redundanzspeicherelementen verknüpft ist und jedes einzelne brennbar ist zum Speichern eines Paares von Adressen eines entsprechenden Paares von benachbarten defekten Zeilen in zwei Untermengen (1, 2; 1,2') einer Menge von Speicherzellen (MC0-MC9),

dadurch gekennzeichnet,

daß sie aufweist ein erstes Mittel (RABUS', RABUS ") zum Beliefern eines jeden der Mehrzahl von nichtflüchtigen Speicherregistern (RR1-RR4) mit Zeilenadreßsignalen (R0-R9), die, wenn eines der Mehrzahl von nichtflüchtigen Speicherregistern (RR1-RR4) zu brennen ist, die Adresse der defekten Zeilen tragen, und ein zweites Mittel (CABUS') zum Beliefern eines jeden nichtflüchtigen Speicherregisters (RR1-RR4) mit einem entsprechenden Spaltenadreßsignal (C0-C3), das zum Auswählen des entsprechenden zugehörigen nichtflüchtigen Speicherregisters (RR1-RR4) zum Brennen aktiviert wird, und daß sie weiter ein Schaltungsmittel (9, 10) aufweist, das mit einem weiteren Spaltenadreßsignal (C4) beliefert wird zum Aktivieren gemäß dem Logikzustand des weiteren Spaltenadreßsignales (C4) eine oder ein anderes zweier Steuersignale (EVEN, ODD), die an die nichtflüchtigen Speicherregister (RR1-RR4) zum Auswählen der Untermenge von Speicherzellen (1, 2; 1, 2') des ausgewählten nichtflüchtigen Speicherregisters (RR1-RR4) geliefert werden, in das die von den Zeilenadreßsignalen (R0-R9) getragenen Daten zu brennen sind.

3. Integrierte Zeilenredundanzschaltung nach Anspruch 2 weiter dadurch gekennzeichnet, daß jede Untermenge (1, 2; 1, 2') von Speicherzellen (MC0-MC9) aus einer ersten Gruppe (1) von Speicherzellen (MC&sub4;-MC9), die mit einer ersten Untermenge (R4-R9) der Zeilenadreßsignale (R0-R9) beliefert werden, die die signifikantesten Zeilenadreßsignale enthalten, und von einer zweiten Gruppe (2, 2') von Speicherzellen (MC0-MC3), die mit einer zweiten Untermenge (R0-R3) der Zeilenadreßsignale (R0-R9) beliefert werden, die die am wenigsten signifikanten Zeilenadreßsignale enthalten, zusammengesetzt ist.

4. Integrierte Zeilenredundanzschaltung nach Anspruch 3, weiter dadurch gekennzeichnet, daß die erste Gruppe (1) von Speicherzellen (MC4-MC9) einer Untermenge (1, 2) mit der ersten Gruppe (1) von Speicherzellen der anderen Untermenge (1, 2') übereinstimmt.

5. Integrierte Zeilenredundanzschaltung nach Anspruch 4, weiter dadurch gekennzeichnet, daß jede Speicherzelle (MC0- MC9) mindestens ein brennbares nichtflüchtiges Speicherelement (M1), eine Lastschaltung (LC) zum Lesen der in dem nichtflüchtigen Speicherelement (M1) gespeicherten Information und eine Brennlastschaltung (M2) zum elektrischen Verbinden des nichtflüchtigen Speicherelementes (M2) mit einem entsprechenden Zeilenadreßsignal (R0-R9) aufweist.

6. Integrierte Zeilenredundanzschaltung nach Anspruch 5, weiter dadurch gekennzeichnet, daß die Brennlastschaltung einen Transistor (M2) aufweist, der zwischen das entsprechende Zeilenadreßsignal (R-R9) und einer Versorgungselektrode des nichtflüchtigen Speicherelementes (M1) geschaltet ist und durch ein Brennfreigabesignal (PEVEN, PODD) gesteuert ist.

7. Integrierte Zeilenredundanzschaltung nach Anspruch 6, weiter dadurch gekennzeichnet, daß jedes nichtflüchtige Speicherregister (RR1-RR4) aufweist ein erstes Brennauswahlmittel (8), das mit einem (EVEN) der zwei Steuersignale (EVEN, ODD) und mit dem entsprechenden Spaltenadreßsignal (C0-C3) beliefert wird und die Speicherzellen (MC&sub4;-MC9) der ersten Gruppe (1) von Speicherzellen der zwei Untermengen (1, 2; 1, 2') von Speicherzellen und die Speicherzellen (MC0-MC3) der zweiten Gruppe (2) der ersten Untermenge (1, 2) von Speicherzellen mit einem ersten Brennfreigabesignal (PEVEN) beliefert, und ein zweites Brennauswahlmittel (8'), das mit dem anderen (ODD) der zwei Steuersignale (EVEN, ODD) und mit dem entsprechenden Spaltenadreßsignal (C0-C3) beliefert wird und die zweite Gruppe (2') von Speicherzellen (MC0-MC3) der zweiten Untermenge (1, 2') der Speicherzellen mit einem zweiten Brennfreigabesignal (PODD) beliefert.