DE3919185A1

DE3919185A1 - Halbleiterspeichereinrichtung mit einer einrichtung zum reparieren der speichereinrichtung im hinblick auf moegliche defekte speicherabschnitte

Info

Publication number: DE3919185A1
Application number: DE3919185A
Authority: DE
Inventors: Kenji Kohda; Yasuhiro Kouro; Hiroyasu Makihara; Tsuyoshi Toyama
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-11-21
Filing date: 1989-06-12
Publication date: 1990-05-23
Also published as: JPH0793037B2; US5058071A; DE3919185C2; JPH02141999A

Description

Die Erfindung betrifft eine Halbleiterspeichereinrichtung und betrifft insbesondere eine Halbleiterspeichereinrichtung mit einer Einrichtung zum Reparieren der Speichereinrichtung im Hinblick auf mögliche defekte Speicherabschnitte.

Fig. 10 zeigt ein Blockdiagramm des Aufbaues eines löschbaren und programmierbaren Nur-Lese-Speichers (EPROM). Ein darin gezeigtes Speicherzellenfeld 100 weist einen Datenspeicherbe reich 1 und eine Code-Speicherleitung 2 auf. Wie in Fig. 11 gezeigt, weist das Speicherzellenfeld 100 eine Matrix einer Mehrzahl von Wortleitungen WL und einer Mehrzahl von Bitlei tungen BL auf. Bei jedem Schnittpunkt der Wort- und Bitlei tungen ist eine Speicherzelle MC vorgesehen. Gemäß Fig. 10 ist das Speicherzellenfeld 100 in 16 Speicherzellenblöcke BK unterteilt. Ein Y-Gatterabschnitt 3 weist eine Mehrzahl von Y- Gatter entsprechend den Speicherzellenfeldblöcken BK auf. Analog dazu weist ein Daten-Ein/Ausgabeabschnitt 4 eine Mehrzahl von Daten-Ein/Ausgabeschaltungen 40 entsprechend den Speicherzellen feldblöcken BK auf.

Eine Adreßeingangsschaltung 5 ist von außen mit Adreßsignalen versorgt. Ein X-Dekoder 6 ist mit X-Adreßsignalen von der Adreßeingangsschaltung 5 versorgt, und ein Y-Dekoder 7 ist mit Y- Adreßsignalen von der Adreßeingangsschaltung 5 versorgt. Als Reaktion auf die X-Adreßsignale wählt der X-Dekoder 6 eine der Wortleitungen WL im Speicherzellenfeld 100 aus, und als Reaktion auf die Y-Adreßsignale wählt der Y-Dekoder 7 eine der Bitleitun gen BL in jedem der Speicherzellenblöcke BK aus. Das Y-Gatter 30 verbindet die in den entsprechenden Speicherzellfeldblöcken BK ausgewählten Bitleitungen BL mit den entsprechenden Daten- Ein/Ausgabeschaltungen 40. Speicherzellen MC, die beim Schnitt punkt der ausgewählten Wortleitung WL und den Bitleitungen BL, die auf diese Art und Weise ausgewählt sind, vorgesehen sind, werden ausgewählt.

Beim Auslesen von Daten werden Daten D 0 bis D 15 von den so aus gewählten 16 Speicherzellen MC über den Y-Gatterabschnitt 3 und den Daten-Ein/Ausgabeabschnitt 4 ausgelesen. Analog dazu werden beim Schreiben von Daten die Daten D 0 bis D 15 in die so ausge wählten 16 Speicherzellen MC über den Daten-Ein/Ausgabeabschnitt 4 und den Y-Gatterabschnitt 3 geschrieben.

Auf der anderen Seite wird eine Steuerschaltung 8 als Reaktion auf verschiedene Steuersignale, die von außerhalb angelegt sind, wie zum Beispiel oder , zum Erzeugen verschiedener Zeitablaufsignale zum Steuern des Betriebes von verschiedenen Abschnitten des EPROM betrieben.

Jede Speicherzelle MC im Speicherzellenfeld 100 weist einen wie in Fig. 12 gezeigten Speichertransistor auf. Der Speichertransi stor weist N⁺-Schichten einer Source 22 und einer Drain 23, die auf einem Halbleitersubstrat 21 vom P-Typ gebildet sind, sowie ein Schwebegate 24 und ein Steuergate 25 auf.

Beim Programmieren der Daten wird ein Sourcepotential V _pp einer elektrischen Quelle zum Programmieren an das Steuergate 25 angelegt. Das Sourcepotential V _pp der elektrischen Quelle zum Programmieren ist auf 12,5 V gesetzt. Dabei ist die Source 22 bzw. die Drain 23 auf 0 V bzw. etwa 8 V gesetzt. Beim Auslesen von Daten ist ein Sourcepotential V _cc an das Steuergate 25 angelegt. Dabei liegt die Source 22 bei 0 V und die Drain 23 bei etwa 1 V. Das Sourcepotential V _cc ist üblicherweise auf 5 V gesetzt.

Fig. 13 zeigt die Beziehung zwischen dem Drainstrom I _D und der Gatespannung V _G des Steuergates des Speichertransistors. Bei diesem Speichertransistor werden Daten "0" oder "1" gespeichert in Abhängigkeit davon, ob Elektronen im Schwebegate 24 des Transistors gespeichert werden oder nicht. Genauer gesagt, wenn die Elektronen im Schwebegate 24 als Ergebnis des Programmierbe triebes gespeichert sind, wird die Schwellenspannung des Spei chertransistors gehoben. Dies verursacht einen nichtleitenden Zustand, der zwischen der Source 22 und der Drain 23 bei der Anwendung einer Auslesespannung V _R an das Steuergate 25 einge richtet wird. Dieser Zustand zeigt an, daß der Wert "0" im Speichertransistor gespeichert ist. Entgegengesetzt dazu, wenn die Elektronen vom Schwebegate 24 als Ergebnis des Löschbetriebes extrahiert werden, wird die Schwellenspannung des Speichertran sistors abgesenkt. Dies verursacht einen leitenden Zustand, der zwischen der Source 22 und der Drain 23 bei der Anwendung einer Auslesespannung V _R an das Steuergate 25 eingerichtet wird. Dieser Zustand zeigt an, daß ein Wert "1" im Speichertransistor gespei chert ist.

Unter Bezugnahme auf Fig. 10 wird der Code vom Hersteller und die Codes der Einrichtung in der Codespeicherleitung 2 des Speicher zellenfeldes 100 gespeichert. Diese Codes der Hersteller und die Codes der Einrichtung werden üblicherweise zur automatischen Erkennung der Programmiersetzbedingungen, die in einer Program miervorrichtung zum Programmieren von Daten in das EPROM übernom men werden, verwendet. Genauer gesagt, da die Daten-Programmier systeme und die Programmierspannungen sich von Hersteller zu Hersteller des EPROM unterscheiden und sich von Einrichtung zu Einrichtung unterscheiden, werden vorteilhafterweise die Codes der Hersteller und die Codes der Einrichtung zum Bewirken der automatischen Vorgabe, die zum Programmieren durch die Program miervorrichtung benötigt wird, verwendet.

Der Betrieb des Auslesens der Codes der Hersteller und der Codes der Einrichtung, die in der Codespeicherleitung 2 gespeichert sind, wird erläutert. Wenn ein hohes Potential von ungefähr 12 V an einen Adreßeingangsanschluß, der zur Versorgung mit einem Adreßsignal A 9 vorgesehen ist, angelegt ist, wird eine Hochspan nungseingangserfassungsschaltung 9 aktiviert. Dies bewirkt, daß die Codespeicherleitung 2, die zum Speichern des Hersteller-Codes und des Einrichtungs-Codes vorgesehen ist, ausgewählt wird, wohingehend im X-Dekoder 6 der Nicht-Auswahlzustand verursacht wird. Als Ergebnis wird der in den Speicherzellen, die die Codespeicherleitung 2 darstellen, gespeicherte Hersteller-Code oder der Einrichtungs-Code nach außen über die Bitleitungen, den Y-Gatterabschnitt 3 und den Daten-Ein/Ausgabeabschnitt 4 ausgege ben. Wenn das Adreßsignal A 0 sich auf niedrigem (L) Pegel befindet, wird der Hersteller-Code des EPROM ausgegeben, und wenn sich das Adreßsignal A 0 auf einem hohen (H) Pegel befindet, wird der Einrichtungs-Code des bestimmten EPROM ausgegeben.

Es wird bemerkt, daß im Verlauf des Herstellungsprozesses der oben beschriebenen Halbleiterspeichereinrichtung Fehler oder Defekte im Speicherzellenfeld verursacht sein können. Zur Behebung des durch diese Defekte verursachten Fehlers und dadurch Verbessern der Ausbeute sind Halbleiterspeichereinrichtungen mit Redundanzschaltungen vorgeschlagen worden. Mit dem kürzlichen Anstieg der Kapazität der Halbleiterspeichereinrichtung und der Chipgröße wird jedoch befürchtet, daß jedoch eine gewisse Begrenzung des Anstieges in der Ausbeute trotz dem Vorsehen der Redundanzschaltungen entstehen kann.

Deshalb wurde eine Halbleiterspeichereinrichtung entwickelt, bei der, wenn eine bestimmte Speicherzelle oder bestimmte Zellen defekt sind, die defekte Speicherzelle oder die defekte Zellen aus dem Gebrauch herausgenommen werden, so daß die Speicherein richtung als Speichereinrichtung mit einer kleinen Speicherkapa zität verwendet werden kann. Die Halbleiterspeichereinrichtung dieses Typs ist zum Beispiel in den Japanese Patent Laying-Open Gazette Nr. 40 392/1984 und 5 01 564/1983 beschrieben. Die Japanese Patent Laying-Open Gazette Nr. 40 392/1984 offenbart eine Technik, bei der lediglich die Hälfte der Fläche des Speichers durch Fixieren der Adreßdaten auf "1" oder "0" zum Reparieren des defekten Speicherchips verwendet wird. Andererseits offenbart die Japanese Patent Laying-Open Gazette Nr. 5 01 564/1983 eine Technik, bei der eine Hälfte der Speicherfläche durch Bestimmen eines Adreßcodes zum Reparieren des defekten Speicherchips verwendet wird.

Jede dieser bekannten Halbleiterspeichereinrichtungen kann als Speicher verwendet werden, der eine Hälfte der Speicherfläche aufweist, wenn bestimmte Abschnitte davon defekt sind.

Jedoch ist bei diesen Halbleiterspeichereinrichtungen die Situa tion so, daß auf ein und denselben Wafer zufällig verteilt Speicherchips existieren, bei denen der ganze Speicherabschnitt verwendet werden kann, und Speicherchips, bei denen eine Hälfte des Speicherabschnittes verwendet werden kann. Es würde schwierig sein und die Betriebseffizienz verringern, wenn beim Verpacken dieser Speicherchips die Speicherchips daraufhin geprüft werden müßten, ob der gesamte Speicherabschnitt oder eine Hälfte des Speicherabschnittes verwendet werden kann, um diese in verschie dene Gehäuse zu verpacken.

Da das Chip mit einer gesamten verwendbaren Speicherfläche und das Chip mit einer halben verwendbaren Speicherfläche äußerlich gleich erscheinen, ist es darüber hinaus unmöglich, eine automa tische Unterscheidung zwischen den Chips mit einer ganzen ver wendbaren Speicherfläche und den Chips mit einer halben verwend baren Speicherfläche durchzuführen.

Aufgabe der Erfindung ist es, die Ausbeute der Halbleiterspei chereinrichtung zu verbessern.

Aufgabe ist es ferner, eine Anordnung vorzusehen, wodurch, wenn ein Abschnitt des Speicherbereiches einer Halbleiterspeicherein richtung defekt ist, die Speichereinrichtung als Halbleiterspei chereinrichtung mit einer kleineren als der regulären Speicherka pazität verwendet werden kann, und wodurch elektrisch bestimmt werden kann, ob die Halbleiterspeichereinrichtung als Halblei terspeichereinrichtung mit der regulären Speicherkapazität oder als Halbleiterspeichereinrichtung mit einer kleineren als der regulären Speicherkapazität verwendet werden kann.

Es ist ferner Aufgabe, ein Betriebsverfahren für eine Halblei terspeichereinrichtung, die als eine Halbleiterspeichereinrich tung mit einer kleineren als regulären Speicherkapazität verwen det werden kann in Fällen, bei denen ein bestimmter Abschnitt des Speicherbereiches defekt ist, vorzusehen, wodurch bestimmt werden kann, ob die Speichereinrichtung als Halbleiterspeichereinrich tung mit der regulären Speicherkapazität oder als Halbleiter speichereinrichtung mit einer kleineren als der regulären Spei cherkapazität verwendet werden kann.

Die Aufgabe wird durch eine Halbleiterspeichereinrichtung gemäß der Erfindung gelöst, die ein Speicherzellenfeld mit einer Mehrzahl von Speicherzellen, eine erste Auswahleinrichtung und eine zweite Auswahleinrichtung aufweist. Das Speicherzellenfeld weist einen ersten Datenspeicherbereich, einen zweiten Daten speicherbereich, einen ersten Unterscheidungscodespeicherbereich und einen zweiten Unterscheidungscodespeicherbereich auf. Der erste Unterscheidungscodespeicherbereich speichert einen Unter scheidungscode, der anzeigt, daß sowohl der erste als auch der zweite Speicherbereich normal sind. Der zweite Unterscheidungs codespeicherbereich speichert einen Unterscheidungscode, der anzeigt, daß einer aus den ersten und den zweiten Datenspeicher bereichen normal ist.

Wenn sowohl der erste als auch der zweite Speicherbereich normal sind, reagiert die erste Auswahleinrichtung auf von außen ange legte Adreßsignale zum Auswählen irgendwelcher aus der Mehrzahl der Speicherzellen in dem ersten oder dem zweiten Datenspeicher bereich. Analog dazu, wenn einer des ersten und des zweiten Datenspeicherbereiches normal ist, reagiert die erste Auswahlein richtung auf von außen angelegte Adreßsignale zum Auswählen irgendeiner aus der Mehrzahl von Speicherzellen in dem einen Bereich aus dem ersten und dem zweiten Datenspeicherbereich, der normal ist.

Die zweite Auswahleinrichtung wählt den ersten Unterscheidungs codespeicherbereich aus, wenn sowohl der erste als auch der zweite Datenspeicherbereich normal ist, während der zweite Unterscheidungscodespeicherbereich ausgewählt wird, wenn einer der ersten und zweiten Datenspeicherbereiche normal ist.

Bei der Halbleiterspeichereinrichtung gemäß dieser Erfindung werden, falls ein defekter Abschnitt oder defekte Abschnitte weder im ersten Datenspeicherbereich, noch im zweiten Daten speicherbereich vorhanden sind, sowohl der erste als auch der zweite Datenspeicherbereich des Speicherzellenfeldes verwendbar. Wenn ein defekter Abschnitt oder defekte Abschnitte in einem des ersten und zweiten Datenspeicherbereiches vorhanden sind, wird lediglich der Datenspeicherbereich, bei dem der defekte Abschnitt oder die defekten Abschnitte nicht vorhanden sind, verwendbar. Damit kann die Halbleiterspeichereinrichtung dieser Erfindung als Halbleiterspeichereinrichtung mit regulärer Speicherkapazität verwendet werden, wenn im Speicherzellenfeld kein defekter Ab schnitt vorhanden ist, während sie als eine Halbleiterspeicher einrichtung mit einer kleineren als der regulären Speicherkapazi tät verwendet werden kann, wenn in dem Speicherzellenfeld ein defekter Abschnitt vorhanden ist.

Wenn die Halbleiterspeichereinrichtung dieser Erfindung als Halb leiterspeichereinrichtung mit regulärer Speicherkapazität verwen det wird, wird der Unterscheidungs-Code von dem ersten Unter scheidungsspeicherbereich ausgelesen. Wenn die Halbleiterspei chereinrichtung als Halbleiterspeichereinrichtung mit einer klei neren als der regulären Speicherkapazität verwendet wird, wird der Unterscheidungs-Code vom zweiten Unterscheidungsspeicherbe reich ausgelesen. Auf diese Art und Weise kann elektrisch bestimmt werden, ob die Halbleiterspeichereinrichtung als Halb leiterspeichereinrichtung mit regulärer Speicherkapazität oder als Halbleiterspeichereinrichtung mit einer kleineren als der regulären Speicherkapazität verwendet werden kann.

Die Aufgabe wird ferner durch ein Verfahren zum Betreiben der Halbleiterspeichereinrichtung gemäß der Erfindung gelöst.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung eines Ausführungsbeispieles anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Blockdiagramm eines Aufbaues eines EPROM entsprechend einem Ausführungsbeispiel dieser Erfindung;

Fig. 2 ein Schaltdiagramm, das den Aufbau eines Hauptteiles des in Fig. 1 gezeigten EPROM zeigt;

Fig. 3 ein Diagramm zum Veranschaulichen des Betriebes einer Schaltung zum Schalten der höchstsignifikanten Adresse;

Fig. 4 ein Diagramm zum Veranschaulichen des Betriebes der in Fig. 2 gezeigten Schaltung;

Fig. 5 ein Schaltdiagramm einer Modifikation der höchst signifikanten Adresse;

Fig. 6 eine Schnittansicht eines UPROM;

Fig. 7 ein Diagramm, das die Beziehung zwischen der Gatespannung und dem Drainstrom des UPROM zeigt;

Fig. 8 ein Diagramm zum Veranschaulichen des Betriebes der höchstsignifikanten Adresse aus Fig. 5;

Fig. 9 ein Diagramm, das die Anschlußverteilung des EPROM aus Fig. 1 zeigt;

Fig. 10 ein Blockdiagramm, das den Aufbau eines EPROM zeigt;

Fig. 11 ein Schaltdiagramm, das den Aufbau eines Speicher zellenfeldes des in Fig. 10 gezeigten EPROM zeigt;

Fig. 12 eine Schnittansicht eines Speichertransistors, der im Speicherzellenfeld verwendet wird;

Fig. 13 ein Diagramm, das die Beziehung zwischen der Gatespannung und dem Drainstrom in dem in Fig. 12 gezeigten Speicher transistor zeigt.

Fig. 1 zeigt in einem Blockdiagramm den Aufbau eines EPROM entsprechend eines Ausführungsbeispieles dieser Erfindung. Wie darin gezeigt, weist das EPROM zusätzlich zu einem Speicherzel lenfeld 100, einem Y-Gatterabschnitt 3, einem Daten-Ein/Ausgabe abschnitt 4, einer Adreßeingangsschaltung 5, einem X-Dekoder 6, einem Y-Dekoder 7, einer Steuerschaltung 8 und einer Hochspan nungseingangserfassungsschaltung 9, eine Eingangsschaltung 9 a für eine höchstsignifikante Adresse, eine Schaltung zum Schalten einer höchstsignifikanten Adresse 10 und einer Schaltung zum Schalten einer Speicherleitung 11 auf. Wie in Fig. 11 gezeigt, weist das Speicherzellenfeld 100 eine Matrix einer Mehrzahl von Wortleitungen WL und einer Mehrzahl von Bitleitungen BL auf, wobei bei jedem Schnittpunkt der Wort- und Bitleitungen WL und BL eine Speicherzelle MC vorgesehen ist. Jede Speicherzelle MC weist einen wie in Fig. 12 gezeigten Speichertransistor auf. Analog zu dem in Fig. 10 gezeigten EPROM weist das Speicherzellenfeld 100 16 Speicherzellfeldblöcke BK auf. Der Y-Gatterabschnitt 3 weist eine Mehrzahl von Y-Gatter 30 entsprechend den Speicherzellfeld blöcken BK auf. Der Daten-Ein/Ausgabeabschnitt 4 weist eine Mehrzahl von Daten-Ein/Ausgabeschaltungen 40 entsprechend den Speicherzellfeldblöcken BK auf. Die Steuerschaltung 8 wird von außerhalb mit verschiedenen Steuersignalen und ver sorgt.

Das Speicherzellenfeld 100 weist einen ersten Datenspeicherbe reich 1 a, einen zweiten Datenspeicherbereich 1 b, eine 2M-Code- Speicherleitung 2 a und eine 1M-Code-Speicherleitung 2 b auf. Der X-Dekoder 6 wählt die erste Datenspeicherfläche 1 a bzw. die zweite Datenspeicherfläche 1 b aus, wenn das höchstsignifikante Adreßsignal A 16 "1" beträgt oder auf dem hohen (H) Pegel ist bzw. wenn das Signal A 16 "0" beträgt oder auf dem niedrigen (L) Pegel ist. Der Hersteller-Code und der Einrichtungs-Code sind in jeder der 2M-Code-Speicherleitung 2 a und der 1M-Code-Speicherleitung 2 b gespeichert. Wenn sowohl der erste als auch der zweite Daten speicherbereich 1 a und 1 b normal sind, wird ein Einrichtungs-Code in der 2M-Code-Speicherleitung 2 a gespeichert, der anzeigt, daß dieses EPROM als ein 2M-Bit-EPROM verwendet wird. Wenn in einem der ersten und der zweiten Datenspeicherbereiche 1 a und 1 b ein defekter Abschnitt existiert, wird in der 1M-Code-Speicherleitung 2 b ein Einrichtungs-Code gespeichert, der anzeigt, daß das EPROM als ein 1M-Bit-EPROM verwendet wird.

Die normalen Auslese- und Schreibvorgänge des in Fig. 1 gezeigten EPROM sind dieselben wie bei dem in Fig. 10 gezeigten EPROM. Im folgenden wird der dem EPROM nach Fig. 1 eigentümliche Betrieb erläutert.

Wenn weder im ersten Datenspeicherbereich 1 a noch im zweiten Datenspeicherbereich 1 b ein defekter Abschnitt vorhanden ist, wird die Schaltung 10 zum Schalten der höchstsignifikanten Adresse auf einen 2M-Modus gesetzt. In diesem Fall wird das EPROM als das 2M-Bit-EPROM verwendet. Wenn eine Hochspannung von ca. 12 V an einen Adreßeingangsanschluß, der zum Empfangen eines Adreßsignales A 9 vorgesehen ist, angelegt ist, wird die Hochspan nungseingangserfassungsschaltung 9 aktiviert. Dies bewirkt, daß die Schaltung 11 zum Schalten der Speicherleitung die 2M-Code- Speicherleitung 2 a auswählt, wobei sich der X-Dekoder 6 im Nicht- Auswahlzustand befindet. Wenn das Adreßsignal A 0 auf dem "L"- Pegel ist, wird der in der 2M-Code-Speicherleitung 2 a gespei cherte Herstellungs-Code über das Y-Gatter 3 und den Daten- Ein/Ausgabeabschnitt 4 nach außen ausgegeben. Wenn sich das Adreßsignal A 0 auf dem "H"-Pegel befindet, wird der in der 2M- Code-Speicherleitung 2 a gespeicherte Einrichtungs-Code über das Y-Gatter 3 und den Daten-Ein/Ausgabeabschnitt 4 nach außen aus gegeben. Aus diesem Einrichtungs-Code kann erkannt werden, daß das EPROM als das 2M-Bit-EPROM verwendet werden kann.

Es wird nun angenommen, daß ein defekter Abschnitt nicht im ersten Datenspeicherbereich 1 a vorhanden ist, aber im zweiten Datenspeicherbereich 1 b vorhanden ist. D.h., es wird angenommen, daß dieses EPROM akzeptabel ist, wenn das höchstsignifikante Adreßsignal A 16 bei den normalen Auslese- und Schreibvorgängen "1" wird. Bei diesem Fall wird die Schaltung 10 zum Schalten der höchstsignifikanten Adresse in den 1M-Modus gesetzt. Dies bewirkt, daß das EPROM als das 1M-Bit-EPROM verwendet wird. Die Eingangsschaltung 5 a für die höchstsignifikante Adresse reagiert auf den Ausgang der Schaltung 10 zum Schalten der höchstsignifi kanten Adresse zum Ungültigmachen des daran eingegebenen höchst signifikanten Adreßsignales zum Fixieren des an den X-Dekoder 6 angelegten Adreßsignales auf "1". Die Schaltung 11 zum Schalten der Speicherleitung wird als Reaktion auf den Ausgang der Schal tung 10 zum Schalten der höchstsignifikanten Adresse von dem Zu stand, bei dem die 2M-Code-Speicherleitung 2 a ausgewählt werden kann, in den Zustand, bei dem die 1M-Code-Speicherleitung 2 b ausgewählt werden kann, geschaltet.

Es wird bemerkt, daß, wenn ein hohes Potential von etwa 12 V an den Adreßeingangsanschluß, der zum Empfangen des Adreßsignales A 9 vorgesehen ist, angelegt ist, die Hochspannungseingangserfas sungsschaltung 9 aktiviert wird. Dies bewirkt, daß die Schaltung 11 zum Schalten der Speicherleitung die 1M-Code-Speicherleitung 2 b auswählt, wobei der X-Dekoder 6 sich im Nicht-Auswahlzustand befindet. Als Ergebnis wird der Herstellungs-Code oder der in der 1M-Code-Speicherleitung 2 b gespeicherte Einrichtungs-Code über den Y-Gatterabschnitt 3 und den Daten-Ein/Ausgabeabschnitt 4 nach außen ausgegeben. Es kann nun durch diesen Einrichtungs-Code bestimmt werden, daß dieses EPROM als das 1M-Bit-EPROM verwendet werden kann. In diesem Fall wird das an den X-Dekoder 6 angelegte höchstsignifikante Adreßsignal intern fixiert, unabhängig vom extern angelegten Adreßsignal A 16, so daß der X-Dekoder 6 lediglich den ersten Datenspeicherbereich 1 a auswählen kann, aber nicht den zweiten Datenspeicher 1 b auswählen kann, bei dem der defekte Abschnitt vorhanden ist. Damit kann dieses EPROM als ein EPROM mit einer 1M-Bit-Speicherkapazität verwendet werden.

Umgekehrt wird, wenn in dem ersten Datenspeicherbereich 1 a ein defekter Abschnitt vorhanden ist, das höchstsignifikante Adreß signal, das von der Eingangsschaltung 5 a für die höchstsignifi kante Adresse geliefert wird, auf "0" fixiert. Daher kann der X- Dekoder 6 lediglich den zweiten Datenspeicherbereich 1 b auswäh len. Der Betrieb ist ansonsten dergleiche wie bei dem Fall, bei dem der defekte Abschnitt im zweiten Datenspeicherbereich 1 b vorhanden ist.

Fig. 2 zeigt in einem Schaltdiagramm den Aufbau der Schaltung 10 zum Umschalten der höchstsignifikanten Adresse, einer Hochspan nungseingangserfassungsschaltung 9, einer Schaltung 11 zum Schal ten der Speicherleitung und einer Eingangsschaltung 5 a für die höchstsignifikante Adresse.

Die Schaltung 10 zum Schalten der höchstsignifikanten Adresse weist einen ersten Signalgenerator 10 a und einen zweiten Signal generator 10 b auf. Der erste Signalgenerator 10 a weist Inverter G 1 und G 2, einen P-Kanal-MOS-Transistor Q 1, Kondensatoren C 1 und C 3, und eine Sicherung a auf. Der zweite Signalgenerator 10 b weist Inverter G 3 und G 4, einen P-Kanal-MOS-Transistor Q 2, Kondensatoren C 2 und C 4, und eine Sicherung b auf. Die Sicherun gen a und b sind beispielsweise aus Polysilizium gebildet. Wenn die Sicherung a nicht durchgeschmolzen ist, befindet sich das erste Ausgangssignal A vom Inverter G 2 auf dem "L"-Pegel. Wenn die Sicherung a auf Grund einer Laser-Trimm-Einrichtung zum Beispiel durchgeschmolzen ist, befindet sich das erste Ausgangs signal A vom Inverter G 2 auf dem "H"-Pegel. Analog, wenn die Sicherung b nicht durchgeschmolzen ist, befindet sich das zweite Ausgangssignal B vom Inverter G 4 auf dem "L"-Pegel und, wenn die Sicherung b durchgeschmolzen ist, befindet sich das Ausgangssig nal B vom Inverter G 4 auf dem "H"-Pegel.

Die Hochspannungseingangserfassungsschaltung 9 weist einen Puffer G 5 und Inverter G 6 und G 7 auf. Wenn das gewöhnliche Adreßsignal A 9 vom "H"- oder "L"-Pegel an den Eingangsanschluß 9 a angelegt ist, befindet sich der Ausgang vom Inverter G 7 auf dem "L"-Pegel. Wenn eine Hochspannung von 12 V an den Eingangsanschluß 9 a ange legt ist, befindet sich der Ausgang des Inverters G 7 auf dem "H"- Pegel.

Die Schaltung 11 zum Schalten der Speicherleitung weist Inverter G 8, G 10 und G 12 und NAND-Gatter G 9 und G 11 auf. Die Knoten N 1 bzw. N 2 werden mit dem Ausgang der Hochspannungseingangserfas sungsschaltung 9 bzw. dem zweiten Signal B von der Schaltung 10 zum Schalten der höchstsignifikanten Adresse versorgt.

Wenn eine Hochspannung von 12 V an einen Eingangsanschluß 9 a der Spannungseingangserfassungsschaltung 9 angelegt ist, wird vom Knoten N 1 ein "H"-pegeliges Steuersignal Xdis ausgegeben. Der in Fig. 1 gezeigte X-Dekoder 6 reagiert auf das "H"-pegelige Steuersignal Xdis und wird in den unwirksamen Zustand versetzt. Wenn das von der Schaltung 10 zum Schalten der höchstsignifikan ten Adresse ausgegebene zweite Signal B auf dem "L"-Pegel ist, befindet sich die Schaltung 11 zum Schalten der Speicherleitung in dem 2M-Einrichtungsunterscheidungs-Modus, wie in Fig. 4 gezeigt. In diesem Fall befindet sich das vom Inverter G 10 gelieferte Schaltsignal SS 1 auf dem "L"-Pegel, während sich das vom Inverter G 12 ausgegebene Schaltsignal SS 2 auf dem "H"-Pegel befindet. Als Ergebnis wird die in Fig. 1 gezeigte 2M-Code- Speicherleitung 2 a ausgewählt. Umgekehrt befindet sich die Schal tung 11 zum Schalten der Speicherleitung im 1M-Einrichtungsun terscheidungs-Modus, wenn sich das von der Schaltung 10 zum Schalten der höchstsignifikanten Adresse ausgegebene zweite Sig nal B auf dem "H"-Pegel befindet. In diesem Fall befindet sich das Schaltsignal SS 1 auf dem "H"-Pegel, während das Schaltsignal SS 2 sich auf dem "L"-Pegel befindet. Als Folge wird die in Fig. 1 gezeigte 1M-Code-Speicherleitung 2 b ausgewählt.

Wenn das gewöhnliche "H"-pegelige oder "L"-pegelige Adreßsignal A 9 an den Eingangsanschluß 9 a der Hochspannungseingangserfas sungsschaltung 9 angelegt ist, wird ein "L"-pegeliges Steuersig nal Xdis vom Knoten N 1 geliefert. Dies bewirkt, daß der Dekoder 6 freigegeben wird. In diesem Fall befinden sich, wie in Fig. 4 gezeigt, die Schaltsignale SS 1 und SS 2 auf dem "L"-Pegel, unab hängig vom Pegel des zweiten Signales B. Das Resultat ist, daß weder die 2M-Code-Speicherleitung 2 a, noch die in Fig. 1 gezeigte 1M-Code-Speicherleitung 2 b ausgewählt ist.

Die Eingangsschaltung 5 a für die höchstsignifikante Adresse weist NOR-Gatter G 13, G 14 und G 18, Inverter G 15 und G 16, und ein NAND-Gatter G 17 auf. Ein Eingangsanschluß des NOR-Gatter G 13 wird mit einem Chip-Freigabe-Signal von der Steuerschaltung 8 versorgt, währenddessen ein anderer Eingangsanschluß mit dem höchstsignifikanten Adreßsignal A 16 versorgt ist. Die Knoten N 3 bzw. N 4 werden mit dem ersten Signal A von der Schaltung 10 zum Schalten der höchstsignifikanten Adresse bzw. dem zweiten Signal B von der Schaltung 10 zum Schalten der höchstsignifikanten Adresse versorgt. Wenn sich das zweite Signal B auf dem "L"-Pegel befindet, wie in Fig. 3 gezeigt, wird die Eingangsschaltung 5 a für die höchstsignifikante Adresse in den 2M-Modus gesetzt. Wenn sich das höchstsignifikante Adreßsignal A 16 auf dem "L"-Pegel befindet, wobei das Chip-Freigabe-Signal und das erste Signal A auf dem "L"-Pegel sind, befindet sich das vom NAND-Gatter G 17 gelieferte Adreßsignal a 16 auf dem "L"-Pegel, während sich das vom NOR-Gatter G 18 gelieferte Adreßsignal auf dem "H"-Pegel befindet. Damit wird der zweite Datenspeicherbereich 1 b ausge wählt. Wenn sich das höchstsignifikante Adreßsignal a 16 auf dem "H"-Pegel befindet, wobei das Chip-Freigabe-Signal auf dem "L"-Pegel ist, ist das Adreßsignal a 16 auf dem "H"-Pegel, während sich das Adreßsignal auf dem "L"-Pegel befindet. Damit wird der erste Datenspeicherbereich 1 a ausgewählt.

Wenn andererseits das zweite Signal B auf dem "H"-Pegel ist, wird die Eingangsschaltung 5 a für die höchstsignifikante Adresse in den 1M-Modus gesetzt. Mit dem ersten Signal A auf dem "L"-Pegel befinden sich die Adreßsignale a 16 bzw. auf dem "L"- bzw. "H"-Pegel, unabhängig von den Pegeln des höchstsignifikanten Adreßsignales A 16 und des Chip-Freigabe-Signales . Damit wird der zweite Datenspeicherbereich 1 b ausgewählt, unabhängig vom Pegel des von außen gelieferten höchstsignifikanten Adreßsignales A 16. Umgekehrt dazu, mit dem ersten Signal A auf dem "H"-Pegel, sind die Adreßsignale a 16 bzw. auf dem "H"-Pegel bzw. "L"- Pegel, unabhängig von den Pegeln des höchstsignifikanten Adreß signales A 16 und des Chip-Freigabe-Signales . Damit wird der erste Datenspeicherbereich 1 a ausgewählt, unabhängig vom Pegel des von außen gelieferten höchstsignifikanten Adreßsignales A 16.

Wenn sich die Sicherung b in der Schaltung 10 zum Schalten der höchstsignifikanten Adresse im verbundenen Zustand befindet, wird die Eingangsschaltung 5 a für die höchstsignifikante Adresse wie in Fig. 3 gezeigt in den 2M-Modus gesetzt. In diesem Fall kann das EPROM als das 2M-Bit-EPROM verwendet werden, so daß als Reaktion auf die Adreßsignale A 0 bis A 16 die Speicherzellen in dem ersten Datenspeicherbereich 1 a oder in dem zweiten Daten speicherbereich 1 b ausgewählt werden. Wenn die Sicherung b in der Schaltung 10 zum Schalten höchstsignifikanten Adresse durchge schmolzen ist, wird die Eingangsschaltung 5 a für die höchstsigni fikante Adresse in den 1M-Modus gesetzt. In diesem Fall kann das EPROM als das 1M-Bit-EPROM verwendet werden. Wenn die Sicherung a verbunden ist, wird der zweite Datenspeicherbereich 1 b verwendet. Analog, wenn die Sicherung a durchgeschmolzen ist, wird der erste Datenspeicherbereich 1 a verwendet.

Man kann erkennen, daß, wenn ein defekter Abschnitt im Speicher zellenfeld des oben beschriebenen EPROM existiert, das EPROM korrekt als das 1M-Bit-EPROM betrieben werden kann.

Durch Auslesen des Einrichtungs-Codes von der 2M-Code-Speicher leitung 2 a oder der 1M-Code-Speicherleitung 2 b kann ebenso elektrisch bestimmt werden, ob das EPROM als das 2M-Bit-EPROM oder als das 1M-Bit-EPROM verwendet werden kann.

Fig. 5 zeigt ein Schaltdiagramm einer Modifikation der Schaltung 10 zum Schalten der höchstsignifikanten Adresse. Fig. 5 zeigt den ersten Signalgenerator 10 a zum Erzeugen des ersten Signales A. Der Aufbau des zweiten Signalgenerators 10 b zum Erzeugen des zweiten Signales B ist derselbe wie bei der Schaltung 10 a.

Der in Fig. 5 gezeigte Signalgenerator weist ein nichtlöschbares PROM (UPROM=Unerasable PROM) T 1 und P-Kanal-MOS-Transistoren Q 3 und Q 4 zusätzlich zu Invertern G 21 und G 22, einen P-Kanal-MOS- Transistor Q 5, Kondensatoren C 5 und C 6, und eine Sicherung a auf.

Fig. 6 zeigt den UPROM in einer Schnittansicht. Dieser UPROM weist N⁺-Schichten einer Source 32 und einer Drain 33, die auf einem Halbleitersubstrat 31 vom P-Typ gebildet sind, ein Schwebe gate 34, ein Steuergate 35 und eine Aluminiumschicht 36 auf. Daher weist der UPROM einen Aufbau auf, bei dem Speicherzellen eines EPROM durch die Al-Schicht bedeckt sind. Damit erreichen die von außerhalb ausgehenden UV-Strahlen das Schwebegate 34 nicht. Daher können, wie in Fig. 7 gezeigt, die in das UPROM eingeschriebenen Daten nicht mehr gelöscht werden.

Informationen betreffend dem UPROM können in IEEE International Solid-State Circuits Conference, Digest of Technical Papers, 1985, Seiten 164 bis 165, und 333 bis 335 gefunden werden.

Während der normalen Verwendung des in Fig. 5 gezeigten Signalge nerators wird das Steuersignal C auf 0 V gesetzt, während das Steuersignal D auf das Versorgungspotential V _cc von 5 V gesetzt wird, wie in Fig. 8 gezeigt. Mit dem UPROM T 1 im gelöschten Zu stand und der Sicherung a im verbundenen Zustand befindet sich das erste Signal A auf dem "L"-Pegel. Mit dem UPROM T 1 im Pro grammierzustand oder der Sicherung a im geschmolzenen Zustand befindet sich das erste Signal A auf dem "H"-Pegel. D.h., das erste Signal A befindet sich auf dem "H"-Pegel, wenn die Daten in den UPROM T 1 programmiert werden oder die Sicherung a durchge schmolzen ist. Es wird bemerkt, daß, wenn die Daten in das UPROM T 1 geschrieben werden, die Steuersignale C und D auf die Hochspannung V _pp von 12,5 V gesetzt werden.

Fig. 9 zeigt die Anschlußverteilung des Gehäuses mit dem EPROM nach Fig. 1. Fig. 9 zeigt eine Halbleiterspeichereinrichtung vom 40-Pin-Typ, die als 2M-Bit-EPROM und als 1M-Bit-EPROM verwendet werden kann. Wie darin gezeigt, wird der 38. Anschluß der Anschluß ohne Verbindung (NC = no-connection), wenn die Halblei terspeichereinrichtung als ein 1M-Bit-EPROM verwendet wird. Ana log dazu, wenn die Halbleiterspeichereinrichtung als 2M-Bit-EPROM verwendet wird, wird der 38. Anschluß der Anschluß, an den das höchstsignifikante Adreßsignal eingegeben wird. Auch wenn diese Halbleiterspeichereinrichtung als 2M-Bit-EPROM defekt ist, kann die Speichereinrichtung als 1M-Bit-EPROM betrieben werden, unter der Bedingung, daß sie betrieben werden kann mit dem höchstsigni fikanten Adreßsignal A 16 auf "1" oder "0". In diesem Fall dient der 38. Anschluß als NC-Anschluß, während das extern angelegte höchstsignifikante Adreßsignal A 16 ungültig gemacht ist, wobei das Adreßsignal intern auf "1" oder "0" fixiert ist.

Es soll bemerkt werden, daß die Sicherungen a und b in der Schaltung 10 zum Schalten der höchstsignifikanten Adresse oder dem UPROM T 1 durch andere elektrische Sicherungen oder derglei chen ersetzt sein können.

Es soll ebenso bemerkt werden, daß diese Erfindung, die bei den obigen Ausführungsbeispielen auf ein EPROM angewendet wird, ebenso auf einen elektrisch löschbaren und programmierbaren Nur- Lese-Speicher (EEPROM) oder auf andere Halbleiterspeicher ange wendet werden kann.

Aus dem vorhergehenden ergibt sich, daß diese Erfindung eine Halbleiterspeichereinrichtung vorsieht, die als Halbleiterspei chereinrichtung mit einer kleineren als der regulären Speicherka- pazität verwendet werden kann, wenn ein defekter Abschnitt im Speicherbereich der Halbleiterspeichereinrichtung existiert, und daß elektrisch bestimmt werden kann, ob die Speichereinrichtung als Speichereinrichtung mit regulärer Speicherkapazität oder als Speichereinrichtung mit einer kleineren als der regulären Spei cherkapazität verwendet werden kann. Auf diese Art und Weise kann die Ausbeute der Halbleiterspeichereinrichtung verbessert werden, während die Herstellungskosten der Speichereinrichtung verringert werden können.

Claims

1. Halbleiterspeichereinrichtung mit

- einem Speicherzellenfeld (100) mit einem ersten Datenspeicher bereich (1 a), einem zweiten Datenspeicherbereich (1 b), einem ersten Unterscheidungscode-Speicherbereich (2 a) und einem zweiten Unterscheidungscode-Speicherbereich (2 b), wobei jeder von den Bereichen (1 a, 1 b, 2 a, 2 b) eine Mehrzahl von Speicherzellen aufweist, und der erste Unterscheidungscode-Speicherbereich (2 a) einen Unterscheidungscode speichert, der anzeigt, daß sowohl der erste als auch der zweite Datenspeicherbereich (1 a, 1 b) normal sind, und der zweite Unterscheidungscode-Speicherbereich (2 b) einen Unterscheidungscode speichert, der anzeigt, daß einer von dem ersten und dem zweiten Datenspeicherbereich (1 a, 1 b) normal ist,
- einer ersten Auswahleinrichtung (6), die auf extern angelegte Adreßsignale zum Auswählen irgendwelcher der Speicherzellen in dem ersten oder dem zweiten Datenspeicherbereich (1 a, 1 b) rea giert, wenn sowohl der erste als auch der zweite Datenspeicher bereich (1 a, 1 b) normal sind, und die auf extern angelegte Adreßsignale zur Auswahl irgendwelcher der Speicherzellen in dem normalen Bereich von dem ersten und zweiten Datenspeicherbereich (1 a, 1 b), wenn einer von den ersten und zweiten Datenspeicher bereichen (1 a, 1 b) normal ist, reagiert, und
- einer zweiten Auswahleinrichtung (11) zum Auswählen des ersten Unterscheidungscode-Speicherbereiches (2 a), wenn sowohl der erste als auch der zweite Datenspeicherbereich (1 a, 1 b) normal sind, und zum Auswählen des zweiten Unterscheidungscode-Speicher bereiches (2 b), wenn einer von den ersten und zweiten Datenspei cherbereichen (1 a, 1 b) normal ist.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekenn zeichnet, daß die extern angelegten Adreßsignale ein Bereichsaus wahlsignal zum Auswählen eines von dem ersten und dem zweiten Datenspeicherbereich (1 a, 1 b) aufweisen, und die Halbleiterspeicher einrichtung aufweist:

- eine Bereichsauswahlsignaleingangseinrichtung (5 a), die das Bereichsauswahlsignal der extern angelegten Adreßsignale empfängt und das Bereichsauswahlsignal an die erste Auswahleinrichtung (6) anlegt, wenn sowohl der erste als auch der zweite Datenspeicher bereich (1 a, 1 b) normal ist, und das Bereichsauswahlsignal zur Auswahl des normalen Bereiches von den Datenspeicherbereichen anlegt, wenn einer von dem ersten und dem zweiten Datenspeicher bereich (1 a, 1 b) normal ist, und
- eine Signaleingangserfassungseinrichtung, die auf ein extern angelegtes Code-Auswahlsignal zum Unwirksammachen der ersten Auswahleinrichtung (6) und Freigeben der zweiten Auswahleinrich tung (11) reagiert.

3. Halbleiterspeichereinrichtung nach Anspruch 2, gekennzeichnet durch eine Setzeinrichtung (10), die zum Erzeugen eines ersten Signales, wenn der erste Datenspeicherbereich (1 a) normal ist, und zum Erzeugen eines zweiten Signales, wenn der zweite Daten speicherbereich (1 b) normal ist, voreinstellbar ist, und die Setzeinrichtung ebenso voreinstellbar ist zum Erzeugen eines dritten Signales, wenn sowohl der erste als auch der zweite Datenspeicherbereich (1 a, 1 b) normal ist, und die Bereichsauswahl eingangseinrichtung (5 a) als Reaktion auf das erste Signal ein erstes Bereichsauswahlsignal zur Auswahl des ersten Datenspeicher bereiches (1 a) an die erste Auswahleinrichtung (6) liefert, als Reaktion auf das zweite Signal ein zweites Bereichsauswahlsignal zur Auswahl des zweiten Datenspeicherbereiches (1 b) an die erste Auswahleinrichtung (6) liefert, und als Reaktion auf das dritte Signal das Bereichsauswahlsignal der extern angelegten Adreßsig nale an die erste Auswahleinrichtung (6) liefert, und die zweite Auswahleinrichtung (11) als Reaktion auf das erste oder das zweite Signal den zweiten Unterscheidungscode-Speicherbereich (2 b) auswählt, und als Reaktion auf das dritte Signal den ersten Unterscheidungscode-Speicherbereich (2 a) auswählt.

4. Halbleiterspeichereinrichtung nach Anspruch 2, gekennzeichnet durch einen Adreßsignaleingangsanschluß (9 a), der mit dem extern angelegten Adreßsignal versorgt ist, wobei das Codeauswahlsignal ein Signal mit einem höheren Pegel als dem normalen Logikpegel darstellt, und die Signaleingangserfassungseinrichtung auf das Signal mit höherem Pegel, das an den Adreßsignaleingangsanschluß (9 a) angelegt ist, zum Erzeugen eines Unwirksammachen-Signales reagiert, und die erste Auswahleinrichtung (6) als Reaktion auf das Unwirksammachen-Signal unwirksam gemacht wird, und die zweite Auswahleinrichtung (11) als Reaktion auf das Unwirksammachen- Signal freigegeben wird.

5. Halbleiterspeichereinrichtung nach Anspruch 3, dadurch gekenn zeichnet, daß die Setzeinrichtung (10) zumindest ein Sicherungs element (a, b) aufweist, und die Setzeinrichtung das erste, das zweite, und das dritte Signal in Abhängigkeit davon, ob die Sicherungselemente (a, b) durchgeschmolzen sind, erzeugt.

6. Halbleiterspeichereinrichtung nach Anspruch 3, dadurch gekenn zeichnet, daß die Setzeinrichtung (10) zumindest ein Sicherungs element (a) und zumindest einen nicht-löschbaren, programmierba ren ROM (T 1) aufweist, wobei die Setzeinrichtung das erste, das zweite oder das dritte Signal in Abhängigkeit davon, ob das Sicherungselement (a) durchgeschmolzen oder ob sich der nicht löschbare, programmierbare ROM (T 1) im Programmierzustand oder im Löschzustand befindet, erzeugt.

7. Halbleiterspeichereinrichtung nach Anspruch 3, dadurch gekenn zeichnet, daß die Setzeinrichtung (10) eine erste und eine zweite Signalerzeugungseinrichtung (10 a, 10 b) aufweist, von denen jede Sicherungselemente (a, b) aufweist und ein erstes Signal mit logischem Pegel erzeugt, wenn die Sicherungselemente (a, b) durchgeschmolzen sind, und ein zweites Signal mit logischem Pegel erzeugt, wenn die Sicherungselemente (a, b) nicht durchgeschmol zen sind, wobei das erste Signal eine vorbestimmte Kombination des ersten oder des zweiten Signales mit logischem Pegel von der ersten und der zweiten Signalerzeugungseinrichtung (10 a, 10 b) aufweist, und das zweite Signal eine weitere vorbestimmte Kombi nation des ersten oder des zweiten Signales mit logischem Pegel von der ersten und der zweiten Signalerzeugungseinrichtung (10 a, 10 b) aufweist, und das dritte Signal noch eine andere vorbe stimmte Kombination des ersten oder des zweiten Signales mit logischem Pegel von der ersten und der zweiten Erzeugungseinrich tung (10 a, 10 b) aufweist.

8. Halbleiterspeichereinrichtung nach Anspruch 7, dadurch gekenn zeichnet, daß jede der ersten und der zweiten Signalerzeugungs einrichtung (10 a, 10 b) einen nicht-löschbaren, programmierbaren ROM (T 1) aufweist und das erste Signal mit logischem Pegel aus gibt, wenn sich der nicht-löschbare, Programmierbare ROM (T 1) im Programmierzustand befindet oder wenn die Sicherungselemente (a, b) durchgeschmolzen sind.

9. Halbleiterspeichereinrichtung nach Anspruch 7, dadurch gekenn zeichnet, daß die Bereichsauswahleinrichtung eine logische Pro zeßeinrichtung (5 a) aufweist, wobei die logische Prozeßeinrich tung das erste oder das zweite Signal mit logischem Pegel von der ersten und der zweiten Signalerzeugungseinrichtung (10 a, 10 b) und die Bereichsauswahlsignale der extern angelegten Adreßsignale empfängt, und auf die vorbestimmte Kombination des ersten oder des zweiten Signales mit logischem Pegel von der ersten und der zweiten Signalerzeugungseinrichtung (10 a, 10 b) zum Ausgeben des ersten Bereichsauswahlsignales reagiert, und die logische Prozeß einrichtung auf die andere vorbestimmte Kombination des ersten oder des zweiten Signales mit logischem Pegel von der ersten und der zweiten Signalerzeugungseinrichtung (10 a, 10 b) zum Ausgeben der zweiten Bereichsauswahlsignale reagiert, und die logische Prozeßeinrichtung auf die noch andere, vorbestimmte Kombination des ersten oder des zweiten Signales mit logischem Pegel von der ersten und der zweiten Signalerzeugungseinrichtung (10 a, 10 b) zum Ausgeben der extern gelieferten Bereichsauswahlsignale reagiert.

10. Halbleiterspeichereinrichtung nach Anspruch 7, dadurch ge kennzeichnet, daß die zweite Auswahleinrichtung eine logische Prozeßeinrichtung (11) aufweist, die auf eine vorbestimmte Kombi nation des ersten oder des zweiten Signales mit logischem Pegel von der ersten oder der zweiten Signalerzeugungseinrichtung (10 a, 10 b) und das Unwirksammachen-Signal von der Signaleingangserfas sungseinrichtung (9) zum Ausgeben eines ersten Auswahlsignales zum Auswählen des ersten Unterscheidungscode-Speicherbereiches (2 a) reagiert, und die logische Prozeßeinrichtung auf eine andere, vorbestimmte Kombination des ersten oder des zweiten Signales mit logischem Pegel von der ersten oder der zweiten Signalerzeugungseinrichtung (10 a, 10 b) und das Unwirksammachen- Signal von der Signaleingangserfassungseinrichtung (9) zum Ausge ben eines zweiten Auswahlsignales zum Auswählen des zweiten Unterscheidungscode-Speicherbereiches (2 b) reagiert.

11. Halbleiterspeichereinrichtung nach Anspruch 4, dadurch ge kennzeichnet, daß die Signaleingangserfassungseinrichtung eine logische Prozeßeinrichtung (9) aufweist, die auf das Signal mit hohem Pegel zum Ausgeben eines Unwirksammachen-Signales eines vorbestimmten logischen Pegels reagiert.

12. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch ge kennzeichnet, daß jede der Speicherzellen ein EPROM aufweist.

13. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch ge kennzeichnet, daß die Mehrzahl von Speicherzellen in dem Spei cherzellenfeld (100) in einer Matrix aus einer Mehrzahl von Zeilen und einer Mehrzahl von Spalten angeordnet sind, der erste Datenspeicherbereich (1 a), der zweite Datenspeicherbereich (1 b), der erste Unterscheidungscode-Speicherbereich (2 a) und der zweite Unterscheidungscode-Speicherbereich (2 b) jeweils zumindest eine Zeile von Speicherzellen aufweisen, die erste Auswahleinrichtung einen Zeilendekoder (6) aufweist, und die Halbleiterspeicherein richtung einen Spaltendekoder (7) zum Auswählen einer aus der Mehrzahl von Spalten in dem Speicherzellenfeld (100) aufweist.

14. Verfahren zum Betreiben einer Halbleiterspeichereinrichtung mit einem Speicherzellenfeld (100), das einen ersten Datenspeicherbe reich (1 a), einen zweiten Datenspeicherbereich (1 b), einen ersten Unterscheidungscode-Speicherbereich (2 a) und einen zweiten Unter scheidungscode-Speicherbereich (2 b) aufweist, wobei jeder der Bereiche (1 a, 1 b, 2 a und 2 b) eine Mehrzahl von Speicherzellen aufweist, gekennzeichnet durch die Schritte:

- Speichern eines Unterscheidungscodes, der anzeigt, daß sowohl der erste als auch der zweite Datenspeicherbereich (1 a, 1 b) normal ist, in den ersten Unterscheidungscode-Speicherbereich (2 a);
- Speichern eines Unterscheidungscodes, der anzeigt, daß einer des ersten und des zweiten Datenspeicherbereiches (1 a, 1 b) normal ist, in den zweiten Unterscheidungscode-Speicherbereich (2 b);
- Auswählen, als Reaktion auf extern angelegte Adreßsignale, irgendwelcher von den Speicherzellen in dem ersten oder dem zweiten Datenspeicherbereich (1 a, 1 b), wenn sowohl der erste als auch der zweite Datenspeicherbereich (1 a, 1 b) normal ist;
- Auswählen, wenn einer des ersten und des zweiten Datenspeicher bereiches (1 a, 1 b) normal ist, irgendwelcher der Speicherzellen in dem normalen Bereich des ersten und des zweiten Datenspeicher bereiches (1 a, 1 b), als Reaktion auf extern angelegte Adreßsig nale, und
- Auswählen des ersten Unterscheidungscode-Speicherbereiches (2 a), wenn sowohl der erste, als auch der zweite Datenspeicherbe reich (1 a, 1 b) normal ist, und Auswählen des zweiten Unterschei dungscode-Speicherbereiches (2 b), wenn einer des ersten und des zweiten Datenspeicherbereiches (1 a, 1 b) normal ist.