JPS5940392A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS5940392A JPS5940392A JP57150255A JP15025582A JPS5940392A JP S5940392 A JPS5940392 A JP S5940392A JP 57150255 A JP57150255 A JP 57150255A JP 15025582 A JP15025582 A JP 15025582A JP S5940392 A JPS5940392 A JP S5940392A
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- JP
- Japan
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- address
- memory
- address data
- defective
- memory cell
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は不良メモリセルが存在する場合に、その不良
部分は使用せず記憶容量の／Ｊ％さなメモリとして用い
るようにした半導体メモリに関する。
部分は使用せず記憶容量の／Ｊ％さなメモリとして用い
るようにした半導体メモリに関する。
複数のメモリセルが設けられている半導体メモリにおい
て、従来では１つでも不良のメモリセルがあればこのメ
モリは不良品として捨てられていた。ところが最近では
、たとえ不良メモリセルが存在していても、それが極め
て少なければ製品として用いることができるような回路
手法が開発されている。この手法はたとえば、最高位ビ
ットのアドレスデータＡｎ＝″′０″の部分に不良メモ
リセルが存在していれば、入力アドレスデータにかかわ
らず常にＡｎ＝″′１″と々るように内部アドレスデー
タを固定して、このメモリを通常の１／２の記憶容量を
持つメモリとして使用可能とするものである。このよう
な手休によれば、１６キロビツトのメモリの一部に不良
メモリセルが存在している場合、１つのアドレスデータ
を固定することによシ８キロビットのメモリとして使用
することができる。これを具体的に説明すると、周知の
ように半導体メモリ等の集積回路ではそのビン接続が固
定されている。たとえば１ワードが８ビツト構成であシ
、ＡＯ” Ａｎ−１（ｎ ＝ １０ ）のアドレス入力
を持つ８キロビツトの半導体メモリは、２４ビンのＤＩ
Ｐ型パッケージに納められていて、各アドレスデータは
対応する各ビンに供給されるようになっている。そして
半導体メモリを用いるシステムでは、８キロビツトメモ
リと１６キロビツトメモリ相互での交換が容易に行なえ
るように、８キロビツトメモリにおけるアドレスＡＯ〜
Ａ、 １と１６キロビツトメモリにおけるアドレスＡｏ
ｚ Ａｆｉ−１それぞれが供給されるビンはそれぞれ
対応する位置に配置されている。このため、１６キロビ
ツトメモリにおいてＡｎのアドレスが供給されるビンは
、８キロビツトメモリでは配線されず単にビンが存在す
るだけである。したがって、１６キロビツトメモリの一
部が不良で、これを８キロビツトメモリとして用いる場
合には、アドレスデータＡｎを０”おるいは′１”に固
定して使用する。
て、従来では１つでも不良のメモリセルがあればこのメ
モリは不良品として捨てられていた。ところが最近では
、たとえ不良メモリセルが存在していても、それが極め
て少なければ製品として用いることができるような回路
手法が開発されている。この手法はたとえば、最高位ビ
ットのアドレスデータＡｎ＝″′０″の部分に不良メモ
リセルが存在していれば、入力アドレスデータにかかわ
らず常にＡｎ＝″′１″と々るように内部アドレスデー
タを固定して、このメモリを通常の１／２の記憶容量を
持つメモリとして使用可能とするものである。このよう
な手休によれば、１６キロビツトのメモリの一部に不良
メモリセルが存在している場合、１つのアドレスデータ
を固定することによシ８キロビットのメモリとして使用
することができる。これを具体的に説明すると、周知の
ように半導体メモリ等の集積回路ではそのビン接続が固
定されている。たとえば１ワードが８ビツト構成であシ
、ＡＯ” Ａｎ−１（ｎ ＝ １０ ）のアドレス入力
を持つ８キロビツトの半導体メモリは、２４ビンのＤＩ
Ｐ型パッケージに納められていて、各アドレスデータは
対応する各ビンに供給されるようになっている。そして
半導体メモリを用いるシステムでは、８キロビツトメモ
リと１６キロビツトメモリ相互での交換が容易に行なえ
るように、８キロビツトメモリにおけるアドレスＡＯ〜
Ａ、 １と１６キロビツトメモリにおけるアドレスＡｏ
ｚ Ａｆｉ−１それぞれが供給されるビンはそれぞれ
対応する位置に配置されている。このため、１６キロビ
ツトメモリにおいてＡｎのアドレスが供給されるビンは
、８キロビツトメモリでは配線されず単にビンが存在す
るだけである。したがって、１６キロビツトメモリの一
部が不良で、これを８キロビツトメモリとして用いる場
合には、アドレスデータＡｎを０”おるいは′１”に固
定して使用する。
第１図は１６キロビツトメモリのメモリアレイを示す図
でアシ、このメモリアレイの上半分をＡｎ＝ａｔ ｏ″
′で、下半分をＡｎ＝″′１”で選択する場合について
考える。いま第１図中のＸの点のメモリセルが不良であ
ったとすると、Ａｎ＝ｔ′０”に固定することによシ、
不良メモリセルを含むＡｎ＝″１′側のメモリセルは選
択されない。したがって、この場合には８キロビツトメ
モリとして使用することができる。そしてこの場合に、
Ａｎ＝″０″にアドレスデータを固定する方法としては
第２図に示すような回路が用いられている。この回路は
アドレスデータＡｎを受けてＡＨｒ Ａ４１を作るアド
レスノ々ソファである。
でアシ、このメモリアレイの上半分をＡｎ＝ａｔ ｏ″
′で、下半分をＡｎ＝″′１”で選択する場合について
考える。いま第１図中のＸの点のメモリセルが不良であ
ったとすると、Ａｎ＝ｔ′０”に固定することによシ、
不良メモリセルを含むＡｎ＝″１′側のメモリセルは選
択されない。したがって、この場合には８キロビツトメ
モリとして使用することができる。そしてこの場合に、
Ａｎ＝″０″にアドレスデータを固定する方法としては
第２図に示すような回路が用いられている。この回路は
アドレスデータＡｎを受けてＡＨｒ Ａ４１を作るアド
レスノ々ソファである。
第２図において制御信号Ｆ１ ＃ Ｆ２が共に′１”の
時にはＭＯＳＦＥＴ １ 、２が共にオン状態となシ、
入力アドレスデータては負荷ＭＯ８ＦＥＴ ３および駆
動ＭＯ８ＦＥＴ ４からなるインバータ上によって反転
される。またこの反転データは負荷ｘＶ１０ｓＦＥＴ
６および駆動ＭＯ８ＦＥＴ ７からなるイン・ぐ−タＬ
によって再び反転され、アドレスデータＡｎが作られる
。さらに負荷ＭＯ８ＦＥＴ ９および駆動ＭＯ８ＦＥＴ
１０からなるイン・々−夕によｐ反転されアドレスデー
タ亙が作られる。この回路においていまＡｎ＝”１”の
部分に不良メモリセルがあるときには、制御信号Ｆ１を
”０″に、Ｆ２を”１”にそれぞれ設定する。するとＭ
ＯＳＦＥＴ １は常にオフ状態に女るためては°゛ｌ”
ｌ Ａｎは”０”しかそれぞれ出力されず、入力アドレ
スデータＡｎがどのようなレベルとなっても不良メモリ
セル部分は選択されない。
時にはＭＯＳＦＥＴ １ 、２が共にオン状態となシ、
入力アドレスデータては負荷ＭＯ８ＦＥＴ ３および駆
動ＭＯ８ＦＥＴ ４からなるインバータ上によって反転
される。またこの反転データは負荷ｘＶ１０ｓＦＥＴ
６および駆動ＭＯ８ＦＥＴ ７からなるイン・ぐ−タＬ
によって再び反転され、アドレスデータＡｎが作られる
。さらに負荷ＭＯ８ＦＥＴ ９および駆動ＭＯ８ＦＥＴ
１０からなるイン・々−夕によｐ反転されアドレスデー
タ亙が作られる。この回路においていまＡｎ＝”１”の
部分に不良メモリセルがあるときには、制御信号Ｆ１を
”０″に、Ｆ２を”１”にそれぞれ設定する。するとＭ
ＯＳＦＥＴ １は常にオフ状態に女るためては°゛ｌ”
ｌ Ａｎは”０”しかそれぞれ出力されず、入力アドレ
スデータＡｎがどのようなレベルとなっても不良メモリ
セル部分は選択されない。
したがって、上記のような手法を用いれば、良品歩留シ
の向上を計ることができる。
の向上を計ることができる。
ところで、上記手法では常に最上位ビットのアドレスデ
ータＡｎ’ｉ ’ １″′またはａｔ Ｏ″′に固定す
るのであるから、第１図において斜線を付したＹの領域
内で、すなわちＡｎ＝”Ｏ”、パ１”の両頭域にまたが
って不良のメモリセルが発生する場合にはこのメモリを
救済することはできない。またこれと同様に、第１図に
おいてＡｎ＝ （ｔ ０３１の領域中の２の点およびＡ
ｎ＝″′１″の領域中の２′の点にそれぞれ不良メモリ
セルが発生している場合にもこのメモリを救済すること
はできない。
ータＡｎ’ｉ ’ １″′またはａｔ Ｏ″′に固定す
るのであるから、第１図において斜線を付したＹの領域
内で、すなわちＡｎ＝”Ｏ”、パ１”の両頭域にまたが
って不良のメモリセルが発生する場合にはこのメモリを
救済することはできない。またこれと同様に、第１図に
おいてＡｎ＝ （ｔ ０３１の領域中の２の点およびＡ
ｎ＝″′１″の領域中の２′の点にそれぞれ不良メモリ
セルが発生している場合にもこのメモリを救済すること
はできない。
このように従来では不良メモリセルが存在するメモリを
救済できるのは、この不良メモリセルの位置が必ずＡｎ
−′０＃またはＡｎ＝″１＃のいずれかである場合に限
られておシ、このため良品歩留）°が低くなってしまう
欠点がある。
救済できるのは、この不良メモリセルの位置が必ずＡｎ
−′０＃またはＡｎ＝″１＃のいずれかである場合に限
られておシ、このため良品歩留）°が低くなってしまう
欠点がある。
この発明は上記のような事情を考慮してなされたもので
あυ、その目的は、不良メモリセルの発生位置にかかわ
らず良品として救済することによって良品歩留シを向上
させることができ、しかもビン配置の変更も必要ない牛
導体メモリを提供することにある。
あυ、その目的は、不良メモリセルの発生位置にかかわ
らず良品として救済することによって良品歩留シを向上
させることができ、しかもビン配置の変更も必要ない牛
導体メモリを提供することにある。
上記目的を達成するためこの発明にあっては、各アドレ
ス入力端子と各アドレスバッファの入力端との間に各第
１のＭＯＳＦＥＴを直列挿入し、また各下位のアドレス
入力端子とこれよシも１つだけ上位の各アドレスバッフ
ァの入力端との間に各第２のＭＯＳＦＥＴを挿入し、不
良メモリセルが存在していない場合には上記各第１のＭ
ＯＳＦＥＴをオン、各第２のＭＯＳＦＥＴをオフ状態に
それぞれ設定して各アドレス入力端子に与えられるアド
レスデータを対応する各アドレスバッファに供給し、不
良メモリ七ルが存在している場合にそのビットに対応す
るアドレス入力端子から最高位ビットに対応するアドレ
ス入力端子それぞれとこれらに対応するアドレスバッフ
ァとの間に設けられている各第１のＭＯＳＦＥＴをオフ
、各第２のＭＯＳＦＥＴをオン状態にそれぞれ設定する
とともに不良メモリセルが存在しているビットに対応す
るアドレスバッファの出力レベルを不良メモリセルの発
生位置に応じて固定するようにしている。
ス入力端子と各アドレスバッファの入力端との間に各第
１のＭＯＳＦＥＴを直列挿入し、また各下位のアドレス
入力端子とこれよシも１つだけ上位の各アドレスバッフ
ァの入力端との間に各第２のＭＯＳＦＥＴを挿入し、不
良メモリセルが存在していない場合には上記各第１のＭ
ＯＳＦＥＴをオン、各第２のＭＯＳＦＥＴをオフ状態に
それぞれ設定して各アドレス入力端子に与えられるアド
レスデータを対応する各アドレスバッファに供給し、不
良メモリ七ルが存在している場合にそのビットに対応す
るアドレス入力端子から最高位ビットに対応するアドレ
ス入力端子それぞれとこれらに対応するアドレスバッフ
ァとの間に設けられている各第１のＭＯＳＦＥＴをオフ
、各第２のＭＯＳＦＥＴをオン状態にそれぞれ設定する
とともに不良メモリセルが存在しているビットに対応す
るアドレスバッファの出力レベルを不良メモリセルの発
生位置に応じて固定するようにしている。
以下図面を参照してこの発明の詳細な説明する。第３図
はこの発明に係る半導体メモリの構成を示す回路図であ
シ、アドレスデータ入力部のみが示めされている。図に
おいて１１０〜１１ｎは各アドレスデータＡＯ〜Ａｎが
供給されるアドレス入力端子（以下ビンと称する）であ
シ、この−ンＩＩＱ〜１１ｎに対応して、各アドレスデ
ータＡ。−Ａｎから互いに相補関係にある各一対のアド
レスデータＡＯ＋ＡＯ＃Ａ１１Ａ１ ｒ−ＡｎｌＴｒｌ
それぞれを出力するアドレスバッファ１２０〜１゛２ｎ
が設けられている。上記複数の各ビン１１０〜１１ｎと
複数の各アドレスバッファ１２０〜１２ｎそれぞれとの
間には、複数の各エンハンスメント凰のＭＯＳＦＥＴ
Ｉ ３０〜１３ｎのドレイ／、ソース間が挿入されてい
る・また下位の各ビン１１０〜１１ｎ−１と、それぞれ
１ビツトだけ上位の各アドレスバッファ１２１〜１２ｎ
の入力端との間には、複数の各エンハンスメント型のＭ
Ｏ８ＦＥＴ１４Ｑ〜１４ｎ−１のドレイン、ソース間が
挿入されている。
はこの発明に係る半導体メモリの構成を示す回路図であ
シ、アドレスデータ入力部のみが示めされている。図に
おいて１１０〜１１ｎは各アドレスデータＡＯ〜Ａｎが
供給されるアドレス入力端子（以下ビンと称する）であ
シ、この−ンＩＩＱ〜１１ｎに対応して、各アドレスデ
ータＡ。−Ａｎから互いに相補関係にある各一対のアド
レスデータＡＯ＋ＡＯ＃Ａ１１Ａ１ ｒ−ＡｎｌＴｒｌ
それぞれを出力するアドレスバッファ１２０〜１゛２ｎ
が設けられている。上記複数の各ビン１１０〜１１ｎと
複数の各アドレスバッファ１２０〜１２ｎそれぞれとの
間には、複数の各エンハンスメント凰のＭＯＳＦＥＴ
Ｉ ３０〜１３ｎのドレイ／、ソース間が挿入されてい
る・また下位の各ビン１１０〜１１ｎ−１と、それぞれ
１ビツトだけ上位の各アドレスバッファ１２１〜１２ｎ
の入力端との間には、複数の各エンハンスメント型のＭ
Ｏ８ＦＥＴ１４Ｑ〜１４ｎ−１のドレイン、ソース間が
挿入されている。
上記複数のＭＯ８ＦＥＴ１３０〜１３ｎの各ダート、複
数のＭＯ８ＦＥＴ１４０〜１４ｎ−１の各ダートはそれ
ぞれ共通の各配線１５．１６によって接続されている。
数のＭＯ８ＦＥＴ１４０〜１４ｎ−１の各ダートはそれ
ぞれ共通の各配線１５．１６によって接続されている。
そしてこのうち一方の配線１５の図中上側に位置する端
部は、ディブレジョン型のＭＯＳＦＥＴ １７を介して
正極性の電源電圧ＶＤＤ印加点に接続されている。そし
てこのＭＯＳＦＥＴ １７のダートはｖＤＤ印加点に接
続されている。また上記配線１５の図中下側に位置する
端部は、ディグレッジ罫ン型のＭＯＳＦＥＴ ｌ ＆を
介して基準の電源電圧ｖｓｓ印加点に接続されている。
部は、ディブレジョン型のＭＯＳＦＥＴ １７を介して
正極性の電源電圧ＶＤＤ印加点に接続されている。そし
てこのＭＯＳＦＥＴ １７のダートはｖＤＤ印加点に接
続されている。また上記配線１５の図中下側に位置する
端部は、ディグレッジ罫ン型のＭＯＳＦＥＴ ｌ ＆を
介して基準の電源電圧ｖｓｓ印加点に接続されている。
そしてこのＭＯＳＦＥＴ １ ＢのダートはＶ８ｓ印加
点に接続されている。また上記両ＭＯ８ＦＥＴ １７
、１８の寸法が適宜に設定されて、この間に存在してい
る配線１５のレベルが論理″′１″となるように保たれ
ている。上記他方の配線１６の図中上側に位置する端部
は、ディプレッション型のＭＯＳＦＥＴ １９を介して
上記ｖｓｓ印加点に接続され、さらにこのＭＯＳＦＥＴ
１９のダートもｖｓｓ印加点に接続されている。また
配線１６の図中下側に位置する端部は、ディプレッショ
ン型のＭＯＳＦＥＴ 、？ ｏを介して上記ｖＤＤ印加
点に接続され、さらにこのＭＯＳＦＥＴ 、？ ｏのダ
ートもＶＤＤ印加点に接続されている。そして上記両Ｍ
Ｏ８ＦＥＴ Ｚ ９ ｊ２００寸法が適宜に設定されて
、この間に存在している配線１６のレベルが論理″０”
となるように保たれている。
点に接続されている。また上記両ＭＯ８ＦＥＴ １７
、１８の寸法が適宜に設定されて、この間に存在してい
る配線１５のレベルが論理″′１″となるように保たれ
ている。上記他方の配線１６の図中上側に位置する端部
は、ディプレッション型のＭＯＳＦＥＴ １９を介して
上記ｖｓｓ印加点に接続され、さらにこのＭＯＳＦＥＴ
１９のダートもｖｓｓ印加点に接続されている。また
配線１６の図中下側に位置する端部は、ディプレッショ
ン型のＭＯＳＦＥＴ 、？ ｏを介して上記ｖＤＤ印加
点に接続され、さらにこのＭＯＳＦＥＴ 、？ ｏのダ
ートもＶＤＤ印加点に接続されている。そして上記両Ｍ
Ｏ８ＦＥＴ Ｚ ９ ｊ２００寸法が適宜に設定されて
、この間に存在している配線１６のレベルが論理″０”
となるように保たれている。
第４図は上記各アドレスバッファ１２Ｑ〜１２ｎノ各ア
ドレスデータ出力端に設けられるアドレスデータ固定回
路の構成を示す回路図である。
ドレスデータ出力端に設けられるアドレスデータ固定回
路の構成を示す回路図である。
このアドレスデータ固定回路は、入力端に与えられるア
ドレスデータにかかわらずその各出力データＡｉ ｒ
Ａｉを制御信号Ｆ１１．Ｆ１２に応じて任意に固定する
ものである。そしてこの回路は図示するようにそれぞれ
２つのエンハンスメント型のＭＯＳＦＥＴ ａ Ｊと３
２．３３と３４で構成されている。この第４図に示す回
路は、後述する、第６図に示した実施例において使用す
るのが最適である。むろん、第２図に示したアドレスデ
ータ固定回路を使用してもよい。第３図の実施例におい
ては、第２図に示した回路の方がより最適である。
ドレスデータにかかわらずその各出力データＡｉ ｒ
Ａｉを制御信号Ｆ１１．Ｆ１２に応じて任意に固定する
ものである。そしてこの回路は図示するようにそれぞれ
２つのエンハンスメント型のＭＯＳＦＥＴ ａ Ｊと３
２．３３と３４で構成されている。この第４図に示す回
路は、後述する、第６図に示した実施例において使用す
るのが最適である。むろん、第２図に示したアドレスデ
ータ固定回路を使用してもよい。第３図の実施例におい
ては、第２図に示した回路の方がより最適である。
このような構成において、通常の状態ではＭＯＳＦＥＴ
１３０〜１３ｎはすべてオン、ＭＯＳＦＥＴ１４Ｑ〜１
４ｎ−１はすべてオフ状態であるため、各ビンＩＩＱ〜
１１ｎに供給されるアドレスデータＡＯ〜Ａｎは、オン
状態にある各ＭＯ８ＦＥＴ １３ 。
１３０〜１３ｎはすべてオン、ＭＯＳＦＥＴ１４Ｑ〜１
４ｎ−１はすべてオフ状態であるため、各ビンＩＩＱ〜
１１ｎに供給されるアドレスデータＡＯ〜Ａｎは、オン
状態にある各ＭＯ８ＦＥＴ １３ 。
〜１３ｎそれぞれを介して対応する各アドレスバッファ
１２Ｑ〜１２ｎそれぞれの入力端に伝えられる。この場
合には、アドレスデータＡＯ〜Ａｎによりて、図示しな
いずべてのメモリセルが選択される。すなわちこの場合
は不良メモリセルが存在していないときである。
１２Ｑ〜１２ｎそれぞれの入力端に伝えられる。この場
合には、アドレスデータＡＯ〜Ａｎによりて、図示しな
いずべてのメモリセルが選択される。すなわちこの場合
は不良メモリセルが存在していないときである。
次に前記第１図においてＸの点のメモリセルが不良の場
合には、アドレスバッファ回路１２ｎ内のアドレス固定
回路において制御信号Ｆ１２を′１”に設定する。する
とビン１１ｎに供給される゛ケトレスデータにかかわら
ずＡｎは０”。
合には、アドレスバッファ回路１２ｎ内のアドレス固定
回路において制御信号Ｆ１２を′１”に設定する。する
とビン１１ｎに供給される゛ケトレスデータにかかわら
ずＡｎは０”。
現は′１”となって、Ａｎ＝”１”の領域のメモリセル
は選択されない。したがってこの場合には、本来の１７
２の記憶容量を持つメモリとして使用することができる
。
は選択されない。したがってこの場合には、本来の１７
２の記憶容量を持つメモリとして使用することができる
。
次に第１図中のＹの領域に、すなわちＡｎ＝°′０”
、ｎ＝ｕ １ｐｐの内領域にまたがって不良メモリセル
が発生している場合、このＹの領域はＡ ｏ−ｔｔ ｏ
ＩＩの領域内にあるため、このときはＭＯＳＦＥＴ
１３０〜１３ｎをすべてオフ状態に、ＭＯＳＦＥＴ １
４ Ｑ〜１４ｎ−１ｆ：すべてオン状態に設定する。こ
の方法としては、各配ｆａｌ ５ｔ １６をＭＯＳＦＥ
Ｔ １７．１９それぞれから切シ離すことによシ行ない
、具体的には、両配Ｗ ｌ ５ｒ １６を多結晶シリコ
ンあるいは、アルミニウムで形成しておき、この両配線
１５．１６のＭＯＳＦＥＴ１７．１９とＭＯＳＦＥＴ
１３ Ｑ 、 １４ Ｑのダート接続点との間の一点に
レーザ光を照射することによシ両配線７．５＄ １６を
溶断する。するといままで論理″１＃に保たれていた配
線１５は論理パ０ に及シ、これとは反対にいままで論
理°゛０”に保たれていた配線１６は論理“１”になる
。したがってＭＯＳＦＥＴ １３ Ｑ〜１３ｎはすべて
オフし、ＭＯＳＦＥＴ １４ Ｑ〜１４ｎ−１はすべて
オンする。このとき、各ビンＩＩＱ〜１１ｎ−１に供給
されるアドレスデータＡＱ〜Ａｎ−１は、各ＭＯ８ＦＥ
Ｔ１４Ｑ〜１４ｎ−１それぞれを介して１ビツトずつ上
位の各アドレスバッファ１２１〜１２ｎの入力端に伝え
られる。
、ｎ＝ｕ １ｐｐの内領域にまたがって不良メモリセル
が発生している場合、このＹの領域はＡ ｏ−ｔｔ ｏ
ＩＩの領域内にあるため、このときはＭＯＳＦＥＴ
１３０〜１３ｎをすべてオフ状態に、ＭＯＳＦＥＴ １
４ Ｑ〜１４ｎ−１ｆ：すべてオン状態に設定する。こ
の方法としては、各配ｆａｌ ５ｔ １６をＭＯＳＦＥ
Ｔ １７．１９それぞれから切シ離すことによシ行ない
、具体的には、両配Ｗ ｌ ５ｒ １６を多結晶シリコ
ンあるいは、アルミニウムで形成しておき、この両配線
１５．１６のＭＯＳＦＥＴ１７．１９とＭＯＳＦＥＴ
１３ Ｑ 、 １４ Ｑのダート接続点との間の一点に
レーザ光を照射することによシ両配線７．５＄ １６を
溶断する。するといままで論理″１＃に保たれていた配
線１５は論理パ０ に及シ、これとは反対にいままで論
理°゛０”に保たれていた配線１６は論理“１”になる
。したがってＭＯＳＦＥＴ １３ Ｑ〜１３ｎはすべて
オフし、ＭＯＳＦＥＴ １４ Ｑ〜１４ｎ−１はすべて
オンする。このとき、各ビンＩＩＱ〜１１ｎ−１に供給
されるアドレスデータＡＱ〜Ａｎ−１は、各ＭＯ８ＦＥ
Ｔ１４Ｑ〜１４ｎ−１それぞれを介して１ビツトずつ上
位の各アドレスバッファ１２１〜１２ｎの入力端に伝え
られる。
また上記操作と共に、不良メモリセルが発生しているビ
ット「０」に対応するアドレスバッファ１２Ｑにおいて
Ｆｉｌ−“１”に設定してＡＯ、ＡＯを固定し、ＡＱ＝
“０″の領域が選択されないようにする。
ット「０」に対応するアドレスバッファ１２Ｑにおいて
Ｆｉｌ−“１”に設定してＡＯ、ＡＯを固定し、ＡＱ＝
“０″の領域が選択されないようにする。
このような操作によシアドレスデータＡＯ〜Ａｎ、−１
の伝送路が変更され、本来、ＡＯに対応しているアドレ
スバッファ１２ｏの出力を固定したにもかかわらず、外
部からみれはあたかもアドレスデータＡｎが固定された
かのように見える。
の伝送路が変更され、本来、ＡＯに対応しているアドレ
スバッファ１２ｏの出力を固定したにもかかわらず、外
部からみれはあたかもアドレスデータＡｎが固定された
かのように見える。
したがって、この場合にはビン１１ｎを使用せず、本来
の１／２の記憶容量を持つメモリとして用いることがで
きる。
の１／２の記憶容量を持つメモリとして用いることがで
きる。
また第１図中の２および２′の点のメモリセルが共に不
良の場合について説明する。この場合、ｚ 、 ｚ’の
点は第１図から明らかなようにＡｎ−１−′０”の領域
内にある。したがって、このときはＭＯＳＦＥＴ １３
Ｑ〜１．７ｎ−２はオン状態のまま、ＭＯＳＦＥＴ
１４０〜１４ｎ−２はオフ状態の１．まとし、ＭＯＳＦ
ＥＴ Ｊ ａｎ−１と１３ｎをオフに、ＭＯＳＦＥＴ１
４．１をオン状態に設定する。この設定方法は、配線１
５のＭＯＳＦＥＴ １３，２ 、 Ｉ ３ ｎ−１それ
ぞれのダート間、配線１６のＭＯＳＦＥＴ １４ｎ−２
、１４，１それぞれのダート間の各一点にレーザ光を照
射することによシ、両配線１５．１６を溶断することに
よシ行なう。すると上記各溶断点を境にして、ＭＯＳＦ
ＥＴ ｌ ３，１．１３ ｎのダートが接続されている
側の配線１５は論理″０”となシ、ＭＯＳＦＥＴ １４
．１のダートが接続されている側の配線１６は論理１１
＃となる。したがって、ＭＯＳＦＥＴ １３，１．１３
ｎはオフし、ＭＯ３ＦＥＴ１４．１はオンする。この
ときビン１１ｏ〜ｌ １ｎ２に供給されるアドレスデー
タＩＩＱ〜１ｌｎ−２ハ、ＭＯ８ＦＥＴ１３０〜１３ｎ
−２それぞれを介して対応するアドレスバッファ１２Ｑ
〜１２ｎ−２の入力端に伝えられ、またビン１１．１に
供給されるアドレスデータＡｎ−１は、ＭＯＳＦＥＴ
１４ｎ １を介して１ビツト上位のアドレスバッファ１
２ｎの入力端が伝えられる。
良の場合について説明する。この場合、ｚ 、 ｚ’の
点は第１図から明らかなようにＡｎ−１−′０”の領域
内にある。したがって、このときはＭＯＳＦＥＴ １３
Ｑ〜１．７ｎ−２はオン状態のまま、ＭＯＳＦＥＴ
１４０〜１４ｎ−２はオフ状態の１．まとし、ＭＯＳＦ
ＥＴ Ｊ ａｎ−１と１３ｎをオフに、ＭＯＳＦＥＴ１
４．１をオン状態に設定する。この設定方法は、配線１
５のＭＯＳＦＥＴ １３，２ 、 Ｉ ３ ｎ−１それ
ぞれのダート間、配線１６のＭＯＳＦＥＴ １４ｎ−２
、１４，１それぞれのダート間の各一点にレーザ光を照
射することによシ、両配線１５．１６を溶断することに
よシ行なう。すると上記各溶断点を境にして、ＭＯＳＦ
ＥＴ ｌ ３，１．１３ ｎのダートが接続されている
側の配線１５は論理″０”となシ、ＭＯＳＦＥＴ １４
．１のダートが接続されている側の配線１６は論理１１
＃となる。したがって、ＭＯＳＦＥＴ １３，１．１３
ｎはオフし、ＭＯ３ＦＥＴ１４．１はオンする。この
ときビン１１ｏ〜ｌ １ｎ２に供給されるアドレスデー
タＩＩＱ〜１ｌｎ−２ハ、ＭＯ８ＦＥＴ１３０〜１３ｎ
−２それぞれを介して対応するアドレスバッファ１２Ｑ
〜１２ｎ−２の入力端に伝えられ、またビン１１．１に
供給されるアドレスデータＡｎ−１は、ＭＯＳＦＥＴ
１４ｎ １を介して１ビツト上位のアドレスバッファ１
２ｎの入力端が伝えられる。
また上記操作と共に、不良メモリセルが発生しているビ
ットＩｎ−１ｊに対応するアドレスバッファ１２ｎ−１
において、Ｆ１１＝″′１＃に設定して、Ａｎ−１−パ
Ｏｎの領域が選択されないようにする。
ットＩｎ−１ｊに対応するアドレスバッファ１２ｎ−１
において、Ｆ１１＝″′１＃に設定して、Ａｎ−１−パ
Ｏｎの領域が選択されないようにする。
このような操作によシアドレスデータＡｎ−１の伝送路
が変更され、本来、Ａｎ−１に対応しているアドレスバ
ッファ１２．１の出力を固定したにもかかわらず、外部
から見ればあたかもアドレスデータＡｎが固定されたか
のように見える。したがって、この場合にもビン１１ｎ
は使用せず、本来の１７２の記憶容量を持つメモリとし
て使用することができる。
が変更され、本来、Ａｎ−１に対応しているアドレスバ
ッファ１２．１の出力を固定したにもかかわらず、外部
から見ればあたかもアドレスデータＡｎが固定されたか
のように見える。したがって、この場合にもビン１１ｎ
は使用せず、本来の１７２の記憶容量を持つメモリとし
て使用することができる。
以上の説明から明らかなように、上記実施例でハネ良メ
モリセルが１つのアドレスの６１”あるいは０＃のいず
れかの領域に発生しているのであれば、そのアドレスに
かかわらず本来の１／２の記憶容量を持つメモリとして
使用することができる。しかもビン配置を変更する必要
。
モリセルが１つのアドレスの６１”あるいは０＃のいず
れかの領域に発生しているのであれば、そのアドレスに
かかわらず本来の１／２の記憶容量を持つメモリとして
使用することができる。しかもビン配置を変更する必要
。
がなく、必らず最上位ビットのビンを不使用とすること
ができる。
ができる。
第５図はこの発明の他の実施例の構成を示す回路図であ
る。上記第３図に示す実施例回路では、ビン１１とアド
レスバッファ１２との間の伝送路の変更を、ＭＯＳＦＥ
Ｔ １３ 、１４で行なうようにしたが、この実施例回
路ではヒーーズと多ｋ 晶シリコンによって構成された
抵抗素子を用いて行なうようにしたものである。すなわ
ち、複数の各ビン１１０〜１１ｎと複数の各アドレスバ
ッファ１２Ｑ〜１２ｎそれぞれとの間には、複数の各ヒ
ーーズ４１Ｑ〜４１ｎが直列挿入されている。また下位
の各ピンＩＩＱ〜１ノ□□−１と、それぞれ１ビツトだ
け上位の各アドレスバッファ１２１〜１２ｎの入力端と
の間には、初期状態では不純物が拡散されていす高抵抗
状態にある多結晶シリコンからなる各抵抗４２９〜４２
．１が挿入されている。
る。上記第３図に示す実施例回路では、ビン１１とアド
レスバッファ１２との間の伝送路の変更を、ＭＯＳＦＥ
Ｔ １３ 、１４で行なうようにしたが、この実施例回
路ではヒーーズと多ｋ 晶シリコンによって構成された
抵抗素子を用いて行なうようにしたものである。すなわ
ち、複数の各ビン１１０〜１１ｎと複数の各アドレスバ
ッファ１２Ｑ〜１２ｎそれぞれとの間には、複数の各ヒ
ーーズ４１Ｑ〜４１ｎが直列挿入されている。また下位
の各ピンＩＩＱ〜１ノ□□−１と、それぞれ１ビツトだ
け上位の各アドレスバッファ１２１〜１２ｎの入力端と
の間には、初期状態では不純物が拡散されていす高抵抗
状態にある多結晶シリコンからなる各抵抗４２９〜４２
．１が挿入されている。
この回路において伝送路の変更を行なうには所定の位置
のヒーーズ４１を溶断しかつ抵抗４２に不純物を拡散し
て低抵抗化すればよい。
のヒーーズ４１を溶断しかつ抵抗４２に不純物を拡散し
て低抵抗化すればよい。
第６図はこの発明のさらに他の実施例の構成を示す回路
図である。上記第３図および第５図に示す実施例回路は
いずれの場合にもビン１１とアドレスバッファ１２との
間で伝送路を変更するものであるが、この実施例回路で
は各アドレスバッファ１２には対応するアドレスデータ
をそのまま与え、各アドレスバッファ１２とアドレスデ
コーダとの間に伝送路変更手段を設けるようにしたもの
である。アドレスバッファ１２では２つの出力端がある
ため、この実施例力 回路ではそれぞれの出線に対して前記と同様に２組のＭ
ＯＳＦＥＴ １３ 、１４および２本の配線１５１６を
設けている。なおこの場合には、アドレスデータ出力端
となる各一対のＭＯＳＦＥＴ １３ 。
図である。上記第３図および第５図に示す実施例回路は
いずれの場合にもビン１１とアドレスバッファ１２との
間で伝送路を変更するものであるが、この実施例回路で
は各アドレスバッファ１２には対応するアドレスデータ
をそのまま与え、各アドレスバッファ１２とアドレスデ
コーダとの間に伝送路変更手段を設けるようにしたもの
である。アドレスバッファ１２では２つの出力端がある
ため、この実施例力 回路ではそれぞれの出線に対して前記と同様に２組のＭ
ＯＳＦＥＴ １３ 、１４および２本の配線１５１６を
設けている。なおこの場合には、アドレスデータ出力端
となる各一対のＭＯＳＦＥＴ １３ 。
１４の接続点それぞれに、前記第４図に示すようなアド
レスデータ固定回路を設ける必要がある。
レスデータ固定回路を設ける必要がある。
なお、上記実施例では、メモリセルが不良の場合につい
て、説明したが、本発明は例えばアドレスバッファ回路
の不良についても適用出来る。アドレス入力の如何にか
かわらず、アドレスバッファ出力が、常に一定値に固定
されるような不良の場合には、上記実施例の如く、不良
のアドレスバッファに対応するビンから最上位桁のビン
まで順次経路を変えてやれば、１つのアドレスバッファ
回路が不良であっても、本来の１／２の’８４を持つメ
モリとすることが出来る・また、例えばアドレスデコー
ダの１つが不良で、このデコーダに対応したメモリセル
が選択出来ないような場合もどれか１つのアドレスバッ
ファ回路の出力を同定し、このアドレスに対応するビン
から最上位桁のビンまで順次経路を変えてやれば、この
不良も救うことが出来る。このように、本発明によれば
、アドレスバッファ回路、アドレスデコーダ、メモリセ
ルすなわち、アドレスバッファ回路からメモリセルまで
のうち１どこに不良があったとしても、本来の１７２の
容置を持つメモリとして使用することが出来る。
て、説明したが、本発明は例えばアドレスバッファ回路
の不良についても適用出来る。アドレス入力の如何にか
かわらず、アドレスバッファ出力が、常に一定値に固定
されるような不良の場合には、上記実施例の如く、不良
のアドレスバッファに対応するビンから最上位桁のビン
まで順次経路を変えてやれば、１つのアドレスバッファ
回路が不良であっても、本来の１／２の’８４を持つメ
モリとすることが出来る・また、例えばアドレスデコー
ダの１つが不良で、このデコーダに対応したメモリセル
が選択出来ないような場合もどれか１つのアドレスバッ
ファ回路の出力を同定し、このアドレスに対応するビン
から最上位桁のビンまで順次経路を変えてやれば、この
不良も救うことが出来る。このように、本発明によれば
、アドレスバッファ回路、アドレスデコーダ、メモリセ
ルすなわち、アドレスバッファ回路からメモリセルまで
のうち１どこに不良があったとしても、本来の１７２の
容置を持つメモリとして使用することが出来る。
以上説明したようにこの発明によれば、不良メモリセル
の発生位置にかかわらず良品として救済することができ
るため良品夛留シを向上させることができ、しかもビン
配置の変更も必要ない半導体メモリを提供することがで
きる。
の発生位置にかかわらず良品として救済することができ
るため良品夛留シを向上させることができ、しかもビン
配置の変更も必要ない半導体メモリを提供することがで
きる。
第１図はメモリアレイを示す図、第２図はアドレスデー
タを固定するための回路の回路図、第３図および第４図
はそれぞれこの発明の一実施例の構成を示す回路図、第
５図はこの発明の他の実施例の構成を示す回路図、第６
図はこの発明のさらに他の実施例の構成を示す回路図で
ある。 １１・・・ピン（アドレス入力端子）、１２・・・アド
レスバッファ、１３．１４・・・エンハンスメント型の
ＭＯＳＦＥＴ、 １ｓ 、 ｉ ｅ・・・配線、１７〜
２０・・・ディプレッジ目ン型のＭＯＳＦＥＴ、 ４
Ｊ・・・ヒ５．−ズ、４２・・・抵抗素子。 出願人代理人 弁理士 鈴 江 武 彦♀・−二 匡く匡 ７９３− ｏＱ −＋ ＮＮ く奮＜ （＋＜ （＋＜
タを固定するための回路の回路図、第３図および第４図
はそれぞれこの発明の一実施例の構成を示す回路図、第
５図はこの発明の他の実施例の構成を示す回路図、第６
図はこの発明のさらに他の実施例の構成を示す回路図で
ある。 １１・・・ピン（アドレス入力端子）、１２・・・アド
レスバッファ、１３．１４・・・エンハンスメント型の
ＭＯＳＦＥＴ、 １ｓ 、 ｉ ｅ・・・配線、１７〜
２０・・・ディプレッジ目ン型のＭＯＳＦＥＴ、 ４
Ｊ・・・ヒ５．−ズ、４２・・・抵抗素子。 出願人代理人 弁理士 鈴 江 武 彦♀・−二 匡く匡 ７９３− ｏＱ −＋ ＮＮ く奮＜ （＋＜ （＋＜
Claims (1)
- 複数のメ％ リセルを有する半導体メモリにおいて、複
数ビットの各アドレスデータがそれぞれ転送される各転
送路の入力側および出力側との間に挿入され閉状態にあ
る各第１のスイッチ手段と、１ビツトずれた２つのアド
レスデータが転送される２つの転送路のうち一方の入力
側と他方の出力側との間に挿入され開状態にある各第２
のスイッチ手段と、任意のアドレスデータが転送される
転送路から最尚位ビットに対応するアドレスデータが転
送される転送路までに設けられている各第１のスイッチ
手段を開状態に、各第２のスイッチ手段を閉状態にそれ
ぞれ設定する手段と、前記任意のアドレスデータが転送
される上記転送路に関係するアドレスデータを所定レベ
ルに固定する手段とを具備したことを特徴とする半導体
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57150255A JPS5940392A (ja) | 1982-08-30 | 1982-08-30 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57150255A JPS5940392A (ja) | 1982-08-30 | 1982-08-30 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5940392A true JPS5940392A (ja) | 1984-03-06 |
Family
ID=15492939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57150255A Pending JPS5940392A (ja) | 1982-08-30 | 1982-08-30 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5940392A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01223699A (ja) * | 1988-03-01 | 1989-09-06 | Toshiba Corp | メモリ集積回路 |
| DE3919185A1 (de) * | 1988-11-21 | 1990-05-23 | Mitsubishi Electric Corp | Halbleiterspeichereinrichtung mit einer einrichtung zum reparieren der speichereinrichtung im hinblick auf moegliche defekte speicherabschnitte |
| JPH02143444A (ja) * | 1988-11-25 | 1990-06-01 | Hitachi Ltd | 半導体記憶装置 |
| JPH02297647A (ja) * | 1989-05-12 | 1990-12-10 | Ibm Japan Ltd | メモリ・システム |
| JPH08286980A (ja) * | 1995-04-14 | 1996-11-01 | Kofu Nippon Denki Kk | Ｆｗを用いた情報処理装置及び情報処理装置のｆｗ登録 方法 |
| US6809988B2 (en) | 2002-02-28 | 2004-10-26 | Sharp Kabushiki Kaisha | Semiconductor memory with address input selection circuits |
| US11592052B2 (en) | 2018-11-27 | 2023-02-28 | Illinois Tool Works Inc. | Fastener assembly with pivoting nut |
-
1982
- 1982-08-30 JP JP57150255A patent/JPS5940392A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01223699A (ja) * | 1988-03-01 | 1989-09-06 | Toshiba Corp | メモリ集積回路 |
| DE3919185A1 (de) * | 1988-11-21 | 1990-05-23 | Mitsubishi Electric Corp | Halbleiterspeichereinrichtung mit einer einrichtung zum reparieren der speichereinrichtung im hinblick auf moegliche defekte speicherabschnitte |
| US5058071A (en) * | 1988-11-21 | 1991-10-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having means for repairing the memory device with respect to possible defective memory portions |
| JPH02143444A (ja) * | 1988-11-25 | 1990-06-01 | Hitachi Ltd | 半導体記憶装置 |
| JPH02297647A (ja) * | 1989-05-12 | 1990-12-10 | Ibm Japan Ltd | メモリ・システム |
| JPH08286980A (ja) * | 1995-04-14 | 1996-11-01 | Kofu Nippon Denki Kk | Ｆｗを用いた情報処理装置及び情報処理装置のｆｗ登録 方法 |
| US6809988B2 (en) | 2002-02-28 | 2004-10-26 | Sharp Kabushiki Kaisha | Semiconductor memory with address input selection circuits |
| US11592052B2 (en) | 2018-11-27 | 2023-02-28 | Illinois Tool Works Inc. | Fastener assembly with pivoting nut |
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